JP3589805B2 - 低消費電力型の半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、低消費電力型の半導体装置及び半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、内部回路を有する半導体装置または半導体集積回路では、低消費電力を達成するために電源電圧を下げる、或は、内部回路を構成するＭＯＳトランジスタのしきい値を下げることにより、内部回路の動作機能を維持しつつ低消費電力化が実現されていた。
【０００３】
この種の技術に関する提案として、例えば、日本国特許出願公開公報特開平７ー３８４１７号に示された発明がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来、考えられていた構成では、内部回路を構成するＭＯＳトランジスタのしきい値電圧が低く設定されているので、ゲート電圧がしきい値電圧より低い場合でも発生するサブスレッショルド電流（リーク電流とも言う）が増加する。従って、内部回路が動作待機状態（パワーダウン状態）である場合であっても、結果的に消費電力が増大してしまう。
【０００５】
【課題を解決するための手段】
本発明では、半導体装置の内部回路内でサブスレッショルド電流が発生した場合でも、半導体装置の消費電力を低減するために、内部回路と電源との間にスイッチ手段が設けられている。このスイッチ手段は、内部回路が非動作モードの場合、外部端子から与えられる制御信号に応答して、内部回路と電源との間を実質的に非導通状態とする機能を有している。
【０００６】
さらに、このスイッチ手段及び内部回路はＭＯＳトランジスタで構成され、スイッチ手段を構成するＭＯＳトランジスタのゲート幅は、内部回路を構成するＭＯＳトランジスタそれぞれのゲート幅より十分に大きく形成されている。
【０００７】
また、制御信号が与えられる外部端子とスイッチ手段との間に制御回路が配置され、さらに、この制御回路は駆動電源及び基準電位に接続されている。
【０００８】
【発明の実施の形態】
以下、図面を参照しながらこの出願に係わる発明の実施の形態が説明される。この説明に用いられる図面は発明の理解を助けるために概略的に示されているものである。各図面において同様の構成要素には同一の番号、符号が付され、重複する説明は省略されることもある。
【０００９】
まず、図１を用いながら第１の実施の形態が示される。
この半導体装置１００は、半導体集積回路１１０及びこの半導体集積回路１１０とは独立して形成された電源部１２０とから構成されている。この実施の形態では、電源部１２０が半導体集積回路１１０に外付けされた例が示されているが、半導体集積回路１１０内に電源部１２０を内蔵することも可能と考える。
【００１０】
この半導体集積回路１１０は、電源部１２０より駆動電位ＶＤＤが与えられる電源端子１１１と、電源部１２０の容量手段に接続される仮想接地端子１１２と、外部制御信号が与えられる制御端子１１３と、電源部１２０より基準電位が与えられる接地端子１１４と、電源端子１１１と仮想接地端子１１２との間に接続される内部回路１１５と、内部回路１１５と接地端子１１４との間に配置され、制御端子１１３に与えられる外部制御信号に応答して内部回路１１５と接地端子１１４との間を実質的に非導通にするスイッチ手段１１６とから構成される。ここでは、複数の外部端子の内、本発明に直接係わる前述の４つの端子についてのみ説明され、他の外部端子についての説明は省略される。また、内部回路１１５の構成は種々考えられるが、図１中では、模式的にそれが示されている。以下の説明では、この内部回路１１５が機能を発揮する状態を動作状態、その機能を停止し待機している状態を非動作状態として説明がされている。
【００１１】
この例では、スイッチ手段１１６はＮ型ＭＯＳトランジスタ（以下ＮＭＯＳという）１１６により構成され、そのゲート電極に制御端子１１３より外部制御信号が与えられる。このＮＭＯＳ１１６のゲート幅は、内部回路１１５が動作状態の時の消費電流をＮＭＯＳ１１６に流しても、このＮＭＯＳ１１６のドレイン電圧が上昇しないように設定される。具体的には、ＮＭＯＳ１１６のドレイン電圧、すなわち、仮想接地端子１１２の電圧が０．１Ｖ以内になるように適宜、ゲート幅を設定すればよい。この例の場合、このゲート幅は内部回路１１５を構成するＭＯＳトランジスタのいずれのゲート幅よりもはるかに大きく、かつ、内部回路１１５を構成するＭＯＳトランジスタのゲート幅の合計より十分小さく設定されている。
【００１２】
電源部１２０は、直流電流を発生し、正極側は電源端子１１１に接続され、負極側は接地電位１２４に接続される電源１２１と、電源端子１１１と接地電位１２４との間に電源１２１に並行に接続され、バイパスコンデンサとして機能する容量手段１２２と、仮想接地端子１１２と接地電位１２４との間に接続され、バイパスコンデンサとして機能する容量手段１２３とから構成される。これらの容量手段１２２、１２３の容量値は一般的に大きなものに設定されるが、この値は設計者によって適宜選択できる。この場合、電源１２１は電池で構成される。
【００１３】
次に、この半導体装置１００の動作についての説明が示される。
まず、内部回路１１５が動作状態に入る場合、制御端子１１３にハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の外部制御信号が与えられ、ＮＭＯＳ１１６は導通状態になる。そして、仮想接地端子１１２の電位は接地端子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準電位が与えられ、内部回路１１５は通常の動作状態になる。この場合、電源１２１及び内部回路１１５が動作することにより電源端子１１１上に発生するノイズは容量手段１２２により除去される。また、内部回路１１５が動作することにより仮想接地端子１１２上に発生するノイズは容量手段１２３により除去される。
【００１４】
次に、内部回路１１５が非動作状態になる場合、制御端子１１３にロウレベル（この場合は基準電位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、ＮＭＯＳ１１６は非導通状態になる。
【００１５】
このようなＮＭＯＳ１１６を設けたので、内部回路１１５内のＭＯＳトランジスタのしきい値が低く設定されている（例えば０．２Ｖ程度）ことにより非動作状態において内部回路１１５内にサブスレッショルド電流が発生しても、このＮＭＯＳ１６が非導通であるためサブスレッショルド電流を防止することが可能となる。従って、内部回路１１５が非動作状態の場合の半導体装置１００の消費電流を十分に小さくすることができ、低消費電力型の半導体装置が実現できる。
【００１６】
ここで、ＮＭＯＳ１１６自体にもサブスレッショルド電流が発生する可能性も考えられるが、このＮＭＯＳ１１６のゲート幅は、内部回路１１５内の各トランジスタのゲート幅より十分大きく、かつ、それらの各トランジスタのゲート幅の合計値より十分小さく設定されているので、例え、そのようなサブスレッショルド電流が発生したとしても、その電流は極めて微小なものである。
【００１７】
このような本発明の第１の実施の形態によれば、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００１８】
次に、図２及び図３を参照しながら、本発明の第２の実施の形態が説明される。この場合、上述の第１の実施の形態と同一の構成要素には同一の番号、符号が付され、重複する説明は省略される。
【００１９】
この第２の実施の形態では、上述の第１の実施の形態の半導体集積回路１１０の内部が半導体集積回路２１０へと改良された半導体装置２００が示されている。この半導体集積回路２１０には、ＮＭＯＳ１１６を内部制御信号により制御するパワーオン制御回路２１１が設けられている。このパワーオン制御回路２１１は入力端子２１２、２１３に与えられる外部制御信号により制御される。図２では、入力端子２１２、２１３のみが示されているが、パワーオン制御回路２１１の回路構成により必要とする入力端子の数は異なる。
【００２０】
このパワーオン制御回路２１１は電源端子１１１及び接地端子１１４間に接続され、その入力部は入力端子２１２、２１３に接続されている。また、その出力部はＮＭＯＳ１１６のゲート電極に接続されている。このパワーオン回路２１１は、フリップフロップ、ＮＡＮＤゲート等を組み合わせた論理回路により構成される。その論理回路の具体構成は後述される。
【００２１】
次に、この半導体装置２００の動作についての説明が簡単に示される。
まず、内部回路１１５が動作状態に入る場合、パワーオン制御回路２１１は、入力端子２１２、２１３に与えられる外部制御信号に応答してハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の内部制御信号を出力し、ＮＭＯＳ１１６は導通状態になる。そして、仮想接地端子１１２の電位は接地端子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準電位が与えられ、内部回路１１５は通常の動作状態になる。
【００２２】
次に、内部回路１１５が非動作状態になる場合、パワーオン制御回路２１１は、入力端子２１２、２１３に与えられる外部制御信号に応答してロウレベル（この場合は基準電位Ｖｓｓと同電位レベル）の内部制御信号を出力し、ＮＭＯＳ１１６は非導通状態になる。
【００２３】
ここで、パワーオン制御回路２１１の具体的な構成例であるパワーオン制御回路３００が図３に示される。
【００２４】
このパワーオン制御回路３００は、入力端子３０１〜３０４から上述の外部制御信号に相当するデータＤ０〜Ｄ３及び入力端子３０５からクロック信号ＣＫがそれぞれ与えられるＤ型フリップフロップ３１１〜３１４と、それらのフリップフリップ３１１〜３１４の出力の論理和をとり、内部制御信号を出力端子３３１に出力するゲート回路３２１とを備える。ここでは、入力端子３０１〜３０５を用いた例が示されているが、用いられる端子の数はパワーオン制御回路の構成に依存する。
【００２５】
このパワーオン制御回路３００の動作は、以下の説明及び上述のパワーオン制御回路２００の動作の説明を参酌すれば、容易に理解することができる。
【００２６】
入力端子３０１〜３０４に与えられるデータＤ０〜Ｄ３は、入力端子３０５に与えられるクロック信号ＣＫが立ち上がるタイミングでフリップフロップ４６〜４９にそれぞれラッチされる。その後、フリップフロップ３１１〜３１４の出力Ｑがゲート回路３２１へ与えられ、その論理和が内部制御信号として出力端子３３１へ与えられる。この出力端子３３１はスイッチ手段１１６（この場合はＮＭＯＳ１１６）に接続される。
【００２７】
ここで、内部回路１１５が非動作状態の場合、ローレベルのデータＤ０〜Ｄ３が入力端子３０１〜３０４にそれぞれ与えられ、それらのデータがフリップフロップ３１１〜３１４にラッチされた後、クロック信号ＣＫが立ち上がるタイミングでフリップフロップ３１１〜３１４の出力Ｑからローレベルの信号がそれぞれ出力される。フリップフロップ３１１〜３１４の出力Ｑがローレベルなので、ゲート回路３２１からの出力、すなわち、内部制御信号もローレベルとなる。このローレベルの内部制御信号に応答してＮＭＯＳ１１６は非導通状態になる。
【００２８】
一方、内部回路１１５が動作状態の場合、全てのレベルがローレベルとなる以外の組み合わせのデータＤ０〜Ｄ３（例えば、Ｄ０がハイレベル、Ｄ１〜Ｄ３はローレベル等）が入力端子３０１〜３０４にそれぞれ与えられ、それらのデータがフリップフロップ３１１〜３１４にラッチされた後、クロック信号ＣＫが立ち上がるタイミングでフリップフロップ３１１〜３１４の出力Ｑからハイレベル及びローレベルの混在する信号（上述の例の場合、フリップフロップ３１１の出力Ｑはハイレベル、フリップフロップ３１２〜３１４の出力はローレベル）がそれぞれ出力される。フリップフロップ３１１〜３１４の出力Ｑがハイレベル及びローレベルの混在するものなので、ゲート回路３２１からの出力、すなわち、内部制御信号はハイレベルとなる。このハイレベルの内部制御信号に応答してＮＭＯＳ１１６は導通状態になる。
【００２９】
このようなパワーオン制御回路を設けた第２の実施形態によれば、前述の第１の実施形態により得られる効果に加え、以下のような効果が期待される。すなわち、内部回路１１５が非動作状態の場合（スイッチ手段１１６がオフの時）、内部回路１１５からリーク電流が発生し、仮想接地端子１１２の電位が上昇したことにより、内部回路１１５の通常動作が困難な場合であっても、パワーオン制御回路２１１は電源端子１１１と接地端子１１４との間に直接接続されているので、パワーオン制御回路２１１はそのリーク電流の影響を全く受けず正常動作できる。
【００３０】
すなわち、、入力端子２１２、２１３に与えられる外部制御信号によりスイッチ手段１１６が的確に制御される。従って、内部回路１１５が非動作状態から動作状態へ適切に移行することが可能となる。
【００３１】
このようにパワーオン制御回路を設けることにより、あるモードからあるモードへの移行も確実に実効でき、安定した半導体装置の実現が可能となる。
【００３２】
次に、図４及び図５を参照しながら、第３及び第４の実施の形態が示される。前述の第１及び第２の実施の形態においてスイッチ手段１１６はＮＭＯＳにより構成されるが、以下の第３及び第４の実施の形態ではスイッチ手段がＰチャンネル型ＭＯＳトランジスタ（以下ＰＭＯＳと言う）により構成される。これら第３及び第４の実施の形態は、基本的には、それぞれ第１及び第２の実施の形態におけるＮＭＯＳをＰＭＯＳに置き換えたものである。以下の第３及び第４の実施の形態については、上述の第１及び第２の実施の形態の説明を参酌すれば理解が容易であるので、ここでは簡単な説明が示される。
【００３３】
まず、図４を用いながら第３の実施の形態が示される。
この半導体装置４００は、半導体集積回路４１０及びこの半導体集積回路４１０とは独立して形成された電源部１２０とから構成されている。
【００３４】
この半導体集積回路４１０は、電源部１２０より駆動電位ＶＤＤが与えられる電源端子１１１と、電源部１２０の容量手段に接続される仮想電源端子４１１と、外部制御信号が与えられる制御端子４１２と、電源部１２０より基準電位が与えられる接地端子１１４と、接地端子１１４と仮想電源端子４１１との間に接続される内部回路１１５と、内部回路１１５と電源端子１１１との間に配置され、制御端子４１２に与えられる外部制御信号に応答して内部回路１１５と電源端子１１１との間を実質的に非導通にするスイッチ手段４１３とから構成される。ここでは、前述の実施形態と同様に、複数の外部端子の内、本発明に直接係わる前述の４つの端子についてのみ説明され、他の外部端子についての説明は省略される。また、内部回路１１５の構成は種々考えられるが、図４中では、模式的にそれが示されている。以下の説明では、この内部回路１１５が機能を発揮する状態を動作状態、その機能を停止し待機している状態を非動作状態として説明がされている。
【００３５】
この例では、スイッチ手段４１３はＰＭＯＳにより構成され、そのゲート電極に制御端子４１２より外部制御信号が与えられる。このＰＭＯＳ４１３のゲート幅は、前述の第１の実施形態の説明を参考にして、適宜、設定される。
【００３６】
次に、この半導体装置４００の動作についての説明が示される。まず、内部回路１１５が動作状態に入る場合、制御端子４１２にローレベル（この場合は基準電位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、ＰＭＯＳ４１３は導通状態になる。そして、仮想電源端子４１１の電位は電源端子１１１に与えられる駆動電位ＶＤＤと同等の電位になる。その結果、内部回路１１５に駆動電位が与えられ、内部回路１１５は通常の動作状態になる。
【００３７】
次に、内部回路１１５が非動作状態になる場合、制御端子４１２にハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の外部制御信号が与えられ、ＰＭＯＳ４１３は非導通状態になる。
【００３８】
このようなＰＭＯＳ４１３を設けたので、内部回路１１５内のＭＯＳトランジスタのしきい値が低く設定されている（例えば０．２Ｖ程度）ことにより非動作状態において内部回路１１５内にサブスレッショルド電流が発生しても、このＰＭＯＳ４１３が非導通であるためサブスレッショルド電流を防止することが可能となる。従って、内部回路１１５が非動作状態の場合の半導体装置４００の消費電流を十分に小さくすることができ、低消費電力型の半導体装置が実現できる。
【００３９】
このような第３の実施の形態によれば、前述の第１の実施の形態と同様に、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００４０】
次に、図５を参照しながら、本発明の第４の実施の形態が説明される。
この第４の実施の形態では、上述の第３の実施の形態の半導体集積回路４１０の内部が半導体集積回路５１０へと改良された半導体装置５００が示されている。この半導体集積回路５１０には、ＰＭＯＳ４１３を内部制御信号により制御するパワーダウン制御回路５１１が設けられている。このパワーダウン制御回路５１１は入力端子５１２、５１３に与えられる外部制御信号により制御される。図５では、入力端子５１２、５１３のみが示されているが、パワーダウン制御回路５１１の回路構成により必要とする入力端子の数は異なる。
【００４１】
このパワーダウン制御回路５１１は電源端子１１１及び接地端子１１４間に接続され、その入力部は入力端子５１２、５１３に接続されている。また、その出力部はＰＭＯＳ４１３のゲート電極に接続されている。このパワーダウン回路５１１は、フリップフロップ、ＮＡＮＤゲート等を組み合わせた論理回路により構成される。
【００４２】
次に、この半導体装置５００の動作についての説明が簡単に示される。まず、内部回路１１５が動作状態に入る場合、パワーダウン制御回路５１１は、入力端子５１２、５１３に与えられる外部制御信号に応答してローレベル（この場合は基準電位Ｖｓｓと同電位レベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通状態になる。そして、仮想電源端子４１１の電位は電源端子１１１に与えられる駆動電位ＶＤＤ（例えば、ＶＤＤ＝３Ｖ）と同等の電位（ほぼ３Ｖ）になる。その結果、内部回路１１５に駆動電位が与えられ、内部回路１１５は通常の動作状態になる。
【００４３】
次に、内部回路１１５が非動作状態になる場合、パワーダウン制御回路５１１は、入力端子５１２、５１３に与えられる外部制御信号に応答してハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の内部制御信号を出力し、ＰＭＯＳ４１３は非導通状態になる。
【００４４】
この実施形態におけるパワーダウン制御回路５１１は、例えば、第２の実施形態のパワーオン制御回路２１１に与えられる制御信号、あるいはパワーオン制御回路２１１の出力の論理を反転させた構成を用いることにより実現することもできる。
【００４７】
このようなパワーオン制御回路を設けた第４の実施形態によれば、前述の第２の実施形態により得られる効果と同様な効果が得られる。
【００４８】
以上の実施の形態では、内部回路と、パワーオン制御回路またはパワーダウン制御回路とはそれぞれ独立して構成される例が示されたが、パワーオン制御回路またはパワーダウン制御回路の出力を内部回路へ供給すること、あるいは、内部回路の出力をパワーオン制御回路あるいはパワーダウン制御回路へ供給することも考えられる。
【００４９】
本発明は、例証的な実施形態を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
【００５０】
【発明の効果】
以上説明したように、本願発明によれば、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００５１】
さらに、本願他の発明によれば、スイッチ手段を制御する制御回路を半導体集積回路内に設けることにより、あるモードからあるモードへの移行も確実に実効でき、安定した半導体装置の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】本発明の第２の実施形態のパワーオン制御回路の構成例を示す回路図である。
【図４】本発明の第３の実施形態を示す回路図である。
【図５】本発明の第４の実施形態を示す回路図である。
【符号の説明】
１１０ 半導体集積回路
１１１ 電源端子
１１２ 仮想接地端子
１１３ 制御端子
１１４ 接地端子
１１５ 内部回路
１１６ スイッチ手段
１２０ 電源部
【発明の属する技術分野】
この発明は、低消費電力型の半導体装置及び半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、内部回路を有する半導体装置または半導体集積回路では、低消費電力を達成するために電源電圧を下げる、或は、内部回路を構成するＭＯＳトランジスタのしきい値を下げることにより、内部回路の動作機能を維持しつつ低消費電力化が実現されていた。
【０００３】
この種の技術に関する提案として、例えば、日本国特許出願公開公報特開平７ー３８４１７号に示された発明がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来、考えられていた構成では、内部回路を構成するＭＯＳトランジスタのしきい値電圧が低く設定されているので、ゲート電圧がしきい値電圧より低い場合でも発生するサブスレッショルド電流（リーク電流とも言う）が増加する。従って、内部回路が動作待機状態（パワーダウン状態）である場合であっても、結果的に消費電力が増大してしまう。
【０００５】
【課題を解決するための手段】
本発明では、半導体装置の内部回路内でサブスレッショルド電流が発生した場合でも、半導体装置の消費電力を低減するために、内部回路と電源との間にスイッチ手段が設けられている。このスイッチ手段は、内部回路が非動作モードの場合、外部端子から与えられる制御信号に応答して、内部回路と電源との間を実質的に非導通状態とする機能を有している。
【０００６】
さらに、このスイッチ手段及び内部回路はＭＯＳトランジスタで構成され、スイッチ手段を構成するＭＯＳトランジスタのゲート幅は、内部回路を構成するＭＯＳトランジスタそれぞれのゲート幅より十分に大きく形成されている。
【０００７】
また、制御信号が与えられる外部端子とスイッチ手段との間に制御回路が配置され、さらに、この制御回路は駆動電源及び基準電位に接続されている。
【０００８】
【発明の実施の形態】
以下、図面を参照しながらこの出願に係わる発明の実施の形態が説明される。この説明に用いられる図面は発明の理解を助けるために概略的に示されているものである。各図面において同様の構成要素には同一の番号、符号が付され、重複する説明は省略されることもある。
【０００９】
まず、図１を用いながら第１の実施の形態が示される。
この半導体装置１００は、半導体集積回路１１０及びこの半導体集積回路１１０とは独立して形成された電源部１２０とから構成されている。この実施の形態では、電源部１２０が半導体集積回路１１０に外付けされた例が示されているが、半導体集積回路１１０内に電源部１２０を内蔵することも可能と考える。
【００１０】
この半導体集積回路１１０は、電源部１２０より駆動電位ＶＤＤが与えられる電源端子１１１と、電源部１２０の容量手段に接続される仮想接地端子１１２と、外部制御信号が与えられる制御端子１１３と、電源部１２０より基準電位が与えられる接地端子１１４と、電源端子１１１と仮想接地端子１１２との間に接続される内部回路１１５と、内部回路１１５と接地端子１１４との間に配置され、制御端子１１３に与えられる外部制御信号に応答して内部回路１１５と接地端子１１４との間を実質的に非導通にするスイッチ手段１１６とから構成される。ここでは、複数の外部端子の内、本発明に直接係わる前述の４つの端子についてのみ説明され、他の外部端子についての説明は省略される。また、内部回路１１５の構成は種々考えられるが、図１中では、模式的にそれが示されている。以下の説明では、この内部回路１１５が機能を発揮する状態を動作状態、その機能を停止し待機している状態を非動作状態として説明がされている。
【００１１】
この例では、スイッチ手段１１６はＮ型ＭＯＳトランジスタ（以下ＮＭＯＳという）１１６により構成され、そのゲート電極に制御端子１１３より外部制御信号が与えられる。このＮＭＯＳ１１６のゲート幅は、内部回路１１５が動作状態の時の消費電流をＮＭＯＳ１１６に流しても、このＮＭＯＳ１１６のドレイン電圧が上昇しないように設定される。具体的には、ＮＭＯＳ１１６のドレイン電圧、すなわち、仮想接地端子１１２の電圧が０．１Ｖ以内になるように適宜、ゲート幅を設定すればよい。この例の場合、このゲート幅は内部回路１１５を構成するＭＯＳトランジスタのいずれのゲート幅よりもはるかに大きく、かつ、内部回路１１５を構成するＭＯＳトランジスタのゲート幅の合計より十分小さく設定されている。
【００１２】
電源部１２０は、直流電流を発生し、正極側は電源端子１１１に接続され、負極側は接地電位１２４に接続される電源１２１と、電源端子１１１と接地電位１２４との間に電源１２１に並行に接続され、バイパスコンデンサとして機能する容量手段１２２と、仮想接地端子１１２と接地電位１２４との間に接続され、バイパスコンデンサとして機能する容量手段１２３とから構成される。これらの容量手段１２２、１２３の容量値は一般的に大きなものに設定されるが、この値は設計者によって適宜選択できる。この場合、電源１２１は電池で構成される。
【００１３】
次に、この半導体装置１００の動作についての説明が示される。
まず、内部回路１１５が動作状態に入る場合、制御端子１１３にハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の外部制御信号が与えられ、ＮＭＯＳ１１６は導通状態になる。そして、仮想接地端子１１２の電位は接地端子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準電位が与えられ、内部回路１１５は通常の動作状態になる。この場合、電源１２１及び内部回路１１５が動作することにより電源端子１１１上に発生するノイズは容量手段１２２により除去される。また、内部回路１１５が動作することにより仮想接地端子１１２上に発生するノイズは容量手段１２３により除去される。
【００１４】
次に、内部回路１１５が非動作状態になる場合、制御端子１１３にロウレベル（この場合は基準電位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、ＮＭＯＳ１１６は非導通状態になる。
【００１５】
このようなＮＭＯＳ１１６を設けたので、内部回路１１５内のＭＯＳトランジスタのしきい値が低く設定されている（例えば０．２Ｖ程度）ことにより非動作状態において内部回路１１５内にサブスレッショルド電流が発生しても、このＮＭＯＳ１６が非導通であるためサブスレッショルド電流を防止することが可能となる。従って、内部回路１１５が非動作状態の場合の半導体装置１００の消費電流を十分に小さくすることができ、低消費電力型の半導体装置が実現できる。
【００１６】
ここで、ＮＭＯＳ１１６自体にもサブスレッショルド電流が発生する可能性も考えられるが、このＮＭＯＳ１１６のゲート幅は、内部回路１１５内の各トランジスタのゲート幅より十分大きく、かつ、それらの各トランジスタのゲート幅の合計値より十分小さく設定されているので、例え、そのようなサブスレッショルド電流が発生したとしても、その電流は極めて微小なものである。
【００１７】
このような本発明の第１の実施の形態によれば、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００１８】
次に、図２及び図３を参照しながら、本発明の第２の実施の形態が説明される。この場合、上述の第１の実施の形態と同一の構成要素には同一の番号、符号が付され、重複する説明は省略される。
【００１９】
この第２の実施の形態では、上述の第１の実施の形態の半導体集積回路１１０の内部が半導体集積回路２１０へと改良された半導体装置２００が示されている。この半導体集積回路２１０には、ＮＭＯＳ１１６を内部制御信号により制御するパワーオン制御回路２１１が設けられている。このパワーオン制御回路２１１は入力端子２１２、２１３に与えられる外部制御信号により制御される。図２では、入力端子２１２、２１３のみが示されているが、パワーオン制御回路２１１の回路構成により必要とする入力端子の数は異なる。
【００２０】
このパワーオン制御回路２１１は電源端子１１１及び接地端子１１４間に接続され、その入力部は入力端子２１２、２１３に接続されている。また、その出力部はＮＭＯＳ１１６のゲート電極に接続されている。このパワーオン回路２１１は、フリップフロップ、ＮＡＮＤゲート等を組み合わせた論理回路により構成される。その論理回路の具体構成は後述される。
【００２１】
次に、この半導体装置２００の動作についての説明が簡単に示される。
まず、内部回路１１５が動作状態に入る場合、パワーオン制御回路２１１は、入力端子２１２、２１３に与えられる外部制御信号に応答してハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の内部制御信号を出力し、ＮＭＯＳ１１６は導通状態になる。そして、仮想接地端子１１２の電位は接地端子１１４に与えられる基準電位ＶＳＳ（この場合はＶＳＳ＝０Ｖ）と同等の電位（ほぼ０Ｖ）になる。その結果、内部回路１１５に基準電位が与えられ、内部回路１１５は通常の動作状態になる。
【００２２】
次に、内部回路１１５が非動作状態になる場合、パワーオン制御回路２１１は、入力端子２１２、２１３に与えられる外部制御信号に応答してロウレベル（この場合は基準電位Ｖｓｓと同電位レベル）の内部制御信号を出力し、ＮＭＯＳ１１６は非導通状態になる。
【００２３】
ここで、パワーオン制御回路２１１の具体的な構成例であるパワーオン制御回路３００が図３に示される。
【００２４】
このパワーオン制御回路３００は、入力端子３０１〜３０４から上述の外部制御信号に相当するデータＤ０〜Ｄ３及び入力端子３０５からクロック信号ＣＫがそれぞれ与えられるＤ型フリップフロップ３１１〜３１４と、それらのフリップフリップ３１１〜３１４の出力の論理和をとり、内部制御信号を出力端子３３１に出力するゲート回路３２１とを備える。ここでは、入力端子３０１〜３０５を用いた例が示されているが、用いられる端子の数はパワーオン制御回路の構成に依存する。
【００２５】
このパワーオン制御回路３００の動作は、以下の説明及び上述のパワーオン制御回路２００の動作の説明を参酌すれば、容易に理解することができる。
【００２６】
入力端子３０１〜３０４に与えられるデータＤ０〜Ｄ３は、入力端子３０５に与えられるクロック信号ＣＫが立ち上がるタイミングでフリップフロップ４６〜４９にそれぞれラッチされる。その後、フリップフロップ３１１〜３１４の出力Ｑがゲート回路３２１へ与えられ、その論理和が内部制御信号として出力端子３３１へ与えられる。この出力端子３３１はスイッチ手段１１６（この場合はＮＭＯＳ１１６）に接続される。
【００２７】
ここで、内部回路１１５が非動作状態の場合、ローレベルのデータＤ０〜Ｄ３が入力端子３０１〜３０４にそれぞれ与えられ、それらのデータがフリップフロップ３１１〜３１４にラッチされた後、クロック信号ＣＫが立ち上がるタイミングでフリップフロップ３１１〜３１４の出力Ｑからローレベルの信号がそれぞれ出力される。フリップフロップ３１１〜３１４の出力Ｑがローレベルなので、ゲート回路３２１からの出力、すなわち、内部制御信号もローレベルとなる。このローレベルの内部制御信号に応答してＮＭＯＳ１１６は非導通状態になる。
【００２８】
一方、内部回路１１５が動作状態の場合、全てのレベルがローレベルとなる以外の組み合わせのデータＤ０〜Ｄ３（例えば、Ｄ０がハイレベル、Ｄ１〜Ｄ３はローレベル等）が入力端子３０１〜３０４にそれぞれ与えられ、それらのデータがフリップフロップ３１１〜３１４にラッチされた後、クロック信号ＣＫが立ち上がるタイミングでフリップフロップ３１１〜３１４の出力Ｑからハイレベル及びローレベルの混在する信号（上述の例の場合、フリップフロップ３１１の出力Ｑはハイレベル、フリップフロップ３１２〜３１４の出力はローレベル）がそれぞれ出力される。フリップフロップ３１１〜３１４の出力Ｑがハイレベル及びローレベルの混在するものなので、ゲート回路３２１からの出力、すなわち、内部制御信号はハイレベルとなる。このハイレベルの内部制御信号に応答してＮＭＯＳ１１６は導通状態になる。
【００２９】
このようなパワーオン制御回路を設けた第２の実施形態によれば、前述の第１の実施形態により得られる効果に加え、以下のような効果が期待される。すなわち、内部回路１１５が非動作状態の場合（スイッチ手段１１６がオフの時）、内部回路１１５からリーク電流が発生し、仮想接地端子１１２の電位が上昇したことにより、内部回路１１５の通常動作が困難な場合であっても、パワーオン制御回路２１１は電源端子１１１と接地端子１１４との間に直接接続されているので、パワーオン制御回路２１１はそのリーク電流の影響を全く受けず正常動作できる。
【００３０】
すなわち、、入力端子２１２、２１３に与えられる外部制御信号によりスイッチ手段１１６が的確に制御される。従って、内部回路１１５が非動作状態から動作状態へ適切に移行することが可能となる。
【００３１】
このようにパワーオン制御回路を設けることにより、あるモードからあるモードへの移行も確実に実効でき、安定した半導体装置の実現が可能となる。
【００３２】
次に、図４及び図５を参照しながら、第３及び第４の実施の形態が示される。前述の第１及び第２の実施の形態においてスイッチ手段１１６はＮＭＯＳにより構成されるが、以下の第３及び第４の実施の形態ではスイッチ手段がＰチャンネル型ＭＯＳトランジスタ（以下ＰＭＯＳと言う）により構成される。これら第３及び第４の実施の形態は、基本的には、それぞれ第１及び第２の実施の形態におけるＮＭＯＳをＰＭＯＳに置き換えたものである。以下の第３及び第４の実施の形態については、上述の第１及び第２の実施の形態の説明を参酌すれば理解が容易であるので、ここでは簡単な説明が示される。
【００３３】
まず、図４を用いながら第３の実施の形態が示される。
この半導体装置４００は、半導体集積回路４１０及びこの半導体集積回路４１０とは独立して形成された電源部１２０とから構成されている。
【００３４】
この半導体集積回路４１０は、電源部１２０より駆動電位ＶＤＤが与えられる電源端子１１１と、電源部１２０の容量手段に接続される仮想電源端子４１１と、外部制御信号が与えられる制御端子４１２と、電源部１２０より基準電位が与えられる接地端子１１４と、接地端子１１４と仮想電源端子４１１との間に接続される内部回路１１５と、内部回路１１５と電源端子１１１との間に配置され、制御端子４１２に与えられる外部制御信号に応答して内部回路１１５と電源端子１１１との間を実質的に非導通にするスイッチ手段４１３とから構成される。ここでは、前述の実施形態と同様に、複数の外部端子の内、本発明に直接係わる前述の４つの端子についてのみ説明され、他の外部端子についての説明は省略される。また、内部回路１１５の構成は種々考えられるが、図４中では、模式的にそれが示されている。以下の説明では、この内部回路１１５が機能を発揮する状態を動作状態、その機能を停止し待機している状態を非動作状態として説明がされている。
【００３５】
この例では、スイッチ手段４１３はＰＭＯＳにより構成され、そのゲート電極に制御端子４１２より外部制御信号が与えられる。このＰＭＯＳ４１３のゲート幅は、前述の第１の実施形態の説明を参考にして、適宜、設定される。
【００３６】
次に、この半導体装置４００の動作についての説明が示される。まず、内部回路１１５が動作状態に入る場合、制御端子４１２にローレベル（この場合は基準電位Ｖｓｓと同電位レベル）の外部制御信号が与えられ、ＰＭＯＳ４１３は導通状態になる。そして、仮想電源端子４１１の電位は電源端子１１１に与えられる駆動電位ＶＤＤと同等の電位になる。その結果、内部回路１１５に駆動電位が与えられ、内部回路１１５は通常の動作状態になる。
【００３７】
次に、内部回路１１５が非動作状態になる場合、制御端子４１２にハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の外部制御信号が与えられ、ＰＭＯＳ４１３は非導通状態になる。
【００３８】
このようなＰＭＯＳ４１３を設けたので、内部回路１１５内のＭＯＳトランジスタのしきい値が低く設定されている（例えば０．２Ｖ程度）ことにより非動作状態において内部回路１１５内にサブスレッショルド電流が発生しても、このＰＭＯＳ４１３が非導通であるためサブスレッショルド電流を防止することが可能となる。従って、内部回路１１５が非動作状態の場合の半導体装置４００の消費電流を十分に小さくすることができ、低消費電力型の半導体装置が実現できる。
【００３９】
このような第３の実施の形態によれば、前述の第１の実施の形態と同様に、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００４０】
次に、図５を参照しながら、本発明の第４の実施の形態が説明される。
この第４の実施の形態では、上述の第３の実施の形態の半導体集積回路４１０の内部が半導体集積回路５１０へと改良された半導体装置５００が示されている。この半導体集積回路５１０には、ＰＭＯＳ４１３を内部制御信号により制御するパワーダウン制御回路５１１が設けられている。このパワーダウン制御回路５１１は入力端子５１２、５１３に与えられる外部制御信号により制御される。図５では、入力端子５１２、５１３のみが示されているが、パワーダウン制御回路５１１の回路構成により必要とする入力端子の数は異なる。
【００４１】
このパワーダウン制御回路５１１は電源端子１１１及び接地端子１１４間に接続され、その入力部は入力端子５１２、５１３に接続されている。また、その出力部はＰＭＯＳ４１３のゲート電極に接続されている。このパワーダウン回路５１１は、フリップフロップ、ＮＡＮＤゲート等を組み合わせた論理回路により構成される。
【００４２】
次に、この半導体装置５００の動作についての説明が簡単に示される。まず、内部回路１１５が動作状態に入る場合、パワーダウン制御回路５１１は、入力端子５１２、５１３に与えられる外部制御信号に応答してローレベル（この場合は基準電位Ｖｓｓと同電位レベル）の内部制御信号を出力し、ＰＭＯＳ４１３は導通状態になる。そして、仮想電源端子４１１の電位は電源端子１１１に与えられる駆動電位ＶＤＤ（例えば、ＶＤＤ＝３Ｖ）と同等の電位（ほぼ３Ｖ）になる。その結果、内部回路１１５に駆動電位が与えられ、内部回路１１５は通常の動作状態になる。
【００４３】
次に、内部回路１１５が非動作状態になる場合、パワーダウン制御回路５１１は、入力端子５１２、５１３に与えられる外部制御信号に応答してハイレベル（この場合は駆動電位ＶＤＤと同電位レベル）の内部制御信号を出力し、ＰＭＯＳ４１３は非導通状態になる。
【００４４】
この実施形態におけるパワーダウン制御回路５１１は、例えば、第２の実施形態のパワーオン制御回路２１１に与えられる制御信号、あるいはパワーオン制御回路２１１の出力の論理を反転させた構成を用いることにより実現することもできる。
【００４７】
このようなパワーオン制御回路を設けた第４の実施形態によれば、前述の第２の実施形態により得られる効果と同様な効果が得られる。
【００４８】
以上の実施の形態では、内部回路と、パワーオン制御回路またはパワーダウン制御回路とはそれぞれ独立して構成される例が示されたが、パワーオン制御回路またはパワーダウン制御回路の出力を内部回路へ供給すること、あるいは、内部回路の出力をパワーオン制御回路あるいはパワーダウン制御回路へ供給することも考えられる。
【００４９】
本発明は、例証的な実施形態を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
【００５０】
【発明の効果】
以上説明したように、本願発明によれば、しきい値の小さいトランジスタを有する内部回路を備えた半導体装置の非動作状態における消費電流を十分小さくできる。また、このような構成を電池等の低電圧源を電源とする装置へ適用することにより、低消費電力の効果が著しく反映される。
【００５１】
さらに、本願他の発明によれば、スイッチ手段を制御する制御回路を半導体集積回路内に設けることにより、あるモードからあるモードへの移行も確実に実効でき、安定した半導体装置の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】本発明の第２の実施形態のパワーオン制御回路の構成例を示す回路図である。
【図４】本発明の第３の実施形態を示す回路図である。
【図５】本発明の第４の実施形態を示す回路図である。
【符号の説明】
１１０ 半導体集積回路
１１１ 電源端子
１１２ 仮想接地端子
１１３ 制御端子
１１４ 接地端子
１１５ 内部回路
１１６ スイッチ手段
１２０ 電源部
Claims (4)
- 駆動電位を供給する駆動電源と、接地電位を与える接地電源と、前記接地電源に接続された容量手段と、前記駆動電源、前記接地電源及び前記容量手段に接続された半導体集積回路とから構成される半導体装置において、
前記半導体集積回路は、
前記駆動電源に接続された第１の外部端子と、
前記容量手段に接続された第２の外部端子と、
前記第１の外部端子と前記第２の外部端子との間に接続され、その内部で機能的な動作が行なわれる動作モードと実質的に機能が停止される非動作モードとを有する内部回路と、
前記接地電源に接続された第３の外部端子と、
前記内部回路と前記第３の外部端子との間に配置され、前記内部回路が前記非動作モードの時、制御信号に応答して前記内部回路と前記第３の外部端子との間を実質的に非導通状態とするスイッチ手段と、
前記第１の外部端子と前記第３の外部端子との間に直接接続され、第４の外部端子に与えられた外部制御信号に応答して前記制御信号を出力する制御回路とを備え、
前記内部回路及び前記スイッチ手段はＭＯＳトランジスタにより構成され、前記スイッチ手段のＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳトランジスタのゲート幅より十分に大きく、かつ、前記内部回路を構成するＭＯＳトランジスタのゲート幅の合計より十分小さいことを特徴とする半導体装置。 - 駆動電位が与えられる第１の外部端子と、
接地電位との間で容量手段が接続される第２の外部端子と、
前記接地電位が与えられる第３の外部端子と、
前記第１の外部端子に接続され、その内部で機能的な動作が行なわれる動作モードと実質的に機能が停止される非動作モードとを有する内部回路と、
前記内部回路と前記第３の外部端子との間に配置され、制御信号に応答して前記内部回路と前記第３の外部端子との間を実質的に非導通状態とするスイッチ手段と、
前記第１の外部端子と前記第３の外部端子との間に直接接続され、第４の外部端子に与えられた外部制御信号に応答して前記制御信号を出力する制御回路とを備え、
前記内部回路及び前記スイッチ手段はＭＯＳトランジスタにより構成され、前記スイッチ手段のＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳトランジスタのゲート幅より十分に大きく、かつ、前記内部回路を構成するＭＯＳトランジスタのゲート幅の合計より十分小さいことを特徴とする半導体集積回路。 - 駆動電位を供給する駆動電源と、接地電位を与える接地電源と、前記接地電源に接続された容量手段と、前記駆動電源、前記接地電源及び前記容量手段に接続された半導体集積回路とから構成される半導体装置において、
前記半導体集積回路は、
前記駆動電源に接続された第１の外部端子と、
前記容量手段に接続された第２の外部端子と、
前記接地電源に接続された第３の外部端子と、
前記第２の外部端子と前記第３の外部端子との間に接続され、その内部で機能的な動作が行なわれる動作モードと実質的に機能が停止される非動作モードとを有する内部回路と、
前記内部回路と前記第１の外部端子との間に配置され、制御信号に応答して前記内部回路と前記第１の外部端子との間を実質的に非導通状態とするスイッチ手段と、
前記第１の外部端子と前記第３の外部端子との間に直接接続され、第４の外部端子に与えられた外部制御信号に応答して前記制御信号を出力する制御回路とを備え、
前記内部回路及び前記スイッチ手段はＭＯＳトランジスタにより構成され、前記スイッチ手段のＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳトランジスタのゲート幅より十分に大きく、かつ、前記内部回路を構成するＭＯＳトランジスタのゲート幅の合計より十分小さいことを特徴とする半導体装置。 - 駆動電位が与えられる第１の外部端子と、
接地電位との間で容量手段が接続される第２の外部端子と、
前記接地電位が与えられる第３の外部端子と、
前記第３の外部端子に接続され、その内部で機能的な動作が行なわれる動作モードと実質的に機能が停止される非動作モードとを有する内部回路と、
前記内部回路と前記第１の外部端子との間に配置され、制御信号に応答して前記内部回路と前記第１の外部端子との間を実質的に非導通状態とするスイッチ手段と、
前記第１の外部端子と前記第３の外部端子との間に直接接続され、第４の外部端子に与えられた外部制御信号に応答して前記制御信号を出力する制御回路とを備え、
前記内部回路及び前記スイッチ手段はＭＯＳトランジスタにより構成され、前記スイッチ手段のＭＯＳトランジスタのゲート幅は前記内部回路のＭＯＳトランジスタのゲート幅より十分に大きく、かつ、前記内部回路を構成するＭＯＳトランジスタのゲート幅の合計より十分小さいことを特徴とする半導体集積回路。
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