KR19990078417A - 전력소모가감소한논리회로 - Google Patents

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Abstract

저전압으로 구동되고 고속 동작 및 저전력 소모 모두를 만족하는 논리 회로가 제공된다. 인버터를 구성하는 P 및 N형 트랜지스터(MP11 및 MN11)의 기판 전위는 상기 인버터의 안정 상태에 부합해서 제어된다. 상기 P형 트랜지스터(MP11)가 ON 상태인 상기 인버터의 안정 상태에서, OFF 상태인 상기 N형 트랜지스터(MN11)의 기판 전위는 접지 전위 이하로 저하되고, 상기 N형 트랜지스터(MN11)가 ON 상태인 상기 인버터의 안정 상태에서, OFF 상태인 상기 P형 트랜지스터(MP11)의 기판 전위는 전원 전위 이상까지 상승된다.

Description

전력 소모가 감소한 논리 회로{LOGIC CIRCUIT HAVING REDUCED POWER CONSUMPTION}
본 발명은 MISFET(금속-절연체-반도체 전계 효과 트랜지스터)로 구성된 논리 회로에 관한 것으로, 특히, 전력 소모가 감소되는 논리 회로에 관한 것이다.
CMIS 집적 회로의 최근 설계에서는, 전력 소모를 감소시키기 위한 기술에 주목하고 있다. 이러한 경향은 최근 장치의 동작 속도의 증가 및 이동 장치의 대중화로 인한 발열 문제에 주로 관련이 있다.
즉, 장치의 동작 속도의 증가로 인하여 동작 횟수가 증가될 때, 스위칭 횟수가 증가되므로, 전력 소모는 증가되어 발열이 증가된다. 다량의 열을 발생하는 장치는 방열 기술 또는 장치 냉각 기술을 필요로 하므로, 제조 비용을 증가시킨킨다. 따라서, 장치의 제조 비용을 감소시키고 이러한 방열기 또는 냉각기를 필요없게 하기 위해, 전력 소모는 감소되어야 한다.
한편, 이동 장치는 전원으로서 배터리를 사용한다. 따라서, 전력 소모의 증가로 인하여 배터리의 구동 시간은 단축된다. 따라서, 배터리의 구동 시간을 단축시키기 위하여, 전력 소모의 감소는 또한 필수적이다.
이러한 상황하에서, 장치의 전력 소모를 감소시키는 기술의 필요성은 점차 중요해진다.
전력 소모를 감소시키는 다양한 방법이 제안되었다. 그들 중에서, 전원 전압을 감소시킴으로써 저전압으로 장치를 동작시키는 방법이 가장 효과적이다. 그러나, 전원 전압이 감소될 때, MISFET의 스위칭 속도가 저하되는 문제점이 발생한다. 따라서, MISFET의 문턱 전압 Vt의 절대값을 감소시킴으로써 MISFET의 스위칭 속도를 감소시키지 않고 전원 전압을 감소시키는 방법이 제안되었다. 예를 들면, 5V의 전원 전압을 갖는 장치인 경우, 문턱 전압 Vt의 절대값은 약 0.7V이다. 전원 전압이 1.8V 내지 2.0V로 감소될 때 MISFET의 스위칭 속도의 저하를 방지하기 위하여, 문턱 전압 Vt의 절대값은 0.3V 내지 0.4V로 저하된다.
문턱 전압 Vt의 절대값이 저하될 때, OFF 시간 동안의 MISFET의 누설 전류는 증가되므로, 논리 회로의 전력 소모는 증가된다. 따라서, 전원 전압을 감소시킴으로써 얻어지는 전력 소모 감소의 효과는 효과적으로 이용될 수 없다.
이러한 문제를 해결하기 위하여, 일본 특허 출원 공개 제6-21443호 및 제9-55470호는 MISFET로 구성된 논리 회로가 비활성 상태, 즉 유휴 시간 동안의 기간 동안 MISFET의 기판 전위를 제어함으로써 MISFET가 OFF 상태인 동안의 누설 전류가 감소되는 기술을 제안하고 있다. 개시된 기술에 따르면, 유휴 시간에서의 논리 회로의 누설 전류는 감소될 수 있다. 그러나, 논리 회로가 활성 상태, 즉 논리 회로가 동작하는 기간에, 누설 전류가 연속해서 흐르기 때문에 전력 소모는 완전히 감소되지 않는다. 결국, 전력 소모의 총 감소 효과는 낮으며, 특히, 비활성 상태 시간이 짧은 경우에, 전력 소모의 감소 효과는 매우 낮다.
본 발명의 목적은, 누설 전류가 논리 회로의 상태와 무관하게 항상 작은 MISFET를 사용하는 논리 회로를 제공하는 것이다.
본 발명에 따른 논리 회로는 논리 회로를 구성하는 각각의 트랜지스터의 기판 전위가 논리 회로의 안정 상태에 부합해서 변경되도록 구성된다. 즉, 본 발명에 따른 논리 회로의 실시예는 제1 전원 단자 및 출력 단자 간에 접속되는 제1 도전형 제1 트랜지스터, 제2 전원 단자 및 상기 출력 노드 간에 접속되는 다른 도전형 제2 트랜지스터, 입력 신호를 상기 제1 및 제2 트랜지스터의 제어 단자에 공급하기 위한 수단, 상기 입력 신호 및 상기 출력 단자에 나타나는 신호에 응답하여, 상기 제1 트랜지스터의 기판 전위를 제어하기 위한 제1 기판 전위 제어 수단, 및 상기 입력 신호 및 상기 출력 단자에 나타나는 신호에 응답하여, 상기 제2 트랜지스터의 기판 전위를 제어하기 위한 제2 기판 전위 제어 수단을 포함한다.
본 논리 회로의 다른 실시예는 제1 전원 단자 및 출력 단자 간에 접속되는 제1 도전형 제1 트랜지스터, 제2 전원 단자 및 상기 출력 단자 간에 접속되는 다른 도전형 제2 트랜지스터, 입력 신호를 상기 제1 및 제2 트랜지스터의 제어 단자에 공급하기 위한 수단, 상기 입력 신호에 따라, 상기 제1 및 제2 트랜지스터가 각각 도전 상태 및 비도전 상태가 될 때 상기 제2 트랜지스터의 소오스 전위와 다른 전위를 상기 제2 트랜지스터의 기판에 공급하기 위한 제1 기판 전위 제어 수단, 및 상기 입력 신호에 따라, 상기 제1 및 제2 트랜지스터가 각각 비도전 상태 및 도전 상태가 될 때 상기 제1 트랜지스터의 소오스 전위와 다른 전위를 상기 제1 트랜지스터의 기판에 공급하기 위한 제2 기판 전위 제어 수단을 포함한다.
본 발명에 따른 논리 회로의 다른 실시예는 제1 전원 단자 및 출력 단자 간에 접속되는 하나의 도전형 제1 트랜지스터, 제2 전원 단자 및 상기 출력 단자 간에 접속되는 다른 도전형 제2 트랜지스터, 상기 출력 단자의 전위가 상기 제1 전원 단자의 전위일 때, 상기 제2 전원 단자의 전위와 다른 전위를 상기 제2 트랜지스터의 기판에 공급하기 위한 제1 기판 전위 제어 수단, 및 상기 출력 단자의 전위가 상기 제2 전원 단자의 전위일 때, 상기 제1 전원 단자의 전위와 다른 전위를 상기 제1 트랜지스터의 기판에 공급하기 위한 제2 기판 전위 제어 수단을 포함한다.
본 발명의 논리 회로에서, ON 상태에 있는 트랜지스터의 문턱 전압을 OFF 상태에 있는 트랜지스터의 문턱 전압과 다르게 할 수 있다. 그 결과, 전력 소모의 감소와 함께 고속으로 동작가능한 논리 회로를 얻을 수 있다. 즉, 본 발명에 따른 논리 회로에서, 논리 회로를 구성하는 트랜지스터의 문턱 전압은 트랜지스터의 ON/OFF 상태에 응답하여 활성적으로 변경된다.
본 발명에 따른 논리 회로의 다른 실시예는 제1 전원 단자, 출력 단자, 상기 제1 전원 단자 및 상기 출력 단자 간에 접속되는 트랜지스터, 입력 신호를 상기 트랜지스터의 제어 단자에 공급하기 위한 수단, 및 상기 입력 신호 및 상기 출력 단자에서의 신호에 응답하여, 상기 트랜지스터의 기판 전위를 제어하기 위한 기판 전위 제어 수단을 포함한다. 즉, 본 발명은 풀업 저항을 사용하는 논리 회로에 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 논리 회로의 회로도.
도 2는 본 발명의 다른 실시예에 따른 논리 회로의 회로도.
도 3은 본 발명의 다른 실시예에 따른 논리 회로의 회로도.
도 4는 제2 저전위 전원 GND12를 제공하기 위한 회로의 회로도.
도 5는 제2 고전위 전원 VDD12를 제공하기 위한 회로의 회로도.
도 6은 본 발명의 다른 실시예에 따른 논리 회로의 회로도.
도 7은 본 발명의 다른 실시예에 따른 논리 회로의 회로도.
도 8은 본 발명의 다른 실시예에 따른 논리 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 기판 전위 제어 회로
MP11, MP12, MP13: P채널형 MIS 트랜지스터
MN11, MN12, MN13: N채널형 MIS 트랜지스터
GND11, GND12, GND13: 저전위측 전원
상술된 상기 및 본 발명의 다른 목적, 특징 및 이점이 첨부한 도면과 관련하여 취해진 본 발명의 상세한 설명을 참조하여 보다 명확해질 것이다.
도 1은 인버터 논리 회로를 구성하는 본 발명의 제1 실시예에 따른 논리 회로(100)의 회로도이다. 이 설명에서, 논리 회로(100)를 구성하는 트랜지스터 각각은 기판 전위가 변경될 수 있는 구조를 갖는 것으로서 고려된다. 또한, 각각의 트랜지스터는 증가형으로 구성되고 논리 회로(100)는 반도체 기판상에 집적되는 것으로 고려된다. 논리 회로(100)가 적용되는 반도체 장치는 구체적으로 한정되지 않는다. 즉, 반도체 장치는 마이크로컴퓨터, 메모리 또는 ASIC일 수 있다.
통상의 인버터 회로와 유사하게, 도 1에 도시된 논리 회로(100)는 제1 고전위측 전원(VDD11) 및 제1 저전위측 전원(GND11) 간에 접속되는 P채널형 MIS 트랜지스터(MP11) 및 N채널형 MIS 트랜지스터(MN11) 및 기판 전위 제어 회로(10 및 20)를 포함한다. 기판 전위 제어 회로(10)는 N채널형 MIS 트랜지스터(MN11)의 기판 전위를 제어하고 기판 전위 제어 회로(20)는 P채널형 MIS 트랜지스터(MP11)의 기판 전위를 제어한다.
상세하게는, 기판 전위 제어 회로(10)는 제1 저전위측 전원(GND11) 및 N채널형 MIS 트랜지스터(MN11)의 기판 간에 접속되는 N채널형 MIS 트랜지스터(MN12), 및 제2 저전위측 전원(GND12) 및 N채널형 MIS 트랜지스터(MN11)의 기판 간에 접속되는 N채널형 MIS 트랜지스터(MN13)를 포함한다. N채널형 MIS 트랜지스터(MN12)의 게이트 전극은 입력 단자(IN11)에 접속되고 N채널형 MIS 트랜지스터(MN13)의 게이트 전극은 출력 단자(OUT11)에 접속된다. 제2 저전위측 전원(GND12)의 전위가 제1 저전위측 전원(GND11)의 전위보다 낮다는 것을 알아야 한다.
한편, 기판 전위 제어 회로(20)는 제1 고전위측 전원(VDD11) 및 P채널형 MIS 트랜지스터(MP11)의 기판 간에 접속된 P채널형 MIS 트랜지스터(MP12), 및 제2 고전위측 전원(VDD12) 및 P채널형 MIS 트랜지스터(MP11)의 기판에 접속되는 P채널형 MIS 트랜지스터(MP13)를 포함한다. P채널형 MIS 트랜지스터(MP12)의 게이트 전극은 입력 단자(IN11)에 접속되고 P채널형 MIS 트랜지스터(MP13)의 게이트 전극은 출력 단자(OUT11)에 접속된다. 제2 고전위측 전원(VDD12)의 전위가 제1 고전위측 전원(VDD11)의 전위보다 높다는 것을 알아야 한다.
제2 저전위측 전원(GND12) 및 제2 고전위측 전원(VDD12)은 구체적으로 한정되지 않는다. 이들은 반도체 장치 내부에 제공되는 내부 전원일 수 있다. 제2 저전위측 전원(GND12)은 도 4에 도시된 회로에 의해 제공될 수 있고, 제2 고전위측 전원(VDD12)은 도 5에 도시된 회로에 의해 제공될 수 있다. 도 4 및 도 5에 도시된 회로는 논리 회로(100)가 형성되는 반도체 기판상에 집적될 수 있다.
도 4에 도시된 회로는, 음의 논리 펄스를 입력 단자(IN4)에 공급함으로써 트랜지스터의 문턱값의 절대값의 한 단계 정도 제1 저전위측 전원(GND11)보다 낮은 전위를 갖는 제2 저전위측 전원(GND12)를 제공하며, 도 5에 도시된 회로는 양의 논리 펄스를 입력 단자(IN5)에 공급함으로써 트랜지스터의 문턱값의 절대값 만큼 제1 고전위측 전원(VDD11)보다 높은 전위를 갖는 제2 고전위측 전원(VDD12)을 제공한다. 제2 저전위측 전원(GND12)의 전위가 논리 회로(100)의 동작에 의해 상승될 때, 음의 논리 펄스를 입력 단자(IN4)에 공급함으로써 다시 저하시킬 수 있고, 제2 고전위측 전원(VDD12)의 전위가 저하될 때, 양의 논리 펄스를 입력 단자(IN5)에 공급함으로써 다시 상승시킬 수 있다.
부수적으로, 도 4에 도시된 회로는 제2 저전위측 전원(GND12)을 제공하기 위한 회로의 예이고, 또한 도 5에 도시된 회로는 제2 고전위측 전원(VDD12)을 제공하기 위한 회로의 예일 뿐이다. 따라서, 제2 저전위측 전원(GND12) 및 제2 고전위측 전원(VDD12)은 다른 회로에 의해 제공될 수 있거나 또는 이에 대응하는 전위가 반도체 장치 외부에 직접 제공될 수 있다.
지금부터, 논리 회로(100)의 동작이 설명될 것이다.
입력 단자(IN11)의 전위 레벨이 제1 고전위측 전원(VDD11)의 전위 레벨과 거의 동일해질 때, 즉 고레벨 신호가 입력 단자에 입력될 때, 트랜지스터(MN11 및 MN12)는 턴온되고 트랜지스터(MP11 및 MP12)는 턴오프된다. N채널형 MIS 트랜지스터(MN11)가 턴온됨과 동시에, 출력 단자(OUT11)의 전위 레벨은 제1 저전위측 전원(GND11)의 전위보다 낮아지므로, 트랜지스터(MP13)는 턴온되고 트랜지스터(MN13)는 턴오프된다.
따라서, 노드(N11)의 전위는 제2 고전위측 전원(VDD12)의 전위와 거의 동일해지고 노드(N12)의 전위는 제1 저전위측 전원(GND11)의 전위와 거의 동일해진다.
따라서, 기판의 전위는 트랜지스터(MP11)의 소오스 전위보다 높아져, 문턱 전압 Vt의 절대값은 누설 전류를 감소시키는 기판 바이어스 효과로 인하여 정규값보다 커진다. 부수적으로, 용어 "정규값"은, 소오스 전위가 기판 전위와 동일할 때의 Vt의 절대값을 의미하고 이러한 상태에서의 Vt값은 구체적으로 Vt0이다. 한편, 제1 저전위측 전원의 전위가 N채널형 MIS 트랜지스터(MN11)의 기판 바이어스 전압으로서 인가되기 때문에, 문턱값 Vt는 Vt0이어서 충분한 드레인 전류를 공급할 수 있다. 이 상태에서, 논리 회로(100)는 제1 안정 상태가 된다.
입력 단자(IN11)의 전위가 제1 저전위측 전원(GND11)의 전위와 거의 동일한 저레벨로 되는 경우를 고려하면, 트랜지스터(MP12)의 Vt가 Vt0이고 기판 바이어스 효과로 인한 Vt의 변화가 트랜지스터(MP11)의 것보다 작기 때문에, 트랜지스터(MP12)의 상태는 입력 단자(IN11)의 전위 강하에 따라 OFF에서 ON으로 변경된다. 입력 단자(IN11)의 전위가 더 저하될 때, 트랜지스터(MP11)는 OFF 상태에서 ON 상태로 변경된다. 그와 거의 동시에, 트랜지스터(MN11 및 MN12)는 ON 상태에서 OFF 상태로 변경된다. 따라서, 출력 단자(OUT11)의 출력 레벨은 상승된다. 출력 단자(OUT11)의 출력 레벨의 증가에 따라, 트랜지스터(MP13)의 상태는 ON에서 OFF로 변경되고 트랜지스터(MN13)의 상태는 OFF에서 ON으로 변경된다. 따라서, 트랜지스터(MP11)의 기판 전위는 트랜지스터(MP12)로 인하여 제1 고전위측 전원(VDD11)의 레벨로 되고 그 Vt의 절대값은 거의 Vt0가 되고 트랜지스터(MN11)의 기판 전위는 트랜지스터(MN13)의 동작으로 인하여 제2 저전위측 전원(GND12)의 레벨과 거의 동일해져 Vt는 커진다. 그 결과, 누설 전류는 작아진다. 이 상태에서, 논리 회로(100)는 제2 안정 상태가 된다.
그 다음, 입력 단자(IN11)의 전위가 제1 고전위측 전원(VDD11)의 전위와 거의 동일한 값으로 다시 상승될 때, 트랜지스터(MN12)의 상태는 입력 단자(IN11)의 전위 증가에 따라 OFF에서 ON으로 변경된다. 트랜지스터(MN12)의 Vt가 Vt0이기 때문에, 기판 바이어스 효과로 인한 Vt의 변경은 트랜지스터(MN11)의 것보다 작다. 입력 단자(IN11)의 전위가 더 증가될 때, 트랜지스터(MN11)는 ON 상태에서 OFF 상태로 변경되고, 이 때, 트랜지스터(MP11 및 MP12) 모두는 ON 상태에서 OFF 상태로 변경된다. 따라서, 출력 단자(OUT11)의 출력 레벨은 강하된다. 출력 단자(OUT11)의 출력 레벨의 강하에 따라, 트랜지스터(MN13)의 상태는 ON 상태에서 OFF 상태로 변경되고 트랜지스터(MP13)의 상태는 OFF 상태에서 ON 상태로 변경된다. 따라서, 트랜지스터(MN11)의 기판 전위는 트랜지스터(MN12)로 인하여 제1 저전위측 전원(GND11)의 레벨로 되고 Vt의 절대값은 거의 Vt0이 된다. 한편, 트랜지스터(MP11)의 기판 전위는 트랜지스터(MP13)의 동작으로 인하여 제2 고전위측 전원(VDD12)의 레벨과 거의 동일해지고 Vt의 절대값은 Vt0의 절대값보다 커진다. 그 결과, 누설 전류는 작아진다. 이 상태에서, 논리 회로(100)는 제1 안정 상태로 복귀된다.
이와 같이, 본 발명의 논리 회로의 두가지 안정 상태는 입력 단자(IN11)에서 입력 레벨 변화에 대해 번갈아 반복된다.
본 발명의 논리 회로(100)에서, 상술된 바와 같이, 인버터 회로를 구성하는 N채널형 MIS 트랜지스터(MN11) 및 P채널형 MIS 트랜지스터(MP11)의 기판 전위는 ON 상태에 있는 다른 트랜지스터의 문턱 전압의 절대값을 변경시키지 않고 OFF 상태에 있는 트랜지스터의 문턱 전압의 절대값이 증가되도록 입력 신호 및 출력 신호의 레벨에 부합해서 제어되기 때문에, 누설 전류는 증가되지 않고 전원 전압이 저하될 때도 고속의 동작은 유지된다.
보다 상세하게는, 제1 고전위측 전원(VDD)의 전위가 2.0V이고 제1 저전위측 전원의 전위가 0V라고 가정하면, 제2 고전위측 전원(VDD)의 전위를 2.3V 내지 2.4V로 설정하고 제2 저전위측 전원(GND)의 전위를 -0.3V 내지 -0.4V로 설정함으로써 누설 전류의 증가는 방지될 수 있다. 이 전압값은 예이고 다른 값으로 설정될 수 있다는 것을 알아야 한다.
상술된 바와 같이, 제1 저전위측 전원(GND11) 및 제2 저전위측 전원(GND12) 간의 전위차뿐만 아니라, 제1 고전위측 전원(VDD11) 및 제2 고전위측 전원(GND11) 간의 전위차인 전압값 0.3V 내지 0.4V는 트랜지스터의 문턱 전압의 절대값이다. 즉, 본 실시예에서와 같이, 전원 전압을 2.0V로 저하함으로써 전력 소모가 실현될 때, 트랜지스터의 문턱 전압의 절대값은 스위칭 속도가 저하되지 않도록 약 0.3 내지 0.4V로 강하된다.
따라서, 제1 실시예에 따른 논리 회로(100)에 따르면, 트랜지스터의 문턱 전압의 절대값이 스위칭 속도를 저하시키지 않도록 저하될 때도 누설 전류는 증가되지 않으므로, 전력 소모의 감소 및 고속 동작 모두를 실현할 수 있게 된다. 따라서, 본 발명의 논리 회로(100)가 높은 동작 주파수를 갖는 반도체 장치에 적용될 때, 발열은 감소되고 방열기 및/또는 냉각 장치는 불필요해지거나 또는 적어도 단순해지므로, 총 비용은 감소된다. 한편, 본 발명의 논리 회로(100)가 배터리-구동 이동 장치에 적용될 때, 배터리의 구동 시간은 연장될 수 있다.
논리 회로(100)의 점유 면적이 논리 연산에 필요한 P채널형 MIS 트랜지스터(MP11) 및 N채널형 MIS 트랜지스터(MN11) 이외에도 4개의 트랜지스터를 포함하므로 일부 결함을 가질 수 있지만, 논리 회로의 상술된 장점은 이러한 결함을 메우기에 충분하다.
즉, 논리 연산에 필요한 트랜지스터 각각의 크기를 L=1㎛ 및 W=5㎛라고 가정하면, 4개의 추가 트랜지스터(MP12, MP13, MN12 및 MN13) 각각의 크기는 기껏해야 MIS 트랜지스터 크기의 1/4 내지 1/5일 수 있다. 즉, 4개의 추가 트랜지스터 각각은 L=0.25㎛ 및 W=1㎛일 수 있으므로, 그들의 점유 면적은 거의 없다. 전원 전압이 트랜지스터의 문턱 전압의 절대값을 약 0.4V로 저하함으로써 저전압에서 논리 회로가 동작하도록 저하될 때, 트랜지스터의 누설 전류는 매우 커지고, 문턱 전압의 절대값이 0.1V 만큼 더 감소될 때, 누설 전류는 약 100배가 된다. 따라서, 본 발명의 장점은, 저전압 동작이 요구되고 트랜지스터의 문턱 전압의 절대값을 한층 감소시킬 필요가 있을 때 효과적이다. 제2 저전위측 전원(GND12) 및 제2 고전위측 전원(VDD12)을 제공하기 위한 회로의 전력 소모는 매우 작은 값으로 한정될 수 있다. 이러한 이유는 제2 저전위측 전원(GND12) 및 제2 고전위측 전원(VDD12)이 전압을 트랜지스터의 기판에 공급하고 그들을 구동하는데 큰 전력이 요구되지 않는다는 것이다. 따라서, 도 4 및 도 5에 도시된 회로가 제2 저전위측 전원(GND12) 및 제2 고전위측 전원(VDD12)에 사용될 때, 펄스를 입력 단자(IN4 및 IN5)에 자주 공급할 필요성은 없다.
다른 실시예에 따른 논리 회로(200)가 도 2를 참조하여 설명될 것이다.
논리 회로(200)는 반도체 기판상에 집적된 2-입력 NAND 회로이다.
도 2에 도시된 바와 같이, 논리 회로(200)는 제1 고전위측 전원(VDD21) 및 출력 단자(OUT21) 간에 병렬로 접속된 P채널형 MIS 트랜지스터(MP22 및 MP24), 제1 저전위측 전원(GND21) 및 출력 단자(OUT21) 간에 직렬로 접속된 N채널형 MIS 트랜지스터(MN21 및 MN22) 및 기판 전위 제어 회로(30 및 40)를 포함한다. 기판 전위 제어 회로(30)는 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 전위를 제어하는데 사용되고, 기판 전위 제어 회로(40)는 P채널형 MIS 트랜지스터(MP22 및 MP24)의 기판 전위를 제어하는데 사용된다.
상세하게는, 기판 전위 제어 회로(30)는 제1 저전위측 전원(GND21) 및 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 간에 직렬로 접속된 N채널형 MIS 트랜지스터(MN23 및 MN24), 및 제2 저전위측 전원(GND22) 및 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 간에 접속된 N채널형 MIS 트랜지스터(MN25)로 구성된다. N채널형 MIS 트랜지스터(MN23)의 게이트 전극은 입력 단자(IN21)에 접속되며, N채널형 MIS 트랜지스터(MN24)의 게이트 전극은 입력 단자(IN22)에 접속되고 N채널형 MIS 트랜지스터(MN25)의 게이트 전극은 출력 단자(OUT21)에 접속된다. 제2 저전위측 전원(GND22)의 전위는 제1 저전위측 전원(GND21)의 전위보다 낮다.
한편, 기판 전위 제어 회로(40)는 제1 고전위측 전원(VDD21) 및 P채널형 MIS 트랜지스터(MP22 및 MP23)의 기판 간에 병렬로 접속된 N채널형 MIS 트랜지스터(MN21 및 MN23), 및 제2 고전위측 전원(VDD22) 및 P채널형 MIS 트랜지스터(MN22 및 MN24)의 기판 간에 접속된 P채널형 MIS 트랜지스터(MP25)로 구성된다. P채널형 MIS 트랜지스터(MP21)의 게이트 전극은 입력 단자(IN21)에 접속되며, P채널형 MIS 트랜지스터(MP23)의 게이트 전극은 입력 단자(IN22)에 접속되고 P채널형 MIS 트랜지스터(MP25)의 게이트 전극은 출력 단자(OUT21)에 접속된다. 제2 고전위측 전원(VDD22)의 전위는 제1 고전위측 전원(VDD21)의 전위보다 높다.
제2 저전위측 전원(GND22) 및 제2 고전위측 전원(VDD22)은 도 4 및 도 5에 도시된 회로에 의해 실현될 수 있다.
논리 회로(200)에서, 논리 연산용 P채널형 MIS 트랜지스터는 입력 단자(IN21)로부터의 입력에 대해 병렬로 접속되고, 논리 연산용 N채널형 MIS 트랜지스터는 입력 단자(IN22)로부터의 입력에 대해 직렬로 접속된다. 이러한 구조로, 논리 연산용 트랜지스터의 기판 전위를 제어하기 위한 트랜지스터는, 논리 연산용 대응 트랜지스터가 병렬로 접속될 때 병렬로 접속되고, 기판 전위 제어용 트랜지스터는 논리 연산용 대응 트랜지스터가 직렬로 접속될 때 직렬로 접속된다.
논리 회로(200)의 동작이 설명될 것이다.
우선, 제1 고전위측 전원(VDD21)의 전위와 거의 동일한 전위가 각각의 입력 단자(IN21 및 IN22)에 공급된 경우를 고려하면, 입력 신호가 입력 단자(IN21 및 IN22)에 공급될 때, 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)는 OFF 상태로 되고 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)는 ON 상태가 된다. 따라서, 출력 단자(OUT21)는 N채널형 MIS 트랜지스터(MN21 및 MN22)에 의해 형성된 도전 경로를 통해 부하 전류를 줄이므로, 출력 단자(OUT21)의 전위는 제1 저전위측 전원(GND21)의 레벨로 강하된다.
한편, 입력 단자(IN21 및 IN22)의 고레벨로, 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)의 기판 전위를 공급하는 P채널형 MIS 트랜지스터(MP21 및 MP23)는 OFF 상태가 되고, 출력 단자(OUT21)의 저레벨 신호로 P채널형 MIS 트랜지스터(MP25)는 ON 상태가 된다. 따라서, P채널형 MIS 트랜지스터(MP22 및 MP24)의 Vt의 절대값은 Vt0의 절대값보다 커져 누설 전류는 감소된다.
논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 전위를 고려하면, N채널형 MIS 트랜지스터(MN23 및 MN24)는 입력 단자(IN21 및 IN22)의 고레벨 입력에 의해 턴온되고, N채널형 MIS 트랜지스터(MN25)는 출력 단자(OUT21)의 저레벨에 의해 턴오프된다. 따라서, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 Vt의 절대값은, 기판 전위가 제1 저전위측 전원(GND21)의 전위와 동일해지므로 낮아진다. 따라서, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)는 부하 전류를 충분히 줄일 수 있다. 이 상태에서, 논리 회로(200)는 제1 안정 상태가 된다.
그 다음, 입력 단자(IN21)의 입력 전위가 제1 저전위측 전원(GND21)의 레벨에 근접한 값으로 강하될 때, P채널형 MIS 트랜지스터(MP21)의 상태는 OFF에서 ON으로 변경된다. 이러한 상태 변화에 따라, P채널형 MIS 트랜지스터(MP22 및 MP24)의 기판 전위는 제2 고전위측 전원(VDD22) 및 제1 고전위측 전원(VDD21) 간의 중간값으로 된다. 더욱이, 논리 연산용 P채널형 MIS 트랜지스터(MP22)의 상태는 OFF에서 ON으로 변경된다. 한편, 논리 연산용 N채널형 MIS 트랜지스터(MN21)의 상태가 ON에서 OFF로 변경되기 때문에, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)를 통한 도전 경로가 사라진다. 부수적으로, P채널형 MIS 트랜지스터(MP24)의 상태는 OFF로 유지된다.
상술된 바와 같이, 소오스 전류는 논리 연산용 P채널형 MIS 트랜지스터(MP22)를 통해 제1 고전위측 전원(VDD21)으로부터 출력 단자(OUT21)에 공급된다. 출력 단자(OUT21)의 레벨이 이러한 소오스 전류에 의해 상승될 때, P채널형 MIS 트랜지스터(MP25)의 상태는 ON에서 OFF로 변경된다. 따라서, 제1 고전위측 전원(VDD21)의 전위는 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)의 기판에 인가되고 논리 연산용 P채널형 MIS 트랜지스터의 Vt의 절대값은 거의 Vt0이 된다.
한편, N채널형 MIS 트랜지스터(MN23, MN24 및 MN25)는 각각 OFF, ON 및 ON 상태가 된다. 따라서, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 전위는 제2 저전위측 전원(GND11)의 전위 레벨이 되고 Vt의 절대값은 Vt0의 절대값보다 커진다. 따라서, N채널형 MIS 트랜지스터(MN21 및 MN22)의 누설 전류는 감소된다. 이 상태에서, 논리 회로(200)는 제2 안정 상태가 된다.
더욱이, 입력 단자(IN22)의 입력 전위가 제1 저전위측 전원(GND21)의 전위 레벨에 가까운 값으로 강하할 때, P채널형 MIS 트랜지스터(MP24)의 상태는 OFF에서 ON으로 변경되고, ON 상태인 P채널형 MIS 트랜지스터(MP22)와 함께 부하 전류를 출력 단자(OUT21)에 공급한다. 한편, 논리 연산용 N채널형 MIS 트랜지스터(MN22)의 상태는 입력 단자(IN22)의 신호 변화에 응답하여 ON에서 OFF로 변경된다. 따라서, OFF 상태인 N채널형 MIS 트랜지스터(MN21)와 함께, 누설 전류는 더 감소된다. 논리 연산용 MIS 트랜지스터 각각의 Vt는 변경되지 않으며, P채널형 MIS 트랜지스터의 Vt의 절대값은 Vt0와 동일하고 N채널형 MIS 트랜지스터의 Vt의 절대값은 Vt0보다 커진다. 이 상태에서, 논리 회로(200)는 제3 안정 상태가 된다.
그 다음, 입력 단자(IN21)의 전위 레벨이 제1 고전위측 전원(VDD21)의 전위 레벨까지 상승될 때, N채널형 MIS 트랜지스터(MN23)의 상태는 OFF에서 ON으로 변경된다. 그러나, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판 전위는 제2 저전위측 전원(GND22)의 전위 레벨로 유지되고 이 트랜지스터의 Vt의 절대값은 Vt0의 전위보다 커진다. 입력 단자(IN21)의 레벨 증가로, 논리 연산용 N채널형 MIS 트랜지스터(MN21)의 상태는 OFF에서 ON으로 변경된다.
그와 동시에, 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP21)의 상태는 각각 ON에서 OFF로 변경된다. 트랜지스터(MP22 및 MP21) 이외의 논리 연산용 다른 트랜지스터의 상태는 변경되지 않는다. 즉, 논리 연산용 P채널형 MIS 트랜지스터(MP24 및 MP23)는 각각 ON이며, 논리 연산용 N채널형 MIS 트랜지스터(MN22 및 MN24)는 각각 OFF이고, 출력 단자(OUT21)는 제1 고전위측 전원(VDD21)의 전위 레벨과 거의 동일한 레벨인 고전위 레벨을 출력한다. 따라서, P채널형 MIS 트랜지스터(MP25)는 OFF이고 N채널형 MIS 트랜지스터(MN25)는 ON이다. 따라서, 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)의 Vt의 절대값은 Vt0의 절대값과 동일하고 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 Vt의 절대값은 Vt0의 절대값보다 크다. 따라서, N채널형 MIS 트랜지스터의 누설 전류는 작은 값으로 한정된다. 이 상태에서, 논리 회로(200)는 제4 안정 상태가 된다.
그 다음, 입력 단자(IN22)의 전위 레벨이 제1 고전위측 전원(VDD21)의 전위 레벨까지 상승될 때, 논리 연산용 N채널형 MIS 트랜지스터(MN22)의 상태는 OFF에서 ON으로 변경된다. 그와 동시에, 논리 연산용 P채널형 MIS 트랜지스터(MP24)의 상태는 ON에서 OFF로 변경되며, P채널형 MIS 트랜지스터(MP23)의 상태는 ON에서 OFF로 변경되고 N채널형 MIS 트랜지스터(MN24)의 상태는 OFF에서 ON으로 변경된다. 다른 트랜지스터의 상태는 변경되지 않는다. 즉, 논리 연산용 P채널형 MIS 트랜지스터(MP22)는 OFF이며, 논리 연산용 N채널형 MIS 트랜지스터(MN21)는 ON이고 N채널형 MIS 트랜지스터(MN23)는 ON이다.
이러한 상황하에서, 출력 단자(OUT21)의 전위는, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)가 ON이고 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)는 OFF이기 때문에 부하 전류를 줄임으로써 제1 저전위측 전원(GND21)의 전위 레벨로 감소된다. 출력 단자(OUT21)의 출력 전위 레벨의 감소로 인하여, P채널형 MIS 트랜지스터(MP25)의 상태는 OFF에서 ON으로 변경되고 N채널형 MIS 트랜지스터(MN25)의 상태는 ON에서 OFF로 변경된다. 따라서, 논리 연산용 P채널형 MIS 트랜지스터(MP22 및 MP24)의 기판 전위는 제2 고전위측 전원(VDD22)의 전위 레벨이 되고 Vt의 절대값은 Vt0의 절대값보다 커지므로, 누설 전류가 감소된다.
한편, 논리 연산용 N채널형 MIS 트랜지스터(MN21 및 MN22)의 기판에는 제1 저전위측 전원(GND21)의 전위 레벨이 인가되고 Vt의 절대값은 Vt0의 절대값과 거의 동일해지므로, 부하 전류를 충분히 줄일 수 있다. 이 상태에서, 논리 회로(200)는 제1 안정 상태로 복귀된다.
상술된 바와 같이, 논리 회로(200)는 논리 회로(100)와 유사하게 동작 속도를 유지하면서 누설 전류를 감소시킬 수 있다.
상세한 설명이 생략되지만, 본 발명은 도 3에 도시된 2-입력 NOR 논리 회로(300)에 적용될 수 있다. 도 3에 도시된 2-입력 NOR 논리 회로(300)에서, 논리 연산용 트랜지스터의 기판 전위는 기판 전위 제어 회로(50 및 60)에 의해 제어된다.
본 발명이 논리 회로(100, 200 및 300)로 한정되지 않고 다양한 논리 회로에 적용될 수 있다는 것을 알아야 한다.
예를 들면, 도 6에 도시된 바와 같이, 본 발명은, 인버터(600)가 풀업 저항(R61)을 구성하는 경우에 적용될 수 있다. 더욱이, 본 발명은, 도 7에 도시된 바와 같이, 2-입력 NAND 논리 회로(700)가 풀업 저항(R71)을 구성하는 경우에 적용될 수 있다. 더욱이, 본 발명은, 도 8에 도시된 바와 같이, 2-입력 NOR 논리 회로(800)가 풀업 저항(R81)을 구성하는 경우에 적용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 스위칭 속도가 종래의 기술에서와 같이 저하되지 않도록 트랜지스터의 문턱 전압의 절대값일 때도 누설 전류가 증가하지 않으므로, 논리 회로의 전력 소모의 감소 및 고속 동작 모두를 만족시킬 수 있다. 결국, 본 발명이 높은 동작 주파수를 갖는 반도체 장치에 적용될 때 발열이 감소되어 방열기 및/또는 냉각기 장치를 제공할 필요가 없다. 이러한 장치가 필요하더라도, 그 구성은 간단해질 수 있다. 따라서, 논리 회로의 총 비용을 감소시킬 수 있다. 한편, 본 발명은 배터리에 의해 구동되는 이동 장치에 적용될 때, 전력 소모의 감소로 인하여 구동 시간을 연장시킬 수 있다.

Claims (10)

  1. 논리 회로에 있어서,
    출력 노드,
    제1 전원 및 상기 출력 노드 간에 접속되는 제1 도전형의 제1 트랜지스터,
    제2 전원 및 상기 출력 노드 간에 접속되는 제2 도전형의 제2 트랜지스터,
    상기 제1 및 제2 트랜지스터의 제어 전극에 접속되는 입력 노드,
    상기 입력 노드 및 상기 출력 노드상의 신호에 응답하여, 상기 제1 트랜지스터의 기판 전위를 제어하기 위한 제1 제어 회로, 및
    상기 입력 노드 및 상기 출력 노드상의 신호에 응답하여, 상기 제2 트랜지스터의 기판 전위를 제어하기 위한 제2 제어 회로
    를 포함하는 논리 회로.
  2. 논리 회로에 있어서,
    제1 전원 및 출력 노드 간에 접속되는 제1 도전형의 제1 트랜지스터,
    제2 전원 및 상기 출력 노드 간에 접속되는 제2 도전형의 제2 트랜지스터,
    상기 제1 및 제2 트랜지스터의 제어 전극에 접속되는 입력 노드,
    도전 상태인 상기 제1 트랜지스터 및 비도전 상태인 상기 제2 트랜지스터에 응답하여, 상기 제2 트랜지스터의 소오스 전위와 다른 전위를 상기 제2 트랜지스터의 기판에 공급하기 위한 제1 제어 회로, 및
    비도전 상태인 상기 제1 트랜지스터 및 도전 상태인 상기 제2 트랜지스터에 응답하여, 상기 제1 트랜지스터의 소오스 전위와 다른 전위를 상기 제1 트랜지스터의 기판에 공급하기 위한 제2 제어 회로
    를 포함하는 논리 회로.
  3. 제2항에 있어서,
    상기 제1 제어 회로는 비도전 상태인 상기 제1 트랜지스터 및 도전 상태인 상기 제2 트랜지스터에 응답하여, 상기 제2 트랜지스터의 소오스 전위와 거의 동일한 전위를 상기 제2 트랜지스터의 상기 기판에 공급하고,
    상기 제2 제어 회로는 도전 상태인 상기 제1 트랜지스터 및 비도전 상태인 상기 제2 트랜지스터에 응답하여, 상기 제1 트랜지스터의 소오스 전위와 거의 동일한 전위를 상기 제1 트랜지스터의 상기 기판에 공급하는 논리 회로.
  4. 논리 회로에 있어서,
    제1 전원 및 출력 노드 간에 접속되는 제1 도전형의 제1 트랜지스터,
    제2 전원 및 상기 출력 노드 간에 접속되는 제2 도전형의 제2 트랜지스터,
    상기 출력 노드의 전위가 상기 제1 전원과 거의 동일한 전위일 때, 상기 제2 전원의 전위와 다른 제1 전위를 상기 제2 트랜지스터의 기판에 공급하기 위한 제1 제어 회로, 및
    상기 출력 노드의 전위가 상기 제2 전원과 거의 동일한 전위일 때, 상기 제1 전원의 전위와 다른 제2 전위를 상기 제1 트랜지스터의 기판에 공급하기 위한 제2 제어 회로
    를 포함하는 논리 회로.
  5. 제4항에 있어서,
    상기 제1 전위는 상기 제2 전원의 상기 전위보다 낮고, 상기 제2 전위는 상기 제1 전원의 상기 전위보다 높은 논리 회로.
  6. 논리 회로에 있어서,
    제1 전원 및 출력 노드 간에 접속되는 제1 도전형의 제1 트랜지스터,
    제2 전원 및 상기 출력 노드 간에 접속되는 제2 도전형의 제2 트랜지스터,
    상기 제1 전원 및 상기 제1 트랜지스터의 기판 간에 접속되는 상기 제1 도전형의 제3 트랜지스터,
    상기 제2 전원 및 상기 제2 트랜지스터의 기판 간에 접속되는 상기 제2 도전형의 제4 트랜지스터,
    상기 제1 내지 제4 트랜지스터의 제어 전극에 접속되는 입력 노드,
    제3 전원 및 상기 제1 트랜지스터의 상기 기판 간에 접속되어, 상기 출력 노드에 접속된 제어 전극을 갖는 상기 제1 도전형 제5 트랜지스터, 및
    제4 전원 및 상기 제2 트랜지스터의 상기 기판 간에 접속되어, 상기 출력 노드에 접속된 제어 전극을 갖는 상기 제2 도전형 제6 트랜지스터
    를 포함하는 논리 회로.
  7. 제6항에 있어서,
    상기 제3 전원의 전위는 상기 제1, 제2 및 제4 전원들 중 임의의 전원의 전위보다 높고, 상기 제4 전원의 전위는 상기 제1, 제2 및 제3 전원들 중 임의의 전원의 전위보다 낮은 논리 회로.
  8. 논리 회로에 있어서,
    제1 전원 및 출력 노드 간에 병렬로 접속되는 제1 도전형의 제1 및 제2 트랜지스터,
    제2 전원 및 상기 출력 노드 간에 직렬로 접속되는 제2 도전형의 제3 및 제4 트랜지스터,
    상기 제1 전원과 상기 제1 및 제2 트랜지스터의 기판들 중 적어도 하나 간에 병렬로 접속되는 상기 제1 도전형의 제5 및 제6 트랜지스터,
    상기 제2 전원과 상기 제3 및 제4 트랜지스터의 기판들 중 적어도 하나 간에 직렬로 접속되는 상기 제2 도전형의 제7 및 제8 트랜지스터,
    상기 제1, 제3, 제5 및 제7 트랜지스터의 제어 전극에 접속되는 제1 입력 노드,
    상기 제2, 제4, 제6 및 제8 트랜지스터의 제어 전극에 접속되는 제2 입력 노드,
    제3 전원과 상기 제1 및 제2 트랜지스터의 상기 기판들 중 적어도 하나 간에 접속되어, 상기 출력 노드에 접속된 제어 전극을 갖는 상기 제1 도전형의 제9 트랜지스터, 및
    제4 전원과 상기 제3 및 제4 트랜지스터의 상기 기판들 중 적어도 하나 간에 접속되어, 상기 출력 노드에 접속된 제어 전극을 갖는 상기 제2 도전형의 제10 트랜지스터
    를 포함하는 논리 회로.
  9. 논리 회로에 있어서,
    제1 전원,
    출력 노드,
    상기 제1 전원 및 상기 출력 노드 간에 접속되는 트랜지스터,
    상기 트랜지스터의 제어 전극에 접속되는 입력 노드, 및
    상기 입력 노드 및 상기 출력 노드상의 신호에 응답하여, 상기 트랜지스터의 기판의 전위를 제어하기 위한 제어 회로
    를 포함하는 논리 회로.
  10. 제9항에 있어서,
    제2 전원 및 상기 제2 전원과 상기 출력 노드 간에 접속되는 저항을 더 포함하는 논리 회로.
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