JPH0621443A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0621443A JPH0621443A JP5075913A JP7591393A JPH0621443A JP H0621443 A JPH0621443 A JP H0621443A JP 5075913 A JP5075913 A JP 5075913A JP 7591393 A JP7591393 A JP 7591393A JP H0621443 A JPH0621443 A JP H0621443A
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- well
- substrate
- standby
- transistors
- bias potential
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Abstract
(57)【要約】
【目的】動作モード時にはトランジスタを低しきい値電
圧として高速動作を確保し、スタンバイモード時にはト
ランジスタのしきい値電圧を高め誤動作，データ保持不
良の発生を防止すると共に、消費電力を節減する。 【構成】Ｎ型の基板（又はウェル）に形成された複数の
トランジスタＱ１〜Ｑｎを含み動作モード時に所定の信
号処理動作を行う内部回路１を設ける。スタンバイモー
ドを検出してアクティブレベルのスタンバイ検出信号Ｓ
Ｄを発生するスタンバイ検出回路２を設ける。トランジ
スタＱ１〜Ｑｎの基板（ウェル）ＳＢからソース電極
（ＳＳ）への順方向のバイアス電位Ｖｂを発生するバイ
アス電位発生回路３を設ける。スタンバイ検出信号ＳＤ
のアクティブレベルに応答してソース電極の電位Ｖｓｓ
を、インアクティブレベルに応答してバイアス電位Ｖｂ
を基板（ウェル）ＳＢに供給する切換回路４を設ける。
圧として高速動作を確保し、スタンバイモード時にはト
ランジスタのしきい値電圧を高め誤動作，データ保持不
良の発生を防止すると共に、消費電力を節減する。 【構成】Ｎ型の基板（又はウェル）に形成された複数の
トランジスタＱ１〜Ｑｎを含み動作モード時に所定の信
号処理動作を行う内部回路１を設ける。スタンバイモー
ドを検出してアクティブレベルのスタンバイ検出信号Ｓ
Ｄを発生するスタンバイ検出回路２を設ける。トランジ
スタＱ１〜Ｑｎの基板（ウェル）ＳＢからソース電極
（ＳＳ）への順方向のバイアス電位Ｖｂを発生するバイ
アス電位発生回路３を設ける。スタンバイ検出信号ＳＤ
のアクティブレベルに応答してソース電極の電位Ｖｓｓ
を、インアクティブレベルに応答してバイアス電位Ｖｂ
を基板（ウェル）ＳＢに供給する切換回路４を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に多機能，高速動作の要求に適応したＭＯＳ型トラン
ジスタ構成の半導体集積回路に関する。
特に多機能，高速動作の要求に適応したＭＯＳ型トラン
ジスタ構成の半導体集積回路に関する。
【０００２】
【従来の技術】現在、最も一般的に使用されているＭＯ
Ｓ型トランジスタ構成の半導体集積回路においては、Ｔ
ＴＬ回路に対する信号の授受や、半導体部材の諸特性及
び製造工程における各種のばらつき等を考慮し、電源電
圧は５Ｖ、ＭＯＳ型トランジスタ（以下、トランジス
タ）のしきい値電圧は０．７Ｖ程度のものが多く、ま
た、トランジスタサイズの指標であるゲート長は１μｍ
程度のものが多い。しかしながら最近では、半導体集積
回路の多機能化・高速化への要求が強く、この要求を満
たすための開発が進められている。
Ｓ型トランジスタ構成の半導体集積回路においては、Ｔ
ＴＬ回路に対する信号の授受や、半導体部材の諸特性及
び製造工程における各種のばらつき等を考慮し、電源電
圧は５Ｖ、ＭＯＳ型トランジスタ（以下、トランジス
タ）のしきい値電圧は０．７Ｖ程度のものが多く、ま
た、トランジスタサイズの指標であるゲート長は１μｍ
程度のものが多い。しかしながら最近では、半導体集積
回路の多機能化・高速化への要求が強く、この要求を満
たすための開発が進められている。
【０００３】上記多機能化の実現のためには、回路素子
等の微細化と、この微細化に基ずいてなされる高集積化
の技術が必要不可欠であり、多大の努力が払われてい
る。その結果、例えば上記ゲート長は、前述の１μｍか
ら０．６μｍへ、更に０．３５μｍへと微細化が進行し
ている。
等の微細化と、この微細化に基ずいてなされる高集積化
の技術が必要不可欠であり、多大の努力が払われてい
る。その結果、例えば上記ゲート長は、前述の１μｍか
ら０．６μｍへ、更に０．３５μｍへと微細化が進行し
ている。
【０００４】一方、高速化の実現の手法としては、ま
ず、信号振幅を小さくすることによって信号のレベル遷
移時間を短縮する技術が挙げられる。この信号振幅を小
さくするために、電源電圧を含む各部の動作電圧を低く
する（すなわち、低電圧化）。この低電圧化は、例えば
電源電圧において、前述の５Ｖに対し３．３Ｖへ、更に
２．５Ｖへと進行している。
ず、信号振幅を小さくすることによって信号のレベル遷
移時間を短縮する技術が挙げられる。この信号振幅を小
さくするために、電源電圧を含む各部の動作電圧を低く
する（すなわち、低電圧化）。この低電圧化は、例えば
電源電圧において、前述の５Ｖに対し３．３Ｖへ、更に
２．５Ｖへと進行している。
【０００５】上記低電圧化に伴って、信号の高レベル，
低レベル判別のためのトランジスタのしきい値電圧の低
電圧化（以下、低しきい値電圧化）が要求される。この
低しきい値電圧化は、例えば、前述の０．７Ｖに対し、
０．２〜０．４Ｖ程度へと進んでいる。
低レベル判別のためのトランジスタのしきい値電圧の低
電圧化（以下、低しきい値電圧化）が要求される。この
低しきい値電圧化は、例えば、前述の０．７Ｖに対し、
０．２〜０．４Ｖ程度へと進んでいる。
【０００６】前述の微細化技術の改良は、回路素子や配
線の微細化を可能にし、それによってキャリアの伝播時
間の短縮、すなわちトランジスタ動作の高速化に寄与す
るが、一方では電極間隔の縮小が絶縁膜を薄くすること
を促し、信頼性確保のための低電圧化を要求する。低電
圧化は低消費電力化に通じ、この低消費電力化は高集積
化を可能とする。このように、微細化，低電圧化，低し
きい値電圧化，高集積化等の技術が一体となって、半導
体集積回路の多機能化，高速化が実現できる。
線の微細化を可能にし、それによってキャリアの伝播時
間の短縮、すなわちトランジスタ動作の高速化に寄与す
るが、一方では電極間隔の縮小が絶縁膜を薄くすること
を促し、信頼性確保のための低電圧化を要求する。低電
圧化は低消費電力化に通じ、この低消費電力化は高集積
化を可能とする。このように、微細化，低電圧化，低し
きい値電圧化，高集積化等の技術が一体となって、半導
体集積回路の多機能化，高速化が実現できる。
【０００７】上述の低しきい値電圧化は、トランジスタ
の各部サイズの選定や不純物濃度の制御等設計・製造段
階での諸パラメータ選択による手法、トランジスタを表
面に形成した半導体基板（またはその基板内のｐ−ウェ
ルまたはｎ−ウェル、以下、同じ）に、この基板（ウェ
ル）と前記トランジスタのソース領域との間の接合部に
順方向バイアス電圧を印加する手法、及び、これら手法
の組合せ（例えば、アイイーイーイー １９９２ シン
ポジウム オン ブィエルエスアイ テクノロジ ダイ
ジェスト オブ テクニカル ペーパース “ア ニュ
ウ シーモスストラクチャ フォ ロウ テンパレチャ
オペレーション ウィズ フォワード サブストレー
ト バイアス”（ＩＥＥＥ １９９２ Ｓｙｍｐｏｓｉ
ｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ“Ａ
Ｎｅｗ ＣＭＯＳ Ｓｔｒｕｃｔｕｒｅ ｆｏｒＬｏｗ
Ｔｅｍｐｅｒａｔｕｒｅ Ｏｐｅｒａｔｉｏｎ ｗｉ
ｔｈ Ｆｏｒｗａｒｄ Ｓｕｂｓｔｒａｔｅ Ｂｉａ
ｓ”）参照）によって実現できる。
の各部サイズの選定や不純物濃度の制御等設計・製造段
階での諸パラメータ選択による手法、トランジスタを表
面に形成した半導体基板（またはその基板内のｐ−ウェ
ルまたはｎ−ウェル、以下、同じ）に、この基板（ウェ
ル）と前記トランジスタのソース領域との間の接合部に
順方向バイアス電圧を印加する手法、及び、これら手法
の組合せ（例えば、アイイーイーイー １９９２ シン
ポジウム オン ブィエルエスアイ テクノロジ ダイ
ジェスト オブ テクニカル ペーパース “ア ニュ
ウ シーモスストラクチャ フォ ロウ テンパレチャ
オペレーション ウィズ フォワード サブストレー
ト バイアス”（ＩＥＥＥ １９９２ Ｓｙｍｐｏｓｉ
ｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ“Ａ
Ｎｅｗ ＣＭＯＳ Ｓｔｒｕｃｔｕｒｅ ｆｏｒＬｏｗ
Ｔｅｍｐｅｒａｔｕｒｅ Ｏｐｅｒａｔｉｏｎ ｗｉ
ｔｈ Ｆｏｒｗａｒｄ Ｓｕｂｓｔｒａｔｅ Ｂｉａ
ｓ”）参照）によって実現できる。
【０００８】低しきい値電圧化されたトランジスタによ
る半導体集積回路は、通常の動作モードではシステムク
ロックに応答してデータの書換え等の信号処理動作を行
うので、接地配線及び電源配線への誘導ノイズや温度変
化等があっても信号処理動作は影響を受けない。しか
し、入力データの中断時のように一定の状態を維持し続
けるスタンバイモードでは、トランジスタのチャネル形
成部分と基板（ウェル）との間の電位差が小さくなって
いるので、チャネル内のキャリアは誘導ノイズや温度変
化等によるわずかなエネルギーの獲得でそのチャネルの
エネルギー障壁を越えて基板（ウェル）へ到達し、ソー
ス電極からのキャリアがドレイン電極に到達できなくな
る。したがって、トランジスタが保持すべき２進値すな
わちデータのレベルの変動や反転等の誤動作やデータ保
持不良が生じる。また、誘導ノイズがトランジスタのし
きい値電圧を容易に越えるため、保持データのレベル反
転が起りやすくなる。
る半導体集積回路は、通常の動作モードではシステムク
ロックに応答してデータの書換え等の信号処理動作を行
うので、接地配線及び電源配線への誘導ノイズや温度変
化等があっても信号処理動作は影響を受けない。しか
し、入力データの中断時のように一定の状態を維持し続
けるスタンバイモードでは、トランジスタのチャネル形
成部分と基板（ウェル）との間の電位差が小さくなって
いるので、チャネル内のキャリアは誘導ノイズや温度変
化等によるわずかなエネルギーの獲得でそのチャネルの
エネルギー障壁を越えて基板（ウェル）へ到達し、ソー
ス電極からのキャリアがドレイン電極に到達できなくな
る。したがって、トランジスタが保持すべき２進値すな
わちデータのレベルの変動や反転等の誤動作やデータ保
持不良が生じる。また、誘導ノイズがトランジスタのし
きい値電圧を容易に越えるため、保持データのレベル反
転が起りやすくなる。
【０００９】スタンバイモードにおけるこれらの問題点
を解決する手法として、トランジスタが形成されている
基板（ウェル）に、逆方向バイアスを印加してトランジ
スタのしきい値電圧を高くする方法が多く用いられる。
しかしこの手法では、逆方向バイアスの発生回路や逆方
向バイアス供給用の配線等が必要となり、上記逆方向バ
イアス発生回路自身による電力消費、半導体装置である
がゆえの上記配線及び基板（ウェル）等による電力消費
が生じ、特にスタンバイモードをバッテリでバックアッ
プする方式の半導体集積回路ではバッテリの寿命が著し
く短くなる。
を解決する手法として、トランジスタが形成されている
基板（ウェル）に、逆方向バイアスを印加してトランジ
スタのしきい値電圧を高くする方法が多く用いられる。
しかしこの手法では、逆方向バイアスの発生回路や逆方
向バイアス供給用の配線等が必要となり、上記逆方向バ
イアス発生回路自身による電力消費、半導体装置である
がゆえの上記配線及び基板（ウェル）等による電力消費
が生じ、特にスタンバイモードをバッテリでバックアッ
プする方式の半導体集積回路ではバッテリの寿命が著し
く短くなる。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、各トランジスタが低しきい値電圧化されて
おり、通常の動作モードではシステムクロックに応答し
てデータの書換え等の信号処理動作を行うので、接地配
線及び電源配線への誘導ノイズや温度変化等があっても
信号処理動作は影響を受けないが、一定の状態を維持し
続けるスタンバイモードでは、トランジスタのチャネル
形成部分と基板（ウェル）との間の電位差が小さくなっ
ているので、チャネル内のキャリアは誘導ノイズや温度
変化等によるわずかなエネルギーの獲得でそのチャネル
のエネルギー障壁を越えて基板（ウェル）へ到達し、ソ
ース電極からのキャリアがドレイン電極に到達できなく
なり、トランジスタが保持すべき２進値すなわちデータ
のレベルの変動や反転等の誤動作やデータ保持不良が生
じたり、誘導ノイズがトランジスタのしきい値電圧を容
易に越えるため、保持データのレベル反転が起りやすく
なるという欠点があった。スタンバイモードにおけるこ
れらの問題点を解決する手法として、トランジスタが形
成されている基板（ウェル）に、逆方向バイアスを印加
してトランジスタのしきい値電圧を高くする方法が多く
用いられるが、この手法では、逆方向バイアスの発生回
路や逆方向バイアス供給用の配線等が必要となり、上記
逆方向バイアス発生回路自身による電力消費、半導体装
置であるがゆえの上記配線及び基板（ウェル）等による
電力消費が生じ、特にスタンバイモードをバッテリでバ
ックアップする方式の半導体集積回路ではバッテリの寿
命が著しく短くなるという欠点があった。
集積回路は、各トランジスタが低しきい値電圧化されて
おり、通常の動作モードではシステムクロックに応答し
てデータの書換え等の信号処理動作を行うので、接地配
線及び電源配線への誘導ノイズや温度変化等があっても
信号処理動作は影響を受けないが、一定の状態を維持し
続けるスタンバイモードでは、トランジスタのチャネル
形成部分と基板（ウェル）との間の電位差が小さくなっ
ているので、チャネル内のキャリアは誘導ノイズや温度
変化等によるわずかなエネルギーの獲得でそのチャネル
のエネルギー障壁を越えて基板（ウェル）へ到達し、ソ
ース電極からのキャリアがドレイン電極に到達できなく
なり、トランジスタが保持すべき２進値すなわちデータ
のレベルの変動や反転等の誤動作やデータ保持不良が生
じたり、誘導ノイズがトランジスタのしきい値電圧を容
易に越えるため、保持データのレベル反転が起りやすく
なるという欠点があった。スタンバイモードにおけるこ
れらの問題点を解決する手法として、トランジスタが形
成されている基板（ウェル）に、逆方向バイアスを印加
してトランジスタのしきい値電圧を高くする方法が多く
用いられるが、この手法では、逆方向バイアスの発生回
路や逆方向バイアス供給用の配線等が必要となり、上記
逆方向バイアス発生回路自身による電力消費、半導体装
置であるがゆえの上記配線及び基板（ウェル）等による
電力消費が生じ、特にスタンバイモードをバッテリでバ
ックアップする方式の半導体集積回路ではバッテリの寿
命が著しく短くなるという欠点があった。
【００１１】したがって本発明の目的は、動作モードに
おける高速動作の確保と、スタンバイモードにおける誤
動作の防止及び消費電力の節減ができる半導体集積回路
を提供することにある。
おける高速動作の確保と、スタンバイモードにおける誤
動作の防止及び消費電力の節減ができる半導体集積回路
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、所定の導電型の半導体基板（又はウェル）に形成さ
れた複数のトランジスタを含み動作モードの期間に所定
の信号処理動作を行う内部回路と、前記動作モードでな
いスタンバイモードを検出してアクティブレベルのスタ
ンバイ検出信号を発生するスタンバイ検出手段と、前記
半導体基板（ウェル）から前記トランジスタのソース領
域へのバイアスがこれら半導体基板（ウェル）・ソース
電極間の接合部に対して順方向となる所定の大きさのバ
イアス電位を発生する手段と、前記スタンバイ検出信号
のアクティブレベルに応答して前記トランジスタのソー
ス領域の電位を、インアクティブレベルに応答して前記
バイアス電位を前記半導体基板（ウェル）にそれぞれ供
給する切換手段とを有している。
は、所定の導電型の半導体基板（又はウェル）に形成さ
れた複数のトランジスタを含み動作モードの期間に所定
の信号処理動作を行う内部回路と、前記動作モードでな
いスタンバイモードを検出してアクティブレベルのスタ
ンバイ検出信号を発生するスタンバイ検出手段と、前記
半導体基板（ウェル）から前記トランジスタのソース領
域へのバイアスがこれら半導体基板（ウェル）・ソース
電極間の接合部に対して順方向となる所定の大きさのバ
イアス電位を発生する手段と、前記スタンバイ検出信号
のアクティブレベルに応答して前記トランジスタのソー
ス領域の電位を、インアクティブレベルに応答して前記
バイアス電位を前記半導体基板（ウェル）にそれぞれ供
給する切換手段とを有している。
【００１３】また、スタンバイモード検出信号に応答し
て前記バイアス電位発生手段への電源の供給を停止する
手段をさらに備えている。
て前記バイアス電位発生手段への電源の供給を停止する
手段をさらに備えている。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例の一部に回路
図を含むブロック図、図２はこの実施例の一部にブロッ
ク図を含むトランジスタの断面図である。
図を含むブロック図、図２はこの実施例の一部にブロッ
ク図を含むトランジスタの断面図である。
【００１６】図１及び図２を併せて参照すると、この実
施例の半導体集積回路１０は、Ｐ型の半導体基板（又は
ウェル）ＳＢに形成されたＮチャネル型の複数のトラン
ジスタＱ１〜Ｑｎを含み動作モードの期間に所定の信号
処理動作を行う内部回路１と、上記動作モードでなくス
タンバイモードであることを検出してこのモードの期間
アクティブレベルのスタンバイ検出信号ＳＤを発生する
スタンバイ検出回路２と、トランジスタＱ１〜Ｑｎの半
導体基板（ウェル）ＳＢ（以下、基板（ウェル）ＳＢ）
からソース領域ＳＳへのバイアスがこれらトランジスタ
の基板（ウェル）・ソース電極間の接合部に対して順方
向（以下、順方向バイアス）となる所定の大きさのバイ
アス電位Ｖｂを発生するバイアス電位発生回路３と、ス
タンバイ検出信号ＳＤのアクティブレベルに応答してト
ランジスタＱ１〜Ｑｎのソース電極ＳＳの電位Ｖｓｓ
（以下、ソース電位Ｖｓｓ、この実施例では接地電位の
０Ｖ）と等しい電位を、インアクティブレベルに応答し
て上記バイアス電位ＶｂをトランジスタＱ１〜Ｑｎの基
板（ウェル）ＳＢにそれぞれ供給する切換回路４とを備
える。
施例の半導体集積回路１０は、Ｐ型の半導体基板（又は
ウェル）ＳＢに形成されたＮチャネル型の複数のトラン
ジスタＱ１〜Ｑｎを含み動作モードの期間に所定の信号
処理動作を行う内部回路１と、上記動作モードでなくス
タンバイモードであることを検出してこのモードの期間
アクティブレベルのスタンバイ検出信号ＳＤを発生する
スタンバイ検出回路２と、トランジスタＱ１〜Ｑｎの半
導体基板（ウェル）ＳＢ（以下、基板（ウェル）ＳＢ）
からソース領域ＳＳへのバイアスがこれらトランジスタ
の基板（ウェル）・ソース電極間の接合部に対して順方
向（以下、順方向バイアス）となる所定の大きさのバイ
アス電位Ｖｂを発生するバイアス電位発生回路３と、ス
タンバイ検出信号ＳＤのアクティブレベルに応答してト
ランジスタＱ１〜Ｑｎのソース電極ＳＳの電位Ｖｓｓ
（以下、ソース電位Ｖｓｓ、この実施例では接地電位の
０Ｖ）と等しい電位を、インアクティブレベルに応答し
て上記バイアス電位ＶｂをトランジスタＱ１〜Ｑｎの基
板（ウェル）ＳＢにそれぞれ供給する切換回路４とを備
える。
【００１７】この実施例においては、スタンバイモード
の期間は切換回路４がソース電位Ｖｓｓを供給するので
基板（ウェル）ＳＢの電位Ｖｓｂ（以下、基板電位Ｖｓ
ｂ）はＶｓｓとなる。この期間におけるトランジスタＱ
１〜Ｑｎのしきい値電圧（Ｖｔ１）は、設計・製造段階
における上記の諸パラメータ選択による高い値（例えば
０．７Ｖ）に設定される。したがって、誘導ノイズや温
度変化等による内部回路１の誤動作やデータ保持不良等
の発生が防止できる。
の期間は切換回路４がソース電位Ｖｓｓを供給するので
基板（ウェル）ＳＢの電位Ｖｓｂ（以下、基板電位Ｖｓ
ｂ）はＶｓｓとなる。この期間におけるトランジスタＱ
１〜Ｑｎのしきい値電圧（Ｖｔ１）は、設計・製造段階
における上記の諸パラメータ選択による高い値（例えば
０．７Ｖ）に設定される。したがって、誘導ノイズや温
度変化等による内部回路１の誤動作やデータ保持不良等
の発生が防止できる。
【００１８】スタンバイモードが解除されて通常の動作
モードになると、切換回路４がバイアス電位Ｖｂを供給
するので基板電位ＶｓｂはＶｂとなる。ソース電位Ｖｓ
ｓを固定（０Ｖ）にして基板電位Ｖｓｂを変化させたと
きのしきい値電圧Ｖｔの変化を示す図３を参照すると、
バイアス電位Ｖｂはソース電位Ｖｓｓに対してプラス
（＋）側の順方向バイアスであるので、このときのトラ
ンジスタＱ１〜Ｑｎのしきい値電圧Ｖｔ２はスタンバイ
モード時より低い値（例えば０．４Ｖ）に設定される。
従って、電源電圧を含む動作電圧を低く設定することが
でき、高速動作が可能となる。なお、トランジスタのし
きい値電圧が低くても、内部回路１ではシステムクロッ
クに応答してデータの書換え等の各種の信号処理動作が
行なわれるので、誘導ノイズや温度変化等の上記信号処
理動作に対する影響はない。
モードになると、切換回路４がバイアス電位Ｖｂを供給
するので基板電位ＶｓｂはＶｂとなる。ソース電位Ｖｓ
ｓを固定（０Ｖ）にして基板電位Ｖｓｂを変化させたと
きのしきい値電圧Ｖｔの変化を示す図３を参照すると、
バイアス電位Ｖｂはソース電位Ｖｓｓに対してプラス
（＋）側の順方向バイアスであるので、このときのトラ
ンジスタＱ１〜Ｑｎのしきい値電圧Ｖｔ２はスタンバイ
モード時より低い値（例えば０．４Ｖ）に設定される。
従って、電源電圧を含む動作電圧を低く設定することが
でき、高速動作が可能となる。なお、トランジスタのし
きい値電圧が低くても、内部回路１ではシステムクロッ
クに応答してデータの書換え等の各種の信号処理動作が
行なわれるので、誘導ノイズや温度変化等の上記信号処
理動作に対する影響はない。
【００１９】従来の半導体集積回路においては、動作モ
ード時、設計・製造段階における上記諸パラメータ選択
による低しきい値電圧のトランジスタによって高速動作
が可能となり、またシステムクロックに応答した信号処
理動作によって誘導ノイズや温度変化に起因する誤動作
やデータ保持不良の発生を防止する。
ード時、設計・製造段階における上記諸パラメータ選択
による低しきい値電圧のトランジスタによって高速動作
が可能となり、またシステムクロックに応答した信号処
理動作によって誘導ノイズや温度変化に起因する誤動作
やデータ保持不良の発生を防止する。
【００２０】しかしながら、スタンバイモード時には、
上記誤動作やデータ保持不良などの発生を防止するため
に、半導体基板（ウェル）に逆方向バイアスを印加し各
トランジスタのしきい値電圧を高くしているので、逆方
向バイアス発生回路や逆方向バイアス供給用の配線及び
基板（ウェル）等による電力の消費があり、バックアッ
プ用バッテリの消耗が著しい。
上記誤動作やデータ保持不良などの発生を防止するため
に、半導体基板（ウェル）に逆方向バイアスを印加し各
トランジスタのしきい値電圧を高くしているので、逆方
向バイアス発生回路や逆方向バイアス供給用の配線及び
基板（ウェル）等による電力の消費があり、バックアッ
プ用バッテリの消耗が著しい。
【００２１】これに対し本発明では、上述のようにスタ
ンバイモードの期間は基板（ウェル）ＳＢへのバイアス
電位Ｖｂの印加を停止するので、その期間はバイアス電
位供給用の配線や基板（ウェル）ＳＢによる電力の消費
がなくなり、その分だけ消費電力を節減できる。
ンバイモードの期間は基板（ウェル）ＳＢへのバイアス
電位Ｖｂの印加を停止するので、その期間はバイアス電
位供給用の配線や基板（ウェル）ＳＢによる電力の消費
がなくなり、その分だけ消費電力を節減できる。
【００２２】なお、上述の実施例において、動作モード
時の基板（ウェル）ＳＢへのバイアス電位Ｖｂ印加によ
る消費電力は、内部回路１動作時の消費電力に比べて極
めて小さい上、動作モード時には通常、外部からの大容
量電源により駆動されるので、上記のバイアス電位Ｖｂ
印加による消費電力の増加は問題にならない。
時の基板（ウェル）ＳＢへのバイアス電位Ｖｂ印加によ
る消費電力は、内部回路１動作時の消費電力に比べて極
めて小さい上、動作モード時には通常、外部からの大容
量電源により駆動されるので、上記のバイアス電位Ｖｂ
印加による消費電力の増加は問題にならない。
【００２３】また、トランジスタのゲート電極ＧＴの電
位Ｖｇｔ（以下ゲート電位Ｖｇｔ）に対するドレイン電
流Ｉｄを示す図４を参照すると、ゲート電位Ｖｇｔがし
きい値電圧Ｖｔに到達すると基板（ウェル）ＳＢにチャ
ネルが形成されてドレイン電流が急激に上昇する。基板
（ウェル）ＳＢへのバイアス電位Ｖｂが上記チャネル形
成の対応電位になるとトランジスタのオン／オフ動作が
できなくなるので、バイアス電位Ｖｂは、チャネル形成
直前のフラットバンド電圧Ｖｆ（基板（ウェル）ＳＢに
過剰電荷及び空乏層のないときの基板・ゲート電極間電
圧）以下に設定する。
位Ｖｇｔ（以下ゲート電位Ｖｇｔ）に対するドレイン電
流Ｉｄを示す図４を参照すると、ゲート電位Ｖｇｔがし
きい値電圧Ｖｔに到達すると基板（ウェル）ＳＢにチャ
ネルが形成されてドレイン電流が急激に上昇する。基板
（ウェル）ＳＢへのバイアス電位Ｖｂが上記チャネル形
成の対応電位になるとトランジスタのオン／オフ動作が
できなくなるので、バイアス電位Ｖｂは、チャネル形成
直前のフラットバンド電圧Ｖｆ（基板（ウェル）ＳＢに
過剰電荷及び空乏層のないときの基板・ゲート電極間電
圧）以下に設定する。
【００２４】本発明の第２の実施例を示す図５を参照す
ると、この実施例の半導体集積回路２０は、Ｐ型の基板
（又はウェル）（以下、Ｐ型基板）に形成されたＮチャ
ネル型の複数のトランジスタＱ１１〜Ｑ１ｎ及びＮ型の
基板（又はウェル）（以下、Ｎ型基板）に形成されたＰ
チャネル型の複数のトランジスタＱ２１〜Ｑ２ｍを含み
動作モードの期間に所定の信号処理動作を行う内部回路
１ａと、スタンバイモードであることを検出してアクテ
ィブレベルのスタンバイ検出信号ＳＤを発生するスタン
バイ検出回路２と、上記Ｐ型基板及びＮ型基板それぞれ
に対応の順方向のバイアス電位Ｖｂ１，Ｖｂ２を発生す
るバイアス電位発生回路３ａ，３ｂと、スタンバイ検出
信号ＳＤのアクティブレベルに応答して対応トランジス
タ（Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｍ）のソース電位
（Ｖｓｓ，Ｖｄｄ）を、インアクティブレベルに応答し
て対応のバイアス電位（Ｖｂ１，Ｖｂ２）を上記Ｐ型基
板及びＮ型基板にそれぞれ供給する切換回路４ａ，４ｂ
とを備える。
ると、この実施例の半導体集積回路２０は、Ｐ型の基板
（又はウェル）（以下、Ｐ型基板）に形成されたＮチャ
ネル型の複数のトランジスタＱ１１〜Ｑ１ｎ及びＮ型の
基板（又はウェル）（以下、Ｎ型基板）に形成されたＰ
チャネル型の複数のトランジスタＱ２１〜Ｑ２ｍを含み
動作モードの期間に所定の信号処理動作を行う内部回路
１ａと、スタンバイモードであることを検出してアクテ
ィブレベルのスタンバイ検出信号ＳＤを発生するスタン
バイ検出回路２と、上記Ｐ型基板及びＮ型基板それぞれ
に対応の順方向のバイアス電位Ｖｂ１，Ｖｂ２を発生す
るバイアス電位発生回路３ａ，３ｂと、スタンバイ検出
信号ＳＤのアクティブレベルに応答して対応トランジス
タ（Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｍ）のソース電位
（Ｖｓｓ，Ｖｄｄ）を、インアクティブレベルに応答し
て対応のバイアス電位（Ｖｂ１，Ｖｂ２）を上記Ｐ型基
板及びＮ型基板にそれぞれ供給する切換回路４ａ，４ｂ
とを備える。
【００２５】この実施例は、内部回路１ａにＮチャネル
型トランジスタＱ１１〜Ｑ１ｎとＰチャネル型トランジ
スタＱ２１〜Ｑ２ｍとを含む半導体集積回路に本発明を
適用したものであり、これらのＮチャネル型トランジス
タＱ１１〜Ｑ１ｎの基板（ウェル）とＰチャネル型トラ
ンジスタＱ２１〜Ｑ２ｍの基板（ウェル）に対し別々に
バイアス電位Ｖｂ１又はＶｂ２を供給する以外、基本的
な動作及び効果は第１の実施例と同じである。またこの
実施例では、ＮチャネルトランジスタＱ１１〜Ｑ１ｎの
しきい値電圧とＰチャネル型トランジスタＱ２１〜Ｑ２
ｍのしきい値電圧を別々に制御できるので、製造ばらつ
きの許容範囲が拡大でき、その分実質的な歩留りが向上
する。
型トランジスタＱ１１〜Ｑ１ｎとＰチャネル型トランジ
スタＱ２１〜Ｑ２ｍとを含む半導体集積回路に本発明を
適用したものであり、これらのＮチャネル型トランジス
タＱ１１〜Ｑ１ｎの基板（ウェル）とＰチャネル型トラ
ンジスタＱ２１〜Ｑ２ｍの基板（ウェル）に対し別々に
バイアス電位Ｖｂ１又はＶｂ２を供給する以外、基本的
な動作及び効果は第１の実施例と同じである。またこの
実施例では、ＮチャネルトランジスタＱ１１〜Ｑ１ｎの
しきい値電圧とＰチャネル型トランジスタＱ２１〜Ｑ２
ｍのしきい値電圧を別々に制御できるので、製造ばらつ
きの許容範囲が拡大でき、その分実質的な歩留りが向上
する。
【００２６】なお、上述の実施例において、バイアス電
位発生回路（３，３ａ，３ｂ）と切換回路（４，４ａ，
４ｂ）とを別々の回路としたが、これらを併合した回路
としてもさしつかえない。また、スタンバイモード時に
バイアス電位発生回路（３，３ａ，３ｂ）への電源の供
給を停止すれば、スタンバイモード時の消費電力は更に
節減できる。
位発生回路（３，３ａ，３ｂ）と切換回路（４，４ａ，
４ｂ）とを別々の回路としたが、これらを併合した回路
としてもさしつかえない。また、スタンバイモード時に
バイアス電位発生回路（３，３ａ，３ｂ）への電源の供
給を停止すれば、スタンバイモード時の消費電力は更に
節減できる。
【００２７】
【発明の効果】以上説明したように本発明は、Ｐ型又は
Ｎ型の基板（又はウェル）に形成された複数のトランジ
スタを含み動作モード期間に所定の信号処理動作を行う
内部回路と、上記動作モードでなくスタンバイモードで
あることを検出してアクティブレベルのスタンバイ検出
信号を発生する検出手段と、上記トランジスタの基板
（ウェル）からソース領域への順方向バイアス電位を発
生する手段と、上記スタンバイ検出信号のアクティブレ
ベルに応答して上記ソース電極の電位を、インアクティ
ブレベルに応答して上記バイアス電位を上記基板（ウェ
ル）にそれぞれ供給する切換手段とを備えた構成とする
ことにより、動作モードの期間に基板（ウェル）に順方
向のバイアス電位を供給してトランジスタのしきい値電
圧を低くし内部回路の高速動作を確保し、スタンバイモ
ードの期間に基板（ウェル）へのバイアス電位の供給を
停止してトランジスタを設計・製造段階の諸パラメータ
選択によるしきい値電圧とし誘導ノイズや温度変化によ
る誤動作及びデータ保持不良の発生を防止し、また、上
記スタンバイモード期間中のバイアス電位供給停止によ
り同期間中の電力消費を不要にし、半導体集積回路全体
としての消費電力を節減することができる効果がある。
Ｎ型の基板（又はウェル）に形成された複数のトランジ
スタを含み動作モード期間に所定の信号処理動作を行う
内部回路と、上記動作モードでなくスタンバイモードで
あることを検出してアクティブレベルのスタンバイ検出
信号を発生する検出手段と、上記トランジスタの基板
（ウェル）からソース領域への順方向バイアス電位を発
生する手段と、上記スタンバイ検出信号のアクティブレ
ベルに応答して上記ソース電極の電位を、インアクティ
ブレベルに応答して上記バイアス電位を上記基板（ウェ
ル）にそれぞれ供給する切換手段とを備えた構成とする
ことにより、動作モードの期間に基板（ウェル）に順方
向のバイアス電位を供給してトランジスタのしきい値電
圧を低くし内部回路の高速動作を確保し、スタンバイモ
ードの期間に基板（ウェル）へのバイアス電位の供給を
停止してトランジスタを設計・製造段階の諸パラメータ
選択によるしきい値電圧とし誘導ノイズや温度変化によ
る誤動作及びデータ保持不良の発生を防止し、また、上
記スタンバイモード期間中のバイアス電位供給停止によ
り同期間中の電力消費を不要にし、半導体集積回路全体
としての消費電力を節減することができる効果がある。
【図１】本発明の第１の実施例の一部に回路図を含むブ
ロック図である。
ロック図である。
【図２】上記実施例の一部にブロック図を含むトランジ
スタの断面図である。
スタの断面図である。
【図３】トランジスタの基板電位に対するしきい値電圧
の変化を示す特性図である。
の変化を示す特性図である。
【図４】トランジスタのゲート電位に対するドレイン電
流の変化を示す特性図である。
流の変化を示す特性図である。
【図５】本発明の第２の実施例の一部に回路図を含むブ
ロック図である。
ロック図である。
１，１ａ 内部回路 ２ スタンバイ検出回路 ３，３ａ，３ｂ バイアス電位発生回路 ４，４ａ，４ｂ 切換回路 ＤＲ ドレイン領域 ＧＴ ゲート電極 Ｑ１〜Ｑｎ，Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｍ トラ
ンジスタ ＳＢ 半導体基板（又はウェル） ＳＳ ソース領域
ンジスタ ＳＢ 半導体基板（又はウェル） ＳＳ ソース領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 所定の導電型の半導体基板（又はウェ
ル）に形成された複数のトランジスタを含み動作モード
の期間に所定の信号処理動作を行う内部回路と、前記動
作モードでないスタンバイモードを検出してアクティブ
レベルのスタンバイ検出信号を発生するスタンバイ検出
手段と、前記半導体基板（ウェル）から前記トランジス
タのソース領域へのバイアスがこれら半導体基板（ウェ
ル）・ソース電極間の接合部に対して順方向となる所定
の大きさのバイアス電位を発生する手段と、前記スタン
バイ検出信号のアクティブレベルに応答して前記トラン
ジスタのソース領域の電位を、インアクティブレベルに
応答して前記バイアス電位を前記半導体基板（ウェル）
にそれぞれ供給する切換手段とを有することを特徴とす
る半導体集積回路。 - 【請求項２】 前記バイアス電位が、前記半導体基板
（ウェル）・ソース電極間のフラットバンド電圧以下で
ある請求項１記載の半導体集積回路。 - 【請求項３】 前記複数のトランジスタがＮチャネル型
トランジスタとＰチャネル型トランジスタとから成り、
前記Ｎチャネル型トランジスタ対応のＰ型半導体基板
（Ｐ型ウェル）供給用のバイアス電位を発生する手段
と、前記Ｐチャネル型トランジスタ対応のＮ型半導体基
板（Ｎ型ウェル）供給用のバイアス電位を発生する手段
とを設けた請求項１記載の半導体集積回路。 - 【請求項４】 前記スタンバイモード検出信号に応答し
て前記バイアス電位発生手段への電源の供給を停止する
手段をさらに備える請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075913A JPH0621443A (ja) | 1992-04-17 | 1993-04-01 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9813392 | 1992-04-17 | ||
| JP4-98133 | 1992-04-17 | ||
| JP5075913A JPH0621443A (ja) | 1992-04-17 | 1993-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621443A true JPH0621443A (ja) | 1994-01-28 |
Family
ID=26417069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075913A Pending JPH0621443A (ja) | 1992-04-17 | 1993-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621443A (ja) |
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-
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- 1993-04-01 JP JP5075913A patent/JPH0621443A/ja active Pending
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