本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1〜図5を用いて、本実施の形態のCMOS型の半導体集積回路装置を具体的に説明する。
なお、図1〜図3は、本実施の形態のCMOS型の半導体集積回路装置における論理ゲートがインバータである場合において、そのインバータ回路の領域を示すものである。
また、本明細書において、Vddなどの符号は、一般的な表示である電圧を示す場合とその電圧が印加されている配線を示す場合の両方に使用している。また、図示において、丸印は各配線の端部に設けられているピンなどの電極を示しており、正方形に×のハッチングを施したものは、異なる配線層を接続しているコンタクト領域であり、スルーホールに埋め込まれているスルーホール用導電層の領域を示している。
また、図1に示す本実施の形態のCMOS型の半導体集積回路装置を示す概略断面図は、図示上および説明の明確さのために、図2に示す本実施の形態のCMOS型の半導体集積回路装置を示す概略レイアウト図における種々の断面領域を連結した態様のものとしている。
本実施の形態のCMOS型の半導体集積回路装置は、p型半導体基板1にn型ウエル2とp型ウエル3とが形成されている。
また、p型半導体基板1の表面には、n型ウエル2とp型ウエル3との境界領域などにフィールド絶縁膜4が形成されている。
n型ウエル2には、インバータ回路の構成要素であるpチャネルMOS・FETのトランジスタTpと本実施の形態の特徴であるスイッチ用トランジスタTpsであるpチャネルMOS・FETとが設けられており、スイッチ用トランジスタTpsのソース5とインバータ回路用のトランジスタTpのソース5とは隣接して配置されており同一のp型半導体領域となっている。
また、p型ウエル3には、インバータ回路の構成要素であるnチャネルMOS・FETのトランジスタTnと本実施の形態の特徴であるスイッチ用トランジスタTnsであるnチャネルMOS・FETとが設けられており、スイッチ用トランジスタTnsのソース10とインバータ回路用のトランジスタTnのソース10とは隣接して配置されており同一のn型半導体領域となっている。
また、n型ウエル2にCMOS・FETを構成するpチャネルMOS・FETのトランジスタTpの高濃度のp型半導体領域であるソース5およびドレイン6とスイッチ用トランジスタTpsの高濃度のp型半導体領域であるソース5およびドレイン7とには、それよりも低濃度のp型半導体領域9が形成されており、LDD(Lightly Doped Drain Structure)構造のMOS・FETとなっている。
また、p型ウエル3にCMOS・FETを構成するnチャネルMOS・FETのトランジスタTnの高濃度のn型半導体領域であるソース10およびドレイン11とスイッチ用トランジスタTnsの高濃度のn型半導体領域であるソース10およびドレイン12とには、それよりも低濃度のn型半導体領域14が形成されており、LDD構造のMOS・FETとなっている。
また、前述した種々のMOS・FETにおけるゲート電極Gの下部にはゲート絶縁膜が形成されていると共にゲート電極Gの側壁には側壁用絶縁膜が形成されている。
また、トランジスタTpのソース5には、例えば5V程度の電源電圧Vddが印加されている第1の電源電圧線Vddが接続されており、そのゲート電極Gには、入力線INが接続されており、そのドレイン6には、出力線OUTが接続されている。
トランジスタTnのソース10には、例えば0V(グランド電圧)の電源電圧Vssが印加されている(第1の電源電圧線よりも小さい電位状態の)第2の電源電圧線(ソース線)Vssが接続されており、そのゲート電極Gには、入力線INが接続されており、そのドレイン11には、出力線OUTが接続されている。
また、スイッチ用トランジスタTpsをコントロールするためにそのゲート電極Gにコントロール信号Cwlが印加されているコントロール信号線Cwlが接続されている。
また、n型ウエル2には、n型半導体領域13を介してウエル給電用電圧Vwlが印加されているウエル給電用線Vwlが接続されており、そのウエル給電用線Vwlはスイッチ用トランジスタTpsのドレイン7に接続されている。
一方、スイッチ用トランジスタTnsをコントロールするためにそのゲート電極Gにはコントロール信号Csuが印加されているコントロール信号線Csuが接続されている。
また、p型ウエル3には、p型半導体領域8を介してウエル給電用電圧Vsuが印加されているウエル給電用線Vsuが接続されており、そのウエル給電用線Vsuはスイッチ用トランジスタTnsのドレイン12に接続されている。この場合、p型ウエル3とp型半導体基板1とは、同一の導電型であることにより、ウエル給電用線Vsuはp型半導体基板1の基板給電用線の態様となっている。
前述した本実施の形態のCMOS型の半導体集積回路装置は、n型ウエル2にスイッチ用トランジスタTpsを新規に設けていると共にp型ウエル3にスイッチ用トランジスタTnsを新規に設けている。
また、スイッチ用トランジスタTpsをコントロールするためにそのゲート電極Gにコントロール信号線Cwlが新規に接続されていると共に、そのドレイン7にウエル給電用線Vwlが新規に接続されている。
また、スイッチ用トランジスタTnsをコントロールするためにそのゲート電極Gにコントロール信号線Csuが新規に接続されていると共に、そのドレイン12にウエル給電用線Vsuが新規に接続されている。
したがって、n型ウエル2におけるpチャネルMOS・FETのしきい値電圧△Vthpおよびp型ウエル3におけるnチャネルMOS・FETのしきい値電圧△Vthnを制御し所望の値にするために、ウエル給電用線Vwlとウエル給電用線Vsuを調整することにより行うことができる。
すなわち、n型ウエル2におけるpチャネルMOS・FETのしきい値電圧の変化分△Vthp は、△Vthp=KBP{(Vwl−Vdd+2 ΦF)1/2−(2ΦF)1/2}の式からウエル給電用線Vwlを調整することにより制御することができる。
また、p型ウエル3におけるnチャネルMOS・FETのしきい値電圧△Vthnは、△Vthn=KBN{(Vss−Vsu+2ΦF)1/2 −(2 ΦF)1/2}の式からウエル給電用線Vsuを調整することにより制御することができる。
なお、上式において、KBPはpチャネルMOS・FETの基板効果定数であり、KBNはnチャネルMOS・FETの基板効果定数であり、ΦFは半導体のビルトインポテンシャルを示している。
ここで、本実施の形態における半導体集積回路装置のエージング試験などの試験時および通常動作時にウエル給電用線Vwl,Vsuおよびコントロール信号線Cwl,Csuに印加する電圧を図4に示す。なお、図4においてVBBは正の所定の基準電圧を示している。
まず、エージング試験時においては、コントロール信号線Cwl,CsuにそれぞれVwl(Vdd+△VBB),Vsu(Vss−△VBB)を印加することにより、スイッチ用トランジスタTps,Tnsをオフする。そして、外部からウエル給電用線Vwl,VsuにそれぞれVdd+△VBB,Vss−△VBBを印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となっている。
一方、通常動作時においては、コントロール信号線Cwl,Csuにそれぞれ電源電圧Vdd,Vssを印加することにより、スイッチ用トランジスタTps,Tnsをオンする。これにより、電源電圧線Vdd,Vssとウエル給電用線Vwl,Vsuとを電気的に接続してトランジスタTp,Tnの基板電位をそれぞれ電源電圧Vdd,Vssに設定する。これにより、トランジスタTp,Tnの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となっている。
このように、本実施の形態のCMOS型の半導体集積回路装置において、LSIの試験に広く実施されているリーク電流試験およびエージング試験時には、n型ウエル2に形成されているスイッチ用トランジスタTpsおよびp型ウエル3に形成されているスイッチ用トランジスタTnsをオフ状態、すなわち非接続状態にするために、スイッチ用トランジスタTpsをコントロールするためのコントロール信号線Cwlと第1の電源電圧Vddとを等しくすると共にスイッチ用トランジスタTnsをコントロールするためのコントロール信号線Csuと第2の電源電圧Vssとを等しくする。
したがって、本実施の形態のCMOS型の半導体集積回路装置によれば、リーク電流試験およびエージング試験時には、n型ウエル2に形成されているスイッチ用トランジスタTpsおよびp型ウエル3に形成されているスイッチ用トランジスタTnsをオフ状態、すなわち非接続状態になっていることにより、ラッチアップなどを防止した状態で、しかもリーク電流を抑制した正常な状態で試験を行うことができる。
また、本実施の形態のCMOS型の半導体集積回路装置によれば、リーク電流試験またはエージング試験などの試験時でなく通常の動作時においては、n型ウエル2に形成されているスイッチ用トランジスタTpsおよびp型ウエル3に形成されているスイッチ用トランジスタTnsをオン状態、すなわち接続状態にすることにより、ラッチアップなどを防止した状態で正常の動作を行うことができる。
さらに、本実施の形態のCMOS型の半導体集積回路装置によれば、n型ウエル2およびp型ウエル3に必要に応じてバックバイアスを与えることができることにより、MOS・FETのしきい値電圧をコントロールすることができると共にラッチアップの発生を防止することができるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
また、本実施の形態のCMOS型の半導体集積回路装置によれば、n型ウエル2とp型ウエル3に回路動作上必要な電源系統である電源電圧Vddが印加されている第1の電源電圧線Vddと電源電圧Vssが印加されている第2の電源電圧線Vssとは独立の電源系統であるコントロール信号線Vwl、ウエル給電用線Vwl、コントロール信号線Csuおよびウエル給電用線Vsuを備えていることにより、MOS・FETのしきい値電圧をコントロールすることができると共に、回路動作上必要な電源系統とそれとは独立の電源系統をスイッチ用トランジスタTpsおよびスイッチ用トランジスタTnsを介して必要に応じて短絡状態にすることができる。
このように、本実施の形態のCMOS型の半導体集積回路装置によれば、リーク電流試験時、エージング試験時および通常の動作時において、ラッチアップなどが防止できるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
なお、上記したエージング試験の状態を図5に模式的に示す。CMOS型の半導体集積回路装置SIは、エージング用の配線基板LB上に1または複数個実装された状態でエージング炉A内に装填されている。
電源供給ユニットPWUは、電源電圧Vdd,Vss、ウエル給電用電圧Vwl,Vsuおよびウエル給電用のコントロール信号Cwl,Csuを半導体集積回路装置SIに対して供給するための構成部である。
パターン発生器PGは、パルス信号を生成するとともに、そのパルス信号を必要に応じて半導体集積回路装置SIに供給することにより、半導体集積回路装置SIの内部回路を活性化させた状態で試験を行うための構成部である。
エージング試験に際しては、半導体集積回路装置SIが収容されたエージング炉A内の温度を所定の温度に設定した後、その状態を一定の時間保持することによって、半導体集積回路装置SIの初期不良のスクリーニングを行うようになっている。
次に、本実施の形態のCMOS型の半導体集積回路装置の製造技術を図6〜図9によって説明する。図6〜図9は本実施の形態のCMOS型の半導体集積回路装置の製造工程を示す概略断面図である。
まず、図6に示すように、p型半導体基板1を用意し、先行技術を用いて、そのp型半導体基板1の表面にイオン注入法によりn型ウエル2およびp型ウエル3を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜4を形成する。
次に、図7に示すように、n型ウエル2にCMOS・FETを構成するpチャネルMOS・FETのトランジスタTpと本実施の形態の特徴であるスイッチ用トランジスタTpsであるpチャネルMOS・FETとを同一工程により形成する。
また、p型ウエル3にCMOS・FETを構成するnチャネルMOS・FETのトランジスタTnと本実施の形態の特徴であるスイッチ用トランジスタTnsであるnチャネルMOS・FETとを同一工程により形成する。
この場合、前述した種々のMOS・FETにおけるゲート電極Gの下部にはゲート絶縁膜が形成されていると共にゲート電極Gの側壁には側壁用絶縁膜が形成されている。
また、n型ウエル2にCMOS・FETを構成するpチャネルMOS・FETのトランジスタTpの高濃度のp型半導体領域であるソース5およびドレイン6をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタTpsのソース5とドレイン7それにn型ウエル3にp型半導体領域8を同時に形成している。
また、トランジスタTpのソース5とスイッチ用トランジスタTpsのソース5とは隣接して配置されており同一の高濃度のp型半導体領域として形成している。
また、前述した高濃度のp型半導体領域にはそれよりも低濃度のp型半導体領域9が形成されており、LDD(Ligthly Doped Drain Structure)構造のMOS・FETとして形成している。
一方、p型ウエル3にCMOS・FETを構成するnチャネルMOS・FETのトランジスタTnの高濃度のn型半導体領域であるソース10およびドレイン11をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタTnsのソース11とドレイン12それにp型ウエル2にn型半導体領域13を同時に形成している。
また、トランジスタTnのソース10とスイッチ用トランジスタTnsのソース10とは隣接して配置されており同一の高濃度のn型半導体領域として形成している。
また、前述した高濃度のn型半導体領域にはそれよりも低濃度のn型半導体領域14が形成されており、LDD構造のMOS・FETとして形成している。
次いで、図8に示すように、p型半導体基板1の上に例えば酸化シリコン膜をCVD(Chemical Vapor Deposition)法により堆積して絶縁膜15を形成する。
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜15の選択的な領域にスルーホールを形成する。
その後、p型半導体基板1の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層16を形成する。
次いで、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層16の選択的な領域を取り除くことにより、パターン化された配線層16を形成する。
続いて、図9に示すように、p型半導体基板1の上に例えば酸化シリコン膜をCVD法により堆積して絶縁膜17を形成する。
その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜17の選択的な領域にスルーホールを形成する。
次いで、p型半導体基板1の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層18を形成する。
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層18の選択的な領域を取り除くことにより、パターン化された配線層18を形成する。
この場合、配線層16および配線層18により、CMOS・FETにおける第1の電源電圧線Vdd、第2の電源電圧線Vss、入力線IN、出力線OUTが同一工程により形成している。
また、配線層16および配線層18により、スイッチ用トランジスタTpsをコントロールするためのコントロール信号線Cwl、スイッチ用トランジスタTpsのドレインとn型ウエル2とに接続されているウエル給電用線Vwl、スイッチ用トランジスタTnsをコントロールするためのコントロール信号線Csu、スイッチ用トランジスタTnsのドレインとp型ウエル3とに接続されているウエル給電用線Vsuが同一工程により形成している。
その後、p型半導体基板1の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること(図示を省略)により、CMOS型の半導体集積回路装置の製造工程を終了する。
なお、前述した製造工程は、p型半導体基板1を使用した態様のものであるが、それとは逆の導電型のn型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。
前述した本実施の形態のCMOS型の半導体集積回路装置の製造技術において、n型ウエル2にCMOS・FETを構成するpチャネルMOS・FETのトランジスタTpと本実施の形態の特徴であるスイッチ用トランジスタTpsであるpチャネルMOS・FETとを同一工程により形成している。
また、p型ウエル3にCMOS・FETを構成するnチャネルMOS・FETのトランジスタTnと本実施の形態の特徴であるスイッチ用トランジスタTnsであるnチャネルMOS・FETとを同一工程により形成している。
また、配線層16および配線層18により、CMOS・FETにおける第1の電源電圧線Vdd、第2の電源電圧線Vss、入力線IN、出力線OUTが同一工程により形成している。
また、配線層16および配線層18により、スイッチ用トランジスタTpsをコントロールするためのコントロール信号線Cwl、スイッチ用トランジスタTpsのドレインとn型ウエル2とに接続されているウエル給電用線Vwl、スイッチ用トランジスタTnsをコントロールするためのコントロール信号線Csu、スイッチ用トランジスタTnsのドレインとp型ウエル3とに接続されているウエル給電用線Vsuが同一工程により形成している。
したがって、本実施の形態のCMOS型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタTpsおよびスイッチ用トランジスタTnsそれらに接続するコントロール信号線CWl、ウエル給電用線Vwl、コントロール信号線Csuとウエル給電用線VsuをCMOS・FETとそれに接続する第1の電源電圧線Vdd、第2の電源電圧線Vss、入力線INと出力線OUTを形成する工程と同一工程により形成することができることにより、製造工程を追加することなく容易にそれらを同時に形成することができる。
また、前述した本実施の形態のCMOS型の半導体集積回路装置の製造技術において、トランジスタTp のソース5とスイッチ用トランジスタTpsのソース5とは隣接して配置されており同一の高濃度のp型半導体領域として形成している。
また、トランジスタTn のソース10とスイッチ用トランジスタTnsのソース10とは隣接して配置されており同一の高濃度のn型半導体領域として形成している。
したがって、前述した本実施の形態のCMOS型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタTpsとスイッチ用トランジスタTnsを最小面積の領域に形成できることにより、レイアウトの効率を向上させることができる。
次に、本発明の他の実施の形態を図10〜図17によって説明する。この図10〜図17は、本発明の他の実施の形態であるCMOS型の半導体集積回路装置の論理ゲートの変形例を示す概略レイアウト図および各レイアウト図に対応した回路図である。この図10〜図17においては1つの論理ゲートが示されているとともに、その1つ毎に上記したスイッチ用トランジスタTps,Tnsが設けられていることを示している。
図10は2入力NANDゲート回路NA1を有するCMOS型の半導体集積回路装置を示す概略レイアウト図であり、図11はその回路図である。
この2入力NANDゲート回路NA1は、互いに並列に接続された2つのトランジスタTp1,Tp2と、互いに直列に接続された2つのトランジスタTn1,Tn2とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。このトランジスタTp1,Tp2は、pチャネルMOS・FETからなり、n型ウエル2内に形成されている。また、トランジスタTn1,Tn2は、nチャネルMOS・FETからなり、p型ウエル3内に形成されている。
トランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp1,Tp2のソースと、トランジスタTn2のドレインとは電気的に接続され、さらに出力線OUTと電気的に接続されている。
図12は3入力NANDゲート回路NA2を有するCMOS型の半導体集積回路装置を示す概略レイアウト図であり、図13はその回路図である。
3入力NANDゲート回路NA2は、互いに並列に接続された3つのトランジスタTp1,Tp2,Tp3と、互いに直列に接続された3つのトランジスタTn1,Tn2,Tn3とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。このトランジスタTp1,Tp2,Tp3は、pチャネルMOS・FETからなり、n型ウエル2内に形成されている。また、トランジスタTn1,Tn2,Tn3は、nチャネルMOS・FETからなり、p型ウエル3内に形成されている。
トランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp3,Tn3のゲート電極は電気的に接続され、さらに入力線IN3に電気的に接続されている。トランジスタTp1〜Tp3のソースと、トランジスタTn3のドレインとは電気的に接続され、さらに出力線OUTと電気的に接続されている。
図14は2入力NORゲート回路NO1を有するCMOS型の半導体集積回路装置を示す概略レイアウト図であり、図15はその回路図である。
この2入力NORゲート回路NO1は、n型ウエル2およびp型ウエル3内に、それぞれ2つのトランジスタTp1,Tp2と、2つのトランジスタTn1,Tn2とを有している。
2入力NORゲート回路NO1は、互いに直列に接続された2つのトランジスタTp1,Tp2と、互いに並列に接続された2つのトランジスタTn1,Tn2とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。このトランジスタTp1,Tp2は、pチャネルMOS・FETからなり、n型ウエル2内に形成されている。また、トランジスタTn1,Tn2は、nチャネルMOS・FETからなり、p型ウエル3内に形成されている。
このトランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp2のソースと、トランジスタTn1,Tn2のドレインとは電気的に接続され、さらに出力線OUTと電気的に接続されている。
図16は3入力NORゲート回路NO2を有するCMOS型の半導体集積回路装置を示す概略レイアウト図であり、図17はその回路図である。
この3入力NORゲート回路NO2は、互いに直列に接続された3つのトランジスタTp1,Tp2,Tp3と、互いに並列に接続された3つのトランジスタTn1,Tn2,Tn3とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。
このトランジスタTp1,Tp2,Tp3は、pチャネルMOS・FETからなり、n型ウエル2内に形成されている。また、トランジスタTn1,Tn2,Tn3は、nチャネルMOS・FETからなり、p型ウエル3内に形成されている。
このトランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp3,Tn3のゲート電極は電気的に接続され、さらに入力線IN3に電気的に接続されている。トランジスタTp3のソースと、トランジスタTn1,Tn2,Tn3のドレインとは電気的に接続され、さらに出力線OUTと電気的に接続されている。
この図10〜図17に示すように、前述した実施の形態1のCMOS型の半導体集積回路装置と同様にn型ウエル2とp型ウエル3とにそれぞれMOS・FETからなるスイッチ用トランジスタTps,Tnsを配置し、スイッチ用トランジスタTps,Tnsをコントロールするためのコントロール信号線Cwl,Csu、n型ウエル2に接続されているウエル給電用線Vwlおよびp型ウエル3に接続されているウエル給電用線Vsuを設けることにより、特に半導体集積回路装置の通常動作に際してラッチアップを防止することができ、高性能でしかも高信頼度の半導体集積回路装置とすることができる。また、半導体集積回路装置の試験に際してリーク電流を抑制することができ、そのリーク電流に起因する熱暴走を抑制することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
次に、本発明の他の実施の形態を図18によって説明する。図18は、本実施の形態であるCMOS型の半導体集積回路装置における半導体チップSC内の電源電圧線およびコントロール信号線の配置を模式的に示した図である。
図18に示すように、本実施の形態のCMOS型の半導体集積回路装置の配線レイアウトは、各配線を行列状に配置する態様を適用できる。各配線の端部には、ピン19が形成されており、複数のピン19を通して回路動作上必要な電源電圧Vddと電源電圧Vssが入力される構造となっている。
ウエル給電用線Vwlおよびウエル給電用線Vsuは半導体チップSCにおける特定の1個のピン19を通して半導体チップSC内の内部回路に入力される構造となっている。
また、コントロール信号線Cwlおよびコントロール信号線Csuも、半導体チップSCにおける特定の1個のピン19を通して半導体チップSC内の内部回路に入力される構造となっている。
本実施の形態のCMOS型の半導体集積回路装置によれば、通常動作の際には、コントロール信号線Cwlとウエル給電用線Vwlの電位を電源電圧Vddまたは電源電圧Vssと等しくするために、試験時などにおいてそれらが入力されるピン19の間にあらかじめ高抵抗体などを接続することができる。また、コントロール信号線Csuとウエル給電用線Vsuとの電位を電源電圧Vddまたは電源電圧Vssと等しくするために、試験時などにおいてそれらが入力されるピン19の間にあらかじめ高抵抗体などを接続することができる。このようにすることによって、通常動作においては、試験時などにおいて使用する高抵抗体などを取り除くことにより、通常の状態、すなわち、各ピン19の間に何も接続していない状態をもって動作させることができる。すなわち、半導体集積回路装置の試験時においては、上記した高抵抗体を取り除き、ピン19を通じて外部から所定の信号あるいは電源電圧をコントロール信号線Cwl,Csuおよびウエル給電用線Vwl,Vsuに供給するようにする。一方、半導体集積回路装置の通常動作時においては、コントロール信号線Cwl,Csuとウエル給電用線Vwl,Vsuとを、それぞれ高抵抗体などを介して電源電圧線Vdd,Vssと電気的に接続しておき、コントロール信号線Cwl,Csuおよびウエル給電用線Vwl,Vsuを所定の電位に固定する。これにより、半導体集積回路装置の通常動作時においては、コントロール信号線Cwl,Csuおよびウエル給電用線Vwl,Vsuに外部から所定の信号や電圧を供給しなくても、半導体集積回路装置における所望の回路動作を行わせることが可能となっている。
次に、本発明の他の実施の形態を図19によって説明する。図19は半導体チップSCの要部平面図を示している。
半導体チップSCには、n型ウエル2およびp型ウエル3が、図19の横方向に沿って、すなわち、セル領域CLの配列方向に沿って延在した状態で形成されている。
図19においてはn型ウエル2およびp型ウエル3の各々が複数個に分割されているように示されているが、これは1個のセル領域CLの区切りを示すもので、n型ウエル2およびp型ウエル3のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。
このセル領域CLは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、n型ウエル2およびp型ウエル3の両方を含むように設定されている。
また、半導体チップSCの主面上には、上述のセル領域CLの一群を取り囲むように、電源電圧線Vdd,Vss、ウエル給電用線Vwl,Vsuおよびコントロール信号線Cwl,Csuが配置されている。なお、半導体チップSCの主面上には、電源電圧線Vdd,Vss、ウエル給電用線Vwl,Vsuおよびコントロール信号線Cwl,Csuが格子状に配置されている。図19にはその格子の基本単位分が示されている。
電源電圧線Vdd1、ウエル給電用線Vwl1およびコントロール信号線Cwl1は、セル領域CLの長手方向の端部(図19の上方)近傍側において、各セル領域CLを横切るように、セル領域CLの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Vdd1、ウエル給電用線Vwl1およびコントロール信号線Cwl1は、セル領域CLの中心から外周に向かう方向に沿って順に配置されている。
電源電圧線Vss1、ウエル給電用線Vsu1およびコントロール信号線Csu1は、セル領域CLの長手方向の端部(図19の下方)近傍側において、各セル領域CLを横切るように、セル領域CLの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Vss1、ウエル給電用線Vsu1およびコントロール信号線Csu1は、セル領域CLの中心から外周に向かう方向に沿って順に配置されている。
これら電源電圧線Vdd1,Vss1、ウエル給電用線Vwl1,Vsu1およびコントロール信号線Cwl1,Csu1は、たとえばアルミニウムまたはアルミニウム合金からなり、第1配線層に形成されている。
一方、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Cwl2は、セル領域CLの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Cwl2は、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2が電源電圧線Vdd2,Vss2によって挟まれた状態で配置されている。
これら電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2は、たとえばアルミニウムまたはアルミニウム合金からなり、第2配線層に形成されている。
第2配線層に配置された電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2は、それぞれ第1配線層に配置された電源電圧線Vdd1,Vss1、ウエル給電用線Vwl1,Vsu1およびコントロール信号線Cwl1,Csu1との交差点において接続孔THを通じて電気的に接続されている。
ところで、本実施の形態においては、以下のような構成になっている。第1に、前記実施の形態と同様にスイッチ用トランジスタTps,Tns(図3等参照)が、1つのセル領域CL毎、すなわち、1つの論理ゲート毎に1個ずつ配置されている。したがって、前記実施の形態と同じ効果を得ることが可能となっている。
第2に、上記した第1配線層の電源電圧線Vdd1,Vss1、ウエル給電用線Vwl,Vsu1およびコントロール信号線Cwl,Csu1の直下に配置されている。すなわち、電源電圧線Vdd1,Vss1、ウエル給電用線Vwl1,Vsu1およびコントロール信号線Cwl1,Csu1の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタTps,Tnsを設けることにより半導体チップSCの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタTps,Tnsを設ける場合に比べてセル領域CLの面積を縮小することができるので、素子集積度の向上や半導体チップSCの全体的な面積の縮小を推進することが可能となる。
次に、本発明の他の実施の形態を図20〜図25によって説明する。図20は本実施の形態におけるCMOS型の半導体集積回路装置の要部における回路図を示している。
本実施の形態においては、前記したスイッチ用トランジスタTps,Tnsを、複数の論理ゲートに対して1個設ける構造になっている。図20には論理ゲートとして、たとえばインバータ回路INV、2入力NANDゲート回路NAおよび2入力NORゲート回路NOが示されている。ただし、論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。また、1個のスイッチ用トランジスタが配置される論理ゲート群は、異なる種類の論理ゲートで構成するものに限定されるものではなく、同一種類の論理ゲートで構成するものにも適用できる。
インバータ回路INVは、トランジスタTp1,Tn1が電源電圧線Vdd,Vssの間に直列に接続されて構成されている。トランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線INに電気的に接続されている。
2入力NANDゲート回路NAは、互いに並列に接続された2つのトランジスタTp1,Tp2と、互いに直列に接続された2つのトランジスタTn1,Tn2とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。トランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp1,Tp2のソースと、トランジスタTn1のドレインとは電気的に接続されている。
2入力NORゲート回路NOは、互いに直列に接続された2つのトランジスタTp1,Tp2と、互いに並列に接続された2つのトランジスタTn1,Tn2とが、電源電圧線Vdd,Vssの間に電気的に接続されて構成されている。トランジスタTp1,Tn1のゲート電極は電気的に接続され、さらに入力線IN1に電気的に接続されている。トランジスタTp2,Tn2のゲート電極は電気的に接続され、さらに入力線IN2に電気的に接続されている。トランジスタTp2のソースと、トランジスタTn1,Tn2のドレインとは電気的に接続されている。
これらインバータ回路INV、2入力NAND回路NA、2入力NOR回路NOのトランジスタTp1,Tp2,Tn1,Tn2およびスイッチ用トランジスタTps,Tnsの基板電位は、ウエル給電用線Vwl,Vsuから供給されるようになっている。
ウエル給電用線Vwlと電源電圧線Vddとの間には、スイッチ用トランジスタTpsが電気的に接続されている。また、ウエル給電用線Vsuと電源電圧線Vssとの間には、スイッチ用トランジスタTnsが電気的に接続されている。
すなわち、半導体集積回路装置の試験に際しては、スイッチ用トランジスタTps,Tnsをオフにして、ウエル給電用線Vwl,Vsuに所定の電位を供給することにより、リーク電流を抑えることができ、そのリーク電流に起因する熱暴走を抑制することができる。これにより、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
また、半導体集積回路装置の通常動作に際しては、スイッチ用トランジスタTps,Tnsをオンにして、ウエル給電用線Vwl,Vsuにそれぞれ電源電圧Vdd,Vssを供給することにより、ラッチアップを防止することができるので、半導体集積回路装置の動作信頼性を確保することが可能となっている。
次に、図20に示した回路のレイアウト例を図21および図22に示す。
図21は、ウエル給電用線Vwl,Vsuを、n型ウエル2およびp型ウエル3で構成した場合を示している。すなわち、ウエル給電用電圧Vwl,Vsuを、それぞれn型ウエル2およびp型ウエル3を通じて複数の論理ゲートのウエルに供給する構造を示している。
また、図22は、ウエル給電用線Vwl,Vsuを配線Lで構成した場合を示している。すなわち、ウエル給電用電圧Vwl,Vsuを配線Lを通じて複数の論理ゲートのウエルに供給する構造を示している。
この配線Lは、各論理ゲートのセル領域CL内におけるn型ウエル2およびp型ウエル3に接続孔THを通じて電気的に接続されている。すなわち、ウエル給電用電圧Vwl,Vsuを、各論理ゲートの近傍から供給することが可能となっている。したがって、図22の構造においては、各論理ゲートに対して図21の構造よりも安定した状態でウエル給電用電圧Vwl,Vsuを供給することが可能となっている。
次に、図22の構造を採用した場合における半導体チップの要部平面図を図23に示す。また、そのXXIV−XXIV線およびXXV−XXV線の断面図を図24および図25に示す。
半導体チップSCには、n型ウエル2およびp型ウエル3が、図23の横方向に沿って、すなわち、セル領域CLの配列方向に沿って延在した状態で形成されている。
図23においてはn型ウエル2およびp型ウエル3が複数個に分割されているように示されているが、これは1個のセル領域CLの区切りを示すもので、n型ウエル2およびp型ウエル3のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する1つの半導体領域として電気的にも接続された状態で形成されている。
このセル領域CLは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、n型ウエル2およびp型ウエル3の両方を含むように設定されている。
また、半導体チップSCの主面上には、上述のセル領域CLの一群を取り囲むように、電源電圧線Vdd,Vssおよびウエル給電用線Vwl,Vsuが配置されている。ただし、コントロール信号線Cwl,Csuは、図23の縦方向、すなわち、セル領域CLの配列方向に対して直交する方向に延在するもののみが配置されている。これは、本実施の形態においては、後述するように、スイッチ用トランジスタTps,Tns(図20等参照)が、セル領域CLの配列方向に対して直交する方向に延在する電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2の直下に形成されているので、コントロール信号線Cwl2,Csu2を図23の横方向、すなわち、セル領域CLの配列方向に延在させて配置する必要がないからである。このため、本実施の形態においては、図23の縦方向の寸法、すなわち、セル領域CLの長手方向における寸法を縮小することが可能となっている。
なお、半導体チップSCの主面上には、電源電圧線Vdd,Vssおよびウエル給電用線Vwl,Vsuが格子状に配置されている。図23にはその格子の基本単位分が示されている。
電源電圧線Vdd1およびウエル給電用線Vwl1は、セル領域CLの長手方向の端部(図23の上方)近傍側において、各セル領域CLを横切るように、セル領域CLの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Vdd1およびウエル給電用線Vwl1は、セル領域CLの中心から外周に向かう方向に沿って順に配置されている。
電源電圧線Vss1およびウエル給電用線Vsu1は、セル領域CLの長手方向の端部(図23の下方)近傍側において、各セル領域CLを横切るように、セル領域CLの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Vss1およびウエル給電用線Vsu1は、セル領域CLの中心から外周に向かう方向に沿って順に配置されている。
これら電源電圧線Vdd1,Vss1およびウエル給電用線Vwl1,Vsu1は、たとえばアルミニウムまたはアルミニウム合金からなり、第1配線層に形成されている。
電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Cwl2は、セル領域CLの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Cwl2は、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Cwl2が電源電圧線Vdd2,Vss2によって挟まれた状態で配置されている。
これら電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2は、たとえばアルミニウムまたはアルミニウム合金からなり、第2配線層に形成されている。
第2配線層に配置された電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2は、それぞれ第1配線層に配置された電源電圧線Vdd1,Vss1、ウエル給電用線Vwl1,Vsu1およびコントロール信号線Cwl,Csu1との交差点の接続孔THを通じて電気的に接続されている。
このように、本実施の形態においては、上記したスイッチ用トランジスタTps,Tnsが、複数のセル領域CL、すなわち、複数の論理ゲート毎に1組の割合で配置されているとともに、上記した電源電圧線Vdd2,Vss2、ウエル給電用線Vw2,Vsu2およびコントロール信号線Cw2,Csu2の直下に配置されている。すなわち、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタTps,Tnsを設けることにより半導体チップSCの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタTps,Tnsを設ける場合に比べて面積の増大を抑えることが可能となっている。また、上記したようにセル領域CLの長手方向の寸法を縮小することができる。このため、素子集積度の向上や半導体チップSCの全体的な面積の縮小をさらに推進することが可能となる。
図24にはpチャネルMOS・FETからなるスイッチ用トランジスタTpの断面図が示されている。スイッチ用トランジスタTpは、n型ウエル2においてフィールド絶縁膜4に囲まれた活性領域に形成されており、半導体領域20pl、ゲート絶縁膜20piおよびゲート電極Gを有している。
半導体領域20plは、低濃度領域20pl1と高濃度領域20pl2とを有している。低濃度領域20pl1および高濃度領域20pl2は、たとえばp型不純物のホウ素が含有されてなり、高濃度領域20pl2の方が低濃度領域20pl1よりも不純物濃度が高く設定されている。
ゲート絶縁膜20piは、たとえば二酸化シリコン(SiO2)からなり、ゲート電極Gは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
図24にはゲート電極Gが複数分割されて示されているが、実際にはこれらのゲート電極Gは互いに電気的に接続されている。ゲート電極Gの側面には、たとえばSiO2などからなる側壁絶縁膜21が形成されている。
このスイッチ用トランジスタTpは、層間絶縁膜22aによって被覆されている。この層間絶縁膜22aは、たとえばSiO2などからなり、その上には、第1層配線層の電源電圧線Vdd1が形成されている。この電源電圧線Vdd1は、層間絶縁膜22bによって被覆されている。この層間絶縁膜22bは、たとえばSiO2などからなり、その上には、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2が形成されている。なお、この上層には層間絶縁膜を介して第3層配線が形成され、さらに、その第3層配線は表面保護膜によって被覆されている。
図25にはnチャネルMOS・FETからなるスイッチ用トランジスタTnの断面図が示されている。スイッチ用トランジスタTnは、p型ウエル3においてフィールド絶縁膜4に囲まれた活性領域に形成されており、半導体領域20nl、ゲート絶縁膜20niおよびゲート電極Gを有している。
半導体領域20nlは、低濃度領域20nl1と高濃度領域20nl2とを有している。低濃度領域20nl1および高濃度領域20nl2は、たとえばn型不純物のリンまたはヒ素(As)が含有されてなり、高濃度領域20nl2の方が低濃度領域20nl1よりも不純物濃度が高く設定されている。
ゲート絶縁膜20niは、たとえばSiO2からなり、ゲート電極Gは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
図25にはゲート電極Gが複数分割されて示されているが、実際にはこれらのゲート電極Gは互いに電気的に接続されている。ゲート電極Gの側面には、たとえばSiO2などからなる側壁絶縁膜21が形成されている。
このスイッチ用トランジスタTnは、層間絶縁膜22aによって被覆されている。この層間絶縁膜22aは、たとえばSiO2などからなり、その上には、第1層配線層の電源電圧線Vss1が形成されている。この電源電圧線Vss1は、層間絶縁膜22bによって被覆されている。この層間絶縁膜22bは、たとえばSiO2などからなり、その上には、電源電圧線Vdd2,Vss2、ウエル給電用線Vwl2,Vsu2およびコントロール信号線Cwl2,Csu2が形成されている。なお、この上層には層間絶縁膜を介して第3層配線が形成され、さらに、その第3層配線は表面保護膜によって被覆されている。
このように、本実施の形態によれば、図1等で説明した前記実施の形態で得られる効果の他に以下の効果を得ることが可能となっている。
(1).複数の論理ゲートに対して1組のスイッチ用トランジスタTps,Tnsを配置することにより、半導体チップSC内における全体的なスイッチ用トランジスタTps,Tnsの占有面積を縮小することが可能となる。
(2).スイッチ用トランジスタTps,Tnsを電源電圧線Vdd2,Vss2等の配線配置領域の直下に設けたことにより、半導体チップSCの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタTps,Tnsを設ける場合に比べて面積の増大を抑えることが可能となる。
(3).スイッチ用トランジスタTps,Tnsを電源電圧線Vdd2,Vss2等の配線配置領域の直下に設けたことにより、セル領域CLの配列方向に延びるコントロール信号線Cwl,Csuを設ける必要がなくなるので、その分、セル領域CLの長手方向の面積を縮小することが可能となる。
(4).上記(1)〜(3)により、スイッチ用トランジスタTps,Tnsを付加したことに起因するチップサイズの増大を抑えることが可能となる。
(5).上記(1)〜(3)により、スイッチ用トランジスタTps,Tnsを付加したことに起因する集積回路素子の集積度の低減を抑えることが可能となる。
次に、本発明の他の実施の形態を図26によって説明する。図26は本発明の実施の形態である半導体集積回路装置の要部回路図を示している。
本実施の形態は、図20などで説明した前記実施の形態とほぼ同じ構造となっている。異なるのは、スイッチ用トランジスタTps,Tnsの前段に、スイッチ用トランジスタTps,Tnsの動作を制御するスイッチ制御部STCを設けていることである。
本実施の形態においては、このスイッチ制御部STCを設けたことにより、スイッチ用トランジスタTps,Tnsのオン・オフを制御するコントロール信号用の配線を1本にすることが可能となっている。これは、コントロール信号線Cwl,Csuが、一方が高電位(High)の際、他方が低電位(Low)となるのを考慮した構造であり、以下のような構成となっている。
スイッチ制御部STCは、トランジスタTpc1,Tpc2,Tnc1,Tnc2と、インバータ回路INVcとを有している。トランジスタTpc1,Tpc2は、pチャネルMOS・FETからなり、トランジスタTnc1,Tc2は、nチャネルMOS・FETからなる。
コントロール信号線Cは、インバータ回路INVcを介してトランジスタTpc1,Tnc1のゲート電極に電気的に接続されているとともに、インバータ回路INVcを介さないでトランジスタTpc2,Tnc2のゲート電極に電気的に接続されている。すなわち、本実施の形態においては、コントロール信号線Cを2つの配線経路に分けるとともに、その一方の配線経路はインバータ回路INVcを介して後段の回路と電気的に接続し、その他方の配線経路はインバータ回路INVcを介さずに後段の回路と電気的に接続する構成となっている。これにより、1つのコントロール信号から電位の異なる2つのコントロール信号を生成し、その電位の異なる2つの信号を、それぞれコントロール信号Cwl,Csuとしてスイッチ用トランジスタTps,Tnsに伝送する構成になっている。
トランジスタTpc1,Tnc1の一方の半導体領域は、スイッチ用トランジスタTpsのゲート電極に電気的に接続されている。また、トランジスタTpc1の他方の半導体領域は、ウエル給電用線Vwlと電気的に接続され、トランジスタTnc1の他方の半導体領域は、ウエル給電用線Vsuと電気的に接続されている。
一方、トランジスタTpc2,Tnc2の一方の半導体領域は、スイッチ用トランジスタTnsのゲート電極に電気的に接続されている。また、トランジスタTpc2の他方の半導体領域はウエル給電用線Vwlと電気的に接続され、トランジスタTnc2の他方の半導体領域はウエル給電用線Vsuと電気的に接続されている。
このように、本実施の形態によれば、図20などを用いて説明した前記実施の形態で得られた効果の他に以下の効果を得ることが可能となる。すなわち、スイッチ用トランジスタTps,Tnsのオン・オフを制御するためのコントロール信号線を1本にすることが可能となる。
次に、本発明の他の実施の形態を図27および図28によって説明する。本実施の形態においては、本発明を、たとえばデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵されるSRAM(Static Random Access Memory)などに適用した場合について説明する。
図27はSRAMを有する半導体チップSCの平面図である。半導体チップSCの中央および一方の長辺近傍(図27の下方側の長辺)には、周辺回路領域P1,P2が配置されている。
その中央の周辺回路領域P1には、たとえばデコーダ回路などのような周辺回路が形成されている。また、その長辺近傍の周辺回路領域P2には、たとえばセンスアンプ回路や書き込み回路などのような周辺回路が形成されている。
この周辺回路領域P1,P2においても前記実施の形態と同様に前記スイッチ用トランジスタTps,Tns(図3、図20等参照)が配置されている。その配置の仕方は、1つの論理ゲート毎に1個のスイッチ用トランジスタを配置しても良いし、複数の論理ゲート毎に1個のスイッチ用トランジスタを配置しても良い。したがって、半導体集積回路装置の周辺回路においても前記実施の形態で得られた効果が得られるようになっている。
また、半導体チップSCにおいて、中央の周辺回路領域P1の両側にはメモリセルアレイM1,M2が配置されている。このメモリセルアレイM1,M2には、後述する複数のメモリセルが図27の縦横方向に規則的に配置されている。
本実施の形態においては、メモリセルアレイM1,M2内にも前記スイッチ用トランジスタが配置されている。このスイッチ用トランジスタは、メモリセルアレイM1,M2内において規則的に並んで配置されている複数個の黒塗りの四角形によって示されている。
ただし、このスイッチ用トランジスタは、各メモリセルアレイM1,M2内に複数個設けることに限定されるものではなく、各メモリセルアレイM1,M2に1個ずつ設けるようにしても良い。
また、スイッチ用トランジスタの配置の仕方は図27の縦横方向に配置する仕方に限定されるものではなく、たとえば図27の縦方向または横方向のみに並べて配置するようにしても良い。
図28は、このSRAMのメモリセルMCを示している。メモリセルMCは、たとえばCMOS構造の2段のインバータを交差させて接続して得られるフリップフロップ回路を基本として構成されており、ワード線WLとビット線BLとの交差点近傍に配置されている。
各インバータは、トランジスタTpm,Tnmからなり、一方のインバータの入力および出力は、それぞれ他方のインバータの出力および入力に電気的に接続され構成されている。なお、トランジスタTpmは、pチャネルMOS・FETからなり、トランジスタTnmは、nチャネルMOS・FETからなる。
このメモリセルMCは、トランジスタTnmsを介してビット線BLと電気的に接続されている。このトランジスタTnmsは、たとえばnチャネルMOS・FETからなり、そのゲート電極はワード線WLと電気的に接続されている。なお、このようなメモリセルMCがメモリセルアレイに複数個規則的に配置されている。
ところで、本実施の形態においては、メモリセルMCにおけるトランジスタTpm,Tnmの基板電位およびトランジスタTnmsの基板電位をメモリセルMCの外部からコントロールすることが可能な構造となっている。すなわち、以下のような構成になっている。
メモリセルアレイM1,M2(図27参照)には、ワード線WLに平行に延在するウエル給電用線Vwl,VsuがメモリセルMCを挟み込むように形成されている。このウエル給電用線Vwl,Vsuは、メモリセルMCのトランジスタTpm,TnmおよびトランジスタTnmsのウエルと電気的に接続されているとともに、それぞれスイッチ用トランジスタTps,Tnsを介して電源電圧線Vdd,Vssと電気的に接続されている。
本実施の形態においては、このスイッチ用トランジスタTps,Tnsが複数のメモリセルMCに対して1個の割合で配置されている。これにより、スイッチ用トランジスタTps,TnsをメモリセルアレイM1,M2に設けたことによるチップサイズの大幅な増大を防ぐことが可能となっている。なお、ウエル給電用線Vwl,Vsuと各トランジスタTpm,Tnm,トランジスタTnmsのウエルとの接続の仕方は、図21または図22で示したように、ウエルを通じて行っても良いし、配線を通じて行っても良い。
このような本実施の形態においては、半導体集積回路装置の試験において、メモリセルアレイM1,M2におけるスイッチ用トランジスタTps,Tnsをオフし、ウエル給電用線Vwl,Vsuから各トランジスタTpm,Tnm,トランジスタTnmsの基板電位に所定の電圧を印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となる。
一方、半導体集積回路装置の通常動作時においては、コントロール信号線Cwl,Csuにそれぞれ電源電圧Vdd,Vssを印加することにより、スイッチ用トランジスタTps,Tnsをオンする。これにより、電源電圧線Vdd,Vssとウエル給電用線Vwl,Vsuとを電気的に接続してトランジスタTp,Tnの基板電位をそれぞれ電源電圧Vdd,Vssに設定する。これにより、トランジスタTpm,Tnm,Tnmsの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、半導体基板は、絶縁層上に素子形成用の薄い半導体層を設ける、いわゆるSOI(Silicon on Insulator)構造の半導体基板などを使用することができ、CMOS・FETを形成する領域の外部にMOS・FETまたはバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の回路を有する半導体集積回路装置およびその製造技術とすることができる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理ゲート回路または半導体メモリ回路単体の半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、たとえばワンチップマイコン等のような同一半導体基板上に論理ゲート回路および半導体メモリ回路を有する半導体集積回路装置技術等に適用できる。本発明は、少なくともCMIS(Complimentary Metal Insulator Semiconductor)構造を有する半導体集積回路装置条件のものに適用できる。本発明の半導体集積回路装置は、移動体電子機器やビデオカメラなどのようは小形電子機器またはデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵される半導体集積回路装置に用いて好適なものである。