JP2005064165A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 高集積化及び製造工程の簡略化を実現した半導体集積回路装置を提供する。
【解決手段】 ゲート絶縁膜が第１膜厚とされ、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴと、上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜を持ち、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第２ＮチャネルＭＯＳＦＥＴ及びゲート電極を構成するポリシリコン層にＰ型不純物がドーズされてなる第２ＰチャネルＭＯＳＦＥＴとを備え、上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極が一体的に形成されて相互に接続される回路を設ける。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、例えば２種類のゲート酸化膜厚プロセスを用いたＣＭＯＳ回路の素子間配線技術に利用して有効な技術に関するものである。

２種類のゲート酸化膜厚のＭＯＳＦＥＴを有する半導体集積回路装置の例として、特開平１１−１９５９７６号公報がある。上記公報に従えば、半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイに余裕のある経路においては、高しきい値電圧のＭＯＳＦＥＴにより構成し、逆に、ディレイに余裕の無い経路においては、サブスレッショルドリーク電流は大きいが動作速度が速いような低しきい値電圧のＭＯＳＦＥＴにより構成する。上記のようなＭＯＳＦＥＴの高しきい値電圧と低しきい値電圧を実現する手段としては、ゲート酸化膜下の半導体基板の不純物濃度を変えること、ゲート酸化膜厚寸法を変えること、ウェル領域に与えられる基板バイアス電圧を変えること、ゲート長を変えること及びこれらを組み合わせる。
特開平１１−１９５９７６号公報

上記のような２種類のゲート酸化膜厚のＭＯＳＦＥＴを用いてＣＭＯＳ回路を構成するにあたり、かかるＣＭＯＳ回路の高集積化や製造工程の簡略化に好適な素子間配線技術の検討過程で本願発明を成すに至った。上記公報に記載の技術は、半導体集積回路装置の高速化と低消費電力に向けられており、本願のように２種類のゲート酸化膜厚のＭＯＳＦＥＴを用いてＣＭＯＳ回路での高集積化や製造工程の簡略化に関する配慮はない。

この発明の目的は、高集積化及び製造工程の簡略化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ゲート絶縁膜が第１膜厚とされ、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴと、上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜を持ち、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第２ＮチャネルＭＯＳＦＥＴ及びゲート電極を構成するポリシリコン層にＰ型不純物がドーズされてなる第２ＰチャネルＭＯＳＦＥＴとを備え、上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極が一体的に形成されて相互に接続される回路を設ける。

厚膜ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートを相互に接続するＣＭＯＳ回路をゲートを直結したレイアウトにでき、小面積及び配線工程削減を図ることができる。

図１には、この発明に係る半導体集積回路装置に形成されるＭＯＳＦＥＴの一実施例の構成図が示されている。この実施例の半導体集積回路装置は、図１（Ａ）のように厚膜構造のＭＯＳＦＥＴと、図１（Ｂ）のように薄膜構造のＭＯＳＦＥＴのように２種類のゲート絶縁膜（ゲート酸化膜）を持つＣＭＯＳ回路が搭載される。

図１（Ａ）に示した厚膜構造のＭＯＳＦＥＴのレアウトは、ゲートのドーズがＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと略す）とＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）で同じとするシングル・ファンクション・ゲート（Single function gate) とされる。つまり、ＰチャネルＭＯＳＦＥＴは、埋め込みチャネルでｎ＋ドーズゲートとされる。このように、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲート電極が同じｎ＋ドーズなので、ゲート電極をＰＭＯＳ／ＮＭＯＳを接続する配線として使用でき、小面積レイアウトが可能となる。

反面、この構造は、ｎ＋ゲートＰＭＯＳは、短チャネル特性が悪いためゲート長Ｌｇを小さく（配線幅を狭く）することができないが、厚膜ＭＯＳは電圧が高いためソース−ドレイン耐圧の制約からゲート長Ｌｇは長く（配線幅は太く）形成することが必要とされるので問題にならない。例えば、図１（Ａ）の概略デバイス構造例に示すように、厚膜構造のＮＭＯＳのソース，ドレイン拡散層は、ゲートを挟むように半導体基板上に形成されるｎ＋拡散層からなり、ＰＭＯＳのソース，ドレイン拡散層は、ゲートを挟むように半導体基板上に形成されるｐ＋拡散層からなる。そして、上記ソース，ドレイン拡散層の間隔であるゲート長Ｌｇは、〜０．３ｕｍ（μｍ）のように太く（長く）形成される。そして、ＮＭＯＳ／ＰＭＯＳともにゲートは、同じｎ＋ドーズとされる。

図１（Ｂ）に示した薄膜構造のＭＯＳＦＥＴは、ゲートのドーズがＰＭＯＳとＮＭＯＳとで異なるデュアル・ファンクション・ゲート（Dual function gate) とされる。つまり、ＰチャネルＭＯＳＦＥＴは、表面チャネルでｐ＋ドーズゲートとされ、ＮチャネルＭＯＳＦＥＴは、表面チャネルでｎ＋ドーズゲートとされる。このように、ゲート電極をＰＭＯＳ／ＮＭＯＳで分離しており、ＰＭＯＳ／ＮＭＯＳのゲート電極の接続は、ゲートコンタクト部が設けられ、その上に形成される第１配線層で行われる。

例えば、図１（Ｂ）の概略デバイス構造例に示すように、薄膜構造のＮＭＯＳのソース，ドレイン拡散層は、ゲートを挟むように半導体基板上に形成されるｎ＋拡散層からなり、ＰＭＯＳのソース，ドレイン拡散層は、ゲートを挟むように半導体基板上に形成されるｐ＋拡散層からなる。そして、上記ソース，ドレイン拡散層の間隔であるゲート長Ｌｇは、〜０．１ｕｍ（μｍ）のように細く（短く）形成される。同デバイス構造図では、上記ゲート電極に接続される第１配線は省略されせているが、ソース，ドレインに接続される第１配線層と同様な第１配線層が用いられる。そのため、上記レアウト例に示すようにレイアウト面積が大きくなる。しかしながら、低電圧デバイスの高性能化のためにはチャネル長Ｌｇを細くしなければならなく、短チャネル効果改善のためには上記デュアル・ゲート・プロセスが必須である。

上記のような２種類の構造を持つＭＯＳＦＥＴの特徴を生かして、例えばＤＲＡＭと論理回路とが混載された半導体集積回路装置において、上記ＤＲＡＭのワードドライバにはシングルゲート（Single gate)厚膜ＭＯＳを使用し、その他の周辺回路や論理回路はデュアルゲート(Dual gate) 薄膜ＭＯＳを使用する。そして、ワードドライバ部の厚膜ＭＯＳはＰＭＯＳ／ＮＭＯＳがゲート層で接続された小面積レイアウトで構成し、その他周辺回路及びロジック部の薄膜ＭＯＳはＰＭＯＳ／ＮＭＯＳのゲートがゲート層では接続されず、上記第１配線層のような上位配線層で接続され、ゲートドーズの相互拡散が起こらないようにレイアウトされる。

図２には、この発明が適用される半導体集積回路装置の一実施例のブロック図が示されている。この実施例の半導体集積回路装置ＬＳＩは、いわゆる混載ＤＲＡＭであり、ＤＲＡＭマクロ(macro) とそれを制御する周辺回路から構成される。上記ＤＲＡＭマクロは、ＤＲＡＭコア(core)と、そのタイミング制御を行うタイミングコントロール（Timing Control Circuit) 回路、ライトレジスタ(Write Register)、リードレジスタ(Read Register) 、及びマルチプレクサＭＵＸから構成される。

この実施例の半導体集積回路装置ＬＳＩは、特に制限されないが、キャシュメモリとして用いられる。半導体集積回路装置ＬＳＩの外部インターフェイスは、プロセッサに対応したインターフェイスブロック（Ｉ／Ｆ Ｂｌｏｃｋ）、メモリに対応したインターフェイスブロック（Ｉ／Ｆ Ｂｌｏｃｋ）とを有する。かかる２つのインターフェイスブロックに対応して、ライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ）及びリードバッファ（Ｒｅａｄ Ｂｕｆｆｅｒ）及びマルチプレクサＭＵＸが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型ＲＡＭから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。マイクロプロセッサ等の外部装置は、上記リードバッファ又はライトバッファに対してアクセスを行うので高速なリード／ライトを行うことができる。つまり、マイクロプロセッサ等からみると、上記リードバッファやライトバッファが一次キャシュとされ、上記ＤＲＡＭマクロが二次キャッシュとされる。

上記ＤＲＡＭマクロは、ＤＲＡＭコアからメインアンプ（Main Amp) を通して２８８ビットの単位で読み出し、それを７２ビットの単位でレジスタに記憶させ、マルチプレクサＭＵＸにより１つのレジスタを選択し、リードバッファに出力させる。ライトデータは、７２ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、２８８ビットの単位で読み出しデータが保持され、上記レジスタに保持された７２ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、２８８ビット単位で一斉に書き込まれるが、上記レジスタにより７２ビットの単位でのデータの書き換えが可能にされる。

図３には、図２のＤＲＡＭマクロのメモリアレイの一実施例の概略レイアウト図が示されている。メモリアレイは、ワード線方向及びビット線方向にそれぞれ分割された複数のメモリアレイ（メモリマット）から構成される。分割されたメモリアレイは、ビット線方向にはセンスアンプＳＡによって分割される。ワード線方向にはサブワードドライバＳＷＤによって分割される。例えば、Ｘアドレスの上位４ビット（Ｘ７〜Ｘ１０）によってマットが指定される。このように４ビットのアドレスＸ７〜Ｘ１０によってマットを選択する構成では、上記ビット線方向に分割されるメモリアレイの数が１６個とされる。

Ｘアドレスの下位７ビットによってメモリアレイのワード線が選択される。下位の７ビット（Ｘ６〜Ｘ０）はプリデコード信号配線であるメインワード線、ＦＸ線の選択に用いられる。ＦＸ線は、１つのメインワード線に割り当てられる複数のサブワード線の中の１つのサブワード線を選択するものであり、例えば、１つのメインワード線に８本のサブワード線を割り当てたときには、ＦＸ線は８本から構成される。このＦＸ線の選択のために３ビットのアドレスＸ０〜Ｘ２が用いられる。上記のような階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード（ＭＷＬ）ドライバ、サブワードドライバＳＷＤ及びＦＸドライバが設けられる。

図４には、図３のサブワードドライバの一実施例の回路図が示されている。この実施例では、メインワード線ＭＷＬ及びＦＸＴ，Ｂに対応した１つのサブワードドライバが示されおり、ＭＯＳＦＥＴＱ１〜Ｑ３から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。

ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ１とＱ２のゲートは、メインワード線ＭＷＬに接続される。サブワードドライバのＰチャネルＭＯＳＦＥＴＱ１のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴが共通に供給される。上記サブワードドライバの出力端子には、ＮチャネルＭＯＳＦＥＴＱ３が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。なお、図示しないが、１つのメインワード線ＭＷＬを共通にして、メモリアレイのワード線方向の一端側にはワード線選択信号ＦＸ０，ＦＸ１、ＦＸ４，ＦＸ５のそれぞれに対して、同図のようなサブブワードドライバが４個設けられ、メモリアレイのワード線方向の他端側にはワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り４個のサブワードドライバが設けられる。ＭＯＳＦＥＴＱ１〜Ｑ３で構成されたサブワードドライバの出力端子は、ＦＧ層からなるサブワード線ＳＷＬに接続される。

上記サブワード線ＳＷＬの選択動作は、次の通りである。メインワード線ＭＷＬがロウレベルの選択状態にされ、ワード線選択信号ＦＸＴがハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ１がオン状態となり、上記ワード線選択信号ＦＸＴのハイレベルをサブワード線ＳＷＬに伝える。上記メインワード線ＭＷＬが非選択のハイレベルときには、ＮチャネルＭＯＳＦＥＴＱ２がオン状態となり、サブワード線ＳＷＬをロウレベルの非選択レベルにする。このとき、ＦＸＢのロウレベルによりＭＯＳＦＥＴＱ３はオフ状態になっている。メインワード線ＭＷＬがロウレベルの選択状態にされ、ワード線選択信号ＦＸＴがロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ１がオン状態となるが、上記サブワード線ＳＷＬにはＰチャネルＭＯＳＦＥＴＱ１のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢのハイレベルによりＭＯＳＦＥＴＱ３がオン状態となっており、上記サブワード線ＳＷＬを接地電位のようなロウレベルにする。

図５には、本発明に係るサブワードドライバの一実施例のレイアウト図が示されている。サブワードドライバのＭＯＳＦＥＴは、ワード線のブーストレベルが高いため図１（Ａ）厚膜構造のＭＯＳが用いられる。つまり、メモリセルのキャパシタに対してビット線のハイレベルを伝えることが可能となるために、ワード線の選択レベルは、ビット線のハイレベルに対してメモリセルのアドレス選択ＭＯＳＦＥＴのしきい値電圧以上に高くする必要がある。また、メインワード線ＭＷＬのピッチの４倍でサブワードドライバの１回路がレイアウトされているため第１配線層の密度が高くＰＭＯＳ／ＮＭＯＳ（Ｑ１、Ｑ２）のゲートを第１配線層で接続する事ができない。そのため、同図に示したようにゲート層で直接接続されている。つまり、前記図１（Ａ）厚膜構造のＭＯＳＦＥＴでは、埋め込みチャネルにしゲートのポリシリコン（polySi）をｎ＋にドーズしているため、上記ＮＭＯＳ／ＰＭＯＳ（Ｑ１、Ｑ２）共にゲートポリシリコン（polySi）は同じｎ＋にドーズされている事になり、直接接続しても相互拡散の問題は起こらず、同図のように直接接続を行うレイアウトが可能になる。

図６には、この発明が適用されるセンスアンプ部の一実施例の要部回路図が示されている。同図においては、代表として一対の相補ビット線ＢＬＴ，ＢＬＢに対応したセンスアンプと書き込み系回路等が代表として例示的に示されている。同図においても、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味である。上記ビット線ＢＬＴとＢＬＢは、同図に示すように平行に配置され、特に制限されないが、ビット線の容量バランス等をとるために必要なら適宜に交差させられる。かかる相補ビット線ＢＬＴとＢＬＬＢは、センスアンプの入出力ノードが接続される。

センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７及びＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ６とＱ７のソースは、Ｎチャンネル型のパワースイッチＭＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥＴＱ８のゲートには、タイミング信号ＳＡＥが供給され、そのハイレベルに同期してオン状態にされて接地電位ＧＮＤを上記ＮチャネルＭＯＳＦＥＴＱ６とＱ７のソースに与える。Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４のソースは、Ｐチャンネル型のパワースイッチＭＯＳＦＥＴＱ５が設けられる。このＭＯＳＦＥＴＱ５のゲートには、タイミング信号ＳＡＥＢが供給され、そのロウレベルに同期してオン状態にされて電源電圧ＶＤＤを上記ＰチャネルＭＯＳＦＥＴＱ３とＱ４のソースに与える。ＮチャネルＭＯＳＦＥＴＱ６，Ｑ７のソース及びＰチャネルＭＯＳＦＥＴＱ３，Ｑ４のソースは、他の同様なＣＭＯＳラッチ回路の上記同様なＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのソースに共通に接続されてもよい。

図示しないが、上記センスアンプの入出力ノードＢＬＴ，ＢＬＢには、ハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴと、それらを短絡するＭＯＳＦＥＴからなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴのゲートは、共通にプリチャージ信号が供給される。また、上記センスアンプのコモンソース線にも、これらコモンソース線を短絡させるスイッチＭＯＳＦＥＴ及び上記ハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴからなるプリチャージ回路が設けられる。

上記センスアンプの入出力ノードＢＬＴとＢＬＢは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライト回路とが設けられる。上記ライト回路は、ＮチャネルＭＯＳＦＥＴＱ９〜Ｑ１２により構成される。ライト回路は、上記センスアンプの入出力ノードＢＬＴ，ＢＬＢと相補の書き込み用信号線ＩＯＴ，ＩＯＢに直列接続されたＭＯＳＦＥＴＱ９、Ｑ１１１、ＭＯＳＦＥＴＱ１０とＱ１２により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ９とＱ１０のゲートは、上記カラム選択線ＹＳに接続される。ＭＯＳＦＥＴＱ１１とＱ１２のゲートには、書き込み動作を指示するタイミング信号線ＷＳに接続される。

この実施例のセンスアンプの上記入出力ノードＢＬＴ，ＢＬＢを直接に相補ビット線に接続するもの他、左右の二対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとするものであってもよい。つまり、上記入出力ノードＢＬＴ，ＢＬＢに対してシェアードスイッチＭＯＳＦＥＴを介して左側のビット線と右側にそれぞれ相補ビット線を接続する構成としてもよい。かかるシェアードスイッチＭＯＳＦＥＴのゲートには、いずれかを選択する選択信号が印加され、かかる選択信号の選択レベルをワード線等の選択レベルと同じく昇圧電圧ＶＰＰのようなハイレベルにされる。このため、上記シェアードスイッチＭＯＳＦＥＴは、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴと同じ高いしきい値電圧を持つようにされる。

図７に、本発明に係るセンスアンプ部の一実施例のレイアウト図が示されている。センスアンプの電源はロジックと同じ電源電圧ＶＤＤを用いており、電圧は前記のようなワード線の選択レベルに比べて低いので図１（Ｂ）薄膜構造ＭＯＳが用いられる。薄膜構造ＭＯＳはチップの速度性能を決めるためにＬｇを細く設計される。このようにＬｇを細くするためにはＰＭＯＳの表面チャネル化が必須であり、ゲートのポリシリコン（polySi）はｐ＋にドーズされている。つまりＮＭＯＳ／ＰＭＯＳでゲートのドーズ種が違うため、ゲート層のレイアウトは分離され、第１配線層で接続されている。第１配線層はビット線のレイアウトに用いられ、センスアンプＭＯＳのゲートにはビット線が入力されるため、ワードドライバとは異なりこのレイアウトが可能になる。

図７においては、２対の相補ビット線ＢＬＴ／ＢＬＢが例示的に示されているが、そのうちの一対の相補ビット線ＢＬＴ／ＢＬＢに接続されるＰチャネルＭＯＳＦＥＴＱ３、Ｑ４及びパワースイッチＭＯＳＦＥＴＱ４と、ＮチャネルＭＯＳＦＥＴＱ６、Ｑ７及びパワースイッチＭＯＳＦＥＴＱ８と、ライトアンプを構成するＭＯＳＦＥＴＱ９〜Ｑ１２が例示的に示されている。上記パワースイッチＭＯＳＦＥＴＱ５とＱ８は、それぞれ複数からなる単位のセンスアンプに対して共通に用いされる。なお、ラッチ形態に接続されるＮチャネルＭＯＳＦＥＴＱ６，Ｑ７のゲートと相補ビット線ＢＬＴ／ＢＬＢとの間の接続は、図示しない第２層目配線により接続される。これに対して、ラッチ形態のＰチャネルＭＯＳＦＥＴＱ３とＱ４とは、第１配線層からなる相補ビット線ＢＬＴ／ＢＬＢと交差的に接続されている。

図８には、この発明に係る出力回路の一実施例の説明図が示されている。図８（Ａ）には回路例が示され、図８（Ｂ）にはそれに対応したれレイアウト例が示されている。出力回路は、そのチップが使用されるボードの電圧によって使用電圧が変わり、半導体集積回路装置ＬＳＩのロジック部と同じ低電圧（例えば１．５／１．８Ｖ）の場合は薄膜ＭＯＳが使用され、高い電圧（例えば２．５／３．３Ｖ）の場合は厚膜ＭＯＳが使用される。

この実施例では、薄膜ＭＯＳで構成する場合、ＰＭＯＳは表面チャネルでｐ＋ドーズドゲートとし、厚膜ＭＯＳで構成する場合、ＰＭＯＳは埋め込みチヤネルでｎ＋ドーズゲートとする。上記のように厚膜ＭＯＳで構成する場合は、ＰＭＯＳ−ＮＭＯＳのゲートをゲート層で直結する事が可能であるが、出力回路の場合はＰＭＯＳ−ＮＭＯＳそれぞれバラバラにインピーダンス調整を配線でする可能性があるため、ｎ＋ドーズドゲートであるにも関わらずゲートは分離して、配線層で接続される。また、前記ＤＲＡＭチップ内では昇圧電源回路にも厚膜ＭＯＳを用いるが、レイアウト面積には余裕がありレイアウトの自由度を増すためにゲートは分離して配線層で接続する。

図９には、この発明に係るＤＲＡＭマクロの一実施例の概略ブロック図が示されている。この実施例のＤＲＡＭマクロは、ワード線及びビット線の救済回路が設けられる。メモリアレイは、正規ビット線及び正規ワード線の他に、冗長ワード線及び冗長ビット線を備えている。特に制限されないが、冗長ビット線は各メモリアレイに設けられ、冗長ワード線は複数のメモリアレイに対して１に纏めて設けられる。この場合、メインアンプ及びライトバッファに接続される入出力線（ＲＩＯ及びＷＩＯ）を共通とする複数のメモリアレイに対して、上記冗長ワード線が共用できるように割り当てられる。Ｘアドレス比較回路及びＹアドレス比較回路は、それぞれ不良ワード線及び不良ビット線に対応した不良アドレスを記憶しており、かかる不良ワード線及び不良ビット線に対応したアドレス信号ＸＡ及びＹＡが入力されると、Ｘプリデコーダ及びＹプリデコーダに対して、不良ワード線及び不良ビット線の選択動作を禁止し、冗長ワード線及び冗長ビット線に置き換えるというＸ救済及びＹ救済に実施する。

図２に示したような半導体集積回路装置ＬＳＩのＤＲＡＭ制御論理生成回路は、上記ＤＲＡＭマクロをアクセスするためのコマンドを構成するＲＡＳ−Ｎ，ＣＡＳ−Ｎ等及びアドレス信号ＸＡとＹＡを形成する。クロックＣＬＫ−Ｎは、通常動作のためのクロック信号であり、各ＦＦに伝えられる。ＲＡＳ−Ｎから内部ＲＡＳ生成回路で生成される内部信号ｒａｓは活性化するワード線のアドレスをラッチし、ワード線の活性化、センスアンプの起動、ワード線の立ち下げ、ビット線のプリチャージの動作タイミングを制御する。ＣＡＳ−Ｎから内部ＣＡＳ生成回路で生成される内部信号ｃａｓは活性化するＹＳ線のアドレスをラッチし、ＹＳの活性化、メインアンプの起動、ＩＯ線のプリチャージの動作タイミングを制御する。メインアンプで増幅されたデータは出力ＦＦでラッチされて出力端子ＲＯＵＴから出力される。ライトデータ端子ＷＤから入力された書き込みデータは、入力ＦＦにラッチされてライトバッファを介して選択されたメモリセルに書き込まれる。ＩＯＰＲは、ＲＩＯ線のプリチャージ動作を行う。

図１０には、この発明が適用される不揮発性記憶装置の一実施例の概略回路図が示されている。この実施例の不揮発性記憶装置は、一括消去型の不揮発性記憶装置であり、いわゆるＮＯＲ型のフラッシュメモリに向けられている。メモリアレイ部は、代表として４本のメインビット線ＭＢＬと、それぞれのメインビット線ＭＢＬに対してビット線の延長方向に設けられた２つのサブビット線ＳＢＬと、２本のワード線と、上記ワード線方向に並ぶサブビット線ＳＢＬに対応して設けられ、ワード線の延長方向に配置される共通のソース線とが例示的に示されている。

不揮発性メモリセルは、ソース，ドレインと、ソースとドレインに挟まれた半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上に絶縁膜を介して設けられたコントロールゲートからなるスタックド構造とされる。かかるメモリセルは、上記サブビット線ＳＢＬとワード線の交点に配置され、上記コントロールゲートがワード線に接続され、ドレインがサブビット線ＳＢＬに接続され、ソースがソース線に接続される。

上記メインビット線ＭＢＬとサブビット線ＳＢＬとの間には、選択スイッチＭＯＳＦＥＴが設けられる。これらのスイッチＭＯＳＦＥＴのうち、サブゲートデコーダ・ドライバＳＧ−Ｄｅｃ＋Ｄｒにより形成された選択信号により１つのスイッチＭＯＳＦＥＴ（ＳＥＬ−Ｇａｔｅ）がオン状態になり、それぞれのメインビット線ＭＢＬには１つのサブビット線ＳＢＬが接続される。上記複数のワード線ＷＬは、Ｘデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒで形成された選択信号により１つのワード線ＷＬが選択される。

上記メインビット線ＭＢＬは、スイッチＭＯＳＦＥＴからなるＹゲート（Ｙ−Ｇａｔｅ）を介して書き込みパルス印加回路の出力ノードに接続される。上記Ｙゲートは、ＹデコーダＹ−Ｄｅｃにより選択される。上記書き込みパルス印加回路は、書き込み回路を構成する。上記メインビット線ＭＢＬは２組に分割され、それぞれに対して上記書き込み回路が設けられる。上記２個の書き込み回路の出力ノードが接続される信号線は、一対とされて選択スイッチＭＯＳＦＥＴを介して差動のセンスアンプＳＡの入力端子に接続される。上記スイッチＭＯＳＦＥＴは、ベリファイイネーブル信号（Ｖｅｒｉｆｙ＿ＥＮ）により制御される。

例えば、通常の読み出し動作、あるいは書き込みベリファイ動作では上記Ｙゲート（Ｙ−Ｇａｔｅ）により一対のメインビット線ＭＢＬが選択され、一方のメインビット線ＭＢＬには選択されたサブビット線ＳＢＬを介して流れるメモリ電流が流れるようにされ、他方のメインビット線ＭＢＬはそのプリチャージ電圧が参照電圧として用いられる。センスアンプＳＡは、上記選択されたサブビット線ＳＢＬを介して流れるメモリ電流の有無に対応したメインビット線ＭＢＬの電位変化を上記参照電圧を用いてセンスする。

このようなフラッシュメモリにおいても、高電圧が印加されるＭＯＳＦＥＴは、厚膜構造のＭＯＳＦＥＴを用い、低電圧で動作する回路は薄膜構造のＭＯＳＦＥＴで構成される。上記サブゲートデコーダ・ドライバＳＧ−Ｄｅｃ＋ＤｒやＸデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒのうち、上記高電圧で動作するものは厚膜構造ＭＯＳとされ、高密度にメモリアレイ間に配置されるドライバ等は、図１（Ａ）のようなゲートゲートのドーズがＰＭＯＳとＮＭＯＳで同じとするシングル・ファンクション・ゲートとされる。このように、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲート電極が同じｎ＋ドーズであることを利用してゲート電極をＰＭＯＳ／ＮＭＯＳを接続する配線として使用でき、小面積レイアウトを可能するものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体集積回路装置は、前記ＤＲＡＭやフラッシュメモリのようなメモリ回路を備えるもの他、高電圧で動作し高密度で高集積化が必要な回路と、低電圧で高速動作を行う回路とを備えた各種半導体集積回路装置に広く利用することができるものである。

この発明に係る半導体集積回路装置に形成されるＭＯＳＦＥＴの一実施例を示す構成図である。 この発明が適用される半導体集積回路装置の一実施例を示すブロック図である。 図２のＤＲＡＭマクロのメモリアレイの一実施例を示す概略レイアウト図である。 図３のサブワードドライバの一実施例を示す回路図である。 本発明に係るサブワードドライバの一実施例を示すレイアウト図である。 この発明が適用されるセンスアンプ部の一実施例を示す要部回路図である。 本発明に係るセンスアンプ部の一実施例を示すレイアウト図である。 この発明に係る出力回路の一実施例を示す説明図である。 この発明に係るＤＲＡＭマクロの一実施例を示す概略ブロック図である。 この発明が適用される不揮発性記憶装置の一実施例を示す概略回路図である。

符号の説明

ＰＭＯＳ…ＰチャネルＭＯＳＦＥＴ、ＮＭＯＳ…ＮチャネルＭＯＳＦＥＴ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、Ｙ−Ｄｅｃ…Ｙデコーダ、ＳＧ−Ｄｅｃ…サブゲートデコーダ、Ｘ−ｄｅｃ…Ｘデコーダ。

Claims (7)

1. 第１膜厚のゲート絶縁膜を持ち、ゲート電極を構成するポリシリコン層が第１導電型の不純物がドーズされてなる第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴと、
   上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜を持ち、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第２ＮチャネルＭＯＳＦＥＴ及びゲート電極を構成するポリシリコン層にＰ型不純物がドーズされてなる第２ＰチャネルＭＯＳＦＥＴとを備え、
   上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極が一体的に形成されて相互に接続される回路を含むことを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１導電型の不純物は、Ｎ型不純物であることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴのゲート長は、上記第２ＮチャネルＭＯＳＦＥＴ及び第２ＰチャネルＭＯＳＦＥＴのゲート長よりも長くされてなることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第２ＮチャネルＭＯＳＦＥＴのゲートと上記第２ＰチャネルＭＯＳＦＥＴのゲートは、上記ゲート電極を構成する配線層の上層の配線層により相互に接続されてなることを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴを含む第１回路は、第１動作電圧により動作し、
   上記第２ＮチャネルＭＯＳＦＥＴと第２ＰチャネルＭＯＳＦＥＴを含む第２回路は、上記第１動作電圧よりも低い第２動作電圧で動作するものであることを特徴とする半導体集積回路装置。
6. 請求項５において、
   上記半導体集積回路装置は、ＤＲＡＭと論理回路部を備え、
   上記第２ＮチャネルＭＯＳＦＥＴ及び第２ＰチャネルＭＯＳＦＥＴは、ＤＲＡＭのセンスアンプを含むメモリ周辺回路と上記論理回路部に用いられ、
   上記第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴは、ＤＲＡＭのワードドライバに用いられることを特徴とする半導体集積回路装置。
7. 請求項１において、
   上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極が一体的に形成されて相互に接続される第１回路と、
   上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極とが、上層の配線層により相互に接続される第２回路とを備えてなることを特徴とする半導体集積回路装置。
   

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