JPH11297957A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性を損なうことなく、デバイスの微細化
と高速化を実現した半導体記憶装置を提供すること、デ
バイスの微細化と高速化及び高集積化とを実現した半導
体記憶装置を提供する。 【解決手段】 外部端子から供給される電源電圧を受
け、それを降圧した第１の内部電圧を形成する第１電圧
発生回路と、上記外部端子から供給される電源電圧を受
け、チャージポンプ回路により上記電源電圧以上に昇圧
された第２の内部電圧を形成する第２電圧発生回路と、
上記第２の内部電圧が供給され、Ｐ型半導体基板に形成
された深い深さのＮ型ウェル領域と、上記深い深さのＮ
型ウェル領域内に形成されたＰ型ウェル領域と、上記Ｐ
型ウェル領域にアドレス選択ＭＯＳＦＥＴが形成された
メモリセルとを含み、上記第１内部電圧発生回路は出力
電圧の平滑容量としてＭＯＳゲート容量を用い、上記第
２内部電圧発生回路は上記昇圧電圧の平滑容量として深
い深さのＮ型ウェル領域に生じるＰＮ接合容量を用いる
ようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてダイナミック型ＲＡＭ（ランダム・ア
クセス・メモリ）における内部電圧発生回路に利用して
有効な技術に関するものである。

【０００２】

【従来の技術】階層ワード線構成にしつつ、三重ウェル
構造として深い深さのＮウェルに昇圧電圧を供給したダ
イナミック型ＲＡＭの例として、特開平８−１８１２９
２公報がある。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
においては、外部端子から供給された電源電圧から複数
種類の内部電圧を形成して内部回路ブロックに供給して
いる。例えば、微細デバイスの信頼性確保と消費電力の
低減のため、内部回路を外部電源電圧ＶＤＤ（５Ｖ）か
ら降圧した降圧電圧（３Ｖ）で動作させる方式が、１６
Ｍビットのダイナミック型ＲＡＭ以来広く用いられてき
た。さらに、６４Ｍビット世代では、外部電圧ＶＤＤが
３．３Ｖに低下し、メモリセルにのみに２Ｖの降圧電圧
を供給するもの、あるいは周辺回路も降圧した２．５Ｖ
で動作させるなど内部回路での動作電圧を低くする方向
に向かっている。

【０００４】一方、ダイナミック型メモリセルでは、上
記のようなメモリセルの蓄積容量に対して２Ｖ電圧を供
給するため、アドレス選択ＭＯＳＦＥＴのゲートが接続
されたワード線の選択電圧を３．６Ｖのように電源電圧
ＶＤＤより高くした昇圧電圧を用いる必要がある。半導
体記憶装置の初期不良の洗い出しのためのバーンイン
（Ｂurn-in）試験では、図８の電圧特性図に示すよう
に、上記昇圧電圧が電源電圧ＶＤＤの上昇に追従する領
域で使用し、（Ａ）の３．３Ｖ版では５．５Ｖまで上昇
し、これから開発しようとしている（Ｂ）の２．５Ｖ版
でも４Ｖまで上昇させる必要があると考えられる。

【０００５】上記内部電圧を形成する電圧発生回路で
は、出力電圧の安定化のために比較的大きな容量値にさ
れた平滑容量が必要とされる。この平滑容量として、従
来から大面積のＭＯＳ容量が広く利用されてきた。しか
しながら、デバイス微細化につれて、ゲート絶縁膜が薄
くなり、上記のようなバーイン試験において平滑容量の
ゲート絶縁膜にかかる電界強度が過大となってリーク電
流の増加あるいはゲート絶縁膜破壊が生じてしまうとい
う問題の生じる可能性のあることが本願発明者等の研究
によって明らかにされた。上記平滑容量の保護のために
ゲート絶縁膜を厚く形成すると、それに対応して伝達コ
ンダクタンスが下がり、しきい値電圧が高くなるために
上記低電圧動作でのＭＯＳＦＥＴの動作電流が減少して
動作速度を遅くしてしまう。

【０００６】この発明の目的は、信頼性を損なうことな
く、デバイスの微細化と高速化及び高集積化とを実現し
た半導体記憶装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される電
源電圧を受け、それを降圧した第１の内部電圧を形成す
る第１電圧発生回路と、上記外部端子から供給される電
源電圧を受け、チャージポンプ回路により上記電源電圧
以上に昇圧された第２の内部電圧を形成する第２電圧発
生回路と、上記第２の内部電圧が供給され、Ｐ型半導体
基板に形成された深い深さのＮ型ウェル領域と、上記深
い深さのＮ型ウェル領域内に形成されたＰ型ウェル領域
と、上記Ｐ型ウェル領域にアドレス選択ＭＯＳＦＥＴが
形成されたメモリセルとを含み、上記第１内部電圧発生
回路は出力電圧の平滑容量を主としてＭＯＳゲート容量
を用い、上記第２内部電圧発生回路は上記昇圧電圧の平
滑容量を主として深い深さのＮ型ウェル領域に生じるＰ
Ｎ接合容量を用いるようにする。

【０００８】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００９】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
後述するような昇圧回路や降圧回路を含む電源回路等が
設けられる。これら中央部分１４の両側のメモリアレイ
に接する部分には、カラムデコーダ領域１３が配置され
る。

【００１０】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１１】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１２】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。また、上記メインワ
ードドライバ１２にサブワード選択用のドライバも設け
られ、後述するように上記メインワード線と平行に延長
されてサブワード選択線の選択信号を形成する。

【００１３】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がビ
ット線方向に１６個設けられるから、全体としての上記
サブワード線は約４Ｋ分設けられ、ワード線方向に８個
設けられるから、相補ビット線は全体として約２Ｋ分設
けられる。このようなメモリアレイが全体で８個設けら
れるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのよ
うな記憶容量を持つようにされる。

【００１４】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１５】上記１つのメモリアレイに着目すると、１
本のメインワード線に割り当てられる８個のメモリセル
アレイのすべての中から１本ずつのサブワード線を選択
する。上記のようにメインワード線方向に２Ｋ（２０４
８）のメモリセルが設けられるので、１つのサブワード
線には、２０４８／８＝２５６個のメモリセルが接続さ
れることとなる。

【００１６】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割される。特に制限されないが、センスア
ンプ１６は、シェアードセンス方式により構成され、メ
モリアレイの両端に配置されるセンスアンプ１６を除い
て、センスアンプ１６を中心にして左右に相補ビット線
が設けられ、左右いずれかの相補ビット線に選択的に接
続される。

【００１７】図２には、この発明が適用されるダイナミ
ック型ＲＡＭを説明するための概略レイアウト図が示さ
れている。同図には、メモリチップ全体の概略レイアウ
トと、８分割された１つのメモリアレイのレイアウトが
示されている。同図は、図１の実施例を別の観点から図
示したものである。つまり、図１と同様にメモリアレイ
は、長手方向（ワード線方向）対して左右に４分割、上
下に２分割される。メモリアレイ（Array)が８分割さ
れ、その長手方向における中央部分には複数からなるボ
ンディングパッド及びアドレスバッファ、制御回路やプ
リデコーダ及びタイミング制御回路等のような間接周辺
回路（Bonding Pad & peripheral Circuit) が設けられ
る。

【００１８】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００１９】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００２０】上記２つのアレイの中央部には、メインロ
ウデコーダ、アレイコントロール（Array control)回路
及びメインワードドライバ(Main Word dricer)が設けら
れる。上記アレイコントロール回路には、第１のサブワ
ード選択線を駆動するドライバが設けられる。上記アレ
イには、上記８分割されたサブアレイを貫通するように
延長されるメインワード線が配置される。上記メインワ
ードドライバは、上記メインワード線を駆動する。上記
メインワード線と同様に第１のサブワード選択線も上記
８分割されたサブアレイを貫通するように延長される。
上記アレイの上部には、Ｙデコーダ（YDecoder) 及びＹ
選択線ドライバ（YSdriver) が設けられる。

【００２１】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として示されてい
る。図３においては、サブアレイＳＢＡＲＹが形成され
る領域には斜線を付すことによって、その周辺に設けら
れサブワードドライバ領域、センスアンプ領域及びクロ
スエリアとを区別するものである。

【００２２】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
に加えて、さらに交互配置とし、かかるサブアレイの上
下において１２８個ずつに分割して配置される。

【００２３】右上配置される第２のサブアレイＳＢＡＲ
Ｙは、特に制限されないが、正規のサブワード線ＳＷＬ
が２５６本に加えて８本の予備（冗長）ワード線が設け
られ、相補ビット線対は２５６対から構成される。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。セン
スアンプは、上記同様に１２８個ずつが上下に配置され
る。すなわち、上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される２５６対のうちの１２８対の相
補ビット線は、それに挟まれたセンスアンプＳＡに対し
てシェアードスイッチＭＯＳＦＥＴを介して共通に接続
される。

【００２４】左下配置される第３のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様にサブワー
ド線ＳＷＬが２５６本により構成される。上記同様に１
２８個のサブワードドライバが分割して配置される。上
記下側左右に配置されたサブアレイＳＢＡＲＹの２５６
本のうちの１２８本のサブワード線ＳＷＬは、それに挟
まれた領域に形成された１２８個のサブワードドライバ
ＳＷＤに対して共通に接続される。上記のように左下配
置されるサブアレイＳＢＡＲＹは、２５６対からなる正
規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビ
ット線４ＲＥＤが設けられる。それ故、上記２６０対か
らなる相補ビット線ＢＬに対応した２６０個のセンスア
ンプＳＡは、かかるサブアレイの上下に１３０個ずつに
分割して配置される。

【００２５】左上配置される第４のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサ
ブワード線ＳＷＬが２５６本に予備サブワード線が８本
設けられ、下隣接のサブアレイと同様に正規の相補ビッ
ト線対の２５６対に加えて、予備のビット線が４対設け
られるので、サブワードドライバは、左右に１３２個ず
つ分割して配置され、センスアンプＳＡは上下に１３０
個ずつが分割して配置される。

【００２６】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図２のように８Ｍビット分のメモ
リアレイでは、ビット線方向には８組のサブアレイが形
成され、ワード線方向には４組のサブアレイが構成され
る。１組のサブアレイが４個で構成されるから、上記８
Ｍビットのメモリアレイでは、８×４×４＝１２８個の
サブアレイが設けられる。上記８Ｍビットのメモリアレ
イがチップ全体では８個設けられるから、メモリチップ
全体では１２８×８＝１０２４個ものサブアレイが形成
されるものである。

【００２７】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２８】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが、上下２つのサブアレ
イに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを共通に割り当て、しかも、それをサブアレイ上を
メインワード線と平行に互いに混在させるように配置さ
せることにより、格別な配線専用領域を設けることなく
形成することができる。

【００２９】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要に
なるものである。メモリセルのピッチに合わせて形成さ
れるサブワード線ＳＷＬの８本分に１本の割り合いでメ
インワード線ＭＷＬが形成されるものであるために、メ
インワード線ＭＷＬの配線ピッチは緩やかになってい
る。したがって、メインワード線ＭＷＬと同じ配線層を
利用して、上記サブワード選択線をメインワード線の間
に形成することは配線ピッチの緩やかさを少し犠牲にす
るだけで比較的容易にできるものである。

【００３０】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００３１】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００３２】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００３３】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００３４】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図３の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００３５】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワ
ーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１４が設けられる。

【００３６】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ＩＯスイッチ（ローカルＩＯ（Ｌ
ＩＯ）とメインＩＯ（ＭＩＯ）間のスイッチＭＯＳＦＥ
Ｔ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００３７】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３８】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３９】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００４０】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、後述
するような理由によって、上記バックバイアス電圧ＶＢ
Ｂは、従来のように−１Ｖのような比較的大きな電圧で
はなく、−０．５Ｖ程度の浅いバックバイアス電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００４１】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００４２】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００４３】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００４４】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯ
ＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベ
ル）によりソース側から内部電圧ＶＤＬに対応した電圧
を出力させることができる。

【００４５】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００４６】上記クロスエリア１８には、ＩＯＳＷ（ロ
ーカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥ
Ｔき１９，Ｑ２０）が置かれる。さらに、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、メイン
ＩＯのＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００４７】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ムスイッチ回路を構成するものであり、上記選択信号Ｙ
Ｓが選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードとロー
カル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ
２Ｂ等とを接続させる。

【００４８】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。

【００４９】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢと二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられるセンスアン
プに対応して設けられる上記二対のカラムスイッチ回路
により合計四対の相補ビット線が選択されることにな
る。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブ
アレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切
り換えられる。

【００５０】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００５１】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００５２】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−０．５Ｖにされる。

【００５３】図５には、上記内部降圧回路の一実施例の
回路図が示されている。この内部降圧回路は、内部基準
電圧ＶＬに基づいて上記２．５Ｖのような内部電圧ＶＰ
ＥＲＩ又は上記２．０Ｖのような内部電圧ＶＤＬを形成
する。同図のＭＯＳＦＥＴに付された回路記号は、図面
を見やすくために前記図４の回路のものと一部重複して
いるが、それぞれは別個の回路機能を持つものであると
理解されたい。このことは、後に説明する図６において
も同様である。Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１
とＱ２、その共通ソースと回路の接地電位との間にソー
ス−ドレイン経路が接続され、ゲートに動作制御信号φ
ＯＰが供給されることによって動作時のみに動作電流を
流すようにされたＮチャンネル型の電流源ＭＯＳＦＥＴ
Ｑ３と、上記ＭＯＳＦＥＴＱ１とＱ２のドレインと電源
電圧ＶＤＤとの間にそれぞれダイオート形態にされたＰ
チャンネル型ＭＯＳＦＥＴＱ４とＱ５が設けられる。

【００５４】上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイ
ン出力信号は、次の出力駆動回路を通して出力ＭＯＳＦ
ＥＴＱ１０のゲートに伝えられる。上記一方の差動ＭＯ
ＳＦＥＴＱ１のドレイン電流は、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ４とＰチャンネル型ＭＯＳＦＥＴＱ６から
なる電流ミラー回路を介してダイオード形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ８に供給される。このＭＯ
ＳＦＥＴＱ８のソースは回路の接地電位に接続される。
上記ＭＯＳＦＥＴＱ８には、電流ミラー形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ９が設けられる。上記他方
の差動ＭＯＳＦＥＴＱ２のドレイン電流は、上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ５とＰチャンネル型ＭＯＳＦＥ
ＴＱ７からなる電流ミラー回路を介して上記ＭＯＳＦＥ
ＴＱ９のドレインに供給される。

【００５５】上記Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ
９の共通接続されたドレイン電圧が駆動電圧としてＰチ
ャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートに供給さ
れる。この構成では、上記差動ＭＯＳＦＥＴＱ１とＱ２
のドレイン電流の差分に対応した電流によって出力ＭＯ
ＳＦＥＴＱ１０のゲート容量が充放電されて駆動電圧が
形成される。それ故、出力ＭＯＳＦＥＴＱ１０のゲート
に供給される駆動電圧は、ほぼ電源電圧ＶＤＤから回路
の接地電位のような大きな信号振幅となり、出力ＭＯＳ
ＦＥＴＱ１０のゲートに印加される駆動電圧のダイナミ
ックレンジが大きくなり、出力ＭＯＳＦＥＴＱ１０から
大きな駆動電流を形成することができる。

【００５６】上記差動ＭＯＳＦＥＴＱ１のゲートには、
基準電圧ＶＬが印加され、上記出力ＭＯＳＦＥＴＱ１０
のドレインから内部電圧ＶＰＥＲＩ（又はＶＤＬ）が出
力される。この出力ＭＯＳＦＥＴＱ１０のドレイン側に
設けられた抵抗Ｒ１とＲ２で形成された分圧電圧が、上
記帰還電圧として上記差動ＭＯＳＦＥＴＱ２のゲートに
供給される。この実施例では、上記抵抗Ｒ１とＲ２の抵
抗値を等しく形成することにより、差動回路と出力駆動
回路では、上記基準電圧ＶＬと、第２内部電圧ＶＰＥＲ
Ｉ（ＶＤＬ）の１／２に分割された帰還電圧とが等しく
なるように上記出力ＭＯＳＦＥＴＱ１０を制御するの
で、上記１／２にされた基準電圧ＶＬ（ＶＰＥＲＩ／２
又はＶＤＬ／２）を用いて、その２倍に電圧増幅された
第２内部電圧ＶＰＥＲＩ（ＶＤＬ）を形成することがで
きる。なお、上記抵抗Ｒ１，Ｒ２は、２つのＭＯＳトラ
ンジスタのダイオード接続によっても実現できる。

【００５７】上記のように降圧回路で形成された内部電
圧ＶＰＥＲＩ又はＶＤＬの安定化のために平滑容量Ｃ１
が接続される。この平滑容量Ｃ１は、ゲート酸化膜を誘
電体として用いるＭＯＳ容量が利用される。つまり、図
８に示した電圧特性図のように、バーンイン試験時にお
いても上記内部電圧ＶＰＥＲＩやＶＤＬは、４Ｖ以下の
比較的小さな電圧に収まるので、デバイス微細化に伴う
ゲート絶縁膜の膜厚が薄くされても、キャパシタＣ１に
おいて上記バーンイン試験によってリーク電流の増加あ
るいはゲート絶縁膜破壊が生じてしまうという問題の生
じる可能性はない。そして、上記のような降圧回路で
は、帰還増幅回路を利用して降圧電圧を形成し、供給電
流能力は比較的大きくできるものであるが負荷としての
多数の内部回路のパルス動作に対応して流れるパルス電
流による出力電圧の変化を小さく抑えるため大面積のＭ
ＯＳゲート容量でまかなうものである。

【００５８】図６には、上記内部昇圧回路の一実施例の
回路図が示されている。この内部昇圧回路は、チャージ
ポンプ回路を利用して上記３．６Ｖのような昇圧電圧Ｖ
ＰＰを形成する。入力パルスＰ１とＰ２は、電源電圧Ｖ
ＤＤで動作するインバータ回路で形成されるものであ
り、入力パルスＰ３は、セルフブーストを用いてハイレ
ベルが２ＶＤＤであるものとする。特願平８−３４５２
９１号の図１１参照。

【００５９】図６の内部昇圧回路の動作は、以下の通り
である。入力パルスＰ１，Ｐ２，Ｐ３がロウレベルのと
きにプリチャージ動作が行われる。すなわち、インバー
タ回路ＩＶ１の出力はハイレベル（ＶＤＤ）となり、キ
ャパシタＣ１のカプリング動作により、ノードＮ１を２
ＶＤＤにチャージアップする。このとき、入力パルスＰ
２はロウレベルであるから、ノードＮ２はＭＯＳＦＥＴ
Ｑ１３のオン状態によりＶＤＤレベルにプリチャージさ
れる。同様に、入力パルスＰ３もロウレベルであるか
ら、ノードＮ３はＭＯＳＦＥＴＱ１２のオン状態によ
り、ＶＤＤレベルにプリチャージされる。この結果、Ｍ
ＯＳＦＥＴＱ１４はドレインとゲートが共にＶＤＤレベ
ルであり、オフ状態である。

【００６０】次に、入力パルスＰ１、Ｐ２がハイレベル
（ＶＤＤ）、入力パルスＰ３もハイレベル（２ＶＤＤ）
に変化する。上記入力パルスＰ１のハイレベルによりイ
ンバータ回路ＩＶ１の出力はロウレベルとなり、キャパ
シタＣ１を介してノードＮ１を２ＶＤＤレベルからＶＤ
Ｄレベルに低下させる。これにより、ＭＯＳＦＥＴＱ１
２、Ｑ１３がオフ状態となる。入力パルスＰ２のハイレ
ベルによりノードＮ２はＶＤＤレベルから２ＶＤＤにチ
ャージアップされ、入力パルスＰ３のハイレベル（２Ｖ
ＤＤ）により、ノードＮ３はＶＤＤから３ＶＤＤにチャ
ージアップされる。こうして、ＭＯＳＦＥＴＱ１４のド
レイン（ノードＮ２）が２ＶＤＤに、ゲート（ノードＮ
３）が３ＶＤＤであるので、ＭＯＳＦＥＴＱ１４による
レベル損失なしにノードＮ２の２ＶＤＤレベルがＶＰＰ
側に出力される。

【００６１】このような動作を連続して行うことによ
り、最終的にはＶＰＰを２ＶＤＤまで上昇させることが
できる。しかし、ＶＰＰは前記のようにＶＤＬ＝２Ｖで
は３．６Ｖであればよいので、図示しないＶＤＬをもと
にしたＶＰＰ電圧検出回路によりＶＰＰが上記３．６Ｖ
に到達すると、上記入力パルスＰ１〜Ｐ３の供給を停止
させて、上記電圧３．６Ｖに維持する。もしも、ワード
線の選択動作等によりＶＰＰが低下すると、再び上記入
力パルスＰ１〜Ｐ３を発生せて電圧低下分を補うように
する。このようなチャージポンプ回路の間欠的な動作制
御によって、消費電力を抑制しながら昇圧電圧ＶＰＰを
上記のように約３．６Ｖに設定するものである。

【００６２】上記昇圧電圧の安定化のための平滑容量と
しては、大きな容量値を得るとともに、前記のようなバ
ーンイン試験での平滑容量の耐圧破壊を防止するために
上記ＶＰＰが印加される深い深さのＮ型ウェル領域ＤＷ
と基板Ｐ−Ｓｕｂとの接合容量Ｄ１及びＤＷ−Ｐウェル
間の接合容量Ｄ２を利用するものである。つまり、上記
のようなＤＷは、図１のチップの大半を占めるサブアレ
イの集合によって４つに分割されたメモリアレイが形成
される部分に深いウェルが全面的に形成されるために、
単位面積当たりの容量値（０．０５ｔＦ／μｍ² ）でみ
るとＭＯＳ容量（４．９３ｔＦ／μｍ² ）に比べて小さ
いが、その全体が占める面積が大きい（チップ面積の約
８０％）から６４Ｍビットを実現するものでは、接合容
量Ｄ１，Ｄ２各々は、約３０００ｐＦを超えるような巨
大な平滑容量を形成することができる。そして、その耐
圧電圧は１０Ｖ以上と高耐圧素子なのでバーンイン試験
においても平滑容量の信頼性には何ら問題が生じない。

【００６３】図７には、この発明に係る半導体記憶装置
の一実施例の素子構成図が示されている。図７（Ｄ）に
は、サブアレイ部の平面構成が示され、図７（Ａ）に
は、上記図７（Ｄ）に示したセンスアンプＳＡが形成さ
れる部分に対応したＡ−Ａ’線での断面構造が示され、
図７（Ｂ）には、上記図７（Ｄ）に示したサブワードド
ライバＳＷＤ形成される部分に対応したＢ−Ｂ’線での
断面構造が示され、図７（Ｃ）には、メモリアレイの周
辺回路部分の断面構造が示されている。これらは、トリ
プル（三重）ウェル採用のＣＭＯＳ構造である。

【００６４】図７（Ａ）のセンスアンプＳＡが形成され
る部分では、接地電位（０Ｖ）が与えられたＰ型基板Ｐ
−Ｓｕｂ上に深い深さの上記Ｎ型ウェル領域ＤＷが形成
され、センスアンプを構成するＰチャンネル型ＭＯＳＦ
ＥＴ（Ｐ−ＳＡ）が形成部分には、Ｎ型ウェル領域ＮＷ
が形成さされる。かかるＮウェル領域ＮＷを利用して、
上記深い深さのＮ型ウェル領域ＤＷに昇圧電圧ＶＰＰが
バイアス電圧として与えられる。そして、シェアードス
イッチＳＨＬ、イコライズＥＱ及びセンスアンプ構成す
るＮチャンネル型ＭＯＳＦＥＴ（Ｎ−ＳＡ）と、カラム
スイッチＩＯ−ＳＷやシェアードドスイッチＳＨＲと
は、上記Ｎ型ウェル領域ＮＷを挟んで左右に分けられ、
メモリアレイのセルＣｅｌｌとともにＰ型ウェル領域Ｐ
Ｗに形成される。このＰ型ウェル領域ＰＷには、クロス
エリアにおいて基板バックバイアス電圧ＶＢＢが印加さ
れる。

【００６５】図７（Ｂ）のサブワードドライバＳＷＤが
形成される部分では、上記同様に接地電位（０Ｖ）が与
えられたＰ型基板Ｐ−Ｓｕｂ上に深い深さのＮ型ウェル
領域ＤＷが形成され、サブワードドライバを構成するＰ
チャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）の形成部分に
は、Ｎ型ウェル領域ＮＷが形成さされる。かかるＮウェ
ル領域ＮＷを利用して、上記深い深さのＮ型ウェル領域
ＤＷに昇圧電圧ＶＰＰがバイアス電圧として与えられ
る。そして、サブワードドライバＳＷＤを構成するＮチ
ャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）が上記Ｎ型ウェル
領域ＮＷを挟んで左右に分けられるか又はＮ型ウェル領
域ＮＷの片方に集められるかして、メモリアレイのセル
ＣｅｌｌとともにＰ型ウェル領域ＰＷに形成される。こ
のＰ型ウェル領域ＰＷは、センスアンプのＰ型ウェル領
域ＰＷと同様、クロスエリアにおいて基板電圧ＶＢＢが
印加される。

【００６６】図７（Ｃ）の周辺回路や入力出力回路を構
成するＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）やＮチ
ャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）は、それぞれＰ型
基板Ｐ−Ｓｕｂ上に形成されたＮ型ウェル領域ＮＷ、Ｐ
型ウェル領域ＰＷに形成される。周辺回路のＮ型ウェル
領域ＮＷには上記降圧電圧ＶＰＥＲＩが印加され、入出
力回路のＮ型ウェル領域ＮＷには電源電圧ＶＤＤが印加
される。Ｐ型ウェル領域ＰＷには、ＶＳＳ（０Ｖ）が印
加される。

【００６７】このように入出力回路のＮチャンネル型Ｍ
ＯＳＦＥＴがＰ型ウェル領域ＰＷ（０Ｖバイアス）上
に、Ｐチャンネル型ＭＯＳＦＥＴがＮ型ウェル領域ＮＷ
（ＶＤＤバイアス）上に作られるので、次の場合に好適
である。シンクロナスＤＲＡＭの入出力ピンのあるもの
は、入出力アンダーシュート対策のため、入出力ピンと
対ＶＳＳや対ＶＤＤにＰ−Ｎ接合ダイオードの挿入が要
求されることがある。これは図７（Ｃ）の構造であれ
ば、Ｐ型ウェル領域ＰＷ上にｎ⁺ 領域をＮ型ウェル領域
ＮＷ上にｐ⁺ 領域を入出力回路の近傍に設けることによ
り容易に実現することができる。これに対して、従来の
ツインウェル構造のＤＲＡＭでは、基板Ｐ−Ｓｕｂに基
板電圧ＶＢＢが印加されているので、対ＶＳＳ対策のダ
イオード挿入は容易ではない。

【００６８】上記メモリセルやセンスアンプあるいはワ
ードドライバのＮチャンネル型ＭＯＳＦＥＴが形成され
るＰ型ウェル領域ＰＷに供給される基板バックバイアス
電圧ＶＢＢは、特に制限されないが、−１Ｖあるいは−
０．５Ｖのような浅いバックバイアス電圧が印加され
る。バックバイアス電圧ＶＢＢの印加により、メモリア
レイの接合容量を下げたり、センスアンプやサブワード
ドライバのアンダーシュートによるメモリセル情報破壊
を防止する。

【００６９】センスアンプＳＡは、ハーフプリチャージ
方式なのでそのラッチＭＯＳは、降圧電圧ＶＤＬのさら
に１／２の電圧で動作させられる。したがって、ＶＤＬ
＝２Ｖでは、センスアンプのＭＯＳＦＥＴが１ＶのＶＤ
ＳとＶＧＳで動作するので、そのしきい値電圧Ｖｔｈは
できるだけ下げることが望ましい。しきい値電圧Ｖｔｈ
を下げる方法として、センスアンプのＭＯＳＦＥＴが形
成されるチャンネル部の不純物濃度をイオン打ち込み技
術によってコントロールすることにより実現できる。し
かし、このように周辺回路のＭＯＳＦＥＴとセンスアン
プのＭＯＳＦＥＴのしきい値電圧Ｖｔｈを切り分けよう
とするとマスク枚数及び製造プロセスが増加してしま
う。

【００７０】そこで、本願発明ではＭＯＳＦＥＴのしき
い値電圧調整のためにマスク切り分けに頼らずに、基板
電圧ＶＢＢを−１Ｖから−０．５Ｖのような浅いバック
バイアス電圧とするものである。このような浅いバック
バイアス電圧を用いて、メモリアレイの接合容量を下げ
たり、センスアンプやサブワードドライバのアンダーシ
ュートによるメモリセル情報破壊を防止する一方で、上
記バックバイアス電圧が印加されない周辺回路や入出力
回路のＭＯＳＦＥＴに比べて、そのしきい値電圧Ｖｔｈ
の上昇分を０．１Ｖ以下に抑えることができ（ＶＢＢ＝
−１Ｖでは、しきい値電圧Ｖｔｈは０．２Ｖも増加す
る）、製造プロセスの簡素化を図りつつ、上記センスア
ンプの高速動作を維持することが可能になる。そして、
センスアンプ部のＮチャンネル型ＭＯＳＦＥＴとメモリ
セル部とを同じＰ型ウェル領域に形成することができる
から、高集積化も合わせて可能になるものである。

【００７１】図８には、上記内部電圧回路の電圧特性図
が示されている。降圧回路及び昇圧回路のそれぞれは、
外部電圧ＶＤＤの許容変動範囲を含んでほほ一定の電圧
を形成する。つまり、３．３Ｖ版ではＶＰＰは３．６
Ｖ、ＶＰＥＲＩは２．５Ｖ、ＶＤＬは２Ｖに安定化され
る。２．５Ｖ版でも、特に制限されないが、ＶＰＰは
３．６Ｖ、ＶＰＥＲＩはＶＤＤと等しくされ、ＶＤＬは
２Ｖに安定化される。

【００７２】３．３Ｖ版では電源電圧ＶＤＤの検出回路
が設けられて、４．２Ｖ以上に電源電圧を高くすると、
ＶＰＰは昇圧動作が停止させて電源電圧ＶＤＤがそのま
ま出力され、降圧電圧ＶＰＥＲＩはＶＤＤに追従してＶ
ＤＤ−１．５Ｖになるように変化し、降圧電圧ＶＤＬも
ＶＤＤに追従してＶＤＤ−２．３Ｖになるように変化
し、電源電圧ＶＤＤが５．５Ｖで設定されるバーンイン
試験時には、上記ＶＰＰはＶＤＤに対応して５．５Ｖま
で高くなる。しかし、この実施例では、上記ＶＰＰの平
滑容量として深い深さのＮ型ウェル領域の接合容量を用
い、その対Ｐ−Ｓｕｂ、対Ｐ型ウェルＰＷの耐圧が１０
Ｖ以上と高いためたに何ら問題が生じることはない。

【００７３】２．５Ｖ版でも上記同様に電源電圧ＶＤＤ
の検出回路が設けられて、３．２Ｖ以上に電源電圧を高
くすると、ＶＰＰは図６のチャージポンプ回路と図示さ
れない検出回路によりＶＤＤ＋０．８Ｖを出力させるよ
うに動作し、降圧電圧ＶＤＬＶＤＤに追従してＶＤＤ−
０．８Ｖになるように変化し、電源電圧ＶＤＤが４．０
Ｖに設定されるバーンイン試験時には、上記ＶＰＰはＶ
ＤＤに対応して４．８Ｖまで高くなる。しかし、この実
施例では、上記ＶＰＰの平滑容量として深い深さのＮ型
ウェル領域の接合容量を用い、その耐圧が１０Ｖ以上と
十分高いためたに何ら問題が生じることはない。なお、
２．５Ｖ版ではデバイスの微細化によりＭＯＳゲートの
耐圧はいっそう低くなると予測されるので、上記昇圧電
圧ＶＰＰが５Ｖ以下でもＭＯＳ容量を用いると、前記の
ようなリーク電流の発生や絶縁膜破壊の生じる可能性が
高くなるものである。

【００７４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給される電源電圧を受け、それ
を降圧した第１の内部電圧を形成する第１電圧発生回路
と、上記外部端子から供給される電源電圧を受け、チャ
ージポンプ回路により上記電源電圧以上に昇圧された第
２の内部電圧を形成する第２電圧発生回路と、上記第２
の内部電圧が供給され、Ｐ型半導体基板に形成された深
い深さのＮ型ウェル領域と、上記深い深さのＮ型ウェル
領域内に形成されたＰ型ウェル領域と、上記Ｐ型ウェル
領域にアドレス選択ＭＯＳＦＥＴが形成されたメモリセ
ルとを含み、上記第１内部電圧発生回路は出力電圧の平
滑容量を主としてＭＯＳゲート容量を用い、上記第２内
部電圧発生回路は上記昇圧電圧の平滑容量を主として深
い深さのＮ型ウェル領域に生じるＰＮ接合容量を用いる
ようにすることにより、バーンイン試験での高電源電圧
の印加によっても素子の信頼性を損なうことなく、デバ
イスの微細化と高速化を実現した半導体記憶装置を得る
ことができるという効果が得られる。

【００７５】（２） 上記第１電圧発生回路と第２電圧
発生回路は、通常の動作に対応した電圧範囲ではそれぞ
れ一定の電圧を形成し、上記外部端子から供給された電
圧が所定の電圧を超えて高くされると、かかる外部端子
から供給される電源電圧の上昇に追従して上記第１の内
部電圧及び第２の内部電圧を通常動作よりも高くするこ
とより、電源電圧を高くするという簡単な方法によっ
て、短時間でのバーンイン試験が効果的に行うようにす
ることができるという効果が得られる。

【００７６】（３） 上記メモリセルをダイナミック型
メモリセルで構成し、上記ワード線としてメインワード
線と、上記メインワード線の延長方向に対して分割され
た長さとされ、かつ、上記メインワード線と交差するビ
ット線方向に対して複数配置され、複数からなるダイナ
ミック型メモリセルのアドレス選択端子が接続されてな
るサブワード線からなる階層ワード線とし、相補ビット
線を上記複数のサブワード線とそれと直交するように配
置し、上記ダイナミック型メモリセルの入出力端子がそ
の一方に接続された複数の相補ビット線対とし、上記複
数のサブワード線及び上記複数の相補ビット線対及びこ
れらの交点に設けられた複数の上記ダイナミック型メモ
リセルによりサブアレイを構成し、かかるサブアレイを
上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル
領域してその周囲をＮ型ウェル領域で囲み、上記第２の
内部電圧を上記Ｐ型ウェル領域の周囲を取り囲むＮ型ウ
ェル領域を介して上記深い深さのＮ型ウェル領域に与え
るようすることにより、サブアレイが形成されるＰウェ
ルの電気的な分離を図りつつ、格別な素子形成エリアを
設けることなく、第２の内部電圧を安定化させる平滑容
量として大きな容量値を実現できるという効果が得られ
る。

【００７７】（４） 複数からなるサブワード線配列の
両端側にサブワード線駆動回路を振り分けて分割配置
し、上記複数からなる相補ビット線配列の両端側にセン
スアンプを振り分けて分割配置し、上記１つのサブアレ
イは、上記複数のサブワード線駆動回路列と上記複数の
センスアンプ列とにより囲まれるように形成し、上記Ｎ
型ウェル領域には、上記サブワード線駆動回路とセンス
アンプを構成するＰチャンネル型ＭＯＳＦＥＴを形成
し、Ｎチャンネル型ＭＯＳＦＥＴは上記メモリセルが形
成されるＰ型ウェル領域内に形成することより、メモリ
アレイ部の高集積化を実現することができるという効果
が得られるとともに、上記深い深さのＮ型ウェル領域を
利用して大きな容量値にされたＶＰＰ平滑容量を得るこ
とができるという効果が得られる。

【００７８】（５） 上記サブアレイが形成されるＰ型
ウェル領域には、−０．５Ｖ程度の浅い基板バックバイ
アス電圧を供給してメモリセルの情報保持動作を維持
し、上記センスアンプ及びワードドライバを構成するＮ
チャンネル型ＭＯＳＦＥＴは周辺回路のＮチャンネル型
ＭＯＳＦＥＴと同じホトマスクで形成することにより、
製造工程を増加させることなくセンスアンプやサブワー
ドドライバの高速動作を維持することができるという効
果が得られる。

【００７９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができるし、サブワードドライバ
を用いないワードシャント方式でもよい。

【００８０】昇圧回路は、前記のような回路の他に種々
の実施形態を採ることができる。昇圧回路は、ダイナミ
ック型ＲＡＭが非動作時にリーク電流を補うような小さ
な電流供給能力を持つものと、ダイナミック型ＲＡＭの
動作時に対応して比較的大きな電流供給能力とを持つも
のとをその動作モードに対応して選択的に動作させるよ
うにしてＤＲＡＭ全体の低消費電力化を図るようにする
ものであってもよい。この発明に係る半導体記憶装置
は、１チップマイクロコンピュータ等のようなディジタ
ル集積回路に内蔵されるものであってもよい。この発明
は、半導体記憶装置に広く利用することができる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される電
源電圧を受け、それを降圧した第１の内部電圧を形成す
る第１電圧発生回路と、上記外部端子から供給される電
源電圧を受け、チャージポンプ回路により上記電源電圧
以上に昇圧された第２の内部電圧を形成する第２電圧発
生回路と、上記第２の内部電圧が供給され、Ｐ型半導体
基板に形成された深い深さのＮ型ウェル領域と、上記深
い深さのＮ型ウェル領域内に形成されたＰ型ウェル領域
と、上記Ｐ型ウェル領域にアドレス選択ＭＯＳＦＥＴが
形成されたメモリセルとを含み、上記第１内部電圧発生
回路は出力電圧の平滑容量を主としてＭＯＳゲート容量
を用い、上記第２内部電圧発生回路は上記昇圧電圧の平
滑容量を主として深い深さのＮ型ウェル領域に生じるＰ
Ｎ接合容量を用いるようにすることにより、バーンイン
試験での高電源電圧の印加によっても平滑容量素子の信
頼性を損なうことなく、デバイスの微細化と高速化を実
現した半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明が適用されるダイナミック型ＲＡＭを
説明するための概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図５】上記ダイナミック型ＲＡＭに設けられる内部降
圧回路の一実施例を示す回路図である。

【図６】上記ダイナミック型ＲＡＭに設けられる昇圧回
路の一実施例を示す回路図である。

【図７】この発明に係る半導体記憶装置の一実施例を示
す素子構成図である。

【図８】この発明に係る半導体記憶装置の内部電圧回路
の電圧特性図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＢＬｅ
ｑ…ビット線プリチャージ回路、ＬＩＯｅｑ…ローカル
入出力線プリチャージ回路、ＭＩＯｅｑ…メイン入出力
線プリチャージ回路、ＭＩＯ−ＬＩＯｓｗ…ＩＯスイッ
チ回路、ＭＡ…メインアンプ、ＷＡ…ライトアンプ、Ｃ
１〜Ｃ３…キャパシタ、Ｄ１…接合容量、ＩＶ１４…イ
ンバータ回路、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給される電源電圧を受
   け、それを降圧した第１の内部電圧を形成する第１電圧
   発生回路と、 上記外部端子から供給される電源電圧を受け、チャージ
   ポンプ回路により上記電源電圧以上に昇圧された第２の
   内部電圧を形成する第２電圧発生回路と、 上記第２の内部電圧が供給され、Ｐ型半導体基板に形成
   された深い深さのＮ型ウェル領域と、 上記深い深さのＮ型ウェル領域内に形成されたＰ型ウェ
   ル領域と、 上記Ｐ型ウェル領域にアドレス選択ＭＯＳＦＥＴが形成
   されたメモリセルとを含み、 上記第１内部電圧発生回路は、上記第１内部電圧の平滑
   容量としてＭＯＳゲート容量を用い、 上記第２内部電圧発生回路は、上記昇圧された第２内部
   電圧の平滑容量として深い深さのＮ型ウェル領域に生じ
   るＰＮ接合容量を用いてなることを特徴とする半導体記
   憶装置。
2. 【請求項２】 上記第１電圧発生回路と第２電圧発生回
   路は、通常の動作に対応した電圧範囲ではそれぞれ一定
   の電圧を形成し、上記外部端子から供給された電圧が所
   定の電圧を超えて高くされると、かかる外部端子から供
   給される電源電圧の上昇に追従して上記第１の内部電圧
   及び第２の内部電圧を高くするものであることを特徴と
   する請求項１の半導体記憶装置。
3. 【請求項３】 上記メモリセルは、対応するワード線に
   ゲートが接続され、対応する相補ビット線の一方に一方
   のソース，ドレインが接続されたアドレス選択ＭＯＳＦ
   ＥＴと、上記アドレス選択ＭＯＳＦＥＴの他方のソー
   ス，ドレインに蓄積ノードが接続され、他方に所定の電
   圧が与えられた記憶キャパシタとからなるダイナミック
   型メモリセルであり、 上記ワード線は、メインワード線と、上記メインワード
   線の延長方向に対して分割された長さとされ、かつ、上
   記メインワード線と交差するビット線方向に対して複数
   配置され、複数からなるダイナミック型メモリセルのア
   ドレス選択端子が接続されてなるサブワード線からな
   り、 上記相補ビット線は、上記複数のサブワード線と直交す
   るように配置され、上記ダイナミック型メモリセルの入
   出力端子がその一方に接続された複数の相補ビット線対
   からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数の上記ダイナミック
   型メモリセルによりサブアレイが構成され、 かかるサブアレイは上記深い深さのＮ型ウェル領域に形
   成されたＰ型ウェル領域内に形成され、その周囲がＮ型
   ウェル領域に囲まれてなり、 上記第２の内部電圧は、上記Ｐ型ウェル領域の周囲を取
   り囲むＮ型ウェル領域を介して上記深い深さのＮ型ウェ
   ル領域に与えられるものであることを特徴とする請求項
   １又は請求項２の半導体記憶装置。
4. 【請求項４】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
   ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成され、 上記Ｎ型ウェル領域には、上記サブワード線駆動回路と
   センスアンプを構成するＰチャンネル型ＭＯＳＦＥＴが
   形成され、Ｎチャンネル型ＭＯＳＦＥＴは上記メモリセ
   ルが形成されるＰ型ウェル領域内に形成されるものであ
   ることを特徴とする請求項３の半導体記憶装置。
5. 【請求項５】 上記サブアレイが形成されるＰ型ウェル
   領域には、−０．５Ｖ程度の浅い基板バックバイアス電
   圧が供給され、 上記センスアンプ及びサブワードドライバを構成するＮ
   チャンネル型ＭＯＳＦＥＴは周辺回路のＮチャンネル型
   ＭＯＳＦＥＴと同じホトマスクを用いて形成されること
   を特徴とする請求項３又は請求項４の半導体記憶装置。