JP2000048598A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成により、高性能化を図りつつ効率
のよい選別試験を実現した半導体集積回路装置を提供す
る。 【解決手段】 第１及び第２の外部端子から供給された
第１電圧と第２電圧とを受け、上記第１電圧とは異なる
内部電圧を形成する内部電源回路と、上記内部電圧で動
作する内部回路を備えた半導体集積回路装置において、
上記内部電源回路に対して通常動作とは異なる電圧に変
更できる機能を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）のように昇圧電圧や基板バックバイアス電
圧、及び内部降圧電圧を形成する回路を持つもののテス
ト技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】外部端子から供給された電源電圧を受
け、回路の動作に必要な内部電圧を形成する内部電源回
路を備えたダイナミック型ＲＡＭの例として、特開平３
−２１４６６９号公報がある。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
では、高速化や低消費電力化、高性能化の要求に対応す
る等のために内部電圧を定電圧化するのが有利である。
選別試験では、一般に電源電圧や入出力電圧、温度、タ
イミングなどの条件をスペックの範囲内の組み合わせで
行っている。実際には、テスタなどの装置誤差や、特性
の再現性のバラツキを吸収するためにスペックに対して
いくらかのマージンを持たせて行うものである。特に、
電源電圧条件は特性に対して比較的大きな大きな影響力
をもっているために、スペックに対してさらに数％程度
のマージンを持たせるなどしている。しかしながら、上
記の内部電圧は外部端子から供給される電源電圧の影響
を受けないように定電圧化しているので、通常動作時よ
りも厳しい条件とするマージンを加えた試験が行えなく
なってしまうという問題のあることが本願発明者等にお
いて見い出された。

【０００４】この発明の目的は、簡単な構成により、高
性能化を図りつつ効率のよい選別試験を実現した半導体
集積回路装置を提供することにある。この発明の前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１及び第２の外部端子か
ら供給された第１電圧と第２電圧とを受け、上記第１電
圧とは異なる内部電圧を形成する内部電源回路と、上記
内部電圧で動作する内部回路を備えた半導体集積回路装
置において、上記内部電源回路に対して通常動作とは異
なる電圧に変更できる機能を設ける。

【０００６】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭに設けられる昇圧回路の一実施例
の回路図が示されている。昇圧回路の電圧発生部ＶＰＰ
−ｇｅｎ．は、それ自体が公知であるので図示しない
が、発振回路と、かかる発振パルスを受けて外部端子か
ら供給された電源電圧ＶＤＤ以上に高くされた昇圧電圧
ＶＰＰを形成するチャージポンプ回路から構成される。
昇圧回路は、昇圧電圧ＶＰＰが所望の昇圧電圧になるよ
うな制御する電圧検出回路が設けられる。

【０００７】上記電圧検出回路は、昇圧電圧ＶＰＰが所
望の設定電圧に到達するとそれに対応して検出信号ＶＰ
ＳＴＯＰを一方のレベルに変化させ上記電圧発生部ＶＰ
Ｐ−ｇｅｎ．の昇圧動作を停止させる。上記昇圧電圧Ｖ
ＰＰを動作電圧とする内部回路の動作やリーク電流によ
って、上記昇圧電圧ＶＰＰが所望の設定値よりも低下す
ると、上記電圧検出回路は、それに対応して検出信号Ｖ
ＰＳＴＯＰが他方のレベルに変化させ上記電圧発生部Ｖ
ＰＰ−ｇｅｎ．の動作を再開させる。電圧検出回路は、
このように昇圧電圧ＶＰＰの変化に対応した検出信号Ｖ
ＰＳＴＯＰを形成して電圧発生部ＶＰＰ−ｇｅｎ．を間
欠的に動作させることにより、上記昇圧電圧ＶＰＰをほ
ぼ所望の一定電圧に維持する。

【０００８】この実施例では、内部回路の動作マージン
の評価のために、通常動作時の昇圧電圧の他に動作試験
用の２通りの昇圧電圧を設定する機能が付加される。ダ
イナミック型ＲＡＭにおける昇圧電圧は、後述するよう
にワード線の選択レベルを設定するものである。ダイナ
ミック型メモリセルは、アドレス選択ＭＯＳＦＥＴと記
憶キャパシタにより構成され、上記のアドレス選択ＭＯ
ＳＦＥＴをスイッチとして機能させて記憶キャパシタと
ビット線とを接続し、ビット線と記憶キャパシタ間の電
荷の移動により、読み出しや書き込みを行う。

【０００９】アドレス選択ＭＯＳＦＥＴは、それをオン
状態にするためにはソース電位に対して実効的なしきい
値電圧だけゲート電圧を高くする必要がある。このた
め、上記ビット線と記憶キャパシタとの間で電荷を移動
させるためには、ビット線のハイレベルに対してアドレ
ス選択ＭＯＳＦＥＴのゲート電圧を上記しきい値電圧以
上に高くする必要がある。したがって、アドレス選択Ｍ
ＯＳＦＥＴのゲートが接続されるワード線の選択レベル
は、上記のビット線のハイレベルに対して上記のしきい
値電圧だけ高い電圧にする必要がある。

【００１０】この実施例では、通常の動作に対応した第
１の昇圧電圧と、それよりも高くされた第２の昇圧電圧
と、上記第１の昇圧電圧よりも低くされた第３の昇圧電
圧からなる３通りの昇圧電圧の切り換えを可能にするた
めに、それぞれに対応した３個の電圧検出回路が設けら
れる。

【００１１】内部電圧ＶＤＬは、後述するようにセンス
アンプの動作電圧とされて、ビット線のハイレベルを決
める電圧である。このため、昇圧電圧ＶＰＰは上記内部
電圧ＶＤＬに対してアドレス選択ＭＯＳＦＥＴのしきい
値電圧に対応した電圧だけ高くするために、かかる内部
電圧ＶＤＬを基準にして電圧検出が行われる。電圧検出
手段として、Ｐチャンネル型ＭＯＳＦＥＴのゲート，ソ
ース間のしきい値電圧が利用される。

【００１２】通常動作（ＮＯＲＭＡＬ）に対応した電圧
検出回路は、Ｐチャンネル型ＭＯＳＦＥＴ６６、６７及
びＮチャンネル型ＭＯＳＦＥＴ６１により構成される。
上記ＭＯＳＦＥＴ６６は、そのゲートとドレインとが共
通接続されてダイオード形態にされる。このＭＯＳＦＥ
Ｔ６６は、ソースに昇圧電圧ＶＰＰが印加され、共通接
続されたゲートとドレインは、ＭＯＳＦＥＴ６７のソー
スに接続される。このＭＯＳＦＥＴ６７のゲートに内部
電圧ＶＤＬが供給される。上記Ｎチャンネル型ＭＯＳＦ
ＥＴ６１は、特に制限されないが、ゲートに定常的に所
定の電圧が与えられて高抵抗素子として動作する。

【００１３】上記ＭＯＳＦＥＴ６６及び６７は、ソース
と基板との間の電位差による基板効果によって実効的な
しきい値電圧が変化することを防ぐために、それぞれが
独立したＮ型ウェル領域に形成され、かかるウェル領域
はそれぞれのソースと接続される。これにより、ＶＰＰ
−ＶＤＬ＜２ＶthのときにはＭＯＳＦＥＴ６６と６７が
オフ状態となり、ＭＯＳＦＥＴＱ６１のドレイン出力は
ロウレベルにされる。これに対して、ＶＰＰ−ＶＤＬ＞
２ＶthとなるようにＶＰＰが上昇すると、ＭＯＳＦＥＴ
６６と６７がオン状態となり、ＭＯＳＦＥＴＱ６１のド
レイン出力をロウレベルからハイレベルに引き上げ、ゲ
ート回路７０のロジックスレッショルド電圧に到達する
と、かかるゲート回路７０によりハイレベルと判定され
る。このような検出動作によって、ＶＰＰ−ＶＤＬ≒２
Ｖthとなるような電圧発生部ＶＰＰ−ｇｅｎ．に対する
動作制御が行われる。

【００１４】上記通常動作（ＮＯＲＭＡＬ）時よりも昇
圧電圧ＶＰＰを高く（ＵＰ）するための電圧検出回路
は、Ｐチャンネル型ＭＯＳＦＥＴ６３〜６５及びＮチャ
ンネル型ＭＯＳＦＥＴ６０により構成される。上記ＭＯ
ＳＦＥＴ６３と６４は、そのゲートとドレインとが共通
接続されてダイオード形態にされて直列接続される。上
記一方のＭＯＳＦＥＴ６３のソースに昇圧電圧ＶＰＰが
印加され、他方のＭＯＳＦＥＴ６４のドレインは、ＭＯ
ＳＦＥＴ６５のソースに接続される。このＭＯＳＦＥＴ
６５のゲートに内部電圧ＶＤＬが供給される。上記Ｎチ
ャンネル型ＭＯＳＦＥＴ６０は、特に制限されないが、
ゲートに定常的に所定の電圧が与えられて高抵抗素子と
して動作する。

【００１５】上記ＭＯＳＦＥＴ６３〜６５は、前記同様
にソースと基板との間の電位差による基板効果によって
実効的なしきい値電圧が変化することを防ぐために、そ
れぞれが独立したＮ型ウェル領域に形成され、かかるウ
ェル領域はそれぞれのソースと接続される。これによ
り、ＶＰＰ−ＶＤＬ＜３ＶthのときにはＭＯＳＦＥＴ６
３〜６５がオフ状態となり、ＭＯＳＦＥＴＱ６０のドレ
イン出力はロウレベルにされる。これに対して、ＶＰＰ
−ＶＤＬ＞３ＶthとなるようにＶＰＰが上昇すると、Ｍ
ＯＳＦＥＴ６３〜と６５がオン状態となり、ＭＯＳＦＥ
ＴＱ６０のドレイン出力をロウレベルからハイレベルに
引き上げ、ゲート回路６９のロジックスレッショルド電
圧に到達すると、かかるゲート回路６９によりハイレベ
ルと判定される。このような検出動作によって、ＶＰＰ
−ＶＤＬ≒３Ｖthとなるような電圧発生部ＶＰＰ−ｇｅ
ｎ．に対する動作制御が行われる。

【００１６】上記通常動作（ＮＯＲＭＡＬ）時よりも昇
圧電圧ＶＰＰを低く（ＤＷ）するための電圧検出回路
は、Ｐチャンネル型ＭＯＳＦＥＴ６８及びＮチャンネル
型ＭＯＳＦＥＴ６２により構成される。上記ＭＯＳＦＥ
Ｔ６８のソースに昇圧電圧ＶＰＰが印加され、ゲートに
内部電圧ＶＤＬが供給される。上記Ｎチャンネル型ＭＯ
ＳＦＥＴ６２は、特に制限されないが、ゲートに定常的
に所定の電圧が与えられて高抵抗素子として動作する。

【００１７】上記ＭＯＳＦＥＴ６８も、それが形成され
るウェル領域はソースと接続されて昇圧電圧ＶＰＰが印
加される。これにより、ＶＰＰ−ＶＤＬ＜Ｖthのときに
はＭＯＳＦＥＴ６８がオフ状態となり、ＭＯＳＦＥＴＱ
６２のドレイン出力はロウレベルにされる。これに対し
て、ＶＰＰ−ＶＤＬ＞ＶthとなるようにＶＰＰが上昇す
ると、ＭＯＳＦＥＴ６８がオン状態となり、ＭＯＳＦＥ
ＴＱ６２のドレイン出力をロウレベルからハイレベルに
引き上げ、ゲート回路７１のロジックスレッショルド電
圧に到達すると、かかるゲート回路７１によりハイレベ
ルと判定される。このような検出動作によって、ＶＰＰ
−ＶＤＬ≒Ｖthとなるような電圧発生部ＶＰＰ−ｇｅ
ｎ．に対する動作制御が行われる。

【００１８】上記のような３個の電圧検出回路のうち１
の検出信号のみを選択して有効とするために、言い換え
るならば、上記３通りの昇圧電圧ＶＤＬ＋Ｖth、ＶＤＬ
＋２Ｖth、ＶＤＬ＋３Ｖthの中の１つを選択できるよう
にするために、上記３個の検出回路に対応したゲート回
路６９、７０及び７１には、制御信号ＵＰ、ＮＯＲＭＡ
Ｌ、ＤＷが供給されてそのうちの１がのみがハイレベル
（論理１）にされる。

【００１９】通常動作時には制御信号ＮＯＲＭＡＬをハ
イレベル（論理１）にし、ゲート回路７０がゲートを開
いて、ＭＯＳＦＥＴ６６、６７に対応した検出信号が有
効となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋２Ｖthのように
設定する。試験動作時には制御信号ＵＰをハイレベル
（論理１）にすると、ゲート回路６９がゲートを開くの
で、ＭＯＳＦＥＴ６３〜６５に対応した検出信号が有効
となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋３Ｖthのように上
記通常動作時に比べて高く設定できる。また、制御信号
ＤＷをハイレベル（論理１）にすると、ゲート回路７１
がゲートを開くので、ＭＯＳＦＥＴ６８に対応した検出
信号が有効となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋Ｖthの
ように低く設定できる。

【００２０】上記の検出回路での無駄な電流を低減させ
るために、上記高抵抗として作用するＮチャンネル型Ｍ
ＯＳＦＥＴ６０、６１及び６２のゲートに上記制御信号
ＵＰ、ＮＯＲＭＡＬ及びＤＷを供給する。このような構
成とすることにより、制御信号がロウレベルにされたも
のは、上記Ｎチャンネル型ＭＯＳＦＥＴをオフ状態にし
て無駄な電流低減を行うことができる。つまり、制御信
号ＵＰのハイレベルによりＶＰＰ≒ＶＤＬ＋３Ｖthを形
成するとき、それより低い電圧を検出する電圧検出回路
において定常的に電流が流れるのを防止することでき
る。また、通常動作時において、制御信号ＮＯＲＭＡＬ
のハイレベルによりＶＰＰ≒ＶＤＬ＋２Ｖthを形成する
とき、それより低い電圧を検出する電圧検出回路におい
て定常的に電流が流れるのを防止することでき、電圧発
生部ＶＰＰ−ｇｅｎ．の負担を少しでも軽くすることが
できる。

【００２１】図２には、この発明が適用されたダイナミ
ック型ＲＡＭに設けられる基板電圧発生回路の一実施例
の回路図が示されている。基板電圧発生回路の電圧発生
部ＶＢＢ−ｇｅｎ．は、それ自体が公知であるので図示
しないが、発振回路と、かかる発振パルスを受けて外部
端子から供給された回路の接地電位ＶＳＳよりも低い負
電圧ＶＢＢを形成するチャージポンプ回路から構成され
る。基板電圧発生回路は、基板電圧ＶＢＢが所望の負電
圧になるような制御する電圧検出回路が設けられる。

【００２２】上記電圧検出回路は、基板電圧ＶＢＢが所
望の設定電圧に到達するとそれに対応して検出信号ＶＢ
ＳＴＯＰを一方のレベルに変化させ上記電圧発生部ＶＢ
Ｂ−ｇｅｎ．の動作を停止させる。内部回路の動作によ
り基板電圧に流れる込む電流やリーク電流等によって、
上記基板電圧ＶＢＢが所望の設定値よりも絶対値的に低
下（レベルとしては上昇）すると、上記電圧検出回路
は、それに対応して検出信号ＶＢＳＴＯＰが他方のレベ
ルに変化させ上記電圧発生部ＶＰＰ−ｇｅｎ．の動作を
再開させる。電圧検出回路は、このように基板電圧ＶＢ
Ｂの変化に対応した検出信号ＶＢＳＴＯＰを形成して電
圧発生部ＶＢＢ−ｇｅｎ．を間欠的に動作させることに
より、上記基板電圧ＶＢＢをほぼ所望の一定電圧に維持
する。

【００２３】この実施例では、内部回路の動作マージン
の評価のために、通常動作時の基板電圧の他に動作試験
用の２通りの基板電圧を設定する機能が付加される。ダ
イナミック型ＲＡＭにおける基板電圧は、ダイナミック
型メモリセルのアドレス選択ＭＯＳＦＥＴに負のバック
バイアス電圧を供給し、その実効的なしきい値電圧を高
くして、データ保持状態のリーク電流を小さくする等の
ためのものである。通常の動作に対応した第１の基板電
圧と、それよりも高くされた第２の基板電圧と、上記第
１の基板電圧よりも低くされた第３の基板電圧からなる
３通りの基板電圧の切り換えを可能にするために、それ
ぞれに対応した３個の電圧検出回路が設けられる。これ
らの電圧検出回路は、電圧検出手段として、Ｎチャンネ
ル型ＭＯＳＦＥＴのゲート，ソース間のしきい値電圧が
利用される。

【００２４】通常動作（ＮＯＲＭＡＬ）に対応した電圧
検出回路は、Ｎチャンネル型ＭＯＳＦＥＴ４５、４６及
びＰチャンネル型ＭＯＳＦＥＴ４２により構成される。
上記ＭＯＳＦＥＴ４６は、ゲートとドレインとが共通接
続されてダイオード形態にされ、ソースに基板電圧ＶＢ
Ｂが印加される。上記ＭＯＳＦＥＴ４６のドレインはＭ
ＯＳＦＥＴ４５のソースに接続される。ＭＯＳＦＥＴ４
５のゲートには回路の接地電位が供給される。そして、
ＭＯＳＦＥＴ４５のドレインと電源電圧ＶＤＬとの間に
はゲートに定常的に回路の接地電位が与えられて高抵抗
素子として動作するＰチャンネル型ＭＯＳＦＥＴ４２が
設けられる。

【００２５】上記ＭＯＳＦＥＴ４５及び４６は、ソース
と基板との間の電位差による基板効果によって実効的な
しきい値電圧が変化することを防ぐために、それぞれが
独立したＰ型ウェル領域に形成され、かかるウェル領域
はそれぞれのソースと接続される。これにより、絶対値
的にＶＢＢ＜２ＶthのときにはＭＯＳＦＥＴ４５と４６
がオフ状態となり、ＭＯＳＦＥＴＱ４２のドレイン出力
はハイレベルにされる。これに対して、絶対値的にＶＢ
Ｂ＞２ＶthとなるようにＶＢＢが低下する（深くなる）
と、上記ＭＯＳＦＥＴ４５と４６がオン状態となり、上
記ＭＯＳＦＥＴＱ４２のドレイン出力をハイレベルから
ロウレベルに引き下げ、ゲート回路５３のロジックスレ
ッショルド電圧以下になると、かかるゲート回路５３に
よりロウレベルと判定される。このような検出動作によ
って、ＶＢＢ≒２Ｖthとなるような電圧発生部ＶＢＢ−
ｇｅｎ．に対する動作制御が行われる。上記のように電
圧検出回路での信号レベルが前記図１の場合とは逆にな
っているので、ゲート回路５３は、ナンドゲート回路の
出力部にインバータ回路が設けられる。

【００２６】上記通常動作（ＮＯＲＭＡＬ）時よりも基
板電圧ＶＢＢを低く、言い換えるならば深く（ＤＥＥ
Ｐ）するための電圧検出回路は、Ｎチャンネル型ＭＯＳ
ＦＥＴ４７〜４９及びＰチャンネル型ＭＯＳＦＥＴ４３
により構成される。上記ＭＯＳＦＥＴ４９と４８は、そ
のゲートとドレインとが共通接続されてダイオード形態
にされて直列接続される。上記一方のＭＯＳＦＥＴ４９
のソースに基板電圧ＶＢＢが印加され、他方のＭＯＳＦ
ＥＴ４８のドレインは、ＭＯＳＦＥＴ４７のソースに接
続される。このＭＯＳＦＥＴ４７のゲートに回路の接地
電位ＶＳＳが供給される。このＭＯＳＦＥＴ４７のドレ
インと電源電圧ＶＤＬとの間には、Ｐチャンネル型ＭＯ
ＳＦＥＴ４３が設けられる。この，チャンネル型ＭＯＳ
ＦＥＴ４３は、特に制限されないが、ゲートに定常的に
接地電位が与えられて高抵抗素子として動作する。

【００２７】上記ＭＯＳＦＥＴ４７〜４９は、前記同様
にソースと基板との間の電位差による基板効果によって
実効的なしきい値電圧が変化することを防ぐために、そ
れぞれが独立したＮ型ウェル領域に形成され、かかるウ
ェル領域はそれぞれのソースと接続される。これによ
り、前記同様に絶対値的にＶＢＢ＜３ＶthのときにはＭ
ＯＳＦＥＴ４７〜４９がオフ状態となり、ＭＯＳＦＥＴ
Ｑ４３のドレイン出力はハイレベルにされる。これに対
して、絶対値的にＶＢＢ＞３ＶthとなるようにＶＢＢが
低下する（深くなる）と、ＭＯＳＦＥＴ４７〜と４９が
オン状態となり、ＭＯＳＦＥＴＱ４３のドレイン出力を
ロウレベルからハイレベルに引き上げ、ゲート回路５２
のロジックスレッショルド電圧以下になると、かかるゲ
ート回路５２によりロウレベルと判定される。このよう
な検出動作によって、ＶＢＢ≒−３Ｖthとなるような電
圧発生部ＶＰＰ−ｇｅｎ．に対する動作制御が行われ
る。

【００２８】上記通常動作（ＮＯＲＭＡＬ）時よりも基
板電圧ＶＢＢを高する、言い換えるならば浅く（ＳＨＡ
ＬＬＯＷ）するための電圧検出回路は、Ｎチャンネル型
ＭＯＳＦＥＴ４４及びＰチャンネル型ＭＯＳＦＥＴ４１
により構成される。上記ＭＯＳＦＥＴ４４のソースに基
板電圧ＶＢＢが印加され、ゲートに回路の接地電位ＶＳ
Ｓが供給される。上記Ｐチャンネル型ＭＯＳＦＥＴ４１
は、ゲートに定常的に接地電位が与えられて高抵抗素子
として動作する。

【００２９】上記ＭＯＳＦＥＴ４４も、それが形成され
るウェル領域はソースと接続されて基板電圧ＶＢＢが印
加される。これにより、ＶＢＢ＜ＶthのときにはＭＯＳ
ＦＥＴ４４がオフ状態となり、ＭＯＳＦＥＴＱ４１のド
レイン出力はハイレベルにされる。これに対して、ＶＢ
Ｂ＞ＶthとなるようにＶＢＢが低下すると（深くなる）
と、ＭＯＳＦＥＴ４４がオン状態となり、ＭＯＳＦＥＴ
Ｑ４１のドレイン出力をハイレベルからロウレベルに引
き下げ、ゲート回路５０のロジックスレッショルド電圧
以下になると、かかるゲート回路５０によりロウレベル
と判定される。このような検出動作によって、ＶＢＢ≒
Ｖthとなるような電圧発生部ＶＢＢ−ｇｅｎ．に対する
動作制御が行われる。

【００３０】上記のような３個の電圧検出回路のうち１
の検出信号のみを選択して有効とするために、言い換え
るならば、上記３通りの基板電圧−Ｖth、−２Ｖth、−
３Ｖthの中の１つを選択できるようにするために、上記
３個の検出回路に対応したゲート回路５０、５１及び５
２には、制御信号ＳＨＡＬＬＯＷ、ＮＯＲＭＡＬ、ＤＥ
ＥＰＷが供給されてそのうちの１がのみがハイレベル
（論理１）にされる。

【００３１】通常動作時には制御信号ＮＯＲＭＡＬをハ
イレベル（論理１）にすると、ゲート回路５１がゲート
を開いて、ＭＯＳＦＥＴ４５、４６に対応した検出信号
が有効となって、基板電圧ＶＢＢ≒−２Ｖthのように設
定する。試験動作時には制御信号ＤＥＥＰをハイレベル
（論理１）にすると、ゲート回路５２がゲートを開くの
で、ＭＯＳＦＥＴ４７〜４９に対応した検出信号が有効
となって、基板電圧ＶＢＢ≒−３Ｖthのように上記通常
動作時に比べて深く設定できる。また、制御信号ＳＨＡ
ＬＬＯＷをハイレベル（論理１）にすると、ゲート回路
５０がゲートを開くので、ＭＯＳＦＥＴ４４に対応した
検出信号が有効となって、基板電圧ＶＢＢ≒−Ｖthのよ
うに低く設定できる。

【００３２】上記の検出回路での無駄な電流を低減させ
るために、上記高抵抗として作用するＰチャンネル型Ｍ
ＯＳＦＥＴ６０、６１及び６２のゲートに上記制御信号
ＤＥＥＰ、ＮＯＲＭＡＬ及びＳＨＡＬＬＯＷの反転信号
を供給する。このような構成とすることにより、制御信
号がロウレベルにされたものは、その反転信号のハイレ
ベルにより上記Ｐチャンネル型ＭＯＳＦＥＴをオフ状態
にして無駄な電流低減を行うことができる。つまり、制
御信号ＤＥＥＰのハイレベルによりＶＢＢ≒−３Ｖthを
形成するとき、それより浅い電圧を検出する電圧検出回
路において定常的に電流が流れるのを防止することでき
る。また、通常動作時において、制御信号ＮＯＲＭＡＬ
のハイレベルによりＶＢＢ≒−２Ｖthを形成するとき、
それより浅い電圧を検出する電圧検出回路において定常
的に電流が流れるのを防止することでき、電圧発生部Ｖ
ＢＢ−Ｇｅｎ．の低消費電力化を図ることができる。

【００３３】図３には、この発明が適用されたダイナミ
ック型ＲＡＭに設けられる内部降圧回路の一実施例の回
路図が示されている。この実施例では、定電流を形成し
てそれを直列接続されたトリミング用の抵抗Ｒに流して
複数通りの分圧電圧を形成する。このような分圧回路に
より形成された複数通りの電圧の中からトリミング信号
ＴＲＭ０〜ＴＲＭ７でスイッチ制御されるＭＯＳＦＥＴ
を介して例えば２．０Ｖのような基準電圧を形成する。

【００３４】特に制限されないが、上記のトリミング信
号ＴＲＭ０〜ＴＲＭ７は、３個のヒューズ手段の選択的
な切断により形成された３ビットからなる選択信号をデ
コードして形成される。つまり、降圧電圧ＶＤＬが上記
の２．０Ｖに最も近い分圧電圧を選ぶように上記３個の
ヒューズ手段等を切断させる。上記のトリミングは、選
択的なヒューズ手段の切断の他、ワイヤボンディングに
より設定するものであってもよい。

【００３５】この実施例では、上記降圧電圧ＶＤＬで動
作する内部回路の動作マージンの評価のために、通常動
作時の降圧電圧の他に動作試験用の２通りの降圧電圧を
設定する機能が付加される。この場合、動作試験用の降
圧電圧は、それ独自に設定するとプロセスバラツキ等に
より通常動作時の降圧電圧との差が個々のダイナミック
型ＲＡＭで異なることとなり、動作マージンの評価にプ
ロセスバラツキ成分が含まれてしまう。

【００３６】この実施例では、内部回路の動作マージン
の評価には、通常動作時の試験電圧との関連において設
定されるべきものであることに着目し、上記通常動作時
の降圧電圧を形成する分圧電圧を流用して試験用の基準
電圧が形成される。つまり、上記のトリミング信号ＴＲ
Ｍ０〜ＴＲＭ７により通常動作時に対応した基準電圧と
ともに、それを中心にして上下の分圧電圧も同時に選択
するようにする。例えば、トリミング信号ＴＲＭ３で説
明すると、スイッチＭＯＳＦＥＴ３２をオン状態にし
て、分圧点Ｔ＋４の分圧電圧を選択して通常動作用の第
１の基準電圧を選択する。それと同時に、スイッチＭＯ
ＳＦＥＴ３１と３３とをオン状態にし、上記分圧点Ｔ＋
３とＴ＋５の分圧電圧をそれぞれ選択して試験用の第２
と第３の基準電圧を選択する。

【００３７】他のトリミング信号ＴＲＭ０〜ＴＲＭ７に
おいても、上記と同様にそれにより選択された通常動作
用の第１の基準電圧と、それを中心にした上下の分圧電
圧を選ぶようにする。ただし、最低分圧点Ｔ＋１では、
それより下の分圧電圧は存在しないので、試験用の基準
電圧は分圧点Ｔ＋２のような第３の基準電圧のみが選択
される。同様に、最高分圧点Ｔ＋８では、それより高い
電圧電圧は存在しないから、試験用の基準電圧は分圧点
Ｔ＋７のような第２の基準電圧のみが選択される。

【００３８】上記通常動作用の第１の基準電圧は、通常
動作時の制御信号ＮＯＲによりスイッチ制御されるＭＯ
ＳＦＥＴ３５を通して演算増幅回路３７とＰチャンネル
型の出力ＭＯＳＦＥＴ３８からなるボルテージフォロワ
回路の入力に供給される。上記試験動作用の第２の基準
電圧は、試験動作時の制御信号ＤＷによりスイッチ制御
されるＭＯＳＦＥＴ３４を通して上記演算増幅回路３７
とＰチャンネル型の出力ＭＯＳＦＥＴ３８からなるボル
テージフォロワ回路の入力に供給される。同様に、上記
試験動作用の第３の基準電圧は、試験動作時の制御信号
ＵＰによりスイッチ制御されるＭＯＳＦＥＴ３６を通し
て上記演算増幅回路３７とＰチャンネル型の出力ＭＯＳ
ＦＥＴ３８からなるボルテージフォロワ回路の入力に供
給される。上記の制御信号ＮＯＲ，ＤＷ及びＵＰはいず
れか１のみがハイレベルとなり、上記第１〜第３の基準
電圧の中の１つが選択され、上記ボルテージフォロワ回
路を通して出力される。これにより、内部降圧電圧ＶＤ
Ｌは、上記３通りの電圧に切り換え可能にされる。

【００３９】図４には、この発明に係るダイナミック型
ＲＡＭの電圧特性図が示されている。同図においては、
特に制限されないが、実線で示したの特性ＶＰＰ−ＮＯ
Ｒ，ＶＤＬ−ＮＯＲ，ＶＢＢ−ＮＯＲが通常動作時の内
部電圧の電圧特性であり電源電圧ＶＤＤが２．５Ｖ±１
０％のときに、ＶＰＰ＝３．６Ｖ、ＶＤＬ＝２．０Ｖ、
ＶＢＢ＝−１．０Ｖのように定電圧化される。バーイン
テストの効率化のために、電源電圧ＶＤＤを約３Ｖ以上
に高くすると、電源電圧ＶＤＤの上昇に対応して各ＶＰ
Ｐ及びＶＤＬが上昇するよう電源依存性が持たせられて
いる。これに対して、点線で示した特性ＶＰＰ−ＤＷ，
ＶＤＬ−ＤＷ，ＶＢＢ−ＤＷが、試験動作時において電
圧値を絶対値的に小さくした場合の電圧特性であり、点
線で示した特性ＶＰＰ−ＵＰ，ＶＤＬ−ＵＰ，ＶＢＢ−
ＵＰが、試験動作時において電圧値を絶対値的に大きく
した場合の電圧特性である。

【００４０】このような電圧切り換え機能を付加するこ
とにより、上記通常動作時の各内部電圧のもとでは正常
に動作するものでも、動作条件を厳しくした動作試験用
の電圧のときには不良になるものを洗い出すことができ
る。例えば、ダイナミック型ＲＡＭの代表的不良である
メモリセルのトランスファリーク不良や、アイソレーシ
ョン不良などは、電源電圧やワード線電位は高く、基板
電位は浅い条件がワーストである。これらの不良を効率
的に検出するには、上記電圧条件をそれぞれワースト側
に設定することが効果的であり、上記の電圧切り換えで
これを簡単に実施することができる。

【００４１】内部電圧回路は、デバイスの動作周期に依
存する傾向を示す。例えば、比較的長い周期で動作させ
た場合と短い周期で動作させた場合では、デバイスの消
費電力の違いから内部降圧電圧ＶＤＬなどは前者よりも
後者が低くなる。短い周期で発生する不良が主にその内
部降圧電圧ＶＤＬの低下に起因したものであれば、内部
電圧を下げることで高速な高価なメモリテスト装置を使
用せずに同等の不良の検出ができ、品質の確保とコスト
の低減を図ることができる。逆に、長い周期で発生し、
その内部降圧電圧ＶＤＬが高いことに起因した不良の場
合、内部電圧ＶＤＬを上げることでより効果的に不良を
検出することができると同時に、長大な試験時間を要す
る長い周期の試験を短い周期で代用することが可能とな
り、品質の確保とコスト低減が図られる。

【００４２】図５には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例の概略レイアウト図が示されて
いる。同図においては、この発明が適用されるダイナミ
ック型ＲＡＭを構成する各回路ブロックのうち、その主
要部が判るように示されており、それが公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上において形成される。

【００４３】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【００４４】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域（メモリアレイ制御回
路）１１が設けられる。このメインロウデコーダの上下
には、メインワードドライバ領域１２が形成されて、上
記上下に分けられたメモリアレイのメインワード線を駆
動する駆動回路が設けられることの他、後述するような
サブワード選択線やセンスアンプを駆動するメモリアレ
イ制御回路が設けられる。

【００４５】上記メモリセルアレイ（以下、サブアレイ
と称する）１５は、その拡大図に示すように、センスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプ領域１６と、上記サブワ
ードドライバ領域１７の交差部は、交差領域（クロスエ
リア）１８とされる。上記センスアンプ領域１６に設け
られるセンスアンプは、シェアードセンス方式により構
成され、上記メモリアレイの両端部に配置されるサブア
レイに対応したものを除いて、センスアンプを中心にし
て左右に相補ビット線が設けられ、左右いずれかのサブ
アレイ１５の相補ビット線に選択的に接続される。

【００４６】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ領域１２にサブワード選択用のサブワード選択線
のドライバ（ＦＸドライバ）も設けられ、後述するよう
に上記メインワード線と平行に延長されてサブワード選
択線の選択信号を形成する。そして、センスアンプを駆
動する後述するスイッチＭＯＳＦＥＴも設けられる。

【００４７】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が２５６本と、それと直交する相補ビット線
（又はデータ線）が２５６対とされる。上記１つのメモ
リアレイにおいて、上記サブアレイ１５がビット線方向
に１６個設けられるからサブワード線が約４Ｋ分設けら
れ、ワード線方向に１６個設けられるから相補ビット線
が約４Ｋ分設けられる。このようなメモリアレイがメモ
リチップ１０の全体で４個設けられるから、メモリチッ
プ１０の全体での記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍ
ビットのようにされる。

【００４８】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００４９】図６には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図５に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図６においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられサブワードドライバ領域、セ
ンスアンプ領域及びクロスエリアとを区別するものであ
る。

【００５０】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記２５６本のサブワード線ＳＷＬに対応した２５
６個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に１２８個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００５１】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線
が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１２８個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される２５６対のうちの１２
８対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００５２】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記２６
０対からなる相補ビット線ＢＬに対応した２６０個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１３０個
ずつに分割して配置される。

【００５３】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が８本設けられ、下隣接のサブアレイと同様に正規の相
補ビット線対の２５６対に加えて、予備のビット線が４
対設けられるので、サブワードドライバは、左右に１３
２個ずつ分割して配置され、センスアンプＳＡは上下に
１３０個ずつが分割して配置される。

【００５４】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図５のように１６ＭビットのＤＲ
ＡＭでは、ビット線方向には８組のサブアレイが形成さ
れ、ワード線方向には８組のサブアレイが構成される。
１つの組が４個のサブアレイで構成されるから、上記１
６Ｍビットのメモリアレイでは、８×８×４＝２５６個
のサブアレイが設けられる。上記２５６個のサブアレイ
を持つメモリアレイがチップ全体では４個設けられるか
ら、メモリチップ全体では２５６×４＝１０２４個もの
サブアレイが形成されるものである。

【００５５】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００５６】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図５のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００５７】上記サブアレイ上には、８本のサブワード
線に対して１本のメインワード線が設けられるものであ
り、その８本の中の１本のサブワード線を選択するため
にサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるも
のである。メモリセルのピッチに合わせて形成されるサ
ブワード線ＳＷＬの８本分に１本の割り合いでメインワ
ード線ＭＷＬが形成されるものであるために、メインワ
ード線ＭＷＬの配線ピッチは緩やかになっている。した
がって、メインワード線ＭＷＬと同じ配線層を利用し
て、上記サブワード選択線をメインワード線の間に形成
することは配線ピッチの緩やかさを少し犠牲にするだけ
で比較的容易にできるものである。

【００５８】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００５９】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００６０】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００６１】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバＳＷＤ
では、右側にはサブアレイが存在しないから左側のサブ
アレイのサブワード線ＳＷＬのみを駆動する。

【００６２】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線（メインＩＯ線ともいう）ＭＩＯやローカル
入出力線（ローカルＩＯ線ともいう）ＬＩＯに対応して
設けられるＩＯスイッチ回路ＩＯＳＷや、センスアンプ
を駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭ
ＯＳＦＥＴを駆動するための駆動回路、プリチャージＭ
ＯＳＦＥＴを駆動する駆動回路等の周辺回路を形成する
必要があるために、その素子数は少なくする必要があ
る。図６の実施例では、上／下の２つのサブアレイでサ
ブワード選択線駆動回路ＦＸＤを共用して面積増加を抑
えている。

【００６３】上記クロスエリアのうち、第２のサブワー
ド選択線のうち偶数に対応したＦＸ０〜ＦＸ６の延長方
向Ａに配置されたものには、後述するようにセンスアン
プに対してオーバードライブ用の電源電圧ＶＤＤを供給
するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６、内部
降圧電圧ＶＤＬを供給するＮチャンネル型のパワースイ
ッチＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回
路の接地電位ＶＳＳを供給するためのＮチャンネル型の
パワーＭＯＳＦＥＴＱ１４が設けられる。

【００６４】上記クロスエリアのうち、第２のサブワー
ド選択線のうち奇数に対応したＦＸ１〜ＦＸ７の延長方
向Ｂに配置されたものには、ＩＯスイッチ回路（ローカ
ルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッ
チ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００６５】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００６６】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。この場合、上記オー
バードライブ用のＭＯＳＦＥＴにより増幅開始時には、
電源電圧ＶＤＤのような高い電圧が供給されるので、ハ
イレベルにされるべきビット線の変化を高速にでき、ビ
ット線の電位がＶＤＬに到達すると上記共通化されたパ
ワースイッチＭＯＳＦＥＴによりＶＤＬが与えられる。

【００６７】図７には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００６８】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１．０Ｖのような電圧
に設定される。上記サブワード線ＳＷＬの選択レベル
は、上記ビット線のハイレベルに対して上記アドレス選
択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高
電圧ＶＰＰとされる。

【００６９】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００７０】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００７１】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００７２】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００７３】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００７４】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。

【００７５】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００７６】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御されれる。
なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯ
ＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成として
もよい。

【００７７】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図６の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００７８】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。このメインワードドライバ１２とし
て、次に説明するような上記プリデコード信号を受ける
レベル変換機能付論理回路が用いられる。カラムデコー
ダ（ドライバ）５３は、上記アドレスバフッァ５１の時
分割的な動作によって供給されるＹアドレス信号を受け
て、上記選択信号ＹＳを形成する。

【００７９】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれるライ
トアンプ（ライトドライバ）を通して上記メイン入出力
線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出
力バッファ６２の入力部には、レベル変換回路とその出
力信号を上記クロック信号に対応したタイミング信号に
同期させて出力させるための論理部が設けられる。

【００８０】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．０Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにさ
れ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．５Ｖのような低電圧にされる。このように低い電源
電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが省略さ
れ、上記２．５Ｖの電源電圧ＶＤＤによって上記デコー
ダ回路等の周辺回路が動作させられ、他の電圧は上記と
同様である。

【００８１】この実施例のダイナミック型ＲＡＭでは、
電源電圧ＶＤＤを３．３Ｖにし、内部降圧電圧をＶＰＥ
ＲＩとＶＤＬとの２通り形成するものであるので、それ
ぞれに対応して前記実施例のような電圧切り換え機能が
付加される。また、電圧特性も上記図４に比べて、電源
電圧ＶＤＤを３．３Ｖ±１０％の範囲で各電圧が平坦に
なるような特性を持つようにされるものである。そし
て、上記の試験用の電圧に切り換える制御信号ＵＰ、Ｄ
Ｗ等は、テストモードの中で形成される。あるいは、外
部端子に余裕があるなら直接入力するようにしてもよ
い。

【００８２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１及び第２の外部端子から供給された第１電
圧と第２電圧とを受け、上記第１電圧とは異なる内部電
圧を形成する内部電源回路と、上記内部電圧で動作する
内部回路を備えた半導体集積回路装置において、上記内
部電源回路に対して通常動作とは異なる電圧に変更でき
る機能を設けることにより、より厳しい条件での動作試
験が可能になるために、動作試験の効率化と高信頼性を
確保することができるという効果が得られる。

【００８３】（２） 上記内部電源回路として、上記第
１電圧と第２電圧に対応したパルス信号を受けて上記第
１電圧又は第２電圧とは異なる内部電圧を形成するチャ
ージポンプ回路と、上記チャージポンプ回路で形成され
た内部電圧を検出する複数通りのレベル検出回路を設
け、その切り換えにより上記チャージポンプ回路の動作
を制御して所望の内部電圧を得るようにすることによ
り、簡単な回路の付加により電圧切り換え機能を実現で
きるという効果が得られる。

【００８４】（３） 上記内部電源回路として、上記第
１電圧と第２電圧で動作し、上記第１電圧を分圧して形
成された基準電圧に対応した降圧電圧を形成するボルテ
ージフォロワ回路で構成し、プロセスバラツキを補正す
べく形成された複数通りの基準電圧の中から通常動作に
対応された第１の基準電圧と、上記第１の基準電圧より
も高い第２の基準電圧及び上記第１の基準電圧よりも低
い第３の基準電圧をトリミング信号により選択しておい
て、上記トリミング信号により選択された第１、第２及
び第３の基準電圧を切り換えることにより、通常動作時
と連動させた精度の高いマージン評価を行うことができ
るという効果が得られる。

【００８５】（４） 複数のワード線及び複数の相補ビ
ット線対及びこれらの交点に設けられた複数のダイナミ
ック型メモリセルが設けられてメモリアレイと、アドレ
ス選択信号を形成する内部回路を備え、上記ワード線の
選択レベルを設定する昇圧回路と、上記メモリセルが形
成される半導体領域に与えられる基板バックバイアス電
圧を設定する負電圧発生回路及びアドレス選択信号を形
成する内部回路に与えられる降圧電圧回路に上記の電圧
切り換え機能を付加することにより、ダイナミック型Ｒ
ＡＭの品質の確保と試験の効率化を実現することができ
るという効果が得られる。

【００８６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図５〜図７に示したダイナミック型ＲＡＭにおいてメモ
リマットやセンスアンプの構成は、種々の実施形態を採
ることができるし、ダイナミック型ＲＡＭの入出力イン
ターフェイスは、シンクロナス仕様やランバス仕様等に
適合したもの等種々の実施形態を採ることができるもの
である。ワード線は、前記のような階層ワード線方式の
他にワードシャント方式を採るものであってもよい。

【００８７】この発明に係る電圧切り換え機能は、前記
のようなダイナミック型ＲＡＭの他に外部端子から供給
された電源電圧を用い、その昇圧電圧、降圧電圧あるい
は逆極性の内部電圧を形成する内部電圧発生回路を備え
た各種半導体集積回路装置に適用することができるもの
である。この発明は、上記のような内部電圧発生回路を
備えた半導体集積回路装置に広く利用することができ
る。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１及び第２の外部端子か
ら供給された第１電圧と第２電圧とを受け、上記第１電
圧とは異なる内部電圧を形成する内部電源回路と、上記
内部電圧で動作する内部回路を備えた半導体集積回路装
置において、上記内部電源回路に対して通常動作とは異
なる電圧に変更できる機能を設けることにより、より厳
しい条件での動作試験が可能になるために、動作試験の
効率化と高信頼性を確保することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭに
設けられる昇圧回路の一実施例を示す回路図である。

【図２】この発明が適用されたダイナミック型ＲＡＭに
設けられる基板電圧発生回路の一実施例を示す回路図で
ある。

【図３】この発明が適用されたダイナミック型ＲＡＭに
設けられる内部降圧回路の一実施例を示す回路図であ
る。

【図４】この発明が適用されたダイナミック型ＲＡＭの
電圧特性図である。

【図５】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図６】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図７】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【符号の説明】

３１〜３４…ＭＯＳＦＥＴ、３７…演算増幅回路、３８
…ＭＯＳＦＥＴ、４1〜４９…ＭＯＳＦＥＴ、５０〜５
３…ゲート回路、６０〜６９…ＭＯＳＦＥＴ、６０〜７
２…ゲート回路、ＶＰＰ−Ｇｅｎ．，ＶＢＢ−Ｇｅｎ．
…電圧発生部、１０…メモリチップ、１１…メインロウ
デコーダ領域、１２…メインワードドライバ領域、１３
…カラムデコーダ領域、１４…周辺回路、ポンディング
パッド領域、１５…メセリセルアレイ（サブアレイ）、
１６…センスアンプ領域、１７…サブワードドライバ領
域、１８…交差領域（クロスエリア）、５１…アドレス
バッファ、５２…プリデコーダ、５３…デコーダ、６１
…メインアンプ、６２…出力バッファ、６３…入力バッ
ファ、ＳＢＡＲＹ…サブアレイ、ＳＷＤ…サブワードド
ライバ、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯスイッチ
回路、Ｑ１〜Ｑ３８…ＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 伊藤 豊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 小山田 昌裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高橋 昌 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橋本 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B015 KA22 KB63 KB64 KB65 KB66 KB73 KB74 QQ13 RR01 RR02 RR07 5B024 AA15 BA07 BA27 BA29 CA07 CA27 EA04 5F083 AD00 BS00 HA03 LA03 LA04 LA05 LA08 LA09 LA30 ZA20 5L106 AA01 DD11 DD36

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の外部端子から供給された
   第１電圧と第２電圧とを受け、上記第１電圧とは異なる
   内部電圧を形成する内部電源回路と、上記内部電圧で動
   作する内部回路を備えた半導体集積回路装置において、 上記内部電源回路に対して通常動作とは異なる電圧に変
   更できる機能を設けたことを特徴とする半導体集積回路
   装置。
2. 【請求項２】 請求項１において、 上記内部電源回路は、上記第１電圧と第２電圧に対応し
   たパルス信号を受けて上記第１電圧又は第２電圧とは異
   なる内部電圧を形成するチャージポンプ回路と、上記チ
   ャージポンプ回路で形成された内部電圧を検出するレベ
   ル検出回路と、このレベル検出回路の出力信号により上
   記チャージポンプ回路の動作を制御して所望の内部電圧
   を得るものであり、 上記レベル検出回路を複数個設けて、その切り換えによ
   り上記通常動作とは異なる内部電圧に変更するものであ
   ることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記内部電源回路は、上記第１電圧と第２電圧で動作
   し、上記第１電圧を分圧して形成された基準電圧に対応
   した降圧電圧を形成するボルテージフォロワ回路を含
   み、 プロセスバラツキを補正すべく形成された複数通りの基
   準電圧の中から通常動作に対応された第１の基準電圧
   と、上記第１の基準電圧よりも高い第２の基準電圧及び
   上記第１の基準電圧よりも低い第３の基準電圧をトリミ
   ング信号により選択し、 上記トリミング信号により選択された第１、第２及び第
   ３の基準電圧を切り換えて上記通常動作とは異なる内部
   電圧に変更するものであることを特徴とする半導体集積
   回路装置。
4. 【請求項４】 請求項３において半導体集積回路装置
   は、 複数のワード線及び複数の相補ビット線対及びこれらの
   交点に設けられた複数のダイナミック型メモリセルが設
   けられてメモリアレイと、アドレス選択信号を形成する
   内部回路を備え、 上記内部電源回路は、上記ワード線の選択レベルを設定
   する昇圧回路と、上記メモリセルが形成される半導体領
   域に与えられる基板バックバイアス電圧を設定する負電
   圧発生回路及びアドレス選択信号を形成する内部回路に
   与えられる降圧電圧回路からなることを特徴とする半導
   体集積回路装置。
5. 【請求項５】 請求項４において、 上記通常動作とは異なる内部電圧の変更は、内部回路の
   動作試験のときに設定されるものであることを特徴とす
   る半導体集積回路装置。