JP2000048564A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 サブワード線の選択動作の高速化を図りつ
つ、高集積化を実現したダイナミック型ＲＡＭを提供す
る。 【解決手段】 ワード線をメインワード線と上記メイン
ワード線の延長方向に対して分割された長さとされ、か
つ、上記メインワード線と交差するビット線方向に対し
て複数配置され、複数からなるダイナミック型メモリセ
ルのアドレス選択端子が接続されてなるサブワード線か
らなる階層ワード線方式において、上記複数のサブワー
ド線及び上記複数の相補ビット線対及びこれらの交点に
設けられた複数のダイナミック型メモリセルによりサブ
アレイを構成し、上記サブワード線は、４個以上のサブ
アレイを貫通するように延長し、上記４個以上のサブア
レイのうち所定の組み合わせの２個のサブアレイに挟ま
れた第１の領域に上記サブワードドライバを構成する第
１導電型のＭＯＳＦＥＴを配置し、他の組み合わせの２
個のサブアレイに挟まれた第２の領域に、上記サブワー
ドドライバを構成する第２導電型のＭＯＳＦＥＴを配置
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）におけるメイン
ワード線とサブワード線からなる階層ワード線技術に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】選択されるメモリセルが設けられる必要
なメモリブロックのみを動作させ、動作させるメモリエ
リアをできるだけ少なくして低消費電力を図ること、及
びメモリセルが接続されるサブワード線の選択動作の高
速化を図るために、メインワード線に対してメモリセル
が接続される複数のサブワード線を設けるようにした階
層ワード線方式又は分割ワード線方式が提案されてい
る。分割ワード線方式の例としては、特開平２−１５８
９９５号公報がある。なお、上記公報ではメインワード
線を前置ワード線と称し、サブワード線をワード線と称
している。

【０００３】

【発明が解決しようとする課題】上記サブワード線は、
メインワード線とサブワード線選択線からの信号を受け
るサブワードドライバにより選択される。サブワードド
ライバをＣＭＯＳ回路で構成した場合、サブアレイに挟
まれた領域にＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴを形成しなければならない。上記Ｐチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
とは、それぞれＮ型ウェル領域とＰ型ウェル領域に形成
しなければならないので、かかるウェル分離のための面
積が必要となりチップサイズを大型化する原因になって
いる。

【０００４】この発明の目的は、サブワード線の選択動
作の高速化を図りつつ、高集積化を実現したダイナミッ
ク型ＲＡＭを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線をメインワード線
と上記メインワード線の延長方向に対して分割された長
さとされ、かつ、上記メインワード線と交差するビット
線方向に対して複数配置され、複数からなるダイナミッ
ク型メモリセルのアドレス選択端子が接続されたサブワ
ード線からなる階層ワード線方式において、上記複数の
サブワード線及び上記複数の相補ビット線対及びこれら
の交点に設けられた複数のダイナミック型メモリセルに
よりサブアレイを構成し、上記サブワード線は、４個以
上のサブアレイを貫通するように延長し、上記４個以上
のサブアレイのうち所定の組み合わせの２個のサブアレ
イに挟まれた第１の領域に上記サブワードドライバを構
成する第１導電型のＭＯＳＦＥＴを配置し、他の組み合
わせの２個のサブアレイに挟まれた第２の領域に、上記
サブワードドライバを構成する第２導電型のＭＯＳＦＥ
Ｔを配置する。

【０００６】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００８】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【０００９】上記メモリセルアレー（以下、サブアレイ
という）１５は、その拡大図に示すように、メモリセル
アレイ１５を挟んでセンスアンプ領域１６、サブワード
ドライバ領域１７に囲まれて形成されるものである。上
記センスアンプ領域と、上記サブワードドライバ領域の
交差部は、交差領域（クロスエリア）１８とされる。上
記センスアンプ領域１６に設けられるセンスアンプは、
シェアードセンス方式により構成され、メモリアレイの
両端に配置されるセンスアンプを除いて、センスアンプ
を中心にして左右に相補ビット線が設けられ、左右いず
れかのサブアレイの相補ビット線に選択的に接続され
る。

【００１０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ１２にサブワード選択用のドライバも設けられ、
後述するように上記メインワード線と平行に延長されて
サブワード選択線の選択信号を形成する。

【００１１】拡大図として示された１つのサブアレイ１
５は、特に制限されないが、サブワード線が２５６本
と、それと直交する相補ビット線（又はデータ線）が２
５６対とされる。上記１つのメモリアレイにおいて、上
記サブアレイ１５がビット線方向に１６個設けられるか
らサブワード線が約４Ｋ分設けられ、ワード線方向に１
６個設けられるから相補ビット線が約４Ｋ分設けられ
る。このようなメモリアレイがメモリチップ１０全体で
４個設けられるから、メモリチップ１０全体の記憶容量
は、４×４Ｋ×４Ｋ＝６４Ｍビットのようにされる。

【００１２】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。

【００１３】上記サブアレイ１５はワード線方向に対し
て１６分割される。この実施例のサブワード線は、上記
サブアレイ１５に対して一対一に設けられるのではな
く、後述するようにサブワードドライバ１７を構成する
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴを異なるサブワードドライバ領域１７に分離して配
置できるようにするため、特に制限されないが、４つの
サブアレイ１５を貫通するように延長される。それ故、
サブワード線の長さは、１つのメモリアレイのメインワ
ード線を４等分した長さ、つまり、１６／４＝４個分の
サブアレイ１５に対応した長さにされる。上記サブワー
ド線は、相補ビット線方向に対しては１本のメインワー
ド線に対して８本ずつが割り当てられる。このようなサ
ブワード線の中から１本のサブワード線を選択するため
に、サブワードドライバ１７が配置される。このサブワ
ードドライバ１７は、メインワード線の信号と、上記サ
ブワードドライバ１７の配列方向に延長される８本のサ
ブワード選択線の信号とを用いて１つを選択する選択信
号を形成する。

【００１４】図２には、この発明に係るダイナミック型
ＲＡＭにおけるメモリアレイと、そのメインワード線Ｍ
ＷＢ及びサブワード選択線ＦＸＢの関係を説明するため
の要部ブロック図が示されている。同図には、前記メイ
ンロウデコーダ領域１１、メインワードドライバ領域１
２と、それに対応した４つのメモリセルアレー（サブア
レイ）１５、それに関連するサブワードドライバ領域１
７、センス領域１６及び交差領域１８が示されている。

【００１５】上記１つのサブアレイ１５には、２５６本
のサブワード線が設けられる。メインワード線ＭＷＢ
は、上記のように８本のサブワード線が割り当てられ
る。したがって、上記サブアレイ１５においては、２５
６／８＝３２本のメインワード線ＭＷＢが設けられ、前
記１つのメモリアレイを構成する１６個のサブアレイを
貫通するように延長される。上記１本ずつのメインワー
ド線ＭＷＢに割り当てられた８本のサブワード線の中ら
１本のサブワード線を選択するための８本からなるサブ
ワード選択線ＦＸＢが、上記メインワード線ＭＷＢと同
様に１つのメモリアレイに設けられた１６個のサブアレ
イを貫通するように延長される。

【００１６】上記メインワード線ＭＷＢは、サブワード
ドライバ領域１７においてそれぞれ４個ずつのサブワー
ドドライバに信号を供給するための分岐（同図では●）
が設けられる。これに対して、サブワード選択線ＦＸＢ
は、後述するようにサブワード線を４つのサブアレイ１
５を貫通するように延長させ、サブワードドライバを構
成するＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型Ｍ
ＯＳＦＥＴを分離してそれぞれサブワードドライバ領域
１７に配置する構成をとるため、かかるサブワード選択
線ＦＸＢの信号がそのまま供給されるＮチャンネル型Ｍ
ＯＳＦＥＴが設けられる領域において、上記信号を供給
するための分岐（同図では●）が１つ置きのサブワード
ドライバ領域に設けられる。この実施例では、メモリア
レイの端部にサブワードドライバはなくともよい。

【００１７】サブワード線は、それを駆動するサブワー
ドドライバのピッチを確保するために、上記メインワー
ド線ＭＷＢに対応した８本が奇数番１、３、５、７と偶
数番目０、２、４、６の２組に分けられて次に説明する
ように互い違いになるように配置され、みかけ上１個の
サブワードドライバが２本のサブワード線のピッチに収
まるようにされる。ただし、この実施例では、４つのサ
ブアレイを貫通するようにサブワード線が構成され、し
かも、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型Ｍ
ＯＳＦＥＴとを分離して配置する構成とされる。そし
て、サブワード線の選択動作を高速にするためにＰチャ
ンネル型のＭＯＳＦＥＴを１つのサブワード線に対して
２個設けるようにする。このため、上記サブワード線の
ピッチに対応してＰチャンネル型ＭＯＳＦＥＴが設けら
れることになる。しかし、サブワード線に対応して１個
で構成されるから、狭いサブワード線のピッチに十分に
配置せることは可能である。

【００１８】図３には、メインワード線とサブワード選
択線及びサブアレイの関係を説明するための概略ブロッ
ク図が示されている。メインワード線ＭＷＢは、ＭＷＢ
０〜ＭＷＢ３１の３２本から構成される。８本のサブワ
ード選択線ＦＸＢ０〜ＦＸＢ７は、その分布抵抗を小さ
くするために２本を用いてサブアレイ上を延長するよう
に配置される。特に制限されないが、サブワード選択線
ＦＸＢ０は、メインワード線ＭＷＢ０とＭＷＢ１の間に
配置される第１配線と、メインワード線ＭＷＢ２とＭＷ
Ｂ３の間に配置される第２配線の一対で構成される。他
のサブワード選択線ＦＸＢ１〜ＦＸＢ７も、上記メイン
ワード線ＭＷＢに挟まれて適宜に分散して第１配線と第
２配線の一対から構成される。これらのメインワード線
ＭＷＢ及びサブワード選択線ＦＸＢは、特に制限されな
いが、第２層目の金属配線層Ｍ２により形成される。こ
の実施例のようにサブアレイ上のメインワード線ＭＷＢ
のピッチの隙間にサブワード選択線ＦＸＢを配置する構
成では、格別な配線チャンネルが不要にできるから、上
記のように１つのサブアレイに８対のサブワード選択線
ＦＸＢを配置するようにしてもメモリチップが大きくな
ることはない。

【００１９】サブワードドライバ領域では、上記メイン
ワード線ＭＷＢ及びサブワード選択線ＦＸＢに対して直
交するような第３層目の金属配線層Ｍ３からなる配線が
設けられ、上記サブワード選択線ＦＸＢと適宜に接続さ
れて、上記２５６／２＝１２８個のサブワードドライバ
にサブワード選択線を供給する。後述するように、サブ
ワードドライバのう、Ｎチャンネル型ＭＯＳＦＥＴが形
成させる領域と、Ｐチャンネル型ＭＯＳＦＥＴが形成さ
れる領域とが交互になるように構成され、Ｎチャンネル
型ＭＯＳＦＥＴにはサブワード選択線ＦＸＢの信号がそ
のまま伝えられ、Ｐチャンネル型ＭＯＳＦＥＴにはサブ
ワード線選択線ＦＸＢの反転信号ＦＸが伝えられる。こ
のため、Ｐチャンネル型ＭＯＳＦＥＴが形成されるサブ
ワードドライバ領域に対応した交差領域には、上記反転
信号を形成するためのＣＭＯＳインバータ回路が設けら
れる。上記サブアレイ１５において、上記メインワード
線及びサブワード線と直交するようにカラム選択線ＹＳ
及び電源線が配置される。これらの選択線ＹＳ及び電源
線は、上記サブワードドライバ領域に設けられるサブワ
ード選択線と同様に第３層目の金属配線層Ｍ３により構
成される。

【００２０】図４には、上記サブワードドライバの一実
施例の構成図が示されている。図４（Ａ）には、６個の
サブアレイＳＢＡＲＹ２１〜２６に対応した４個のサブ
ワードドライバが代表として例示的に示され、図４
（Ｂ）には、それらのＭＯＳＦＥＴが形成されるウェル
領域の断面構造が示されている。

【００２１】この実施例では、偶数列のサブワード選択
線ＦＸＢ０に対応した２本のサブワード線ＳＷＬ３１と
ＳＷＬ３６及び奇数列のサブワード選択線ＦＸＢ１に対
応した２本のサブワード線ＳＷＬ３３とＳＷＬ３８とが
代表として例示的に示されている。上記偶数列のサブワ
ード選択線ＦＸＢ０に対応した２本のサブワード線ＳＷ
Ｌ３１とＳＷＬ３６は、サブアレイＳＢＡＲＹ２１から
ＳＢＡＲＹ２４までの４個のサブアレイを貫通するよう
延長される。上記奇数列のサブワード選択線ＦＸＢ１に
対応した２本のサブワード線ＳＷＬ３３とＳＷＬ３８
は、サブアレイＳＢＡＲＹ１９からＳＢＡＲＹ２２まで
の４個のサブアレイを貫通するよう延長される。

【００２２】これにより、偶数列のサブワード選択線Ｆ
ＸＢ０に対応した２本のサブワード線ＳＷＬ３１とＳＷ
Ｌ３６と、奇数列のサブワード選択線ＦＸＢ１に対応し
た２本のサブワード線ＳＷＬ３３とＳＷＬ３８とは、２
個分のサブアレイだけずれて互い違いに配置される。こ
の結果、上記それぞれ４個分のサブアレイの互いに隣接
するサブアレイ間に設けられる３つのサブワードドライ
バ領域のうち、中央部分に設けられるＮチャンネル型Ｍ
ＯＳＦＥＴが形成されるサブワードドライバ領域ＳＷＤ
−Ｎにおいて、それにより駆動されるサブワード線ＳＷ
Ｌの配列ピッチが２倍に拡大でき、サブワード線ＳＷＬ
をメモリセルの配列ピッチに合わせて形成しつつ、２個
のＮチャンネル型ＭＯＳＦＥＴを形成することができ
る。

【００２３】この実施例では、サブワード線をハイレベ
ルの選択レベルへの立ち上がりを高速にするために、上
記それぞれ４個分のサブアレイの互いに隣接するサブア
レイ間に設けられる３つのサブワードドライバ領域のう
ち、左右にＰチャンネル型ＭＯＳＦＥＴを設けるように
するものである。これにより、上記４つのサブアレイを
貫通するように延長されるサブワード線は、左右に２個
ずつにされたサブアレイＳＢＡＲＹ２１と２２及びＳＢ
ＡＲＹ２３と２４の間のサブワードドライバ領域ＳＷＤ
−ＰにＰチャンネル型ＭＯＳＦＥＴが設けられる。これ
により、１つのＰチャンネル型ＭＯＳＦＥＴは、サブア
レイ２個分に対応したサブワード線を駆動することとな
り、サブワード線の立ち上がりを高速にする。

【００２４】サブワード線ＳＷＬ３１の選択動作は、次
の通りである。メインワード線ＭＷＢ０とサブワード選
択線ＦＸＢ０が共にロウレベルの選択レベルにされる
と、上記Ｎチャンネル型ＭＯＳＦＥＴが共にオフ状態に
される。そして、上記メインワード線ＭＷＢ０のロウレ
ベルにより、Ｐチャンネル型ＭＯＳＦＥＴがオン状態に
せれ、上記サブワード選択線ＦＸＢ０のロウレベルの反
転信号ＦＸ０のハイレベルがサブワード線ＳＷＬ３１に
伝えられて選択レベルとされる。上記ＦＸ０のハイレベ
ルは、昇圧電圧ＶＰＰに対応した選択レベルとされる。

【００２５】上記サブワード線選択線ＦＸＢ０のロウレ
ベルにより、メインワード線ＭＷＢ１に対応したＰチャ
ンネル型ＭＯＳＦＥＴのソースにも上記ＦＸ０のハイレ
ベルが伝えられるが、このときにはメインワード線ＭＷ
Ｂ１が上記昇圧電圧ＶＰＰに対応したハイレベルとなっ
て、Ｐチャンネル型ＭＯＳＦＥＴをオフ状態にするの
で、サブワード線ＳＷＬ３６等は、上記メインワード線
ＭＷＢ１のハイレベルによりオン状態にされるＮチャン
ネル型ＭＯＳＦＥＴによってロウレベルの非選択レベル
にされる。このようにして、メインワード線ＭＷＢがロ
ウレベル、サブワード選択線ＦＸＢが共にロウレベルに
なる組み合わせのサブワードドライバに対応したサブワ
ード線ＳＷＬのみが上記選択レベルにされる。

【００２６】上記のようにサブワード線ＳＷＬを４個の
サブアレイを延長させる構成とし、その中央部分のサブ
ワードドライバ領域ＳＷＤ−ＮにはＮチャンネル型ＭＯ
ＳＦＥＴを形成し、両側のサブワードドライバ領域ＳＷ
Ｄ−Ｐには、Ｐチャンネル型ＭＯＳＦＥＴを形成する構
成とすると、サブワードドライバ領域において、Ｐチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴと
を設けるようにした場合に比べて、半導体基板上に形成
される素子形成領域としてウェル分離を簡単にすること
ができる。

【００２７】すなわち、Ｐ型半導体基板Ｐ−ＳＵＢ上に
深い深さのＮ型ウェル領域ＤＷＥＬＬを形成し、その上
にＮチャンネル型ＭＯＳＦＥＴを形成するＰ型ウェル領
域ＰＷＥＬＬとＰチャンネル型ＭＯＳＦＥＴを形成する
Ｎ型ウェル領域ＮＷＥＬＬを形成する際に、サブアレイ
のＮチャンネル型からなるアドレス選択ＭＯＳＦＥＴ
と、上記サブワードドライバを構成するＮチャンネル型
ＭＯＳＦＥＴとを同一のＰＷＥＬＬで構成することがで
き、上記サブワードドライバを構成するＰチャンネル型
ＭＯＳＦＥＴはサブアレイ間を分離させるようなＮＷＥ
ＬＬで構成することができる。

【００２８】上記のようにサブワード線を２個のＰチャ
ンネル型ＭＯＳＦＥＴで半分ずつ駆動するようにする
と、Ｐチャンネル型ＭＯＳＦＥＴが形成されるサブワー
ドドライバ領域ＳＷＤ−Ｐに対応した交差領域には、サ
ブワード選択信号ＦＸＢの反転信号を形成するインバー
タ回路（サブワード選択線駆動回路ＦＸＤ）が集中して
設けられる。このため、メイン入出力線Ｉ／ＯをＮチャ
ンネル型ＭＯＳＦＥＴが形成されるサブワードドライバ
領域ＳＷＤ−Ｎを延長するように構成し、それに対応し
た交差領域にはローカル入出力線ＬＩＯとメイン入出力
線ＭＩＯとを接続させるスイッチ回路を配置するように
する。

【００２９】上記交差領域には、センスアンプを駆動す
るパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥ
Ｔを駆動するための駆動回路、プリチャージＭＯＳＦＥ
Ｔを駆動する駆動回路等の周辺回路が形成されるために
面積的な余裕が無い。そこで、ビット線方向に並ぶ上／
下の２つのサブアレイでサブワード選択線駆動回路ＦＸ
Ｄを共用して面積増加を抑えるようにしてもよい。この
構成を採ると、全体で４個の交差領域を利用できるか
ら、図３のように１つの交差領域に設けられる4個のイ
ンバータ回路を半分の２個ずつに減らすことができる。

【００３０】図５には、この発明に係るダイナミック型
ＲＡＭのサブワード線と入出力線の構成図が示されてい
る。この実施例は、前記のようにメモリアレイが４個に
分割されたメモリチップのうち、１つのメモリアレイの
ワード線方向に分割されたメモリマットの構成が拡大し
て示されている。

【００３１】１つのメモリアレイでは、前記のように１
６個のサブアレイが並べられ、サブアレイの両側にはサ
ブワードドライバ１７が設けられる。このサブワードド
ライバ１７は、チップ中央部から＃１から＃１７まで１
７個設けられる。この１７個のサブワードドライバ領域
のうち、奇数番目のサブワードドライバ領域＃１〜＃１
７のうち、両側のサブワードドライバ領域＃１と＃１７
を除いたサブワードドライバ領域＃３〜＃１５では２対
ずつのメイン入出力線ＭＩＯが配置され、両側のサブワ
ードドライバ領域＃１と＃１７では１対のメイン入出力
線ＭＩＯが配置される。前記図１のように上記４個に分
割されたメモリアレイをそれぞれメモリバンク（Ｂａｎ
ｋ）０〜３に割り当てて、各メモリバンクにおいて１本
のサブワード線を選択すると、メモリバンク当たり１６
ビットの単位でのデータのリード／ライトを行うように
される。

【００３２】サブワード線ＳＷＬは、上記１６個のサブ
アレイを４等分した１Ｋ分ずつに対応したサブワード線
ＳＷＬ０と、両側で２個のサブアレイに対応した半分の
長さされ、上記サブワード線ＳＷＬ０とは２個分のサブ
アレイだけずれて上記１Ｋ分の長さにされたサブワード
線ＳＷＬ１から構成される。そして、上記奇数番目のサ
ブワードドライバ領域＃１〜＃１７は、前記Ｎチャンネ
ル型ＭＯＳＦＥＴが形成されるサブワードドライバ領域
ＳＷＤ−Ｎとされ、上記偶数番目のサブワードドライバ
領域＃２〜＃１６は、前記Ｐチャンネル型ＭＯＳＦＥＴ
が形成されるサブワードドライバ領域ＳＷＤ−Ｐとされ
る。なお、同図の拡大図は、前記図２、図３とは左右が
逆になっいるとに注意されたい。

【００３３】図６には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３４】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、後述
するような理由によって、上記バックバイアス電圧ＶＢ
Ｂは、−１Ｖのような電圧に設定される。上記サブワー
ド線ＳＷＬの選択レベルは、上記ビット線のハイレベル
に対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値
電圧分だけ高くされた高電圧ＶＰＰとされる。

【００３５】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３６】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００３７】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３８】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯ
ＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベ
ル）によりソース側から内部電圧ＶＤＬに対応した電圧
を出力させることができる。

【００３９】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００４０】上記クロスエリア１８には、ＩＯＳＷ（ロ
ーカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥ
Ｔき１９，Ｑ２０）が置かれる。さらに、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、メイン
ＩＯのＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００４１】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ムスイッチ回路を構成するものであり、上記選択信号Ｙ
Ｓが選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードとロー
カル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ
２Ｂ等とを接続させる。

【００４２】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。

【００４３】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢと二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられるセンスアン
プに対応して設けられる上記二対のカラムスイッチ回路
により合計四対の相補ビット線が選択されることにな
る。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブ
アレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切
り換えられる。

【００４４】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００４５】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４６】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００４７】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ワード線をメインワード線と上記メインワード
線の延長方向に対して分割された長さとされ、かつ、上
記メインワード線と交差するビット線方向に対して複数
配置され、複数からなるダイナミック型メモリセルのア
ドレス選択端子が接続されたサブワード線からなる階層
ワード線方式において、上記複数のサブワード線及び上
記複数の相補ビット線対及びこれらの交点に設けられた
複数のダイナミック型メモリセルによりサブアレイを構
成し、上記サブワード線は、４個以上のサブアレイを貫
通するように延長し、上記４個以上のサブアレイのうち
所定の組み合わせの２個のサブアレイに挟まれた第１の
領域に上記サブワードドライバを構成する第１導電型の
ＭＯＳＦＥＴを配置し、他の組み合わせの２個のサブア
レイに挟まれた第２の領域に、上記サブワードドライバ
を構成する第２導電型のＭＯＳＦＥＴを配置することに
より、サブワードドライバ領域には同一の導電型ＭＯＳ
ＦＥＴで構成することにより高集積化が可能になるとい
う効果が得られる。

【００４８】（２） 上記サブワード線を４個のサブア
レイを貫通するように延長し、上記４個のサブアレイの
うち中央部分の２個のサブアレイに挟まれた第１の領域
に上記サブワードドライバを構成する第１導電型のＭＯ
ＳＦＥＴを配置し、左右２個ずつのサブアレイにそれぞ
れ挟まれた第２の領域に、上記サブワードドライバを構
成する第２導電型のＭＯＳＦＥＴを配置することによ
り、高集積化に加えて上記第２導電型ＭＯＳＦＥＴによ
る２箇所でのサブワード線の駆動により高速化を図るこ
とができるという効果が得られる。

【００４９】（３） 上記サブワードドライバとして、
ロウレベルが選択レベルとされるメインワード線にゲー
トが接続され、ソースにメモリセルのアドレス選択ＭＯ
ＳＦＥＴの非選択レベルに対応した第１電位が与えら
れ、ドレインにサブワード線が接続されたＮチャンネル
型の第１のＭＯＳＦＥＴと、ロウレベルが選択レベルと
されるサブワード選択線にゲートが接続され、ソースに
上記第１電位が与えられ、ドレインにサブワード線が接
続されたＮチャンネル型の第２ＭＯＳＦＥＴと、上記メ
インワード線にゲートが接続され、上記メモリセルのア
ドレス選択ＭＯＳＦＥＴの選択レベルに対応した第２電
位が選択レベルとされるサブワード選択線にソースが接
続され、ドレインが上記サブワード線に接続されたＰチ
ャンネル型の第１ＭＯＳＦＥＴとすることにより、基本
的には３個のＭＯＳＦＥＴで構成できるから高集積化を
図ることができるという効果が得られる。

【００５０】（４） 上記サブアレイをワード線方向及
びビット線方向に複数個がそれぞれ配置されてメモリア
レイを構成し、上記メモリアレイにおいて上記ビット線
方向に並べられた複数個のサブアレイの間には、センス
アンプを配置することにより、メモリセルが接続される
ビット線も分割できるからメモリセルからの読み出しマ
ージンも確保することができるという効果が得られる。

【００５１】（５） 上記サブアレイと、上記サブワー
ドドライバを構成するＮチャンネル型ＭＯＳＦＥＴが形
成される半導体領域をＰ型基板上に形成された深い深さ
のＮ型ウェル領域内に形成された同一のＰ型ウェル領域
とすることにより、高集積化が可能になるという効果が
得られる。

【００５２】（６） 上記Ｎチャンネル型の第１ＭＯＳ
ＦＥＴ及び第２ＭＯＳＦＥＴを上記第１領域に設け、上
記第１領域とセンスアンプが形成される領域とで挟まれ
た交差領域には、上記サブアレイの対応して設けられた
ローカル入出力線とメイン入出力線とを接続させるメイ
ンＩＯスイッチを設けることにより、交差領域を有効に
利用することができるという効果が得られる。

【００５３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができる。サブワード線が貫通さ
せられるサブアレイの数は、前記のような４個の他に８
個としてもよい。この場合には、１本のサブワード線に
対してＮチャンネル型のＭＯＳＦＥＴを２組設け、Ｐチ
ャンネル型のＭＯＳＦＥＴを４組設けるようにしてもよ
い。この発明に係るダイナミック型ＲＡＭは、１チップ
マイクロコンピュータ等のようなディジタル集積回路に
内蔵されるものであってもよい。この発明は、ダイナミ
ック型ＲＡＭに広く利用することができる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線をメインワード線
と上記メインワード線の延長方向に対して分割された長
さとされ、かつ、上記メインワード線と交差するビット
線方向に対して複数配置され、複数からなるダイナミッ
ク型メモリセルのアドレス選択端子が接続されたサブワ
ード線からなる階層ワード線方式において、上記複数の
サブワード線及び上記複数の相補ビット線対及びこれら
の交点に設けられた複数のダイナミック型メモリセルに
よりサブアレイを構成し、上記サブワード線は、４個以
上のサブアレイを貫通するように延長し、上記４個以上
のサブアレイのうち所定の組み合わせの２個のサブアレ
イに挟まれた第１の領域に上記サブワードドライバを構
成する第１導電型のＭＯＳＦＥＴを配置し、他の組み合
わせの２個のサブアレイに挟まれた第２の領域に、上記
サブワードドライバを構成する第２導電型のＭＯＳＦＥ
Ｔを配置することにより、サブワードドライバ領域には
同一の導電型ＭＯＳＦＥＴで構成することにより高集積
化が可能になる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
メモリアレイと、そのメインワード線ＭＷＢ及びサブワ
ード選択線ＦＸＢの関係を説明するための要部ブロック
図である。

【図３】この発明に係るダイナミック型ＲＡＭのメイン
ワード線とサブワード選択線及びサブアレイの関係を説
明するための概略ブロック図である。

【図４】この発明に係るダイナミック型ＲＡＭのサブワ
ードドライバの一実施例を示す構成図である。

【図５】この発明に係るダイナミック型ＲＡＭの入出力
線とサブワード線の一実施例を示す構成図である。

【図６】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、Ｑ１〜
Ｑ２０…ＭＯＳＦＥＴ。ＳＢＡＲＹ１９〜２４…サブア
レイ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正人 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 橘川 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B024 AA07 AA15 BA10 BA13 BA17 BA18 CA01 CA16 CA21 5F083 AD00 KA03 LA16 LA30

Claims (6)

【特許請求の範囲】
1. 【請求項１】 対応するワード線にゲートが接続され、
   対応する相補ビット線の一方に一方のソース，ドレイン
   が接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレ
   ス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノ
   ードが接続され、他方に所定の電圧が与えられた記憶キ
   ャパシタとからなるダイナミック型メモリセルを備え、 上記相補ビット線は、上記ダイナミック型メモリセルの
   入出力端子がその一方に接続された複数の相補ビット線
   対からなり、 上記ワード線は、メインワード線と上記メインワード線
   の延長方向に対して分割された長さとされ、かつ、上記
   メインワード線と交差するビット線方向に対して複数配
   置され、複数からなるダイナミック型メモリセルのアド
   レス選択端子が接続されてなるサブワード線からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数の上記ダイナミック
   型メモリセルによりサブアレイが構成され、 上記サブワード線は、４個以上のサブアレイを貫通する
   ように延長され、 上記４個以上のサブアレイのうち所定の組み合わせの２
   個のサブアレイに挟まれた第１の領域にサブワードドラ
   イバを構成する第１導電型のＭＯＳＦＥＴが配置され、
   他の組み合わせの２個のサブアレイに挟まれた第２の領
   域に、上記サブワードドライバを構成する第２導電型の
   ＭＯＳＦＥＴを配置してなることを特徴とするダイナミ
   ック型ＲＡＭ。
2. 【請求項２】 上記サブワード線は、４個のサブアレイ
   を貫通するように延長され、 上記４個のサブアレイのうち中央部分の２個のサブアレ
   イに挟まれた第１の領域に上記サブワードドライバを構
   成する第１導電型のＭＯＳＦＥＴを配置し、左右２個ず
   つのサブアレイにそれぞれ挟まれた第２の領域に、上記
   サブワードドライバを構成する第２導電型のＭＯＳＦＥ
   Ｔを配置してなることを特徴とする請求項１のダイナミ
   ック型ＲＡＭ。
3. 【請求項３】 上記サブワードドライバは、 ロウレベルが選択レベルとされるメインワード線にゲー
   トが接続され、ソースにメモリセルのアドレス選択ＭＯ
   ＳＦＥＴの非選択レベルに対応した第１電位が与えら
   れ、ドレインにサブワード線が接続されたＮチャンネル
   型の第１のＭＯＳＦＥＴと、 ロウレベルが選択レベルとされるサブワード選択線にゲ
   ートが接続され、ソースに上記第１電位が与えられ、ド
   レインにサブワード線が接続されたＮチャンネル型の第
   ２ＭＯＳＦＥＴと、 上記メインワード線にゲートが接続され、上記メモリセ
   ルのアドレス選択ＭＯＳＦＥＴの選択レベルに対応した
   第２電位が選択レベルとされるサブワード選択線にソー
   スが接続され、ドレインが上記サブワード線に接続され
   たＰチャンネル型の第１ＭＯＳＦＥＴからなることを特
   徴とする請求項１又は請求項２のダイナミック型ＲＡ
   Ｍ。
4. 【請求項４】 上記サブアレイは、ワード線方向及びビ
   ット線方向に複数個がそれぞれ配置されてメモリアレイ
   を構成するものであり、 上記メモリアレイにおいて上記ビット線方向に並べられ
   た複数個のサブアレイの間には、センスアンプが配置さ
   れるものであることを特徴とする請求項２のダイナミッ
   ク型ＲＡＭ。
5. 【請求項５】 上記サブアレイと、上記サブワードドラ
   イバを構成するＮチャンネル型ＭＯＳＦＥＴが形成され
   る半導体領域は、Ｐ型基板上に形成された深い深さのＮ
   型ウェル領域内に形成された同一のＰ型ウェル領域とさ
   れるものであることを特徴とする請求項４のダイナミッ
   ク型ＲＡＭ。
6. 【請求項６】 上記Ｎチャンネル型の第１ＭＯＳＦＥＴ
   及び第２ＭＯＳＦＥＴは上記第１領域に設けられ、 上記第１領域とセンスアンプが形成される領域とで挟ま
   れた交差領域には、上記サブアレイの対応して設けられ
   たローカル入出力線とメイン入出力線とを接続させるメ
   インＩＯスイッチが設けられるものであることを特徴と
   する請求項３のダイナミック型ＲＡＭ。