JPH0964310A

JPH0964310A - 半導体集積回路装置

Info

Publication number: JPH0964310A
Application number: JP7234776A
Authority: JP
Inventors: Tsugio Takahashi; 継雄高橋; Yukie Suzuki; 幸英鈴木; Koji Arai; 公司荒井; Hirotoshi Bun; 裕俊文; Kenichi Shigenami; 賢一重並
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1995-08-21
Filing date: 1995-08-21
Publication date: 1997-03-07

Abstract

(57)【要約】（修正有）【課題】簡単な構成により電源ノイズ対策を図り、高
速化とデータ保持時間の改善を図ったダイナミック型Ｒ
ＡＭ。【解決手段】メモリセルが形成されるＰ型ウェル領域
をＮ型ウェル領域内に形成して分離を行って基板バック
バイアス電圧を供給し、他のＮチャンネル型ＭＯＳＦＥ
Ｔが形成されるＰ型ウェル領域はＰ型半導体基板と同電
位にし、このＰ型半導体基板の最外周に設けられて全体
を囲むようにガードリングを形成してワードドライバに
回路の接地電位を供給する電源線とを一体的に形成し
て、そのボンディングパッドと上記半導体基板の表面に
設けられてなるＬＯＣリードのうち回路の接地電位に対
応されたリードをボンディングワイヤーにより接続し、
内部回路に回路の接地電位を供給する電源配線や出力回
路に回路の接地電位を供給する電源配線には、それぞれ
上記回路の接地電位に対応されたリードにボンディング
ワイヤーで接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばメモリセルが形成されるウェル領域が基
板と分離されて独立した基板バックバイアス電圧が与え
られるようにされた三重ウェル構造のダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭのような半導体集
積回路装置の電源ノイズ対策として、出力回路のように
ノイズが発生が大きな回路の電源線を電源ノイズの影響
が大きな入力回路等と分離し、それぞれ別々にボンディ
ングワイヤーにより接続することが行われている。この
ようなノイズ対策を行ったダイナミック型ＲＡＭの例と
して、特開平３−２１４６６９号公報がある。

【０００３】

【発明が解決しようとする課題】上記のような電源ノイ
ズ対策には限界があり、完全なノイズ対策には成り得な
い。つまり、ボンディングワイヤーを通してノイズが伝
えられてしまうからである。そこで、本願発明者にあっ
ては、半導体集積回路装置に形成される大きな基板容量
を利用することを考えた。つまり、上記の出力回路のよ
うにノイズの発生が大きな回路の電源線を電源ノイズの
影響を大きく受ける入力回路等と分離するとともに、電
源ノイズの影響を大きく受ける回路の接地線には、基板
容量を接続して他回路からのノイズを吸収してしまうよ
うにすることを考えた。

【０００４】この発明の目的は、簡単な構成により電源
ノイズ対策を図った半導体集積回路装置を提供すること
にある。この発明の他の目的は、簡単な構成により高速
化とデータ保持時間の改善を図ったダイナミック型ＲＡ
Ｍを提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、チップ最外周を囲むように
半導体基板と同じ導電型の拡散層からなるガードリング
を形成して該ガードリングに供給されるべき回路の接地
電位を供給する第１の電源配線を接続し、この第１の電
源配線に設けられたボンディングパッドと上記半導体基
板表面に電気的に絶縁されて貼り付けられてなる電源供
給用リードのうち回路の接地電位に対応されたリードに
第１のボンディングワイヤーにより接続し、上記ボンデ
ィングパッドから延長されて外部入力端子から供給され
た入力信号を受ける入力回路に回路の接地電位を供給す
る第２の電源配線を設けるとともに、上記入力回路を通
した入力信号を受ける内部回路や外部端子から送出され
る出力信号を形成する出力回路の電源線には、それぞれ
のボンディングパッドと上記回路の接地電位に対応され
たリードとをボンディングワイヤーにより接続する。

【０００６】

【作用】上記した手段によれば、上記半導体基板の寄生
容量が入力回路の接地電位に接続されるため、他の回路
からボンディングワイヤーを介して伝えられるノイズを
吸収させることができる。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、メモリセルが形成さ
れるＰ型ウェル領域をＮ型ウェル領域内に形成して分離
を行うような多重ウェル構成をとり、該Ｐ型ウェル領域
に基板バックバイアス電圧を供給し、他のＮチャンネル
型ＭＯＳＦＥＴが形成されるＰ型ウェル領域はＰ型半導
体基板と同電位にし、このＰ型半導体基板の最外周に設
けられて全体を囲むようにガードリングを形成し、かか
るガードリングに回路の接地電位を供給する電源線とメ
モリセルが接続されるワード線のワードドライバに回路
の接地電位を供給する電源線とを一体的に形成して、そ
のボンディングパッドと上記半導体基板の表面に設けら
れてなるＬＯＣ（Ｌead ＯnＣhip ）リードのうち回路
の接地電位に対応されたリードをボンディングワイヤー
により接続し、内部回路に回路の接地電位を供給する電
源配線や出力回路に回路の接地電位を供給する電源配線
には、それぞれ上記回路の接地電位に対応されたリード
にボンディングワイヤーで接続する。

【０００８】

【作用】上記した手段によれば、多重ウェル構造により
周辺回路の動作速度が速くでき、かつ半導体基板の寄生
容量を回路の接地電位に対応したものとして上記ワード
ドライバの接地電位に接続して、他回路からのノイズの
吸収することにより非選択のワード線を安定的に回路の
接地電位に固定できるため、アドレス選択用ＭＯＳＦＥ
Ｔのゲート電圧にノイズが伝えられることにより発生す
るリーク電流を防止することができる結果データ保持時
間を長くすることができる。

【０００９】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
により単結晶シリコンのような１個の半導体基板上に形
成され、本願発明に関係する主要な回路ブロック及びそ
の電源線は、実際の半導体基板上の幾何学的な配置に合
わせて描かれている。

【００１０】メモリアレイＭＡＲＹ０〜ＭＡＲＹ７は、
それぞれがワード線と相補データ線との交点にダイナミ
ック型メモリセルがマトリッス状に配置されて構成され
る。約６４Ｍビットのような大記憶容量のものでは、上
記８個のメモリアレイＭＡＲＹ０〜ＭＡＲＹ７におい
て、１つのワード線に接続されるメモリセル、相補デー
タ線のうちの一方に接続されるメモリセルの数の制約か
ら、実質的にはワード線や相補データ線が分割されて構
成される。

【００１１】メモリアレイＭＡＲＹ０〜ＭＡＲＹ７は、
メモリアレイＭＡＲＹ０〜３とＭＡＲＹ４〜７のように
２組に分けられる。その中央部分にデータ出力回路ＤＯ
０〜ＤＯｎと入力回路ＩＢ０〜ＩＢｎが配置される。上
記２組に分けられた４個のメモリアレイＭＡＲＹ０〜３
は、ＭＡＲＹ０，１とＭＡＲＹ３，４のように分けられ
る。メモリアレイＭＡＲＹ０と１の間に、メモリアレイ
ＭＡＲＹ０と１のワードドライバＷＤ０，ＷＤ１及びそ
れに選択信号を伝えるＸデコーダＸＤ０，ＸＤ１が対称
的に配置される。このことは、他方の組のメモリアレイ
ＭＡＲＹ２，３及び残りの４つのメモリアレイＭＡＲＹ
４，５とＭＡＲＹ６，７のそれぞれにおいても同様であ
る。

【００１２】半導体基板ＰＳＵＢの最外周にはガードリ
ングが設けられる。ガードリング構成それ自体は公知で
あるので、その詳細は図示しないけれども、このガード
リングは、半導体基板ＰＳＵＢと同じＰ型拡散層を主体
して構成される。かかるガードリング用のＰ型拡散層
は、回路の接地電位が供給されるアルミニュウム配線層
からなるような第１電源配線に接続される。これによっ
て、半導体基板ＰＳＵＢは、第１電源配線層及びガード
リング用Ｐ型拡散層を介して回路の接地電位が供給され
る。半導体基板の表面に形成されたＬＯＣＯＳ酸化膜の
ような回路素子相互間に設けられる絶縁層は、半導体基
板の最外周において、ガードリング用のＰ型拡散層に接
続されたアルミニュウムのような金属からなる第１電源
配線によってその側面及び上面が覆われることとなる。
したがって、半導体基板ＰＳＵＢは、それに不所望に流
れてしまうリーク電流やその内部に生じる小数キャリア
にかかわらずにその電位が安定される。また、ＬＯＣＯ
Ｓ酸化膜のような絶縁膜は、上記の第１電源配線によっ
てその端部及び上面が覆われることによって、半導体基
板外から不所望に侵入してくるイオン性の汚染物質のよ
うな汚染物質、及びその電荷から保護されることとな
る。

【００１３】この実施例においては、少なくともメモリ
アレイＭＡＲＹを構成するメモリセルが形成されるＰ型
ウェル領域は、Ｎ型ウェル領域内に形成されることによ
り上記半導体基板ＰＳＵＢと電気的に分離されている。
このようにメモリセルが形成されるＰ型ウェル領域を半
導体基板ＰＳＵＢと分離するという三重（多重）ウェル
構造とすることにより、メモリセルが形成されるＰ型ウ
ェル領域にはデータ保持特性を良くするために、格言す
れば、アドレス選択用ＭＯＳＦＥＴのしきい値電圧を高
くするために−１Ｖのような基板バックバイアス電圧が
供給される。これに対して、上記入力バッファＩＢ０〜
ＩＢｎや、データ出力回路ＤＯ０〜ＤＯｎを含む周辺回
路を構成するＮチャンネル型ＭＯＳＦＥＴが形成される
Ｐ型ウェル領域には、半導体基板ＰＳＵＢと同じ０Ｖの
ような回路の接地電位が与えられる。この結果、周辺回
路を構成するＮチャンネル型ＭＯＳＦＥＴのバックゲー
トには負のバイアス電圧が印加されないから、そのコン
ダクタンスを大きくできるために動作速度を速くでき
る。

【００１４】上記のような三重ウェル構造では、半導体
基板ＰＳＵＢには回路の接地電位が与えられる。つま
り、回路の接地電位からみると大きな寄生容量が付加さ
れることを意味する。本願発明者においては、このこと
に着目して、ガードリングに回路の接地電位を供給する
電源配線をそのままメモリアレイのワードドライバの電
源配線と一体的に接続させる。上記ワードドライバは、
ワード線の選択／非選択レベルにする。ワード線の電圧
レベルは上記ダイナミック型メモリセルのアドレス選択
用ＭＯＳＦＥＴのゲートに伝えられるから、それにノイ
ズがのるとアドレス選択用ＭＯＳＦＥＴに流れるリーク
電流を多くするように作用して、情報記憶キャパシタの
蓄積電荷のリークを速くしてしまう。

【００１５】上記のようにワードドライバの回路接地線
に大きな基板容量を付加することにより、例えノイズが
洩れ込んでも上記基板容量により吸収でき、上記ワード
線の非選択レベルを安定的に回路の接地電位に固定する
ことができる。このように基板容量を付加した接地線
は、洩れ込んだノイズを吸収して安定した回路の接地電
位であることから、ワードドライバと同様にノイズの影
響を大きく受ける入力回路ＩＢ０〜ＩＢｎに回路の接地
電位を与える接地線もボンディングパッドＰＶＳ５を介
して共通に接続させる。なお、上記半導体チップの上部
には、ガードリングに接地電位を与えるボンディングパ
ッドＰＶＳ１が設けられ、上記ボンディングパッドＰＶ
Ｓ５とともにチップの上下からボンディングワイヤーに
より回路の接地電位が与えられるようにされる。

【００１６】この実施例の半導体集積回路装置は、上記
半導体チップの中央部分の表面を縦方向に貫通するよう
電源電圧供給用のＬＯＣリードと回路の接地電位供給用
のＬＯＣリードとが設けられる。これらはＬＯＣ（リー
ド・オン・チップ）構造で構成され、半導体チップの表
面に絶縁用のフィルム等を介して接着剤を用いて接着さ
れる。

【００１７】メモリアレイＭＡＲＹ０〜３及びＭＡＲＹ
４〜７には、ボンディングパッドＰＶＳ３から延びる細
い点線で示された接地線により回路の接地電位が与えら
れる。同様に、出力回路ＤＯ０〜ＤＯｎには、ボンディ
ングパッドＰＶＳ２から延びる太い点線で示された接地
線により回路の接地電位が与えられる。そして、同図に
例示的に示されているＸデコーダＸＤ０〜ＸＤ７のよう
な周辺回路には、ボンディングパッドＰＶＳ４から延び
る太い点線で示された接地線により回路の接地電位が与
えられる。

【００１８】図示しないが、上記各ボンディングパッド
ＰＶＳ１〜ＰＶＳ５のそれぞれは、上記半導体チップの
中央部分を縦方向に延びるように接着された回路の接地
電位用のＬＯＣリードとそれぞれがボンディングワイヤ
ーにより接続される。この場合、ＬＯＣリード側のボン
ディング箇所は、対応したボンディングパッドと隣接し
た位置において行われる。

【００１９】図２には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略ブロック図が示されてい
る。この実施例では、ガードリングに接地電位を与える
接地線は各メモリアレイＭＡＲＹ０〜７のワードトライ
バＷＤ０〜ＷＤ７の接地線と一体的に接続される。そし
て、入力回路ＩＢ０〜ＩＢｎに回路の接地電位を与える
接地線とは分離され、それぞれがボンディングパッドＰ
ＶＳ１とＰＶＳ５を介して回路の接地電位用のＬＯＣリ
ードとそれぞれがボンディングワイヤーにより接続され
る。他の構成は、前記図１の実施例と同様である。上記
ガードリングに対して効率よく回路の接地電位を供給す
るために、半導体チップの下側にもボンディングパッド
を設けて、上記ＬＯＣリードの上下端でそれぞれボンデ
ィングワイヤーにより接続させる構成としてもよい。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭの更に他の一実施例の概略ブロック図が示されて
いる。この実施例では、ガードリングに接地電位を与え
る接地線は入力回路ＩＢ０〜ＩＢｎの接地線と一体的に
接続される。そして、各メモリアレイＭＡＲＹ０〜ＭＡ
ＲＹ７のワードドライバＷＤ０〜ＷＤ７には、ボンディ
ングパッドＰＶＳ６から延びる細い点線で示された接地
線により回路の接地電位が与えられる。他の構成は、前
記図１の実施例と同様である。上記ガードリングに対し
て効率よく回路の接地電位を供給するために、半導体チ
ップの上側と下側のボンディングパッドＰＶＳ１とＰＶ
Ｓ５と上記ＬＯＣリードの上下端とでそれぞれボンディ
ングワイヤーにより接続させられる。

【００２１】図３の実施例は、前記のような三重ウェル
構造のダイナミック型ＲＡＭ以外にも利用できる。つま
り、Ｐ型半導体基板に回路を構成し、ダイナミック型Ｒ
ＡＭのように負のバックバイアス電圧の供給が必要ない
ものでは、上記Ｐ型半導体基板に回路の接地電位を供給
することなり、それには大きな寄生容量が付加される。
このような寄生容量（基板容量）は、入力回路の接地電
位を安定化させるために利用することができる。つま
り、ダイナミック型メモリセルのように、情報保持特性
の改善のために基板バックバイアス電圧の供給が必要な
もの以外は、上記のような三重ウェル構造を採らなくと
も半導体基板には回路の接地電位が供給される。このよ
うな半導体集積回路装置において、上記入力回路のレベ
ルマージン確保のために、上記基板容量を利用するもの
である。この場合、基板容量を入力回路の接地線のみ接
続させるようにするため、他の内部回路や出力回路とは
上記のように接地線とボンディングパッドとを別々に設
け、それぞれにおいて上記ＬＯＣリードとボンディング
ワイヤーにより接続させるようにすればよい。

【００２２】図４には、この発明に係るＬＯＣ構造のダ
イナミック型ＲＡＭの一実施例の内部透視図が示されて
いる。同図において、３１は、モールド樹脂であり、３
２は外部端子（リードフレーム）、３３はチップであ
る。チップ３３は絶縁用のフィルム３４を介してリード
の下側と接着剤を用いて結合されている。内部におい
て、各リードの先端は金ワイヤ３５によりチップ３３の
ボンディングパッド３８に接続される。３６はバスバー
リードであり、前記のような電圧ＶＣＣや回路の接電位
ＶＳＳを供給するリードに用いられる。３７は吊りリー
ドであり、３９はインディックスである。

【００２３】上記リードフレーム３２とチップ３３の表
面とは、フィルム３４を介在させてその表面と裏面とに
接着剤Ａと接着剤Ｂにより接続させる。リードフレーム
の端子は、金ワイヤ３５によってチップ３３のホンディ
ングパッド３８と接続される。上記リードフレーム３２
は、接着剤によってチップ３３の表面に形成された絶縁
体に接続させる構成としてもよい。あるいは、上記リー
ドフレーム３２は、モールド樹脂によってボンディング
用の接続を行うリード表面を除く個所を覆うようにして
おき、接着剤によりチップ３３の表面に接続されるもの
としてもよい。このようなリードフレームを用いた場合
には、リードフレームを半導体チップの配線の一部とす
るようにその表面に配置することができる。これによ
り、前記のようにボンディングパッドをチップの中央部
に配置しても何等問題なく、リードへの接続が可能なる
ものである。

【００２４】図５には、この発明に係るダイナミック型
ＲＡＭにおける接地電位供給経路を説明するための概略
構成図が示されている。チップの長手方向の中央部分に
電気的絶縁をもって接着されたバスバーＶＳＢの両端は
外部端子としての接地端子ＶＳＳ１とＶＳＳ２とされ
る。バスバーＶＳＢの上端部では、それに隣接して設け
られたボンディングパッドＰＶＳ１とボンディングワイ
ヤーＢＷにより接続される。このボンディングパッドＰ
ＶＳ１を介して接地線によりガードリング及びワードド
ライバＷＤ０〜ＷＤ７と接続される。バスバーＶＳＢの
下端部では、それに隣接して設けられたボンディングパ
ッドＰＶＳ５とボンディングワイヤーＢＷにより接続さ
れる。このボンディングパッドＰＶＳ１を介して接地線
によりガードリング及びワードドライバＷＤ０〜ＷＤ７
及び入力回路と接続される。

【００２５】バスバーＶＳＢの内部では、出力回路の接
地線に接続されるボンディングパッドＰＶＳ２、特に制
限されないが、センスアンプＳＡ０〜ＳＡｎの接地線に
接続されるボンディングパッドＰＶＳ３、及び周辺回路
（PERIPHERAL) の接地線に接続されるボンディングパッ
ドＰＳＶ４のそれぞれとボンディングワイヤーＢＷによ
り接続される。

【００２６】この構成では、バスバーＶＳＢ自体の分布
抵抗値が小さいこと、及び半導体集積回路装置が実装基
板に搭載されたときは、かかるバスバーＶＳＢには電源
装置の回路接地電位に接続され、電源の低インピーダン
スの接地電位が与えられる。この結果、バスバーＶＳＢ
に与えられる回路の接地電位は安定している。したがっ
て、出力回路ＤＯ０〜ＤＯｎやセンスアンプＳＡ０〜Ｓ
Ａｎの動作によって比較的大きなノイズが回路の接地電
位に発生し、それが上記ボンディングパッドＰＶＳ２，
ＰＶＳ３とボンディングワイヤーＢＷを介して上記バス
バーＶＳＢに洩れ込むが大半が電源側に吸収されてしま
う。そして、上記低抵抗値を持つバスバーＶＳＢと、ボ
ンディングワイヤーＢＷを介して大幅に低減されたノイ
ズ成分がボンディングパッドＰＶＳ１，ＰＶＳ５を介し
て伝えられたとしても、上記大きな基板容量で吸収され
てしまう。その結果、ワードドライバＷＤ０〜ＷＤ７、
入力回路ＩＢ０〜ＩＢ７の回路の接地線の電位は、安定
的に回路の接地電位に固定させることができる。

【００２７】図６には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例の概略ブロック図が示されてい
る。メモリブロックＭＢ０〜ＭＢ３は、前記のような８
個のメモリアレイＭＡＲＹ０〜ＭＡＲＹ７が２個ずつに
より構成される。メモリブロックＭＢ０は、メモリアレ
イＭＡＲＹ０と１により構成される。つまり、同図のメ
モリアレイＭＡＴＬとＭＡＴＲは、前記メモリアレイＭ
ＡＲＹ０と１に対応される。上記メモリアレイＭＡＴＬ
とＭＡＴＲの間に、ＸデコーダＸＤが配置される。この
ＸデコーダＸＤには、前記ＸデコーダＸＤ０，ＸＤ１と
それによりワード線の選択信号を形成するワードドライ
バＷＤ０，ＷＤ１も含まれる。

【００２８】メモリアレイＭＡＴＬとＭＡＴＲの相補デ
ータ線は、ＹデコーダＹＤＬとＹＤＲにより選択され
る。他のメモリブロックＭＢ１〜ＭＢ３も上記同様な構
成にされる。アドレス端子Ａ０〜Ａｉからロウアドレス
ストローブ信号／ＲＡＳに同期して入力されたアドレス
信号は、ＸアドレスバッファＸＢに取り込まれる。続い
て、アドレス端子Ａ０〜Ａｉからロウアドレスストロー
ブ信号／ＣＡＳに同期して入力されたアドレス信号は、
ＹアドレスバッファＹＢに取り込まれる。

【００２９】上記ＸアドレスバッファＸＢに取り込まれ
たアドレス信号Ｘ０〜Ｘｉは、上記ＸデコーダＸＤに供
給される。上記ＹアドレスバッファＹＢに取り込まれた
アドレス信号Ｙ０〜Ｙｉは、上記ＹデコーダＹＤＬとＹ
ＤＲに供給される。上記ＸデコーダＸＤとＹデコーダＹ
ＤＬとＹＤＲによりメモリブロックＭＢ０〜ＭＢ３のメ
モリセルの選択動作が行われ、読み出し動作のときには
メインアンプＭＡＬとＭＡＲにより増幅され、入出力回
路ＩＯを通して外部端子ＩＯ０〜ＩＯ７から出力され
る。なお、メモリアレイＭＡＴＬとＭＡＴＲには、セン
スアンプやプリチャージ回路が組み込まれている。

【００３０】タイミング発生回路ＴＧは、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネ
ーブル信号／ＯＥを受けて、動作モードの判定とその動
作モードに必要なタイミング信号を発生させる。

【００３１】電源回路ＹＧは、特に制限されないが、
３．３Ｖのような電源電圧ＶＣＣを受けて、＋４Ｖのよ
うな昇圧電圧ＶＰＰ（又はＶＣＨ）、＋２．２Ｖのよう
な内部動作電圧ＶＣＬ、＋１．１Ｖのようなハーフプリ
チャージ電圧ＨＶＣ、及び−１Ｖの基板バックバイアス
電圧ＶＢＢを発生させる。上記昇圧電圧ＶＰＰは、ワー
ド線の選択用電圧とされる。つまり、この昇圧電圧ＶＰ
Ｐは、ワードドライバの動作電圧とされる。上記ＶＣＬ
は、アレイ用の内部降圧電圧であり、センスアンプの動
作電圧等として用いられる。上記ＨＶＣは、相補データ
線等のハーフプリチャージ電圧として用いられる。この
ＨＶＣは、相補データ線の他にも、情報記憶キャパシタ
の一方の電極であるプレートに供給されるバイアス電圧
等にも利用される。ＶＢＢは、上記メモリアレイ（ダイ
ナミック型メモリセル）が形成されるＰ型ウェル領域Ｐ
ＷＥＬＬに対して負のバックバイアス電圧を供給し、ア
ドレス選択用ＭＯＳＦＥＴのしきい値電圧を大きくして
情報保持特性の改善を図るものである。

【００３２】図７には、この発明に係るダイナミック型
ＲＡＭの一実施例の要部回路図が示されている。同図に
は、メモリアレイＡＲＲＹ０とワードドライバＷＤ、セ
ンスアンプＳＡの回路が代表として例示的に示されてい
る。同図において、ＭＯＳＦＥＴのゲートに○を付した
ものは、Ｐチャンネル型ＭＯＳＦＥＴを表している。メ
モリアレイＡＲＲＡＹ０は、代表として例示的に示され
た２対の相補ビット線（データ線）Ｂ０，Ｂ０Ｂ、Ｂ
ｎ，ＢｎＢと、４本のワード線ＷＬ０，ＷＬ１とＷＬｎ
−１，ＷＬｎとの交点にアドレス選択用ＭＯＳＦＥＴと
情報記憶用キャパシタからなるダイナミック型メモリセ
ルがマトリックス配置されて構成される。上記情報記憶
用キャパシタの共通化されたプレート電極には、バイア
ス電圧として上記ＨＶＣが印加されている。

【００３３】メモリアレイＡＲＲＡＹ０において、ワー
ド線は奇数と偶数に分けられ、偶数ワード線ＷＬ０〜Ｗ
Ｌｎには、その一方の端（同図の下側）にワードドライ
バＷＤが設けられ、奇数ワード線ＷＬ１〜ＷＬｎ−１に
は、その他方の端（同図の上側）に図示しないけれども
同様なワードドライバが設けられる。このようにワード
線の配列に対して、奇数と偶数とに分けてワードドライ
バを分けて配置することにより、ワードドライバ側から
見たワード線のピッチを広くでき、ワードドライバのワ
ード線とのピッチとを合わせ込むようにすることができ
る。

【００３４】ワードドライバＷＤは、動作電圧が昇圧電
圧ＶＰＰとされ、回路の接地電位ＶＳＳはガードリング
に接続されることにより安定化が図られている。ワード
線ＷＬ０の駆動信号は、Ｐチャンネル型ＭＯＳＦＥＴと
Ｎチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバー
タ回路により駆動される。このＣＭＯＳインバータ回路
の出力信号は、上記ＣＭＯＳインバータ回路の入力端子
と動作電圧ＶＰＰとの間に設けられた帰還用のＰチャン
ネル型ＭＯＳＦＥＴのゲートに供給される。また、上記
ＣＭＯＳインバータ回路の入力端子側には、プリチャー
ジ信号ＷＰＨにより制御されるＰチャンネル型のプリチ
ャージＭＯＳＦＥＴが設けられる。

【００３５】上記プリチャージ信号ＷＰＨがロウレベル
のときに、上記プリチャージＭＯＳＦＥＴがオン状態に
なり、上記ＣＭＯＳインバータ回路の入力ノードを動作
電圧ＶＰＰにプリチャージする。これにより、上記ＣＭ
ＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴがオ
ン状態になり、ワード線ＷＬ０等を回路の接地電位ＶＳ
Ｓに固定する。このとき、かかる接地電位ＶＳＳはガー
ドリングを介して基板容量が設けられ、出力回路やセン
スアンプの接地線に発生されたノイズが洩れ込むのを防
止することができる。つまり、上記メモリセルのアドレ
ス選択用ＭＯＳＦＥＴのゲートにはノイズが伝えられ、
それがウィークリィに動作してリーク電流を増加させる
ことがない。この結果、情報記憶キャパシタに保持され
た電荷が上記リーク電流により失われることがなくな
り、データ保持特性を大幅に改善させることができる。

【００３６】ＸデコーダＸＤＥＣにより選択されるべき
ワード線ＷＬ０に対応したデコード信号／φ０が、ハイ
レベルからロウレベルに引き抜かれる。これにより、上
記ＣＭＯＳインバータ回路の入力信号がロウレベルにな
り、Ｎチャンネル型ＭＯＳＦＥＴがオフ状態になり、Ｐ
チャンネル型ＭＯＳＦＥＴがオン状態になるのでワード
線ＷＬ０が動作電圧ＶＰＰに対応したハイレベルにされ
る。このとき、非選択の他のワード線は、上記ＣＭＯＳ
インバータ回路の入力には、非選択ワード線のロウレベ
ルにより帰還用のＰチャンネル型ＭＯＳＦＥＴがオン状
態になり、上記ハイレベルのプリチャージレベルを維持
している。

【００３７】一対の相補ビット線Ｂ０，Ｂ０Ｂは、同図
に示すように平行に配置され、ビット線の容量バランス
等をとるために必要に応じて適宜に交差させられる。か
かる相補ビット線Ｂ０，Ｂ０Ｂは、選択信号ＳＨＲＲに
よりスイッチ制御されるシェアードスイッチＭＯＳＦＥ
Ｔによりセンスアンプの単位回路の入出力ノードと接続
される。センスアンプの単位回路は、ゲートとドレイン
とが交差接続されてラッチ形態にされたＮチャンネル型
ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴから構成
される。Ｎチャンネル型ＭＯＳＦＥＴソースは、共通ソ
ース線ＳＤＮに接続される。Ｐチャンネル型ＭＯＳＦＥ
Ｔソースは、共通ソース線ＳＤＰに接続される。上記共
通ソース線ＳＤＮとＳＤＰには、それぞれＮチャンネル
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワー
スイッチＭＯＳＦＥＴが設けられて、センスアンプの活
性化信号により上記パワースイッチＭＯＳＦＥＴがオン
状態になり、センスアンプの動作に必要な電圧供給を行
うようにされる。

【００３８】図示しない上記センスアンプを活性化させ
るパワースイッチＭＯＳＦＥＴは、それぞれ２つの並列
形態に接続されたＭＯＳＦＥＴからなり、安定的なセン
ス動作を行わせるために、センスアンプが増幅動作を開
始した時点では比較的小さな電流しか供給できないよう
な第１のパワースイッチＭＯＳＦＥＴをオン状態にし、
センスアンプの増幅動作によって相補ビット線との電位
差がある程度大きくなった時点で大きな電流を流すよう
な第２のパワースイッチＭＯＳＦＥＴをオン状態にする
等して増幅動作を段階的に行うようにされる。

【００３９】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴと、相
補ビット線にハーフプリチャージ電圧ＨＶＣを供給する
スイッチＭＯＳＦＥＴからなるプリチャージ回路が設け
られる。これらのＭＯＳＦＥＴのゲートは、共通にプリ
チャージ信号ＢＬＥＱＢが供給される。図示しないけれ
ども、上記単位回路の入出力ノードには、カラム選択信
号ＹＳによりスイッチ制御されるカラムスイッチが設け
られて共通入出力線に接続される。そして、センスアン
プの単位回路の入出力ノードは、制御信号ＳＨＲＬによ
りスイッチ制御されるシェアードスイッチＭＯＳＦＥＴ
を介して図示しない左側のメモリアレイの相補ビット線
にも接続される。

【００４０】図８には、この発明に係るダイナミック型
ＲＡＭを説明するための概略素子配置図が示されてい
る。つまり、同図においては、ダイナミック型ＲＡＭを
構成するメモリアレイＡrray、センスアンプＳＡ、周辺
回路Ｐeri 及びガードリングを形成するウェル領域が例
示的に示されている。

【００４１】メモリセルはＰ型ウェル領域ＰＷに形成さ
れ、そこには基板バックバイアス電圧ＶＢＢが印加され
る。このウェル領域ＰＷをＰ型基板から分離させるため
に、上記メモリセルが形成されるＰ型ウェル領域ＰＷ
は、その下層に深いＮ型のウェル領域ＤＷが形成され
る。後述するように上記Ｐ型ウェル領域ＰＷは、上記Ｎ
型ウェル領域ＤＷと、その周辺を囲むように形成された
Ｎ型ウェル領域とで上記Ｐ型基板から分離される。かか
るＮ型ウェル領域ＤＷには、昇圧電圧ＶＰＰが印加され
る。上記Ｐ型ウェル領域ＰＷにメモリセルのみが形成さ
れる場合には、かかるＰ型ウェル領域には電源電圧ＶＣ
Ｃあるいは相補データ線に伝えられる最も高い電圧がＶ
ＣＬならこのＶＣＬが印加される。

【００４２】センスアンプのＰチャンネル型ＭＯＳＦＥ
Ｔが形成されるＮ型ウェル領域ＮＷには、電源電圧ＶＣ
Ｃが印加される。センスアンプのＮチャンネル型ＭＯＳ
ＦＥＴが形成されるＰ型ウェル領域ＰＷには、回路の接
地電位ＶＳＳが印加される。また、周辺回路Ｐeri のＰ
チャンネル型ＭＯＳＦＥＴは、Ｎ型ウェル領域ＮＷに形
成され、このＮ型ウェル領域ＮＷには電源電圧ＶＣＣが
印加される。Ｎチャンネル型ＭＯＳＦＥＴは、上記Ｎ型
ウェル領域ＮＷに囲まれて形成されたＰ型ウェル領域Ｐ
Ｗに形成される。このＰ型ウェル領域ＰＷには回路の接
地電位ＶＳＳが印加される。そして、入出力回路ＩＯに
おいても、上記同様にＰチャンネル型ＭＯＳＦＥＴは、
Ｎ型ウェル領域ＮＷに形成され、このＮ型ウェル領域Ｎ
Ｗには電源電圧ＶＣＣが印加される。Ｎチャンネル型Ｍ
ＯＳＦＥＴは、上記Ｎ型ウェル領域ＮＷに囲まれて形成
されたＰ型ウェル領域ＰＷに形成される。このＰ型ウェ
ル領域ＰＷには回路の接地電位ＶＳＳが印加される。

【００４３】図９には、図８に示された概略素子配置図
に対応された素子構造断面図が示されている。半導体チ
ップの最外周部には、Ｐ型ウェル領域ＰＷが形成され、
その中にはＰチャンネル型ＭＯＳＦＥＴのソース，ドレ
インと同じ拡散層により形成されたオーミックコンタク
ト用Ｐ型領域が形成され、かかるＰ型領域に前記接地線
が設けられてボンディングバップＰＶＳ１等から回路の
接地電位が与えられる。メモリセルＭＣを構成するアド
レス選択用ＭＯＳＦＥＴは、その周囲がＮ型ウェル領域
ＮＷにより囲まれ、その下層に深い層のＮ型ウェル領域
ＤＷが形成されて、半導体基板Ｐ−Ｓｕｂから電気的に
分離されて、負の基板バックバイアス電圧ＶＢＢが印加
される。上記分離用のＮ型ウェルＮＷとＤＷには、特に
制限されないが、昇圧電圧ＶＰＰが印加される。上記分
離されたＰ型ウェル領域にメモリセルＭＣのみしか形成
されない場合には、アドレス選択用ＭＯＳＦＥＴのソー
ス，ドレインに供給される最も高い電圧がＶＣＬならか
かるＶＣＬあるいは電源電圧ＶＣＣが印加される。

【００４４】センスアンプＳＡを構成するＰチャンネル
型ＭＯＳＦＥＴ（Ｐ−ＳＡ）は、Ｎ型ウェル領域ＮＷに
形成される。センスアンプの動作電圧が上記ＶＣＬのよ
うに比較的低いときには、かかるＮ型ウェル領域ＮＷに
は、電源電圧ＶＣＣではなく上記ＶＣＬを供給する構成
としてもよい。センスアンプを構成するＮチャンネル型
ＭＯＳＦＥＴ（Ｎ−ＳＡ）は、Ｐ型ウェル領域ＰＷに形
成される。このＰ型ウェル領域ＰＷには、基板Ｐ−Ｓｕ
ｂから回路の接地電位ＶＳＳが与えられる。

【００４５】以下同様にして、周辺回路Ｐeri や周辺回
路ＩＯを構成する各Ｐチャンネル型ＭＯＳＦＥＴは、Ｎ
型ウェル領域ＮＷに形成され、かかるＮ型ウェル領域に
は電源電圧ＶＣＣが印加される。周辺回路Ｐeri や周辺
回路ＩＯを構成する各Ｎチャンネル型ＭＯＳＦＥＴは、
Ｐ型ウェル領域ＰＷに形成され、かかるＮ型ウェル領域
には回路の接地電位ＶＳＳが印加される。この場合に、
接地線は、前記のようなガードリング等の接地線とは分
離され、それぞれが独立したボンディングパッドＰＶＳ
４、ＰＶＳ２から接地電位が与えられる。

【００４６】同図において、メモリセルが形成されるＰ
型ウェル領域ＰＷを基板Ｐ−Ｓｕｂから分離するために
設けられたＮ型ウェル領域と、センスアンプのＰチャン
ネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域ＮＷの
間にダミーのＰ型ウェル領域ＰＷが設けられるようにさ
れているが、これは本質的なものではなく、省略するこ
とができる。周辺回路Ｐeri のＮチャンネル型ＭＯＳＦ
ＥＴが形成されるＰ型ウェル領域ＰＷと、入出力回路Ｉ
Ｏを構成するＰチャンネル型ＭＯＳＦＥＴが形成される
Ｎ型ウェル領域との間に設けられ、電源電圧ＶＣＣが印
加されるＮ型ウェル領域とＰ型ウェル領域とは、上記周
辺回路Ｐeri と入出力回路ＩＯとを良好な分離を行うも
のであり、それぞれが形成されるエリアの間隔が大きい
なら省略することができる。

【００４７】図１０には、図８に示された概略素子配置
図の変形例を説明するための素子構造断面図が示されて
いる。この実施例では、メモリセルが形成されるＰ型ウ
ェル領域及びセンスアンプのＰチャンネル型ＭＯＳＦＥ
Ｔ（Ｐ−ＳＡ）が形成されるＮ型ウェル領域下まで深い
Ｎ型ウェル領域ＤＷが形成される。この構成により、上
記Ｐチャンネル型ＭＯＳＦＥＴ（Ｐ−ＳＡ）が形成され
るＮ型ウェル領域を利用して上記メモリセルＭＣが形成
されるＰ型ウェル領域を分離するよう周囲に設けられる
Ｎ型ウェル領域として共通化するようにして高集積化を
図るようにするものである。

【００４８】図１１には、図８に示された概略素子配置
図の他の変形例を説明するための素子構造断面図が示さ
れている。この実施例では、図１０と同様にメモリセル
が形成されるＰ型ウェル領域及びセンスアンプのＰチャ
ンネル型ＭＯＳＦＥＴ（Ｐ−ＳＡ）が形成されるＮ型ウ
ェル領域下まで深いＮ型ウェル領域ＤＷが形成されこと
の他、入出力回路ＩＯを構成するＮチャンネル型ＭＯＳ
ＦＥＴが形成されるＰ型ウェル領域ＰＷの下層にも上記
深いＮ型ウェル領域ＤＷを設けるようにするものであ
る。この構成により、かかるＮチャンネル型ＭＯＳＦＥ
Ｔが形成されるＰ型ウェル領域ＰＷには基板バックバイ
アス電圧ＶＢＢ２を印加することができる。この基板バ
ックバイアス電圧ＶＢＢ２の供給により、入出力回路Ｉ
Ｏにおける例えば、入力回路の入力ＭＯＳＦＥＴのしき
い値電圧を比較的大きくして入力ロジックスレッショル
ド電圧の調整に利用することができる。

【００４９】図１２には、この発明に係るダイナミック
型ＲＡＭの一実施例のレイアウト図が示されている。同
図においては、この発明に係るダイナミック型ＲＡＭの
理解を助けるために、主要な各回路ブロックが例示的に
示されている。同図において、ＭＷＤは上記メインワー
ドドライバ、ＳＷＤはサブワードドライバ、ＳＡはセン
スアンプ、Ｃolumn Ｄecは、カラムデコーダである。そ
して、２つのメモリアレイの間に配置されたＡＣＴＲＬ
は、アレイ制御回路であり、アドレスデコーダや、動作
に必要なタイミング信号を供給する。そして、チップの
最外周部には、太い点線で示したようにガードリングが
設けられる。

【００５０】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、前記図１と同様
に全体として８個に分けられる。半導体チップの長手方
向に対して左右に４個ずつのメモリアレイが分けられ
て、中央部分に同図では省略されているが、アドレス入
力回路、データ入出力回路等の入出力インターフェイス
回路が設けられる。

【００５１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバが配置される。このメインワード
ドライバは、それを中心にして上下に振り分けられた２
個のメモリアレイに対応して設けられる。メインワード
ドライバは、上記１つのメモリアレイを貫通するように
延長されるメインワード線の選択信号を形成する。１つ
のメモリアレイは、上記メインワード線方向に２Ｋビッ
ト、それと直交する図示しない相補ビット線（又はデー
タ線）方向に４Ｋビットの記憶容量を構成するダイナミ
ック型メモリセルが接続される。このようなメモリアレ
イが全体で８個設けられるから、全体では８×２Ｋ×４
Ｋ＝６４Ｍビットのような大記憶容量を持つようにされ
る。

【００５２】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリブロック毎にサブワードドライバが設けられる。サ
ブワードドライバは、メインワード線に対して１／８の
長さに分割され、それと平行に延長されるサブワード線
の選択信号を形成する。この実施例では、メインワード
線の数を減らすために、言い換えるならば、メインワー
ド線の配線ピッチを緩やかにするために、特に制限され
ないが、１つのメインワード線に対して、相補ビット線
方向に４本からなるサブワード線を配置させる。このよ
うにメインワード線方向には８本に分割され、及び相補
ビット線方向に対して４本ずつが割り当てられたサブワ
ード線の中から１本のサブワード線を選択するために、
サブワード選択線ドライバが配置される。このサブワー
ド選択線ドライバは、上記サブワードドライバの配列方
向に延長される４本のサブワード選択線の中から１つを
選択する選択信号を形成する。

【００５３】これにより、上記１つのメモリアレイに着
目すると、１つのメインワード線に割り当てられる８個
のメモリブロックのうち選択すべきメモリセルが含まれ
る１つのメモリブロックに対応したサブワードドライバ
において、１本のサブワード選択線が選択される結果、
１本のメインワード線に属する８×４＝３２本のサブワ
ード線の中から１つのサブワード線が選択される。上記
のようにメインワード線方向に２Ｋ（２０４８）のメモ
リセルが設けられるので、１つのサブワード線には、２
０４８／８＝２５６個のメモリセルが接続されることと
なる。なお、特に制限されないが、リフレッシュ動作
（例えばセルフリフレッシュモード）においては、１本
のメインワード線に対応する８本のサブワード線が選択
状態とされる。

【００５４】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても８分割される。つまり、太
い黒線で示されたセンスアンプＳＡにより相補ビット
線が８分割に分割される。特に制限されないが、センス
アンプＳＡは、シェアードセンス方式により構成され、
メモリアレイの両端に配置されるセンスアンプを除い
て、センスアンプを中心にして左右に相補ビット線が設
けられ、左右いずれかの相補ビット線に選択的に接続さ
れる。

【００５５】図１３には、上記メモリアレイのメインワ
ード線とサブワード線との関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
２本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。

【００５６】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのメモ
リブロックに交互に配置される。メインワードドライバ
に隣接する偶数０〜６と、メインワード線の遠端側（ワ
ードドライバの反対側）に配置される奇数１〜７を除い
て、メモリブロック間に配置されるサブワードドライバ
は、それを中心にした左右のメモリブロックのサブワー
ド線の選択信号を形成する。

【００５７】これにより、前記のようにメモリブロック
としては、８ブロックに分けられるが、上記のように実
質的にサブワードドライバにより２つのメモリブロック
に対応したサブワード線が同時に選択されるので、実質
的には４ブロックに分けられることとなる。上記のよう
にサブワード線を偶数０〜６と奇数１〜７に分け、それ
ぞれメモリブロックの両側にサブワードドライバを配置
する構成では、メモリセルの配置に合わせて高密度に配
置されるサブワード線ＳＷＬの実質的なピッチがサブワ
ードドライバの中で２倍に緩和でき、サブワードドライ
バとサブワード線とを効率よくレイアウトすることがで
きる。

【００５８】上記サブワードドライバは、４本のサブワ
ード線０〜６（１〜７）に対して共通に選択信号を供給
する。また、インバータ回路を介した反転信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸが設けられ
る。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構
成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列の
サブワードドライバ０〜６に供給され、そのうち奇数Ｆ
Ｘ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７
に供給される。特に制限されないが、サブワード選択線
ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属
配線層Ｍ２により形成され、同じく第２層目の金属配線
層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷ
Ｌｎの交差する部分では、第３層目の金属配線層Ｍ３に
より構成される。

【００５９】図１４には、上記メモリアレイのメインワ
ード線とセンスアンプとの関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
１本のメインワード線ＭＷＬが示されている。このメイ
ンワード線ＭＷＬは、メインワードドライバＭＷＤによ
り選択される。上記メインワードドライバに隣接して、
上記偶数サブワード線に対応したサブワードドライバＳ
ＷＤが設けられる。

【００６０】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してメモリブ
ロック（メモリアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。

【００６１】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DEC
ORDER の選択信号が伝えられるカラム選択線ＹＳに接続
される。

【００６２】この実施例において、前記ガードリングに
接地電位を供給する接地線は、上記のような３層の金属
配線層を介して接地電位が与えられる。つまり、最上層
の第３層目の金属配線層がボンディングパッドを構成
し、そこから延びて上記ガードリングを構成する半導体
領域に到達するまで、第２層目金属配線層、第１層目金
属配線層が介在される。このとき、配線層間を接続する
スルーホールは、スリット状にされる。つまり、上記ガ
ードリングの延長方向にスリット状のスルーホーが形成
されてそこに金属配線材料が埋め込まれる構成とされ
る。このような金属層は、半導体チップの外側から侵入
する水分を阻止するダムの役割を果たすようにすること
ができる。このようにガードリングは、半導体基板に対
してバイアス電圧を与えることの他にも重要な役割を果
たすものである。そして、本願発明では、これられに加
えて大きな基板容量が付加されることを利用して、それ
を内部の接地電位の安定化に活用するようにするもので
ある。

【００６３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）チップ最外周を囲むように半導体基板と同じ導
電型の拡散層からなるガードリングを形成して半導体基
板に供給されるべき回路の接地電位を供給する第１の電
源配線を接続し、この第１の電源線に設けられたボンデ
ィングパッドと上記半導体基板表面に電気的に絶縁され
て貼り付けられてなる電源供給用リードのうち回路の接
地電位に対応されたリードに第１のボンディングワイヤ
ーにより接続し、上記ボンディングパッドから延長され
て外部入力端子から供給された入力信号を受ける入力回
路に回路の接地電位を供給する第２の電源配線を設ける
とともに、上記入力回路を通した入力信号を受ける内部
回路や外部端子から送出される出力信号を形成する出力
回路の電源線には、それぞれのボンディングパッドと上
記回路の接地電位に対応されたリードとをボンディング
ワイヤーにより接続することにより、上記半導体基板の
寄生容量を用いて他の回路からボンディングワイヤーを
介して伝えられるノイズを吸収させることができ、動作
マージンの拡大を図ることができるという効果が得られ
る。

【００６４】（２）メモリセルが形成されるＰ型ウェ
ル領域をＮ型ウェル領域内に形成して分離を行って基板
バックバイアス電圧を供給し、他のＮチャンネル型ＭＯ
ＳＦＥＴが形成されるＰ型ウェル領域はＰ型半導体基板
と同電位にし、このＰ型半導体基板の最外周に設けられ
て全体を囲むようにガードリングを形成し、かかるガー
ドリングに回路の接地電位を供給する電源線とメモリセ
ルが接続されるワード線のワードドライバに回路の接地
電位を供給する電源線とを一体的に形成して、そのボン
ディングパッドと上記半導体基板の表面に設けられてな
るＬＯＣリードのうち回路の接地電位に対応されたリー
ドをボンディングワイヤーにより接続し、内部回路に回
路の接地電位を供給する電源配線や出力回路に回路の接
地電位を供給する電源配線には、それぞれ上記回路の接
地電位に対応されたリードにボンディングワイヤーで接
続することにより、他回路からのノイズの吸収すること
により非選択のワード線を安定的に回路の接地電位に固
定できるため、アドレス選択用ＭＯＳＦＥＴのゲート電
圧にノイズが伝えられることにより発生するリーク電流
を防止することができる結果データ保持時間を長くする
ことができるという効果が得られる。

【００６５】（３）上記（２）において第１の電源配
線と第２の電源配線とを共通のボンディングパッドに接
続することにより、入力回路のレベルマージンも拡大す
ることができるという効果が得られる。

【００６６】（４）上記第１の電源配線は、多層の金
属配線層からなり、第１層目と拡散層との間及び各層の
金属配線相互の接続は上記ガードリングに沿って形成さ
れるスリット状のコンタクト部により接続させることに
より、かかる金属配線層により上記の回路の接地電位の
供給の他にも水分の侵入を防止する役割を持たせること
ができるという効果が得られる。

【００６７】（５）上記メモリセルが形成されたＰ型
ウェル領域には、負のバックバイアス電圧が与えられ、
他のＮチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェ
ル領域はＰ型半導体基板と同じ電位にすることにより、
データ保持時間を確保するとともに動作の高速化を図る
ことができるとともに、基板容量をノイズ吸収に利用で
きるという効果が得られる。

【００６８】（６）上記ワードドライバは、メインワ
ード線の選択信号を形成するものであり、かかるメイン
ワード線の延長方向に対して分割された長さとされ、複
数からなるダイナミック型メモリセルが接続されてなる
サブワード線と、上記メインワード線と直交するように
延長され、１つのサブワード線を選択する選択信号が伝
えられる複数からなるサブワード選択線とが設けられ、
上記メインワード線の選択信号と上記サブワード選択信
号線の選択信号とを受ける論理回路により上記サブワー
ド線の選択動作を行うようにすることにより、大記憶容
量化を図ることができるという効果が得られる。

【００６９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの構成やワードドライバのレイアウト構成は種
々の実施形態を採ることができるものである。この発明
は、ダイナミック型ＲＡＭの他にも各種半導体集積回路
装置に広く利用できるものである。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、チップ最外周を囲むように
半導体基板と同じ導電型の拡散層からなるガードリング
を形成して半導体基板に供給されるべき回路の接地電位
を供給する第１の電源配線を接続し、この第１の電源線
に設けられたボンディングパッドと上記半導体基板表面
に電気的に絶縁されて貼り付けられてなる電源供給用リ
ードのうち回路の接地電位に対応されたリードに第１の
ボンディングワイヤーにより接続し、上記ボンディング
パッドから延長されて外部入力端子から供給された入力
信号を受ける入力回路に回路の接地電位を供給する第２
の電源配線を設けるとともに、上記入力回路を通した入
力信号を受ける内部回路や外部端子から送出される出力
信号を形成する出力回路の電源線には、それぞれのボン
ディングパッドと上記回路の接地電位に対応されたリー
ドとをボンディングワイヤーにより接続することによ
り、上記半導体基板の寄生容量を用いて他の回路からボ
ンディングワイヤーを介して伝えられるノイズを吸収さ
せることができ、動作マージンの拡大を図ることができ
る。

【００７１】メモリセルが形成されるＰ型ウェル領域を
Ｎ型ウェル領域内に形成して分離を行って基板バックバ
イアス電圧を供給し、他のＮチャンネル型ＭＯＳＦＥＴ
が形成されるＰ型ウェル領域はＰ型半導体基板と同電位
にし、このＰ型半導体基板の最外周に設けられて全体を
囲むようにガードリングを形成し、かかるガードリング
に回路の接地電位を供給する電源線とメモリセルが接続
されるワード線のワードドライバに回路の接地電位を供
給する電源線とを一体的に形成して、そのボンディング
パッドと上記半導体基板の表面に設けられてなるＬＯＣ
リードのうち回路の接地電位に対応されたリードをボン
ディングワイヤーにより接続し、内部回路に回路の接地
電位を供給する電源配線や出力回路に回路の接地電位を
供給する電源配線には、それぞれ上記回路の接地電位に
対応されたリードにボンディングワイヤーで接続するこ
とにより、他回路からのノイズの吸収することにより非
選択のワード線を安定的に回路の接地電位に固定できる
ため、アドレス選択用ＭＯＳＦＥＴのゲート電圧にノイ
ズが伝えられることにより発生するリーク電流を防止す
ることができる結果データ保持時間を長くすることがで
きる。

【００７２】上記において第１の電源配線と第２の電源
配線とを共通のボンディングパッドに接続することによ
り、入力回路のレベルマージンも拡大することができ
る。

【００７３】上記第１の電源配線は、多層の金属配線層
からなり、第１層目と拡散層との間及び各層の金属配線
相互の接続は上記ガードリングに沿って形成されるスリ
ット状のコンタクト部により接続させることにより、か
かる金属配線層により上記の回路の接地電位の供給の他
にも水分の侵入を防止する役割を持たせることができ
る。

【００７４】上記メモリセルが形成されたＰ型ウェル領
域には、負のバックバイアス電圧が与えられ、他のＮチ
ャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域は
Ｐ型半導体基板と同じ電位にすることにより、データ保
持時間を確保するとともに動作の高速化を図ることがで
きるとともに、基板容量をノイズ吸収に利用できる。

【００７５】上記ワードドライバは、メインワード線の
選択信号を形成するものであり、かかるメインワード線
の延長方向に対して分割された長さとされ、複数からな
るダイナミック型メモリセルが接続されてなるサブワー
ド線と、上記メインワード線と直交するように延長さ
れ、１つのサブワード線を選択する選択信号が伝えられ
る複数からなるサブワード選択線とが設けられ、上記メ
インワード線の選択信号と上記サブワード選択信号線の
選択信号とを受ける論理回路により上記サブワード線の
選択動作を行うようにすることにより大記憶容量化を図
ることができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略ブロック図である。

【図２】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示す概略ブロック図である。

【図３】この発明に係るダイナミック型ＲＡＭの更に他
の一実施例を示す概略ブロック図である。

【図４】この発明に係るＬＯＣ構造のダイナミック型Ｒ
ＡＭの一実施例を示す内部透視図である。

【図５】この発明に係るダイナミック型ＲＡＭにおける
接地電位供給経路を説明するための概略構成図である。

【図６】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略ブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭの一実施
例を示す要部回路図である。

【図８】この発明に係るダイナミック型ＲＡＭを説明す
るための概略素子配置図である。

【図９】図８に示された概略素子配置図に対応された素
子構造断面図である。

【図１０】図８に示された概略素子配置図の変形例を説
明するための素子構造断面図である。

【図１１】図８に示された概略素子配置図の他の変形例
を説明するための素子構造断面図である。

【図１２】この発明に係るダイナミック型ＲＡＭの一実
施例を示すレイアウト図である。

【図１３】図１２のメモリアレイのメインワード線とサ
ブワード線との関係を説明するための要部ブロック図で
ある。

【図１４】図１２のメモリアレイのメインワード線とセ
ンスアンプとの関係を説明するための要部ブロック図で
ある。

【符号の説明】

ＭＡＲＹ０〜ＭＡＲＹ７…メモリアレイ、ＷＤ０〜ＷＤ
７…ワードドライバ、ＸＤ０〜ＸＤ７…Ｘデコーダ、Ｄ
Ｏ０〜ＤＯ７…出力バッファ、ＩＢ０〜ＩＢ７…入力バ
ッファ、ＰＶＳ１〜ＰＶＳ６…ボンディングパッド、Ｖ
ＳＢ…バスバー、ＩＯ…入出力回路、ＴＧ…タイミング
発生回路、ＸＢ…Ｘアドレスバッファ、ＹＢ…Ｙアドレ
スバッファ、ＹＧ…内部電圧発生回路、ＭＡＴＬ，ＭＡ
ＴＲ…メモリアレイ、ＭＡＬ，ＭＡＲ…メインアンプ、
ＭＢ０〜ＭＢ３…メモリブロック、ＹＤＬ，ＹＤＲ…Ｙ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ラバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…制
御回路、３１…モールド樹脂、３２…外部端子（リード
フレーム）、３３…チップ、３４…絶縁用のフィルム、
３５…金ワイヤ３５、３６…バスバーリード、３７…吊
りリード、３８…ボンディングパッド。

フロントページの続き (72)発明者鈴木幸英東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者荒井公司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者文裕俊茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者重並賢一茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】チップ最外周を囲むように形成され、半
導体基板と同じ導電型の拡散層からなるガードリング
と、かかるガードリングを介して半導体基板に供給され
るべき回路の接地電位を供給する第１の電源配線と、上
記半導体基板表面に電気的に絶縁されて貼り付けられて
なる電源供給用リードと、上記第１の電源配線に設けら
れたボンディングパッドと上記電源供給用リードのうち
回路の接地電位に対応されたリードとを接続する第１の
ボンディングワイヤーと、上記ボンディングパッドから
延長され、外部入力端子から供給された入力信号を受け
る入力回路に回路の接地電位を供給する第２の電源配線
と、上記入力回路を通した入力信号を受ける内部回路
と、上記内部回路に回路の接地電位を供給する第３の電
源配線と、かかる第３の電源配線に設けられたボンディ
ングパッドと上記回路の接地電位に対応されたリードと
を接続する第２のボンディングワイヤーと、上記内部回
路からの信号を受けて外部端子から送出される出力信号
を形成する出力回路と、上記出力回路に回路の接地電位
を供給する第４の電源配線と、かかる第４の電源配線に
設けられたボンディングパッドと上記回路の接地電位に
対応されたリードとを接続する第４のボンディングワイ
ヤーとを備えてなることを特徴とする半導体集積回路装
置。
【請求項２】少なくともメモリセルが形成されたＰ型
ウェル領域を上記Ｐ型半導体基板から電気的に分離する
ように形成されたＮ型ウェル領域及び上記メモリセルを
構成するアドレス選択用ＭＯＳＦＥＴのゲートに伝えら
れる選択信号を形成するワードドライバを含むダイナミ
ック型ＲＡＭを構成する各回路ブロックが形成されてな
るＰ型半導体基板と、このＰ型半導体基板の最外周に設
けられて全体を囲むように形成され、上記Ｐ型半導体基
板と同じ導電型の拡散層からなるガードリングと、かか
るガードリング及び上記ワードドライバに供給されるべ
き回路の接地電位を供給する第１の電源配線と、上記半
導体基板の表面に設けられてなるＬＯＣリードと、上記
ガードリングと接続されるべき第１の電源配線に設けら
れたボンディングパッドと上記ＬＯＣリードのうち回路
の接地電位に対応されたリードとを接続する第１のボン
ディングワイヤーと、外部端子から供給される入力信号
を受ける入力回路と、かかる入力回路を通した入力信号
を受ける内部回路と、上記入力回路に回路の接地電位を
供給する第２の電源配線と、かかる第２の電源配線に設
けられたボンディングパッドと回路の接地電位に対応さ
れたリードとを接続する第３のボンディングワイヤー
と、上記内部回路に回路の接地電位を供給する第３の電
源配線と、かかる第３の電源配線に設けられたボンディ
ングパッドと回路の接地電位に対応されたリードとを接
続する第３のボンディングワイヤーと、上記内部回路か
らの信号を受けて外部端子から送出される出力信号を形
成する出力回路と、かかる出力回路に回路の接地電位を
供給する第４の電源配線と、かかる第４の電源配線に設
けられたボンディングパッドと回路の接地電位に対応さ
れたリードとを接続する第４のボンディングワイヤーと
を備えてなることを特徴とする半導体集積回路装置。
【請求項３】上記第１の電源配線と第２の電源配線と
は共通のボンディングパッドに接続されるものであるこ
とを特徴とする請求項２の半導体集積回路装置。
【請求項４】上記第１の電源配線は、多層の金属配線
層からなり、第１層目と拡散層との間及び各層の金属配
線相互の接続は上記ガードリングに沿って形成されるス
リット状のコンタクト部により接続されることを特徴と
する請求項１、請求項２又は請求項３の半導体集積回路
装置。
【請求項５】上記メモリセルが形成されたＰ型ウェル
領域には、負のバックバイアス電圧が与えられ、他のＮ
チャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域
はＰ型半導体基板と同じ電位にされることを特徴とする
請求項２、請求項３又は請求項４の半導体集積回路装
置。
【請求項６】上記ワードドライバは、メインワード線
の選択信号を形成するものであり、かかるメインワード
線の延長方向に対して分割された長さとされ、複数から
なるダイナミック型メモリセルが接続されてなるサブワ
ード線と、上記メインワード線と直交するように延長さ
れ、１つのサブワード線を選択する選択信号が伝えられ
る複数からなるサブワード選択線とが設けられ、上記メ
インワード線の選択信号と上記サブワード選択信号線の
選択信号とを受ける論理回路により上記サブワード線の
選択動作が行われることを特徴とする請求項２、請求項
３、請求項４又は請求項５の半導体集積回路装置。
【請求項７】上記サブワード線の選択動作を行う論理
回路を構成するＮチャンネル型ＭＯＳＦＥＴは、上記メ
モリセルが形成されたＰ型ウェル領域内に形成されるも
のであり、かかるＰ型ウェル領域を分離するために設け
られたＮ型半導体領域には、ワード線の選択レベルに対
応した昇圧電圧がバイアス電圧として供給されるもので
あることを特徴とする請求項６の半導体集積回路装置。