JP2001060628A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001060628A JP2001060628A JP11235125A JP23512599A JP2001060628A JP 2001060628 A JP2001060628 A JP 2001060628A JP 11235125 A JP11235125 A JP 11235125A JP 23512599 A JP23512599 A JP 23512599A JP 2001060628 A JP2001060628 A JP 2001060628A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンバイ電流測定時の３重ＷＥＬＬに形成
されたｐｎ接合部のパンチスルーを防止しながら、ＭＯ
Ｓトランジスタのリーク電流を低減する。 【解決手段】 ＣＭＯＳ構成のインバータ１は、３重Ｗ
ＥＬＬに形成され、Ｐ形半導体基板４上に形成されたＮ
−ＷＥＬＬ５中に設けられたトランジスタ２と、Ｎ−Ｗ
ＥＬＬ５上に形成されたＰ−ＷＥＬＬ６中に設けられた
トランジスタ３とからなる。トランジスタ２はしきい値
電圧が高く、トランジスタ３はしきい値電圧が低く設定
される。スタンバイ電流の測定時、Ｎ−ＷＥＬＬ５には
ＷＥＬＬ電位として電源電圧ＶDDを印加し、Ｐ形半導体
基板４、Ｐ−ＷＥＬＬ６にはＷＥＬＬ電位ＶSBB ＝ＶSS
＋β（β＝−1.５Ｖ程度）を印加する。よって、それぞ
れのトランジスタ２，３におけるｐｎ接合間にかかる電
圧を小さくできるのでパンチスルーが防止され、トラン
ジスタ２，３のリーク電流も低減できる。
されたｐｎ接合部のパンチスルーを防止しながら、ＭＯ
Ｓトランジスタのリーク電流を低減する。 【解決手段】 ＣＭＯＳ構成のインバータ１は、３重Ｗ
ＥＬＬに形成され、Ｐ形半導体基板４上に形成されたＮ
−ＷＥＬＬ５中に設けられたトランジスタ２と、Ｎ−Ｗ
ＥＬＬ５上に形成されたＰ−ＷＥＬＬ６中に設けられた
トランジスタ３とからなる。トランジスタ２はしきい値
電圧が高く、トランジスタ３はしきい値電圧が低く設定
される。スタンバイ電流の測定時、Ｎ−ＷＥＬＬ５には
ＷＥＬＬ電位として電源電圧ＶDDを印加し、Ｐ形半導体
基板４、Ｐ−ＷＥＬＬ６にはＷＥＬＬ電位ＶSBB ＝ＶSS
＋β（β＝−1.５Ｖ程度）を印加する。よって、それぞ
れのトランジスタ２，３におけるｐｎ接合間にかかる電
圧を小さくできるのでパンチスルーが防止され、トラン
ジスタ２，３のリーク電流も低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置における低消費電力化の技術に関し、特に、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタにおけるＷＥＬＬ電位の供給制御に適
用して有効な技術に関するものである。
置における低消費電力化の技術に関し、特に、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタにおけるＷＥＬＬ電位の供給制御に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置における半導
体デバイスの微細化に伴い、ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが低電圧化している。このような半導体
集積回路装置のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）デバイスにおけるテストとして、ＭＯＳトラ
ンジスタがＯＦＦした状態におけるリーク電流を測定
し、半導体集積回路装置における信号線−電源ショー
ト、電源線間ショート、信号線間ショート、ならびに入
力浮きによる貫通電流などがないかをチェックする、い
わゆるスタンバイ電流Ｉｄｄｓの測定がある。
体デバイスの微細化に伴い、ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが低電圧化している。このような半導体
集積回路装置のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）デバイスにおけるテストとして、ＭＯＳトラ
ンジスタがＯＦＦした状態におけるリーク電流を測定
し、半導体集積回路装置における信号線−電源ショー
ト、電源線間ショート、信号線間ショート、ならびに入
力浮きによる貫通電流などがないかをチェックする、い
わゆるスタンバイ電流Ｉｄｄｓの測定がある。
【０００３】本発明者が検討したところによれば、スタ
ンバイ電流測定を行う場合には、しきい値電圧Ｖｔｈが
低いＭＯＳトランジスタから流れるリーク電流とスタン
バイ電流との識別するために、Ｐチャネル、Ｎチャネル
ＭＯＳのトランジスタにそれぞれバックバイアス電圧を
印加し、ＭＯＳトランジスタにおける見かけ上のしきい
値電圧Ｖｔｈを高くしてリーク電流を低減させている。
ンバイ電流測定を行う場合には、しきい値電圧Ｖｔｈが
低いＭＯＳトランジスタから流れるリーク電流とスタン
バイ電流との識別するために、Ｐチャネル、Ｎチャネル
ＭＯＳのトランジスタにそれぞれバックバイアス電圧を
印加し、ＭＯＳトランジスタにおける見かけ上のしきい
値電圧Ｖｔｈを高くしてリーク電流を低減させている。
【０００４】たとえば、ＰチャネルＭＯＳトランジスタ
の場合、ＷＥＬＬ電位を電源電圧ＶＤＤよりも高くし、
ＮチャネルＭＯＳトランジスタでは、ＷＥＬＬ電位を基
準電圧ＶＳＳよりも低くしたバックバイアス電圧を印加
している。
の場合、ＷＥＬＬ電位を電源電圧ＶＤＤよりも高くし、
ＮチャネルＭＯＳトランジスタでは、ＷＥＬＬ電位を基
準電圧ＶＳＳよりも低くしたバックバイアス電圧を印加
している。
【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２６
３があり、この文献には、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリ
アレイにおけるＷＥＬＬバイアス発生回路が記載されて
いる。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２６
３があり、この文献には、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリ
アレイにおけるＷＥＬＬバイアス発生回路が記載されて
いる。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なＭＯＳトランジスタにおけるＷＥＬＬ電位の供給技術
では、次のような問題点があることが本発明者により見
い出された。
なＭＯＳトランジスタにおけるＷＥＬＬ電位の供給技術
では、次のような問題点があることが本発明者により見
い出された。
【０００７】たとえば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
ｅｄ Ｌｏｏｐ）などに用いられるアナログ回路は、デ
ジタル回路からの影響を少なくするためにＷＥＬＬをデ
ジタル回路から分離する目的で３重ＷＥＬＬ内に構成さ
れている。
ｅｄ Ｌｏｏｐ）などに用いられるアナログ回路は、デ
ジタル回路からの影響を少なくするためにＷＥＬＬをデ
ジタル回路から分離する目的で３重ＷＥＬＬ内に構成さ
れている。
【０００８】その３重ＷＥＬＬ内に構成されたＰ、Ｎチ
ャネルＭＯＳトランジスタのそれぞれのＷＥＬＬにバッ
クバイアス電圧を印加すると、Ｐ−ＷＥＬＬ、Ｎ−ＷＥ
ＬＬのｐｎ接合部に高電圧がそれぞれ掛かり、これらｐ
ｎ接合部に空乏層が発生し、最悪の場合にはそれら空乏
層がつながってしまいパンチスルーを起こし、スタンバ
イ電流が測定できないという問題がある。
ャネルＭＯＳトランジスタのそれぞれのＷＥＬＬにバッ
クバイアス電圧を印加すると、Ｐ−ＷＥＬＬ、Ｎ−ＷＥ
ＬＬのｐｎ接合部に高電圧がそれぞれ掛かり、これらｐ
ｎ接合部に空乏層が発生し、最悪の場合にはそれら空乏
層がつながってしまいパンチスルーを起こし、スタンバ
イ電流が測定できないという問題がある。
【０００９】また、Ｐ、ＮチャネルＭＯＳのトランジス
タにおけるＷＥＬＬにバックバイアス電圧をそれぞれ印
加するには、バックバイアス用電源線を新たに配線する
必要があり、オーバヘッドが大きくなってしまうという
問題もある。
タにおけるＷＥＬＬにバックバイアス電圧をそれぞれ印
加するには、バックバイアス用電源線を新たに配線する
必要があり、オーバヘッドが大きくなってしまうという
問題もある。
【００１０】本発明の目的は、スタンバイ電流測定にお
いて、３ＷＥＬＬ構造に形成されたｐｎ接合部のパンチ
スルーを発生させることなく、ＭＯＳトランジスタのリ
ーク電流を大幅に低減させることにより、容易にスタン
バイ電流を測定し、かつ電源用配線のレイアウト面積を
小さくすることのできる半導体集積回路装置を提供する
ことにある。
いて、３ＷＥＬＬ構造に形成されたｐｎ接合部のパンチ
スルーを発生させることなく、ＭＯＳトランジスタのリ
ーク電流を大幅に低減させることにより、容易にスタン
バイ電流を測定し、かつ電源用配線のレイアウト面積を
小さくすることのできる半導体集積回路装置を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、３重ＷＥＬＬ内に形成されたＭＯＳトランジスタを
用いて構成されたＣＭＯＳ回路が、しきい値電圧が高く
設定された高しきい値ＰチャネルＭＯＳトランジスタ
と、しきい値電圧が低く設定されたＮチャネルＭＯＳト
ランジスタとよりなるものである。
は、３重ＷＥＬＬ内に形成されたＭＯＳトランジスタを
用いて構成されたＣＭＯＳ回路が、しきい値電圧が高く
設定された高しきい値ＰチャネルＭＯＳトランジスタ
と、しきい値電圧が低く設定されたＮチャネルＭＯＳト
ランジスタとよりなるものである。
【００１４】また、本発明の半導体集積回路装置は、前
記ＣＭＯＳ回路が２つ以上のＰチャネルＭＯＳトランジ
スタを備えた場合に、２つ以上のＰチャネルＭＯＳトラ
ンジスタのうち、該ＣＭＯＳ回路の高速動作に影響のな
いＰチャネルＭＯＳトランジスタだけを高しきい値Ｐチ
ャネルＭＯＳトランジスタとして構成するものである。
記ＣＭＯＳ回路が２つ以上のＰチャネルＭＯＳトランジ
スタを備えた場合に、２つ以上のＰチャネルＭＯＳトラ
ンジスタのうち、該ＣＭＯＳ回路の高速動作に影響のな
いＰチャネルＭＯＳトランジスタだけを高しきい値Ｐチ
ャネルＭＯＳトランジスタとして構成するものである。
【００１５】さらに、本発明の半導体集積回路装置は、
３重ＷＥＬＬ内に形成されたＭＯＳトランジスタを用い
て構成されたＣＭＯＳ回路が、しきい値電圧が高く設定
された高しきい値ＮチャネルＭＯＳトランジスタと、し
きい値電圧が低く設定されたＰチャネルＭＯＳトランジ
スタとよりなるものである。
３重ＷＥＬＬ内に形成されたＭＯＳトランジスタを用い
て構成されたＣＭＯＳ回路が、しきい値電圧が高く設定
された高しきい値ＮチャネルＭＯＳトランジスタと、し
きい値電圧が低く設定されたＰチャネルＭＯＳトランジ
スタとよりなるものである。
【００１６】また、本発明の半導体集積回路装置は、前
記ＣＭＯＳ回路が２つ以上のＮチャネルＭＯＳトランジ
スタを備えた場合に、２つ以上のＮチャネルＭＯＳトラ
ンジスタのうち、該ＣＭＯＳ回路の高速動作に影響のな
いＮチャネルＭＯＳトランジスタだけを高しきい値Ｎチ
ャネルＭＯＳトランジスタとして構成するものである。
記ＣＭＯＳ回路が２つ以上のＮチャネルＭＯＳトランジ
スタを備えた場合に、２つ以上のＮチャネルＭＯＳトラ
ンジスタのうち、該ＣＭＯＳ回路の高速動作に影響のな
いＮチャネルＭＯＳトランジスタだけを高しきい値Ｎチ
ャネルＭＯＳトランジスタとして構成するものである。
【００１７】さらに、本発明の半導体集積回路装置は、
３重ＷＥＬＬ内に形成されたＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとからなるインバ
ータインバータが、しきい値電圧が高く設定された高し
きい値ＰチャネルＭＯＳトランジスタと、しきい値電圧
が低く設定されたＮチャネルＭＯＳトランジスタとより
なるものである。
３重ＷＥＬＬ内に形成されたＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとからなるインバ
ータインバータが、しきい値電圧が高く設定された高し
きい値ＰチャネルＭＯＳトランジスタと、しきい値電圧
が低く設定されたＮチャネルＭＯＳトランジスタとより
なるものである。
【００１８】また、本発明の半導体集積回路装置は、３
重ＷＥＬＬ内に形成されたＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとからなるインバー
タが、しきい値電圧が低く設定されたＰチャネルＭＯＳ
トランジスタと、しきい値電圧が高く設定された高しき
い値ＮチャネルＭＯＳトランジスタとよりなるものであ
る。
重ＷＥＬＬ内に形成されたＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとからなるインバー
タが、しきい値電圧が低く設定されたＰチャネルＭＯＳ
トランジスタと、しきい値電圧が高く設定された高しき
い値ＮチャネルＭＯＳトランジスタとよりなるものであ
る。
【００１９】以上のことにより、３重ＷＥＬＬ内に形成
されたＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯ
ＳトランジスタにおけるＰ−ＷＥＬＬ、Ｎ−ＷＥＬＬの
ｐｎ接合部に印加される電圧を小さくできるので、パン
チスルーを発生させることなく、半導体集積回路装置に
おけるスタンバイ電流の測定を容易に行うことができ
る。
されたＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯ
ＳトランジスタにおけるＰ−ＷＥＬＬ、Ｎ−ＷＥＬＬの
ｐｎ接合部に印加される電圧を小さくできるので、パン
チスルーを発生させることなく、半導体集積回路装置に
おけるスタンバイ電流の測定を容易に行うことができ
る。
【００２０】また、ＷＥＬＬ電位を給電する配線数を少
なくできるので、配線レイアウトを小面積化でき、半導
体集積回路装置を高集積化することができる。
なくできるので、配線レイアウトを小面積化でき、半導
体集積回路装置を高集積化することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路装置に設けられたインバー
タの回路図、図２は、本発明の実施の形態１によるイン
バータにおけるデバイス構造の説明図、図３（ａ）〜
（ｄ）は、スタンバイ電流テストにおける測定チェック
の説明図、図４は、半導体集積回路装置におけるスタン
バイ電流テストの概略説明図、図５は、本発明者が検討
した半導体集積回路装置に設けられたインバータの回路
図、図６は、本発明者が検討したインバータにおけるデ
バイス構造の説明図、図７は、本発明の実施の形態１に
よるインバータにおける配線レイアウトの説明図、図８
は、本発明者が検討したインバータにおける配線レイア
ウトの説明図、図９は、スタンバイ電流の測定時にパン
チスルーを抑制するＣＭＯＳデバイス構成を設けたチャ
ージポンプ回路の回路図、図１０は、図９に示すチャー
ジポンプ回路における配線レイアウトの説明図である。
形態１による半導体集積回路装置に設けられたインバー
タの回路図、図２は、本発明の実施の形態１によるイン
バータにおけるデバイス構造の説明図、図３（ａ）〜
（ｄ）は、スタンバイ電流テストにおける測定チェック
の説明図、図４は、半導体集積回路装置におけるスタン
バイ電流テストの概略説明図、図５は、本発明者が検討
した半導体集積回路装置に設けられたインバータの回路
図、図６は、本発明者が検討したインバータにおけるデ
バイス構造の説明図、図７は、本発明の実施の形態１に
よるインバータにおける配線レイアウトの説明図、図８
は、本発明者が検討したインバータにおける配線レイア
ウトの説明図、図９は、スタンバイ電流の測定時にパン
チスルーを抑制するＣＭＯＳデバイス構成を設けたチャ
ージポンプ回路の回路図、図１０は、図９に示すチャー
ジポンプ回路における配線レイアウトの説明図である。
【００２３】本実施の形態１において、ゲートアレイな
どの半導体集積回路装置には、図１に示すように、イン
バータ１などの様々なＣＭＯＳ回路が設けられている。
このインバータ１は、ＰチャネルＭＯＳのトランジスタ
（高しきい値ＰチャネルＭＯＳトランジスタ）２と、Ｎ
チャネルＭＯＳのトランジスタ３とから構成されてい
る。
どの半導体集積回路装置には、図１に示すように、イン
バータ１などの様々なＣＭＯＳ回路が設けられている。
このインバータ１は、ＰチャネルＭＯＳのトランジスタ
（高しきい値ＰチャネルＭＯＳトランジスタ）２と、Ｎ
チャネルＭＯＳのトランジスタ３とから構成されてい
る。
【００２４】トランジスタ２の一方の接続部には、たと
えば、1.５Ｖ程度の電源電圧ＶDDが供給されており、こ
のトランジスタ２における他方の接続部には、トランジ
スタ３の一方の接続部が接続されている。トランジスタ
３の他方の接続部には、基準電位ＶSSが接続されてい
る。
えば、1.５Ｖ程度の電源電圧ＶDDが供給されており、こ
のトランジスタ２における他方の接続部には、トランジ
スタ３の一方の接続部が接続されている。トランジスタ
３の他方の接続部には、基準電位ＶSSが接続されてい
る。
【００２５】トランジスタ２，３のゲートには、入力信
号ＩＮが入力されるように接続され、トランジスタ２，
３の接続部がインバータ１の出力部となり、出力信号Ｏ
ＵＴが出力される。
号ＩＮが入力されるように接続され、トランジスタ２，
３の接続部がインバータ１の出力部となり、出力信号Ｏ
ＵＴが出力される。
【００２６】また、インバータ１は、たとえば、ＰＬＬ
回路などに用いられるアナログ回路として設けられてお
り、図２に示すように、デジタル回路から分離し、影響
を少なくするためにＷＥＬＬを３重に構成した、いわゆ
る３重ＷＥＬＬ構造となっている。
回路などに用いられるアナログ回路として設けられてお
り、図２に示すように、デジタル回路から分離し、影響
を少なくするためにＷＥＬＬを３重に構成した、いわゆ
る３重ＷＥＬＬ構造となっている。
【００２７】この３重ＷＥＬＬ構造は、Ｐ形半導体基板
４上にＮ−ＷＥＬＬ５が形成されており、このＮ−ＷＥ
ＬＬ５中にトランジスタ２が設けられている。また、ト
ランジスタ２の左側におけるＮ−ＷＥＬＬ５上にはＰ−
ＷＥＬＬ６が形成されており、このＰ−ＷＥＬＬ６中に
トランジスタ３が設けられた構成となっている。
４上にＮ−ＷＥＬＬ５が形成されており、このＮ−ＷＥ
ＬＬ５中にトランジスタ２が設けられている。また、ト
ランジスタ２の左側におけるＮ−ＷＥＬＬ５上にはＰ−
ＷＥＬＬ６が形成されており、このＰ−ＷＥＬＬ６中に
トランジスタ３が設けられた構成となっている。
【００２８】トランジスタ２は、しきい値電圧Ｖｔｈが
高く設定されており、トランジスタ３は、しきい値電圧
Ｖｔｈが低く設定されており、それぞれのトランジスタ
２，３には、所定のＷＥＬＬ電位が印加される。
高く設定されており、トランジスタ３は、しきい値電圧
Ｖｔｈが低く設定されており、それぞれのトランジスタ
２，３には、所定のＷＥＬＬ電位が印加される。
【００２９】トランジスタ２のしきい値電圧Ｖｔｈは、
イオン打ち込みなどによって大きくする。ＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈを高くするのは、しきい値
電圧Ｖｔｈを低くするのと異なり、マスクやプロセスの
追加をせずに簡単に実現することができ、たとえば、メ
モリにおけるα線対策用のインプラを行う方法がある。
イオン打ち込みなどによって大きくする。ＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈを高くするのは、しきい値
電圧Ｖｔｈを低くするのと異なり、マスクやプロセスの
追加をせずに簡単に実現することができ、たとえば、メ
モリにおけるα線対策用のインプラを行う方法がある。
【００３０】次に、本実施の形態の作用について説明す
る。
る。
【００３１】まず、半導体集積回路装置のテストの１つ
であるスタンバイ電流Ｉｄｄｓの測定について説明す
る。スタンバイ電流テストは、図３（ａ）〜（ｄ）に示
すように、内部セルやＩ／Ｏセルなどに、信号線−電源
ショート、電源線間ショート、信号線間ショート、およ
び入力（ゲートなど）浮きによる貫通電流がないことを
確認する手法である。
であるスタンバイ電流Ｉｄｄｓの測定について説明す
る。スタンバイ電流テストは、図３（ａ）〜（ｄ）に示
すように、内部セルやＩ／Ｏセルなどに、信号線−電源
ショート、電源線間ショート、信号線間ショート、およ
び入力（ゲートなど）浮きによる貫通電流がないことを
確認する手法である。
【００３２】図４に示すように、テスト信号により、入
力ピン、および内部回路である順序論理回路の電位を固
定した際に半導体集積回路装置に流れる電流を測定し、
電流が、たとえば数ｍＡ程度であることを確認する。
力ピン、および内部回路である順序論理回路の電位を固
定した際に半導体集積回路装置に流れる電流を測定し、
電流が、たとえば数ｍＡ程度であることを確認する。
【００３３】このスタンバイ電流を測定する際、３重Ｗ
ＥＬＬ構造のトランジスタ２，３におけるＮ−ＷＥＬＬ
５にはＷＥＬＬ電位として電源電圧ＶDDを印加し、Ｐ形
半導体基板４、Ｐ−ＷＥＬＬ６には、ＷＥＬＬ電位Ｖ
SBB ＝ＶSS＋βを印加する。ここで、βは、たとえば、
−1.５Ｖ程度であり、通常の動作時にはＷＥＬＬ電位Ｖ
SBB ＝ＶSSが印加される。
ＥＬＬ構造のトランジスタ２，３におけるＮ−ＷＥＬＬ
５にはＷＥＬＬ電位として電源電圧ＶDDを印加し、Ｐ形
半導体基板４、Ｐ−ＷＥＬＬ６には、ＷＥＬＬ電位Ｖ
SBB ＝ＶSS＋βを印加する。ここで、βは、たとえば、
−1.５Ｖ程度であり、通常の動作時にはＷＥＬＬ電位Ｖ
SBB ＝ＶSSが印加される。
【００３４】これによって、Ｎ−ＷＥＬＬ５とＰ−ＷＥ
ＬＬ６との間、Ｐ形半導体基板４とＮ−ＷＥＬＬ５との
間には、それぞれ3.０Ｖ程度の電圧だけがかかることに
なり、空乏層同士がつながって電流が流れるパンチスル
ーを防止することができる。
ＬＬ６との間、Ｐ形半導体基板４とＮ−ＷＥＬＬ５との
間には、それぞれ3.０Ｖ程度の電圧だけがかかることに
なり、空乏層同士がつながって電流が流れるパンチスル
ーを防止することができる。
【００３５】この場合、トランジスタ２は、前述したよ
うにしきい値電圧Ｖｔｈが高く設定されているのでリー
ク電流を低減でき、トランジスタ３においては、見かけ
上のしきい値電圧Ｖｔｈを高くすることができるのでリ
ーク電流を低減することができる。
うにしきい値電圧Ｖｔｈが高く設定されているのでリー
ク電流を低減でき、トランジスタ３においては、見かけ
上のしきい値電圧Ｖｔｈを高くすることができるのでリ
ーク電流を低減することができる。
【００３６】次に、本発明者が検討した３重ＷＥＬＬ構
造からなるＣＭＯＳ構成のインバータ３０について図
５、図６を用いて説明する。
造からなるＣＭＯＳ構成のインバータ３０について図
５、図６を用いて説明する。
【００３７】インバータ３０は、図５に示すように、Ｐ
チャネルＭＯＳのトランジスタ３１、およびＮチャネル
ＭＯＳのトランジスタ３２から構成されている。トラン
ジスタ３１の一方の接続部には、たとえば、1.５Ｖ程度
の電源電圧ＶDDが供給されている。
チャネルＭＯＳのトランジスタ３１、およびＮチャネル
ＭＯＳのトランジスタ３２から構成されている。トラン
ジスタ３１の一方の接続部には、たとえば、1.５Ｖ程度
の電源電圧ＶDDが供給されている。
【００３８】このトランジスタ３１における他方の接続
部には、トランジスタ３２の一方の接続部が接続されて
おり、トランジスタ３２の他方の接続部には、基準電位
ＶSSが接続されている。
部には、トランジスタ３２の一方の接続部が接続されて
おり、トランジスタ３２の他方の接続部には、基準電位
ＶSSが接続されている。
【００３９】トランジスタ３１，３２のゲートには、入
力信号ＩＮが入力されるように接続され、トランジスタ
３１，３２の接続部がインバータ３０の出力部となり、
出力信号ＯＵＴが出力される。
力信号ＩＮが入力されるように接続され、トランジスタ
３１，３２の接続部がインバータ３０の出力部となり、
出力信号ＯＵＴが出力される。
【００４０】また、インバータ３０は、図６に示すよう
に、Ｐ形半導体基板３３上にＮ−ＷＥＬＬ３４が形成さ
れており、このＮ−ＷＥＬＬ３４中にトランジスタ３１
が設けられている。
に、Ｐ形半導体基板３３上にＮ−ＷＥＬＬ３４が形成さ
れており、このＮ−ＷＥＬＬ３４中にトランジスタ３１
が設けられている。
【００４１】トランジスタ３２の左側におけるＮ−ＷＥ
ＬＬ３４上にはＰ−ＷＥＬＬ３５が形成されており、こ
のＰ−ＷＥＬＬ３５中にトランジスタ３２が設けられて
いる。これらトランジスタ３１，３２は、しきい値電圧
Ｖｔｈがいずれも低く設定されている。
ＬＬ３４上にはＰ−ＷＥＬＬ３５が形成されており、こ
のＰ−ＷＥＬＬ３５中にトランジスタ３２が設けられて
いる。これらトランジスタ３１，３２は、しきい値電圧
Ｖｔｈがいずれも低く設定されている。
【００４２】Ｎ−ＷＥＬＬ３４には、電源電圧ＶDDと独
立したＷＥＬＬ電位ＶDBB が供給されており、スタンバ
イ電流の測定時には、ＶDDB ＝ＶDD＋αが印加される。
ここで、αは1.５Ｖ程度である。
立したＷＥＬＬ電位ＶDBB が供給されており、スタンバ
イ電流の測定時には、ＶDDB ＝ＶDD＋αが印加される。
ここで、αは1.５Ｖ程度である。
【００４３】また、Ｐ形半導体基板３３、ならびにＰ−
ＷＥＬＬ３５には、基準電位ＶSSと独立したＷＥＬＬ電
位ＶSBB が供給される。スタンバイ電流の測定時には、
ＶSB B ＝ＶSS＋βが印加される。ここで、βは−1.５Ｖ
程度である。
ＷＥＬＬ３５には、基準電位ＶSSと独立したＷＥＬＬ電
位ＶSBB が供給される。スタンバイ電流の測定時には、
ＶSB B ＝ＶSS＋βが印加される。ここで、βは−1.５Ｖ
程度である。
【００４４】その結果、Ｐ形半導体基板３３とＮ−ＷＥ
ＬＬ３４との間、Ｎ−ＷＥＬＬ３４とＰ−ＷＥＬＬ３５
との間には、4.５Ｖ程度の高い電圧がそれぞれかかるこ
とになってしまう。
ＬＬ３４との間、Ｎ−ＷＥＬＬ３４とＰ−ＷＥＬＬ３５
との間には、4.５Ｖ程度の高い電圧がそれぞれかかるこ
とになってしまう。
【００４５】よって、Ｐ−ＷＥＬＬ３５からＮ−ＷＥＬ
Ｌ３４へ、Ｐ形半導体基板３３からＮ−ＷＥＬＬ３４へ
空乏層が伸び、Ｐ形半導体基板３３とＰ−ＷＥＬＬ３５
とに挟まれたＮ−ＷＥＬＬ３４が薄い場合、空乏層同士
がつながってしまいスタンバイ電流が測定できなくなる
恐れがある。
Ｌ３４へ、Ｐ形半導体基板３３からＮ−ＷＥＬＬ３４へ
空乏層が伸び、Ｐ形半導体基板３３とＰ−ＷＥＬＬ３５
とに挟まれたＮ−ＷＥＬＬ３４が薄い場合、空乏層同士
がつながってしまいスタンバイ電流が測定できなくなる
恐れがある。
【００４６】次に、図７にトランジスタ２，３における
配線レイアウトを示し、図８に本発明者が検討したトラ
ンジスタ３１，３２における配線レイアウトを示す。
配線レイアウトを示し、図８に本発明者が検討したトラ
ンジスタ３１，３２における配線レイアウトを示す。
【００４７】図７において、上側に位置するトランジス
タ２の上方には、電源電圧ＶDDを供給する電源配線７が
配線されている。図７の下側に位置するトランジスタ３
の下方には、基準電位ＶSSとなる電源配線８がレイアウ
トされており、この電源配線８の下方にはＷＥＬＬ電位
ＶSBB を供給するＷＥＬＬ電位配線９がレイアウトされ
ている。
タ２の上方には、電源電圧ＶDDを供給する電源配線７が
配線されている。図７の下側に位置するトランジスタ３
の下方には、基準電位ＶSSとなる電源配線８がレイアウ
トされており、この電源配線８の下方にはＷＥＬＬ電位
ＶSBB を供給するＷＥＬＬ電位配線９がレイアウトされ
ている。
【００４８】トランジスタ２は、電源配線７から電源配
線１０を介して電源電圧ＶDDを取り込み、この電源電圧
ＶDDをＮ−ＷＥＬＬ５にＷＥＬＬ電位として供給してい
る。トランジスタ３においては、ＷＥＬＬ電位配線９か
らＷＥＬＬ電位配線１１によってＷＥＬＬ電位ＶSBB を
取り込み、Ｐ−ＷＥＬＬ６に供給している。
線１０を介して電源電圧ＶDDを取り込み、この電源電圧
ＶDDをＮ−ＷＥＬＬ５にＷＥＬＬ電位として供給してい
る。トランジスタ３においては、ＷＥＬＬ電位配線９か
らＷＥＬＬ電位配線１１によってＷＥＬＬ電位ＶSBB を
取り込み、Ｐ−ＷＥＬＬ６に供給している。
【００４９】一方、本発明者が検討したトランジスタ３
１，３２においては、図８に示すように、上側に位置す
るトランジスタ３１の上方に、電源電圧ＶDDを供給する
電源配線３６が配線されており、その上方には、ＷＥＬ
Ｌ電位ＶDBB を供給するＷＥＬＬ電位配線３７がレイア
ウトされている。
１，３２においては、図８に示すように、上側に位置す
るトランジスタ３１の上方に、電源電圧ＶDDを供給する
電源配線３６が配線されており、その上方には、ＷＥＬ
Ｌ電位ＶDBB を供給するＷＥＬＬ電位配線３７がレイア
ウトされている。
【００５０】さらに、下側に位置するトランジスタ３２
の下方には、基準電位ＶSSとなる電源配線３８が配線さ
れており、その電源配線３８の下方には、ＷＥＬＬ電位
ＶSB B を供給するＷＥＬＬ電位配線３９がレイアウトさ
れている。
の下方には、基準電位ＶSSとなる電源配線３８が配線さ
れており、その電源配線３８の下方には、ＷＥＬＬ電位
ＶSB B を供給するＷＥＬＬ電位配線３９がレイアウトさ
れている。
【００５１】トランジスタ３１は、ＷＥＬＬ電位配線３
７から配線４０を介してＷＥＬＬ電位ＶDBB を取り込
み、このＷＥＬＬ電位ＶDBB をＮ−ＷＥＬＬ３４にＷＥ
ＬＬ電位として供給している。トランジスタ３２におい
ては、ＷＥＬＬ電位配線３９から配線４１によってＷＥ
ＬＬ電位ＶSBB を取り込み、Ｐ−ＷＥＬＬ３５に供給し
ている。
７から配線４０を介してＷＥＬＬ電位ＶDBB を取り込
み、このＷＥＬＬ電位ＶDBB をＮ−ＷＥＬＬ３４にＷＥ
ＬＬ電位として供給している。トランジスタ３２におい
ては、ＷＥＬＬ電位配線３９から配線４１によってＷＥ
ＬＬ電位ＶSBB を取り込み、Ｐ−ＷＥＬＬ３５に供給し
ている。
【００５２】よって、本発明者が検討したトランジスタ
３１，３２では、電源配線３６，３８、およびＷＥＬＬ
電位配線３７，３９が必要となり、配線レイアウトの制
約が大きくなるが、本実施の形態によるトランジスタ
２，３においては、電源配線７，９、ならびにＷＥＬＬ
電位配線１０だけでよく、ＷＥＬＬ電位ＶDBB を供給す
るＷＥＬＬ電位配線が不要となるので配線レイアウトの
制約を小さくすることができる。
３１，３２では、電源配線３６，３８、およびＷＥＬＬ
電位配線３７，３９が必要となり、配線レイアウトの制
約が大きくなるが、本実施の形態によるトランジスタ
２，３においては、電源配線７，９、ならびにＷＥＬＬ
電位配線１０だけでよく、ＷＥＬＬ電位ＶDBB を供給す
るＷＥＬＬ電位配線が不要となるので配線レイアウトの
制約を小さくすることができる。
【００５３】次に、スタンバイ電流の測定時にパンチス
ルーを抑制するＣＭＯＳデバイス構成をチャージポンプ
回路１２に適用した一例を図９、図１０に示す。
ルーを抑制するＣＭＯＳデバイス構成をチャージポンプ
回路１２に適用した一例を図９、図１０に示す。
【００５４】このチャージポンプ回路１２は、アナログ
ＰＬＬ内に設けられており、ＰＬＬの位相比較部から出
力された位相差信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに応じ
て、チャージポンプ出力容量に電荷をチャージし、ある
レベルの電圧を生成し、出力電圧ＣＰＯＵＴとして出力
する回路である。
ＰＬＬ内に設けられており、ＰＬＬの位相比較部から出
力された位相差信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに応じ
て、チャージポンプ出力容量に電荷をチャージし、ある
レベルの電圧を生成し、出力電圧ＣＰＯＵＴとして出力
する回路である。
【００５５】チャージポンプ回路１２は、図９に示すよ
うに、ＰチャネルＭＯＳのトランジスタ１３〜１５、Ｎ
チャネルＭＯＳのトランジスタ１６〜１９、ならびに静
電容量素子２０から構成されている。
うに、ＰチャネルＭＯＳのトランジスタ１３〜１５、Ｎ
チャネルＭＯＳのトランジスタ１６〜１９、ならびに静
電容量素子２０から構成されている。
【００５６】スタンバイ電流の測定時には、チャージポ
ンプ回路１２に入力されるテスト信号ＴＥＳＴがハイレ
ベルとなり、トランジスタ１９によってチャージポンプ
出力容量である静電容量素子２０の電荷を引き抜くこと
になるが、チャージポンプ回路１２におけるＮチャネル
ＭＯＳトランジスタにバックバイアス電圧を印加してリ
ーク電流を減少させてもトランジスタ１９がＯＮしてい
るのでＰチャネルＭＯＳトランジスタは、しきい値電圧
Ｖｔｈを高くしなければならないことになる。
ンプ回路１２に入力されるテスト信号ＴＥＳＴがハイレ
ベルとなり、トランジスタ１９によってチャージポンプ
出力容量である静電容量素子２０の電荷を引き抜くこと
になるが、チャージポンプ回路１２におけるＮチャネル
ＭＯＳトランジスタにバックバイアス電圧を印加してリ
ーク電流を減少させてもトランジスタ１９がＯＮしてい
るのでＰチャネルＭＯＳトランジスタは、しきい値電圧
Ｖｔｈを高くしなければならないことになる。
【００５７】しかし、ＰチャネルＭＯＳであるトランジ
スタ１３〜１５をすべて高しきい値電圧Ｖｔｈにすると
回路動作が遅くなってしまうので、電流を制御している
トランジスタ（高しきい値ＰチャネルＭＯＳトランジス
タ）１３だけを高しきい値電圧Ｖｔｈとし、スイッチン
グ動作をしているトランジスタ１４，１５を低しきい値
電圧Ｖｔｈとすることによって、チャージポンプ回路１
２の動作速度に影響を与えることなく、スタンバイ電流
Ｉｄｄｓ測定時の貫通電流を抑止することができる。
スタ１３〜１５をすべて高しきい値電圧Ｖｔｈにすると
回路動作が遅くなってしまうので、電流を制御している
トランジスタ（高しきい値ＰチャネルＭＯＳトランジス
タ）１３だけを高しきい値電圧Ｖｔｈとし、スイッチン
グ動作をしているトランジスタ１４，１５を低しきい値
電圧Ｖｔｈとすることによって、チャージポンプ回路１
２の動作速度に影響を与えることなく、スタンバイ電流
Ｉｄｄｓ測定時の貫通電流を抑止することができる。
【００５８】さらに、図１０に示すように、チャージポ
ンプ回路１２においても、ＷＥＬＬ電位ＶSBB を取り込
むＷＥＬＬ電位配線２１、電源電圧ＶDDを供給する電源
配線２２、ならびに基準電位ＶSSとなる電源配線２３だ
けでよいので配線レイアウトの制約を小さくすることが
できる。
ンプ回路１２においても、ＷＥＬＬ電位ＶSBB を取り込
むＷＥＬＬ電位配線２１、電源電圧ＶDDを供給する電源
配線２２、ならびに基準電位ＶSSとなる電源配線２３だ
けでよいので配線レイアウトの制約を小さくすることが
できる。
【００５９】それにより、本実施の形態１においては、
スタンバイ電流の測定時において、３重ＷＥＬＬにおけ
るｐｎ接合部にかかる電圧を小さくできるので、Ｎ−Ｗ
ＥＬＬ５とＰ−ＷＥＬＬ６との間、Ｐ形半導体基板４と
Ｎ−ＷＥＬＬ５との間に発生するパンチスルーを防止で
き、スタンバイ電流測定を容易に短時間で、確実に行う
ことができる。
スタンバイ電流の測定時において、３重ＷＥＬＬにおけ
るｐｎ接合部にかかる電圧を小さくできるので、Ｎ−Ｗ
ＥＬＬ５とＰ−ＷＥＬＬ６との間、Ｐ形半導体基板４と
Ｎ−ＷＥＬＬ５との間に発生するパンチスルーを防止で
き、スタンバイ電流測定を容易に短時間で、確実に行う
ことができる。
【００６０】また、トランジスタ２を高いしきい値電圧
に設定することにより、ＷＥＬＬ電位ＶDBB を供給する
ＷＥＬＬ電位配線が不要となり、配線レイアウトの制約
を小さくすることができ、半導体集積回路装置を高集積
化することができる。
に設定することにより、ＷＥＬＬ電位ＶDBB を供給する
ＷＥＬＬ電位配線が不要となり、配線レイアウトの制約
を小さくすることができ、半導体集積回路装置を高集積
化することができる。
【００６１】さらに、チャージポンプ回路１２などの複
数のＭＯＳトランジスタによって構成されたＣＭＯＳ回
路であっても、動作速度に影響を与えることなく、スタ
ンバイ電流Ｉｄｄｓ測定時の貫通電流を抑止することが
できる。
数のＭＯＳトランジスタによって構成されたＣＭＯＳ回
路であっても、動作速度に影響を与えることなく、スタ
ンバイ電流Ｉｄｄｓ測定時の貫通電流を抑止することが
できる。
【００６２】（実施の形態２）図１１は、本発明の実施
の形態２による半導体集積回路装置に設けられたインバ
ータの回路図、図１２は、本発明の実施の形態２による
インバータにおけるデバイス構造の説明図、図１３は、
本発明の実施の形態２によるインバータにおける配線レ
イアウトの説明図である。
の形態２による半導体集積回路装置に設けられたインバ
ータの回路図、図１２は、本発明の実施の形態２による
インバータにおけるデバイス構造の説明図、図１３は、
本発明の実施の形態２によるインバータにおける配線レ
イアウトの説明図である。
【００６３】本実施の形態２においても、ゲートアレイ
などの半導体集積回路装置に設けられたＣＭＯＳ構成の
インバータ１ａは、図１１に示すように、ＰチャネルＭ
ＯＳのトランジスタ２ａと、ＮチャネルＭＯＳのトラン
ジスタ（高しきい値ＮチャネルＭＯＳトランジスタ）３
ａとから構成されている。
などの半導体集積回路装置に設けられたＣＭＯＳ構成の
インバータ１ａは、図１１に示すように、ＰチャネルＭ
ＯＳのトランジスタ２ａと、ＮチャネルＭＯＳのトラン
ジスタ（高しきい値ＮチャネルＭＯＳトランジスタ）３
ａとから構成されている。
【００６４】トランジスタ２ａの一方の接続部には、1.
５Ｖ程度の電源電圧ＶDDが供給されており、このトラン
ジスタ２ａにおける他方の接続部には、トランジスタ３
ａの一方の接続部が接続されている。トランジスタ３ａ
の他方の接続部には、基準電位ＶSSが接続されている。
５Ｖ程度の電源電圧ＶDDが供給されており、このトラン
ジスタ２ａにおける他方の接続部には、トランジスタ３
ａの一方の接続部が接続されている。トランジスタ３ａ
の他方の接続部には、基準電位ＶSSが接続されている。
【００６５】トランジスタ２ａ，３ａのゲートには、入
力信号ＩＮが入力されるように接続され、これらトラン
ジスタ２ａ，３ａの接続部がインバータ１ａの出力部と
なり、出力信号ＯＵＴが出力される。
力信号ＩＮが入力されるように接続され、これらトラン
ジスタ２ａ，３ａの接続部がインバータ１ａの出力部と
なり、出力信号ＯＵＴが出力される。
【００６６】また、インバータ１ａは、前記実施の形態
１と同様に、図１２に示すように、３重ＷＥＬＬ構造と
なっている。この３重ＷＥＬＬ構造は、Ｐ形半導体基板
４上にＮ−ＷＥＬＬ５が形成されており、このＮ−ＷＥ
ＬＬ５中にトランジスタ２ａが設けられている。
１と同様に、図１２に示すように、３重ＷＥＬＬ構造と
なっている。この３重ＷＥＬＬ構造は、Ｐ形半導体基板
４上にＮ−ＷＥＬＬ５が形成されており、このＮ−ＷＥ
ＬＬ５中にトランジスタ２ａが設けられている。
【００６７】トランジスタ２ａの左側におけるＮ−ＷＥ
ＬＬ５上にはＰ−ＷＥＬＬ６が形成されており、このＰ
−ＷＥＬＬ６中にトランジスタ３ａが設けられた構成と
なっている。
ＬＬ５上にはＰ−ＷＥＬＬ６が形成されており、このＰ
−ＷＥＬＬ６中にトランジスタ３ａが設けられた構成と
なっている。
【００６８】トランジスタ３ａは、しきい値電圧Ｖｔｈ
が高く設定されており、トランジスタ２ａは、しきい値
電圧Ｖｔｈが低く設定されている。それぞれのトランジ
スタ２ａ，３ａには、所定のＷＥＬＬ電位が印加され
る。トランジスタ３ａのしきい値電圧Ｖｔｈは、前記実
施の形態１と同様に、イオン打ち込みなどによって大き
くする。
が高く設定されており、トランジスタ２ａは、しきい値
電圧Ｖｔｈが低く設定されている。それぞれのトランジ
スタ２ａ，３ａには、所定のＷＥＬＬ電位が印加され
る。トランジスタ３ａのしきい値電圧Ｖｔｈは、前記実
施の形態１と同様に、イオン打ち込みなどによって大き
くする。
【００６９】また、インバータ１ａにおけるスタンバイ
電流Ｉｄｄｓを測定する場合、３重ＷＥＬＬ構造におけ
るＮ−ＷＥＬＬ５にはＷＥＬＬ電位として電源電圧ＶDD
と独立なＷＥＬＬ電位ＶDBB を供給する。
電流Ｉｄｄｓを測定する場合、３重ＷＥＬＬ構造におけ
るＮ−ＷＥＬＬ５にはＷＥＬＬ電位として電源電圧ＶDD
と独立なＷＥＬＬ電位ＶDBB を供給する。
【００７０】このＷＥＬＬ電位ＶDBB の電圧レベルは、
通常動作時においてＷＥＬＬ電位ＶDBB ＝電源電圧ＶDD
として供給し、スタンバイ電流の測定時にはＷＥＬＬ電
位ＶDBB ＝電源電圧ＶDD＋αとして供給する。ここで、
αは、たとえば、1.５Ｖ程度である。
通常動作時においてＷＥＬＬ電位ＶDBB ＝電源電圧ＶDD
として供給し、スタンバイ電流の測定時にはＷＥＬＬ電
位ＶDBB ＝電源電圧ＶDD＋αとして供給する。ここで、
αは、たとえば、1.５Ｖ程度である。
【００７１】さらに、Ｐ−ＷＥＬＬ６においては、通常
時もスタンバイ電流測定時も基準電位ＶSSが接続されて
おり、Ｐ形半導体基板４は、Ｎ−ＷＥＬＬ５の外にある
ＮチャネルＭＯＳトランジスタのリーク電流を低減する
ためにスタンバイ電流の測定時にはＷＥＬＬ電位ＶSBB
＝基準電位ＶSS＋βとする。ここで、βは、たとえば、
−1.５Ｖ程度とする。
時もスタンバイ電流測定時も基準電位ＶSSが接続されて
おり、Ｐ形半導体基板４は、Ｎ−ＷＥＬＬ５の外にある
ＮチャネルＭＯＳトランジスタのリーク電流を低減する
ためにスタンバイ電流の測定時にはＷＥＬＬ電位ＶSBB
＝基準電位ＶSS＋βとする。ここで、βは、たとえば、
−1.５Ｖ程度とする。
【００７２】これによって、Ｎ−ＷＥＬＬ５とＰ−ＷＥ
ＬＬ６との間、Ｐ形半導体基板４とＮ−ＷＥＬＬ５との
間には、3.０Ｖ、4.５Ｖの電圧のみがそれぞれかかるこ
とになり、空乏層同士がつながって電流が流れるパンチ
スルーを防止することができる。
ＬＬ６との間、Ｐ形半導体基板４とＮ−ＷＥＬＬ５との
間には、3.０Ｖ、4.５Ｖの電圧のみがそれぞれかかるこ
とになり、空乏層同士がつながって電流が流れるパンチ
スルーを防止することができる。
【００７３】トランジスタ３ａは、前述したようにしき
い値電圧Ｖｔｈが高く設定されているのでリーク電流を
低減でき、トランジスタ２ａにおいては、見かけ上のし
きい値電圧Ｖｔｈを高くすることができるのでリーク電
流を低減することができる。
い値電圧Ｖｔｈが高く設定されているのでリーク電流を
低減でき、トランジスタ２ａにおいては、見かけ上のし
きい値電圧Ｖｔｈを高くすることができるのでリーク電
流を低減することができる。
【００７４】また、トランジスタ２ａ，３ａにおける配
線レイアウトは、図１２に示すように、上側に位置する
トランジスタ２ａの上方には、電源電圧ＶDDを供給する
電源配線２４が配線され、その下方には、ＷＥＬＬ電位
ＶDBB を供給するＷＥＬＬ電位配線２５がレイアウトさ
れている。
線レイアウトは、図１２に示すように、上側に位置する
トランジスタ２ａの上方には、電源電圧ＶDDを供給する
電源配線２４が配線され、その下方には、ＷＥＬＬ電位
ＶDBB を供給するＷＥＬＬ電位配線２５がレイアウトさ
れている。
【００７５】また、図１２の下側に位置するトランジス
タ３ａの下方には、基準電位ＶSSとなる電源配線２６が
レイアウトされている。トランジスタ２ａは、ＷＥＬＬ
電位配線２５から電源配線２７を介してＷＥＬＬ電位Ｖ
DBB を取り込み、Ｎ−ＷＥＬＬ５に供給している。トラ
ンジスタ３ａにおいては、電源配線２６によって基準電
位ＶSSを取り込み、ＷＥＬＬ電位としてＰ−ＷＥＬＬ６
に供給している。
タ３ａの下方には、基準電位ＶSSとなる電源配線２６が
レイアウトされている。トランジスタ２ａは、ＷＥＬＬ
電位配線２５から電源配線２７を介してＷＥＬＬ電位Ｖ
DBB を取り込み、Ｎ−ＷＥＬＬ５に供給している。トラ
ンジスタ３ａにおいては、電源配線２６によって基準電
位ＶSSを取り込み、ＷＥＬＬ電位としてＰ−ＷＥＬＬ６
に供給している。
【００７６】よって、トランジスタ２ａ，３ａでは、電
源配線２４，２６、ならびにＷＥＬＬ電位配線２５の配
線だけでよく、ＷＥＬＬ電位ＶSBB を供給するＷＥＬＬ
電位配線が不要となるので配線レイアウトの制約を小さ
くすることができる。
源配線２４，２６、ならびにＷＥＬＬ電位配線２５の配
線だけでよく、ＷＥＬＬ電位ＶSBB を供給するＷＥＬＬ
電位配線が不要となるので配線レイアウトの制約を小さ
くすることができる。
【００７７】それにより、本実施の形態２でも、スタン
バイ電流の測定時において、３重ＷＥＬＬにおけるｐｎ
接合部にかかる電圧を小さくできるので、Ｎ−ＷＥＬＬ
５とＰ−ＷＥＬＬ６との間、Ｐ形半導体基板４とＮ−Ｗ
ＥＬＬ５との間に発生するパンチスルーを防止でき、ス
タンバイ電流測定を容易に短時間で、確実に行うことが
できる。
バイ電流の測定時において、３重ＷＥＬＬにおけるｐｎ
接合部にかかる電圧を小さくできるので、Ｎ−ＷＥＬＬ
５とＰ−ＷＥＬＬ６との間、Ｐ形半導体基板４とＮ−Ｗ
ＥＬＬ５との間に発生するパンチスルーを防止でき、ス
タンバイ電流測定を容易に短時間で、確実に行うことが
できる。
【００７８】また、トランジスタ３ａを高いしきい値電
圧に設定することにより、ＷＥＬＬ電位ＶSBB を供給す
るＷＥＬＬ電位配線が不要となり、配線レイアウトの制
約を小さくすることができ、半導体集積回路装置を高集
積化することができる。
圧に設定することにより、ＷＥＬＬ電位ＶSBB を供給す
るＷＥＬＬ電位配線が不要となり、配線レイアウトの制
約を小さくすることができ、半導体集積回路装置を高集
積化することができる。
【００７９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８０】（１）本発明によれば、３重ＷＥＬＬ内に
形成されたＣＭＯＳ回路におけるＰチャネルＭＯＳ、ま
たはＮチャネルＭＯＳトランジスタのいずれかを、しき
い値電圧が高く設定されたトランジスタとすることによ
って、ｐｎ接合部に印加される電圧を小さくできるので
パンチスルーを発生させることなく、半導体集積回路装
置におけるスタンバイ電流の測定を容易、かつ確実に行
うことができる。
形成されたＣＭＯＳ回路におけるＰチャネルＭＯＳ、ま
たはＮチャネルＭＯＳトランジスタのいずれかを、しき
い値電圧が高く設定されたトランジスタとすることによ
って、ｐｎ接合部に印加される電圧を小さくできるので
パンチスルーを発生させることなく、半導体集積回路装
置におけるスタンバイ電流の測定を容易、かつ確実に行
うことができる。
【００８１】（２）また、本発明では、高しきい値が設
定されたトランジスタへのＷＥＬＬ電位を供給する配線
が不要となるので、配線レイアウトの制約を小さくで
き、半導体集積回路装置を高集積化することができる。
定されたトランジスタへのＷＥＬＬ電位を供給する配線
が不要となるので、配線レイアウトの制約を小さくで
き、半導体集積回路装置を高集積化することができる。
【図１】本発明の実施の形態１による半導体集積回路装
置に設けられたインバータの回路図である。
置に設けられたインバータの回路図である。
【図２】本発明の実施の形態１によるインバータにおけ
るデバイス構造の説明図である。
るデバイス構造の説明図である。
【図３】（ａ）〜（ｄ）は、スタンバイ電流テストにお
ける測定チェックの説明図である。
ける測定チェックの説明図である。
【図４】半導体集積回路装置におけるスタンバイ電流テ
ストの概略説明図である。
ストの概略説明図である。
【図５】本発明者が検討した半導体集積回路装置に設け
られたインバータの回路図である。
られたインバータの回路図である。
【図６】本発明者が検討したインバータにおけるデバイ
ス構造の説明図である。
ス構造の説明図である。
【図７】本発明の実施の形態１によるインバータにおけ
る配線レイアウトの説明図である。
る配線レイアウトの説明図である。
【図８】本発明者が検討したインバータにおける配線レ
イアウトの説明図である。
イアウトの説明図である。
【図９】スタンバイ電流の測定時にパンチスルーを抑制
するＣＭＯＳデバイス構成を設けたチャージポンプ回路
の回路図である。
するＣＭＯＳデバイス構成を設けたチャージポンプ回路
の回路図である。
【図１０】図９に示すチャージポンプ回路における配線
レイアウトの説明図である。
レイアウトの説明図である。
【図１１】本発明の実施の形態２による半導体集積回路
装置に設けられたインバータの回路図である。
装置に設けられたインバータの回路図である。
【図１２】本発明の実施の形態２によるインバータにお
けるデバイス構造の説明図である。
けるデバイス構造の説明図である。
【図１３】本発明の実施の形態２によるインバータにお
ける配線レイアウトの説明図である。
ける配線レイアウトの説明図である。
１ インバータ １ａ インバータ ２ トランジスタ（高しきい値ＰチャネルＭＯＳトラン
ジスタ） ２ａ トランジスタ ３ トランジスタ ３ａ トランジスタ（高しきい値ＮチャネルＭＯＳトラ
ンジスタ） ４ Ｐ形半導体基板 ５ Ｎ−ＷＥＬＬ ６ Ｐ−ＷＥＬＬ ７ 電源配線 ８ 電源配線 ８ ＷＥＬＬ電位配線 １０ 電源配線 １１ ＷＥＬＬ電位配線 １２ チャージポンプ回路 １３ トランジスタ（高しきい値ＰチャネルＭＯＳトラ
ンジスタ） １４，１５ トランジスタ １６〜１９ トランジスタ ２０ 静電容量素子 ２１ ＷＥＬＬ電位配線 ２２ 電源配線 ２３ 電源配線 ２４ 電源配線 ２５ ＷＥＬＬ電位配線 ２６ 電源配線 ２７ 電源配線 ３０ インバータ ３１ トランジスタ ３２ トランジスタ ３３ Ｐ形半導体基板 ３４ Ｎ−ＷＥＬＬ ３５ Ｐ−ＷＥＬＬ ３６ 電源配線 ３７ ＷＥＬＬ電位配線 ３８ 電源配線 ３９ ＷＥＬＬ電位配線 ４０ 配線 ＶSBB ＷＥＬＬ電位 ＶDBB ＷＥＬＬ電位 ＶDD 電源電圧 ＶSS 基準電位 Ｖｔｈ しきい値電圧 ＩＮ 入力信号 ＯＵＴ 出力信号 ＴＥＳＴ テスト信号
ジスタ） ２ａ トランジスタ ３ トランジスタ ３ａ トランジスタ（高しきい値ＮチャネルＭＯＳトラ
ンジスタ） ４ Ｐ形半導体基板 ５ Ｎ−ＷＥＬＬ ６ Ｐ−ＷＥＬＬ ７ 電源配線 ８ 電源配線 ８ ＷＥＬＬ電位配線 １０ 電源配線 １１ ＷＥＬＬ電位配線 １２ チャージポンプ回路 １３ トランジスタ（高しきい値ＰチャネルＭＯＳトラ
ンジスタ） １４，１５ トランジスタ １６〜１９ トランジスタ ２０ 静電容量素子 ２１ ＷＥＬＬ電位配線 ２２ 電源配線 ２３ 電源配線 ２４ 電源配線 ２５ ＷＥＬＬ電位配線 ２６ 電源配線 ２７ 電源配線 ３０ インバータ ３１ トランジスタ ３２ トランジスタ ３３ Ｐ形半導体基板 ３４ Ｎ−ＷＥＬＬ ３５ Ｐ−ＷＥＬＬ ３６ 電源配線 ３７ ＷＥＬＬ電位配線 ３８ 電源配線 ３９ ＷＥＬＬ電位配線 ４０ 配線 ＶSBB ＷＥＬＬ電位 ＶDBB ＷＥＬＬ電位 ＶDD 電源電圧 ＶSS 基準電位 Ｖｔｈ しきい値電圧 ＩＮ 入力信号 ＯＵＴ 出力信号 ＴＥＳＴ テスト信号
Claims (6)
- 【請求項１】 ３重ＷＥＬＬ内に形成されたＭＯＳトラ
ンジスタを用いて構成されたＣＭＯＳ回路を備えた半導
体集積回路装置であって、前記ＣＭＯＳ回路が、しきい
値電圧が高く設定された高しきい値ＰチャネルＭＯＳト
ランジスタと、しきい値電圧が低く設定されたＮチャネ
ルＭＯＳトランジスタとよりなることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ＣＭＯＳ回路が２つ以上のＰチャネルＭＯＳ
トランジスタを備えた場合に、前記２つ以上のＰチャネ
ルＭＯＳトランジスタのうち、前記ＣＭＯＳ回路の高速
動作に影響のないＰチャネルＭＯＳトランジスタだけを
前記高しきい値ＰチャネルＭＯＳトランジスタとして構
成することを特徴とする半導体集積回路装置。 - 【請求項３】 ３重ＷＥＬＬ内に形成されたＭＯＳトラ
ンジスタを用いて構成されたＣＭＯＳ回路を備えた半導
体集積回路装置であって、前記ＣＭＯＳ回路が、しきい
値電圧が高く設定された高しきい値ＮチャネルＭＯＳト
ランジスタと、しきい値電圧が低く設定されたＰチャネ
ルＭＯＳトランジスタとよりなることを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、前記ＣＭＯＳ回路が２つ以上のＮチャネルＭＯＳ
トランジスタを備えた場合に、前記２つ以上のＮチャネ
ルＭＯＳトランジスタのうち、前記ＣＭＯＳ回路の高速
動作に影響のないＮチャネルＭＯＳトランジスタだけを
前記高しきい値ＮチャネルＭＯＳトランジスタとして構
成することを特徴とする半導体集積回路装置。 - 【請求項５】 ３重ＷＥＬＬ内に形成されたＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
からなるインバータを備えた半導体集積回路装置であっ
て、前記インバータが、しきい値電圧が高く設定された
高しきい値ＰチャネルＭＯＳトランジスタと、しきい値
電圧が低く設定されたＮチャネルＭＯＳトランジスタと
よりなることを特徴とする半導体集積回路装置。 - 【請求項６】 ３重ＷＥＬＬ内に形成されたＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
からなるインバータを備えた半導体集積回路装置であっ
て、前記インバータが、しきい値電圧が低く設定された
ＰチャネルＭＯＳトランジスタと、しきい値電圧が高く
設定された高しきい値ＮチャネルＭＯＳトランジスタと
よりなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11235125A JP2001060628A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11235125A JP2001060628A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060628A true JP2001060628A (ja) | 2001-03-06 |
Family
ID=16981433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11235125A Pending JP2001060628A (ja) | 1999-08-23 | 1999-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001060628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299615A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 半導体装置及びその製造方法 |
| JP2009029430A (ja) * | 2007-07-24 | 2009-02-12 | Kyodo Printing Co Ltd | 容器用ブランク及び密封容器 |
| CN103996637A (zh) * | 2014-06-09 | 2014-08-20 | 上海华力微电子有限公司 | Pmos器件漏电测量方法 |
-
1999
- 1999-08-23 JP JP11235125A patent/JP2001060628A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299615A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 半導体装置及びその製造方法 |
| JP2009029430A (ja) * | 2007-07-24 | 2009-02-12 | Kyodo Printing Co Ltd | 容器用ブランク及び密封容器 |
| CN103996637A (zh) * | 2014-06-09 | 2014-08-20 | 上海华力微电子有限公司 | Pmos器件漏电测量方法 |
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