CN1147049C

CN1147049C - 可减少功耗的逻辑电路

Info

Publication number: CN1147049C
Application number: CNB991034627A
Authority: CN
Inventors: �źع�־; 古贺广志
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1998-03-30
Filing date: 1999-03-30
Publication date: 2004-04-21
Anticipated expiration: 2019-03-30
Also published as: KR100327144B1; US6191615B1; CN1237040A; KR19990078417A

Abstract

一种在低压下被驱动的逻辑电路，可同时满足高速工作和低功耗的优点。构成反相器的P和N型晶体管MP11和MN11的衬底电势响应于反相器的稳定状态被控制。在反相器的稳定状态，其中P型晶体管MP11为导通状态，N型晶体管MN11的衬底电势被降低到地电势或更低，在反相器的稳定状态，其中N型晶体管MN11处于导通状态，P型晶体管MP11的衬底电势被升高到电源电势或更高。

Description

可减少功耗的逻辑电路

技术领域

本发明涉及由MIS FET(金属-绝缘体-半导体场效应晶体管)构成的逻辑电路，特别是涉及可以降低功耗的逻辑电路。

背景技术

近来，在CMIS集成电路的设计中，注意力集中到减少功耗的技术上。此中的趋势主要与由于器件的工作速度的增大和移动装置的普及所造成的发热问题有关。

也即，当由于器件的工作速度增大而造成工作频率升高时，切换频率也增大，因此，功耗增大，结果导致所产生的热量增大。产生大量热的器件需要散热技术或器件冷却技术，这样会造成生产成本的增大。因此，为了降低生产成本并且不需要此类的散热器或冷却装置，必须降低功耗。

另一方面，移动装置使用电池作为电源。因此，功耗的增大造成电池的工作时间被降低。因此，为了避免电池的工作时间被减少，同样需要降低功耗。

在这种的情况下，对于降低器件的功耗的技术的需求变得越来越迫切。

已经公开了各种的降低功耗的方法。其中，通过降低电源电压使器件在低压下工作的方法很有效。然而，当电源电压被降低时，会产生MIS FET的切换速度被降低的新的问题。因此，又提出了通过减少MIS FET的阈值Vt的绝对值从而在不降低MIS FET的切换速度的情况下降低电源电压的方法。对于具有例如5V电源电压的装置，阈值Vt的绝对值为0.7V。为了防止在当电源电压降低到1.8V到2V时MIS FET的切换速度被降低，阈值Vt的绝对值需被降低到0.3到0.4V。

当阈值Vt的绝对值被降低时，在断开截止时，MIS FET的漏电流会增大，使得由MIS FET构成的逻辑电路的功耗增大。因此，通过降低电源电压从而减少功耗的方法未被有效的实现。

为了解决上述的问题，日本专利申请公开平6-21443和平9-55470中揭示了此中的技术，其中在MIS FET处于截止状态期间，通过在当由MIS FET构成的逻辑电路处于非工作状态期间(即闲置时间)时控制MIS FET的基片电势从而减少MIS FET在截止状态下的漏电流。根据所公开的技术，逻辑电路的漏电流在闲置期间可被降低。然而，在逻辑电路处于工作状态期间，即逻辑电路工作时，由于漏电流连续流过，从而功耗不会降低。其结果，总功耗降低的很少，特别是在非工作时间很短的情况下，功耗被降低的效果很小。

发明内容

本发明的目的是提供一种使用MIS FET的逻辑电路，其不管逻辑电路的状态如何，总是使漏电流被降低。

根据本发明的逻辑电路的结构使得构成逻辑电路的各个晶体管的衬底电势相应于逻辑电路的稳定状态进行变化。即，根据本发明的逻辑电路的一个实施例包含：一种逻辑电路，其包含输出输出信号的输出节点；连接在第一电源和所述输出节点之间的第一导电型的第一晶体管；连接在第二电源和所述输出节点之间的第二导电型的第二晶体管；与所述第一和第二晶体管的控制电极相连的输入节点，所述输入节点接收输入信号；第一衬底电势控制电路，用于响应所述输入和输出信号并通过控制所述第一晶体管的衬底电势而改变所述第一晶体管的阈值电压；及第二衬底电势控制电路，用于响应所述输入和输出信号并通过控制所述第二晶体管的衬底电势而改变所述第二晶体管的阈值电压。

根据本发明的另外一个方面，其提供一种逻辑电路，其包含连接在第一电源和输出节点之间的第一导电型的第一晶体管；连接在第二电源和所述输出节点之间的第二导电型的第二晶体管；与所述第一和第二晶体管的控制电极相连的输入节点；用于响应处于导通状态的所述第一晶体管和处于截止状态的所述第二晶体管将不同于所述第二晶体管的源电势的电势提供给所述第二晶体管的所述衬底的第一衬底电势控制电路，以增大所述第二晶体管的阈值电压的绝对值；及用于响应处于截止状态的所述第一晶体管和处于导通状态的所述第二晶体管将不同于所述第一晶体管的源电势的电势提供给所述第一晶体管的所述衬底的第二衬底电势控制电路，以增大所述第一晶体管的阈值电压的绝对值。

本发明的另外一种逻辑电路，其包含连接在第一电源和输出节点之间的第一导电型的第一晶体管；连接在第二电源和所述输出节点之间的第二导电型的第二晶体管；连接在所述第一电源和所述第一晶体管的衬底之间的所述第一导电型的第三晶体管；连接在所述第二电源和所述第二晶体管的衬底之间的所述第二导电型的第四晶体管；与所述第一到第四晶体管的控制电极相连的输入节点；连接在第三电源和所述第一晶体管的所述衬底之间的所述第一导电型的第五晶体管，并具有与所述输出节点相连的控制电极；及连接在第四电源和所述第二晶体管的所述衬底之间的所述第二导电型的第六晶体管，并具有与所述输出节点相连的控制电极。

根据本发明，一种逻辑电路，其包含并联连接在第一电源和输出节点之间的第一导电型的第一和第二晶体管；串联连接在第二电源和所述输出节点之间的第二导电型的第三和第四晶体管；并联连接在所述第一电源和至少一个所述第一和第二晶体管的衬底间的所述第一导电型的第五和第六晶体管；串联连接在所述第二电源和至少一个所述第三和第四晶体管的衬底之间的所述第二导电型的第七和第八晶体管；与所述第一、第三、第五和第七晶体管的控制电极相连的第一输入节点；与所述第二、第四、第六和第八晶体管的控制电极相连的第二输入节点；连接在第三电源和所述第一和第二晶体管的至少一个所述衬底之间的所述第一导电型的第九晶体管，并具有与所述输出节点相连的控制电极；及

连接在第四电源和所述第三和第四晶体管的至少一个所述衬底之间的所述第二导电型的第十晶体管，并具有与所述输出节点相连的控制电极。

一种逻辑电路，其包含第一电源，输出输出信号的输出节点，连接在所述第一电源和所述输出节点之间的第一晶体管，与所述第一晶体管的控制电极相连的输入节点，所述输入节点接收输入信号，及用于响应所述输入信号和所述输出信号改变所述第一晶体管的阈值电压的衬底电势控制电路，所述衬底电势控制电路具有第二和第三晶体管，所述第二晶体管连接在所述第一晶体管的衬底和所述第一电源之间并具有与所述输入节点相连的控制电极，所述第三晶体管连接在所述第一晶体管的所述衬底和第二电源之间并具有与所述输出节点相连的控制电极，所述第二电源提供不同于所述第一电源的电势的电势。在本发明的逻辑电路中，可以使处于导通状态的晶体管的阈值电压不同于处于截止状态的晶体管的阈值电压。其结果，可使逻辑电路在较低的功耗下高速工作。即，在本发明的逻辑电路中，构成逻辑电路的晶体管的阈值电压对应于晶体管的导通/截止状态进行有效的变化。

附图说明

通过下面结合相应附图的详细描述会对本发明的上述的和其他的目的、优点有更清楚的了解。

图1为根据本发明第一实施例的逻辑电路的电路图；

图2为根据本发明第二实施例的逻辑电路的电路图；

图3为根据本发明第三实施例的逻辑电路的电路图；

图4为用于提供第二低电势电源GND12的电路的电路图；

图5为用于提供第二高电势电源VDD12的电路的电路图；

图6为根据本发明的第四实施例的逻辑电路的电路图；

图7为根据本发明的第五实施例的逻辑电路的电路图；

图8为根据本发明的第六实施例的逻辑电路的电路图。

具体实施方式

图1为本发明第一实施例的逻辑电路的电路图，其包含一个反相逻辑电路。在此描述中，假设构成逻辑电路100的每个晶体管都具有其中的衬底电势可被改变的结构。此外，假设每个晶体管都是增强型晶体管，并且逻辑电路100被集成在半导体基片上。包含逻辑电路的半导体基片并不特别进行限定。即，半导体装置可以是微型计算机、存储器或ASIC(特定用途集成电路)。

与通常的反相电路类似，图1中所示的逻辑电路100包含p沟道型MIS晶体管MP11和N沟道型晶体管MN11，他们都连接在第一高电势端电源VDD11和第一低电势端电源GND11及衬底电势控制电路10和20之间。衬底电势控制电路10控制N沟道型MIS晶体管MN11的衬底电势，而衬底电势控制电路20控制P沟道型MIS晶体管MP11的衬底电势。

更具体的，衬底电势控制电路10包含连接在第一低电势侧电源GND11和N沟道型MIS晶体管MN11之间的N沟道型晶体管MN12和连接在第二低电势侧电源GND12和N沟道型MIS晶体管MN11的衬底之间的N沟道型MIS晶体管MN13。N沟道型MIS晶体管MN12的栅电极与输入端IN11相连，而N沟道型MIS晶体管MN13的栅电极与输出端OUT11相连。需注意的是，第二低电势侧电源GND12的电势低于第一低电势侧电源GND11的电势。

另一方面，衬底电势控制装置20包括连接在第一高电势侧电源VDD11和P沟道型MIS晶体管MP11的衬底之间的P沟道型MIS晶体管MP12，以及连接在第二高电势侧电源VDD12和P沟道型MIS晶体管MP11的衬底之间的P沟道型MIS晶体管MP13。P沟道型MIS晶体管MP12的栅电极与输入端IN11相连，而P沟道型MIS晶体管MP13的栅电极与输出端OUT11相连。需注意的是，第二高电势侧电源VDD12的电势高于第一高电势侧电源VDD11的电势。

第二低电势侧电源GND12和第二高电势侧电源VDD12并不特别进行限定。它们可以是在半导体器件的内部提供的内部电源。第二低电势侧电源GND12可通过图4所示的电路实现，而第二高电势侧电源VDD12可通过图5中所示的电路实现。图4和图5中所示的电路可以集成在其上形成有逻辑电路100的半导体基片上。

图4中所示的电路提供了第二低电势侧电源GND12，通过向输入端提供负的逻辑脉冲，电源GND12的电势比第一低电势侧电源GND11的电势低晶体管的阈值的绝对值低一级，而图5中所示的电路提供第二高电势侧电源VDD12，其电势通过向输入端IN5提供正的逻辑脉冲而比第一高电势侧的电源VDD11的电势高晶体管的一个阈值的绝对值。当通过操作逻辑电路100而使第二电势侧电源GND12的电势升高时，通过向输入端IN4提供负的逻辑脉冲可以使其再次降低，当第二高电势侧的电源VDD12的电势被降低时，通过向输入端IN5提供正的逻辑脉冲可使其再次升高。

另外，图4中所示的电路仅是一个电路实例，用于提供第二低电势侧的电源GND12，图5中所示的电路也同样是用于提供第二高电势侧电源VDD12的电路实例。因此，也可通过半导体器件的外部电路直接提供第二低电势侧电源GND12和第二高电势侧电源VDD12。

现在对逻辑电路100的操作进行描述。

当输入端IN11的电势等于第一高电势侧电源VDD11的电势时，即，向输入端输入高电势信号时，晶体管MN11和MN12导通，而晶体管MP11和MP12截止。随着N沟道型MIS晶体管MN11导通，输出端OUT11的电势电平变得与第一低电势侧电源GND11的电平一样的低，因此，晶体管MP13导通，而晶体管MN13截止。

因此，节点N11的电势变得基本上等于第二高电势侧电源VDD12的电势，而节点N12的电势基本上等于第一低电势侧电源GND11的电势。

因此，晶体管MP11的衬底的电势变得高于源极的电势，从而阈值电压的绝对值由于衬底的偏置效应而变得大于正常值，结果导致漏电流降低。另外，术语“正常值”是指当源极电势等于衬底电势时的Vt的绝对值，而此时Vt的值等于特定值Vt0。另一方面，由于第一低电势侧电源的电势是作为N沟道型MIS晶体管MN11的衬底偏压提供的，阈值Vt为Vt0，从而可以提供足够的漏电流。在此情况下，逻辑电路100变为第一稳定状态。

考虑到这样一种情况，即输入端的电势变为基本上等于第一低电势侧电源GND11的电势，由于晶体管MP12的Vt等于Vt0，由于衬底偏压效应造成的Vt的变化小于晶体管MP11的变化，晶体管MP12的状态随着输入端IN11的电势降低由截止状态变为导通状态。当输入端IN11的电势进一步降低时，晶体管MP11从截止状态变为导通状态。与此相类似，晶体管MN11和MN12都从导通状态变为截止状态。因此，输出端OUT11的输出电平被升高。通过输出端OUT11的输出电平的升高，晶体管MP13的状态从导通变为截止，而晶体管MN13从截止变为导通。因此，晶体管MP11的衬底电势由于晶体管MP12而变为第一高电势侧电源VDD11的电平，而其Vt的绝对值基本上变为Vt0，晶体管MN11的衬底电势由于晶体管MN13的工作而变得基本上等于第二低电势侧电源GND12的电平，其Vt变大。其结果，漏电流变小。在此情况下，逻辑电路100变为第二稳定状态。

然后，当输入端IN11的电势再次升高到基本等于第一高电势侧电源VDD11的电势时，晶体管MN12的状态随着输入端IN11的电势的升高从截止状态变为导通状态，由于晶体管MN12的Vt为Vt0，由于衬底偏置效应Vt的变化小于晶体管MN11的变化。当输入端IN11的电势进一步升高时，晶体管MN11从导通状态变为截止状态，然后，晶体管MP11和MP12都从导通状态变为截止状态。因此，输出端OUT11的输出电平被降低。随着输出端OUT11的输出电平的降低，晶体管MN13的状态从导通变为截止，而晶体管MP13的状态从截止变为导通。因此，晶体管MN11的衬底电势由于晶体管MN12变为等于第一低电势侧电源GND11的电势，而其Vt的绝对值基本上等于Vt0。另一方面，晶体管MP11的衬底电势由于晶体管MP12的操作变为基本上等于第二高电势侧电源VDD12的电平，而Vt的绝对值变得大于Vt0的绝对值。其结果，漏电流变小。在此情况下，逻辑电路100返回到第一稳定状态。

通过这种方式，本发明的逻辑电路的两个稳定状态相对于输入端IN11的输入电平的变化交替重复变化。

由于在本发明的逻辑电路100中，构成反相电路的N沟道型MIS晶体管MN11和P沟道型MIS晶体管MP11的衬底电势相应于输入信号和输出信号的电平被控制，从而如上所述，处于截止状态的晶体管的阈值电压的绝对值在不改变处于导通状态的另一晶体管的阈值电压的绝对值的情况下被升高，即使在当电源电压被降低的情况下，漏电流也不被增大，同时可保证高速的工作。

更具体的，假设第一高电势侧电源VDD的电势为2V，而第一低电势侧电源的电势为0V，通过将第二高电势侧电源VDD的电势设定到2.3V到2.4V，同时将第二低电势侧电源GND的电势设定到-0.3V到-0.4V可防止漏电流的增大。需注意的是，这些电压值只是一些实例，当然也可设定为其他的数值。

如上所述，第一高电势侧电源VDD11与第二高电势侧电源GND11间的电势差和第一低电势侧电源GND11与第二低电势侧电源GND12间的电势差0.3V到0.4V为晶体管阈值电压的绝对值。即，当在此实施例中通过将电源电压降低到2V时，可实现功耗的降低，为了防止切换速度的降低，晶体管的阈值电压的绝对值被降低到0.3V到0.4V。

因此，根据本发明的第一实施例的逻辑电路，即使当为了防止切换速度的降低，晶体管的阈值电压的绝对值被降低时，漏电流不会升高，因此，可以同时实现功耗的降低和工作速度的提高。因此，当本发明的逻辑电路100适用于具有高工作频率的半导体器件时，所产生的热被降低，且不需要散热器或冷却装置，至少是简化了，且生产成本被降低。另一方面，当本发明的逻辑电路适用于电池驱动的移动装置时，电池的工作时间可被延长。

虽然由于逻辑电路100除了包含对于逻辑操作所需的P沟道型MIS晶体管MP11和N沟道型MIS晶体管MN11外还包含四个晶体管，其对逻辑电路100的所占的面积具有一些负面的影响，但上述提到的此逻辑电路的优点可比这些缺点更重要。

即，假设对逻辑电路所需的每个晶体管的尺寸为L＝1微米及W＝5微米，另外四个晶体管MP12、MP13、MN12、MN13的每一个的尺寸最多为MIS晶体管的尺寸的四分之一到五分之一。即，四个另外晶体管的每一个的尺寸为L＝0.2微米、W＝1微米，从而他们所占的面积并不很大。所公知的是，当电源电压被降低，逻辑电路在低压下工作时，通过将晶体管的阈值电压的绝对值降低到大约0.4V，晶体管的漏电流变为非常大，而当阈值电压的绝对值进一步降低0.1V时，漏电流变为100倍。因此，当需要低压工作时，本发明的好处很明显，且需要进一步降低晶体管的阈值电压的绝对值。

用于提供第二低电势侧电源GND12和第二高电势侧电源VDD12的电路的功耗可被限定在很小的数值。其原因在于第二低电势侧电源GND12和第二高电势侧电源VDD12向晶体管的衬底提供电压，不需大的功率驱动他们。因此，当图4和图5中所示的电路被用于第二低电势侧电源和第二高电势侧电源VDD12时，不需要向输入端IN4和IN5频繁的提供脉冲。

下面将参考图2对本发明的另一实施例进行描述。

逻辑电路200为集成到半导体器件上的2-输入“与非”门电路。

如图2中所示，逻辑电路200包含：并联连接在第一高电势侧电源VDD12和输出端OUT21之间的P沟道型MIS晶体管MP22和MP24；串联连接在第一低电势侧电源GND21和输出端OUT21之间的N沟道型MIS晶体管MN21和MN22；及衬底电势控制电路30和40。衬底电势控制电路30用于控制N沟道型MIS晶体管MN21和MN22的衬底电势，而衬底电势控制电路40用于控制P沟道型MIS晶体管MP22和MP24的衬底电势。

更具体的，衬底电势控制电路30由串联连接在第一低电势电源GND21和N沟道型MIS晶体管MN21和MN22的衬底之间的N沟道型MIS晶体管MN23和MN24，以及连接在第二低电势侧电源GND22和N沟道型MIS晶体管MN21和MN22的衬底之间的N沟道型MIS晶体管MN25构成。N沟道型MIS晶体管MN23的栅电极与输入端IN21相连，N沟道型MIS晶体管MN24的栅电极与输入端IN22相连，而N沟道型MIS晶体管MN25的栅电极与输出端OUT21相连。第二低电势侧电源GND22的电势比第一低电势侧电源GND22的电势低。

另一方面，衬底电势控制电路40由并联连接在第一高电势电源VDD21和P沟道型MIS晶体管MP22和MP24的衬底之间的P沟道型MIS晶体管MP21和MP23，以及连接在第二高电势侧电源VDD22和P沟道型MIS晶体管MP22和MP24的衬底间的P沟道型MIS晶体管MP25构成。P沟道型MIS晶体管MP21的栅电极与输入端IN21相连，P沟道型MIS晶体管MP23的栅电极与输入端IN22相连，而P沟道型MIS晶体管MP25的栅电极与输出端OUT21相连。第二高电势侧电源VDD22的电势比第一高电势侧电源VDD21的电势高。

通过图4和图5中所示的电路可以实现第二低电势侧电源GND22和第二高电势侧电源VDD22。

在逻辑电路200中，用于逻辑操作的P沟道型MIS晶体管相对于来自输入端IN21的输入并联连接，而用于逻辑操作的N沟道型MIS晶体管相对于来自输入端IN22的输入串联连接。通过此结构，用于控制逻辑操作的晶体管的衬底电势的晶体管在当用于逻辑操作的相应的晶体管并联连接时被并联连接，而当用于逻辑操作的晶体管串联连接时，用于衬底电势控制的晶体管串联连接。

下面将描述逻辑电路200的操作。

首先，考虑到这样一种情况，即基本上与第一高电势侧电源VDD21相同的电势被提供给各个输入端IN21和IN22，用于逻辑操作的P沟道型MIS晶体管MP22和MP24变为截止状态，而当输入信号被提供给输入端IN21和IN22时，N沟道型MIS晶体管MN21和MN22变为导通状态。因此，输出端OUT21通过由N沟道型MIS晶体管MN21和MN22形成的导电路径接纳负载电流，从而输出端OUT21的电势下降到第一低电势侧电源GND21的水平。

另一方面，对于输入端IN21和IN22的高电平，用于逻辑操作的提供P沟道型MIS晶体管MP22和MP24的衬底电势的P沟道型MIS晶体管MP21和MP23变为截止状态，而P沟道型MIS晶体管MP25随着输出端OUT21的低电平信号变为导通状态。因此，P沟道型MIS晶体管MP22和MP24的Vt的绝对值变得大于Vt0的绝对值，从而漏电流被降低。

考虑到用于逻辑操作的N沟道型MIS晶体管MN21和MN22的衬底电势，N沟道型MIS晶体管MN23和MN24由输入端IN21和IN22输入的高电平导通，而N沟道型MIS晶体管MN25由输出端OUT21的低电平截止。因此，用于逻辑操作的N沟道型MIS晶体管MN21和MN22的Vt的绝对值变低，其原因在于其衬底电势变为等于第一低电势侧电源GND21的电势。因此，用于逻辑操作的N沟道MIS晶体管MN21和MN22可充分地吸收负载电流。在此情况下，逻辑电路200变为第一稳定状态。

然后，当输入端IN21的输入电势下降到接近第一低电势侧电源GND21的电势时，P沟道型MIS晶体管MP21的状态从截止变为导通。通过此状态的变化，P沟道型MIS晶体管MP22和MP24的衬底电势变为第二高电势侧电源VDD22和第一高电势侧电源VDD21间的中间值。此外，用于逻辑操作的P沟道型MIS晶体管MP22的状态被从截止变为导通。另一方面，由于用于逻辑操作的N沟道型MIS晶体管MN21的状态被从导通变为截止，通过N沟道型MIS晶体管MN21和MN22的用于逻辑操作的导电路径消失。另外，P沟道型MIS晶体管MP24的状态被保持在截止状态。

如上所述，源电流被从第一高电势侧电源VDD21通过用于逻辑操作的P沟道型MIS晶体管MP22提供给输出端OUT21。当输出端OUT21的电平被源电流升高时，P沟道型MIS晶体管MP25的状态从导通变为截止。因此，第一高电势侧电源VDD21的电势被提供给用于逻辑操作的P沟道型MIS晶体管MP22和MP24的衬底，而用于逻辑操作的P沟道MIS晶体管的Vt的绝对值变为基本上等于Vt0。

另一方面，N沟道型MIS晶体管MN23、MN24和MN25分别变为截止、导通和导通状态。因此，N沟道型MIS晶体管MN21和MN22的衬底电势变为第二低电势侧电源GND22的电势电平，Vt的绝对值变得大于Vt0的绝对值。因此，N沟道MIS晶体管MN21和MN22的漏电流被降低。在此情况下，逻辑电路200变为第二稳定状态。

此外，当输入端IN22的输入电势下降到接近于第一低电势侧电源GND21的电势电平时，P沟道MIS晶体管MP24的状态从截止变为导通，同时P沟道型MIS晶体管MP22处于导通状态，将漏电流提供给输出端OUT21。另一方面，N沟道MIS晶体管MN22的状态对应于输入端IN22的信号变化被从导通变为截止。因此，与处于截止状态的N沟道型MIS晶体管MN21一起，漏电流被进一步降低。用于逻辑操作的各个MIS晶体管的Vt值保持不变，P沟道MIS晶体管的Vt的绝对值等于Vt0，而N沟道型MIS晶体管的Vt的绝对值变得大于Vt0。在此情况下，逻辑电路200变为第三稳定状态。

然后，当输入端IN21的电势电平被升高到第一高电势侧电源VDD21的电势电平时，N沟道型MIS晶体管MN23的状态从导通变为截止。然而，N沟道型MIS晶体管MN21和MN22的衬底电势被保持在第二低电势侧电源GND22的电势电平的数值，而这些晶体管的Vt的绝对值被保持大于Vt0。随着输入端IN21的电平的升高，N沟道MIS晶体管MN21的状态从截止变为导通。

与此同时，用于逻辑操作的P沟道型MIS晶体管MP22和MP21的状态被分别从导通变为截止。其他除晶体管MP22和MP21以外的用于逻辑操作的晶体管的状态不变，即，P沟道型MIS晶体管MP24和MP23分别为导通状态，用于逻辑操作的N沟道型MIS晶体管MN22和MN24分别为截止状态，输出端OUT21输出基本上等于第一高电势侧电源VDD21的电势的高电势电平。因此，P沟道型MIS晶体管MP25为截止，而N沟道型MIS晶体管MN25处于导通，因此，P沟道MIS晶体管MP22和MP24的Vt的绝对值等于Vt0的绝对值，而用于逻辑操作的N沟道型MIS晶体管MN21和MN22的Vt的绝对值大于Vt0的绝对值。因此，N沟道型MIS晶体管的漏电流被限定在较小的数值。在此情况下，逻辑电路200变为第四稳定状态。

然后，当输入端IN22的电势电平上升到第一高电势侧电源VDD21的电势时，用于逻辑操作的N沟道型MIS晶体管MN22的状态从截止变为导通。类似的，用于逻辑操作的P沟道型MIS晶体管MP24的状态从导通变为截止，P沟道型MIS晶体管MP23的状态从导通变为截止，N沟道型MIS晶体管MN24的状态从截止变为导通。其他晶体管的状态保持不便，即用于逻辑操作的P沟道型MIS晶体管MP22为截止，P沟道型MIS晶体管MP21为截止，用于逻辑操作的N沟道型MIS晶体管MN21为导通状态，N沟道型MIS晶体管MN23为导通状态。

在此情况下，因为用于逻辑操作的N沟道型MIS晶体管MN21及MN22为导通而用于逻辑操作的P沟道型MIS晶体管MP22和MP24为截止，所以输出端OUT21的电势通过接纳负载电流被降低到第一低电势侧电源GND21的电势电平。随着输出端OUT21的输出电势电平的降低，P沟道型MIS晶体管MP25的状态从截止变为导通，而N沟道型MIS晶体管MN25的状态从导通变为截止。因此，用于逻辑操作的P沟道型MIS晶体管MP22和MP24的衬底电势变为第二高电势侧电源VDD22的电势电平，而Vt的绝对值变得大于Vt0的绝对值，结果是漏电流被降低。

另一方面，用于逻辑操作的N沟道型MIS晶体管MN21和MN22的衬底被提供给第一低电势侧电源GND21的电势电平，Vt的绝对值变为基本上等于Vt0的绝对值，从而可以有效的吸收漏电流。在此情况下，逻辑电路200返回到第一稳定状态。

如上所述，逻辑电路200与逻辑电路100类似，在保持工作速度的同时可降低漏电流。

虽然省略了详细的描述，本发明可适用于诸如图3中所示的2-输入NOR(“或非”门)逻辑电路300。在2-输入NOR逻辑电路300中，用于逻辑操作的晶体管的衬底电势通过衬底电势控制电路50和60进行控制。

需注意的是，本发明并不限于逻辑电路100，200和300，也可适用于其他的逻辑电路。

例如，本发明可适用于图6中所示的反相器600包括升压电阻R61的情况。此外，本发明可适用于2-输入NAND(“与非”门)逻辑电路700包括如图7中所示的升压电阻R71的情况。此外，本发明还可适用于2-输入NOR逻辑电路800包括升压电阻R81的情况，如图8所示。

如上所述，根据本发明，如传统技术一样，当为了防止切换速度降低而减少晶体管的阈值电压的绝对值时，漏电流也不增加，因此，可同时满足功耗降低和逻辑电路的高速工作的要求。结果是，当将本发明适用于具有高工作频率的半导体器件时可减少所产生的热量，而无需提供散热器和冷却装置。由于即使需要此类的装置，其结构也会很简单。因此，可减少逻辑电路的总的生产成本。另一方面，当将本发明适用于由电池驱动的移动装置时，由于减少了功耗，从而可延长工作时间。

Claims

1.一种逻辑电路，其特征在于包含：

输出输出信号的输出节点；

连接在第一电源和所述输出节点之间的第一导电型的第一晶体管；

连接在第二电源和所述输出节点之间的第二导电型的第二晶体管；

与所述第一和第二晶体管的控制电极相连的输入节点，所述输入节点接收输入信号；

第一衬底电势控制电路，用于响应所述输入和输出信号并通过控制所述第一晶体管的衬底电势而改变所述第一晶体管的阈值电压；及

第二衬底电势控制电路，用于响应所述输入和输出信号并通过控制所述第二晶体管的衬底电势而改变所述第二晶体管的阈值电压。

2.一种逻辑电路，其特征在于包含：

连接在第一电源和输出节点之间的第一导电型的第一晶体管；

与所述第一和第二晶体管的控制电极相连的输入节点；

用于响应处于导通状态的所述第一晶体管和处于截止状态的所述第二晶体管将不同于所述第二晶体管的源电势的电势提供给所述第二晶体管的所述衬底的第一衬底电势控制电路，以增大所述第二晶体管的阈值电压的绝对值；及

用于响应处于截止状态的所述第一晶体管和处于导通状态的所述第二晶体管将不同于所述第一晶体管的源电势的电势提供给所述第一晶体管的所述衬底的第二衬底电势控制电路，以增大所述第一晶体管的阈值电压的绝对值。

3.根据权利要求2所述的逻辑电路，其特征在于所述第一衬底控制电路响应所述处于截止状态的所述第一晶体管和处于导通状态的所述第二晶体管将等于所述第二晶体管的源电势的电势提供给所述第二晶体管的所述衬底，而所述第二衬底控制电路响应处于导通状态的所述第一晶体管和处于截止状态的所述第二晶体管将等于所述第一晶体管的源电势的电势提供给所述第一晶体管的所述衬底。

4.一种逻辑电路，其特征在于包含：

连接在所述第一电源和所述第一晶体管的衬底之间的所述第一导电型的第三晶体管；

连接在所述第二电源和所述第二晶体管的衬底之间的所述第二导电型的第四晶体管；

与所述第一到第四晶体管的控制电极相连的输入节点；

连接在第三电源和所述第一晶体管的所述衬底之间的所述第一导电型的第五晶体管，并具有与所述输出节点相连的控制电极；及

连接在第四电源和所述第二晶体管的所述衬底之间的所述第二导电型的第六晶体管，并具有与所述输出节点相连的控制电极。

5.根据权利要求4所述的逻辑电路，其特征在于所述第三电源的电势高于所述第一、第二及第四电源的电势，而所述第四电源的电势低于所述第一，第二，和第三电源的电势。

6.一种逻辑电路，其特征在于包含：

并联连接在第一电源和输出节点之间的第一导电型的第一和第二晶体管；

串联连接在第二电源和所述输出节点之间的第二导电型的第三和第四晶体管；

并联连接在所述第一电源和至少一个所述第一和第二晶体管的衬底间的所述第一导电型的第五和第六晶体管；

串联连接在所述第二电源和至少一个所述第三和第四晶体管的衬底之间的所述第二导电型的第七和第八晶体管；

与所述第一、第三、第五和第七晶体管的控制电极相连的第一输入节点；

与所述第二、第四、第六和第八晶体管的控制电极相连的第二输入节点；

连接在第三电源和所述第一和第二晶体管的至少一个所述衬底之间的所述第一导电型的第九晶体管，并具有与所述输出节点相连的控制电极；及

7.一种逻辑电路，其特征在于包含第一电源，输出输出信号的输出节点，连接在所述第一电源和所述输出节点之间的第一晶体管，与所述第一晶体管的控制电极相连的输入节点，所述输入节点接收输入信号，及用于响应所述输入信号和所述输出信号改变所述第一晶体管的阈值电压的衬底电势控制电路，所述衬底电势控制电路具有第二和第三晶体管，所述第二晶体管连接在所述第一晶体管的衬底和所述第一电源之间并具有与所述输入节点相连的控制电极，所述第三晶体管连接在所述第一晶体管的所述衬底和第二电源之间并具有与所述输出节点相连的控制电极，所述第二电源提供不同于所述第一电源的电势的电势。

8.根据权利要求7所述的逻辑电路，其特征在于还包含第三电源和连接在所述第三电源和所述输出节点之间的电阻。