KR100578648B1 - 디씨-디씨 컨버터의 래치-업 방지회로 - Google Patents

디씨-디씨 컨버터의 래치-업 방지회로 Download PDF

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Abstract

본 발명은 하나의 칩 내에서 설계상 서로 결합되어 양전압과 음전압을 생성하는 DC-DC컨버터에서 래치-업을 방지할 수 있는 DC-DC 컨버터의 래치-업 방지회로에 관한 것으로, 이를 위해 본 발명은 입력전압을 입력받아 양전압과 음전압을 각각 생성하는 제1 및 제2 디씨-디씨 컨버터가 하나의 칩 내에서 서로 결합되어 하나의 PNP 트랜지스터와 하나의 NPN 트랜지스터를 구성하여 이루어진 래치-업 발생부를 구비한 디씨-디씨 컨버터에 있어서, 상기 양전압이 생성되는 시점에서 상기 입력전압이 입력되는 입력단과 상기 제1 디씨-디씨 컨버터 간에 상기 PNP 트랜지스터는 턴-온되고, 상기 NPN 트랜지스터는 턴-온되지 않는 범위 내의 전류가 유입되도록 입력전류의 크기를 제한하는 제1 경로부와, 상기 양전압과 상기 음전압이 목표치 전압까지 도달하는 시점에서 입력되는 상기 입력전류를 상기 제1 디씨-디씨 컨버터로 제한없이 그대로 유입시키는 제2 경로부를 포함하는 디씨-디씨 컨버터의 래치-업 방지회로를 제공한다.
디씨-디씨 컨버터, 래치-업

Description

디씨-디씨 컨버터의 래치-업 방지회로{CIRCUIT FOR PREVENTING LATCH-UP IN DC-DC CONVERTER}
도 1은 종래기술에 따른 디씨-디씨 컨버터를 간략하게 도시한 도면.
도 2는 도 1에 도시된 디씨-디씨 컨버터의 동작 파형도이다.
도 3은 도 1에 도시된 디씨-디씨 컨버터에 구성된 래치-업 발생부를 도시한 단면도.
도 4는 도 3에 도시된 래치-업 발생부의 등가 회로도.
도 5는 도 3에 도시된 래치-업 발생부에 의해 발생되는 래치-업 현상을 도시한 파형도.
도 6은 본 발명의 바람직한 실시예에 따른 디씨-디씨 컨버터의 래치-업 방지회로의 구성도.
도 7은 도 6에 도시된 디씨-디씨 컨버터의 래치-업 방지회로의 동작 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : DC-DC 컨버터
11, 111 : 양전압 발생 DC-DC 컨버터
12, 112 : 음전압 발생 DC-DC 컨버터
121 : 제1 경로부
122 : 제2 경로부
본 발명은 디씨-디씨 컨버터(DC-DC converter)의 래치-업(latch-up) 방지회로에 관한 것으로, 특히, 하나의 칩 내에서 설계상 서로 결합되어 양전압(positive voltage)과 음전압(negative voltage)을 생성하는 디씨-디씨 컨버터의 래치-업 방지회로에 관한 것이다.
반도체 회로 중에는 직류전압을 입력으로 하여 또 다른 직류전압을 생성하는 디씨--디씨 컨버터(이하, DC-DC 컨버터라 함)가 사용되고 있다. 이러한 DC-DC 컨버터는 그 구성에 따라 직류전압을 입력받아 양전압을 갖는 직류전압을 생성하거나, 음전압을 갖는 직류전압을 생성한다.
최근에는 하나의 반도체 칩(chip) 내부에 양전압으로 구동되는 소자와 음전압으로 구동되는 소자가 함께 설계되어 있기 때문에 양전압의 직류전압을 생성하는 DC-DC 컨버터는 물론 음전압의 직류전압을 생성하는 DC-DC 컨버터가 함께 설계된다.
도 1은 종래기술에 따른 DC-DC 컨버터를 설명하기 위하여 간략하게 도시한 블럭도이고, 도 2는 도 1에 도시된 DC-DC 컨버터의 정상적인 동작특성을 도시한 동작 파형도이다.
도 1 및 도 2에 도시된 바와 같이, 종래기술에 따른 DC-DC 컨버터(10)는 양전압 발생 DC-DC 컨버터(11)(이하, 제1 DC-DC 컨버터라 함)와, 음전압 발생 DC-DC 컨버터(12)(이하, 제2 DC-DC 컨버터라 함)로 이루어진다. 정상적인 경우, 제1 DC-DC 컨버터(11)는 일정 시간 후 출력전압(Vpout)이 'Vpout=Vin×m'(여기서, m>1 임의의 수)인 양의 직류전압을 출력한다. 제2 DC-DC 컨버터(12)는 출력 직류전압(Vnout)이 'Vnout=Vin×-n'(여기서, n≥1인 임의의 정수)인 음의 직류전압을 출력한다.
그러나, 종래기술에 따른 DC-DC 컨버터(10)에서는 래치-업 현상이 발생되어 도 5에 도시된 바와 같이 제1 DC-DC 컨버터(11)는 1.2V 내지 1.4V를 갖는 출력전압(Vpout)을 출력하고, 제2 DC-DC 컨버터(12)는 0.6V 내지 0.7V를 갖는 출력전압(Vnout)을 출력한다. 이러한 래치-업 현상은 소자 특성에 많은 악영향을 미치고 있는 실정이다.
이하에서는, 래치-업 현상의 매카니즘(mechanism)을 도 3 및 도 4를 참조하여 설명하기로 한다.
먼저, 제1 및 제2 DC-DC 컨버터(11, 12)에서는 회로 특성상 도 3에서 도시한 단면도와 같은 래치-업 발생부가 공통으로 존재하게 된다. 이러한 회로 부분의 등가회로가 도 4에 도시되었다. 도 4에 도시된 바와 같이 래치-업을 형성하는 전류 경로가 형성된다.
출력전압(Vpout)이 생성되기 전, 입력전압(Vin)이 입력되는 입력단과 출력전압(Vpout)이 출력되는 출력단(이하, 제1 출력단이라 함) 간에는 순방향 바이어스가 인가되고, 이때 흐르는 전류로 인해 기생 PNP 트랜지스터(Q1)가 턴-온된다. 이에 따라, 도 5에 도시된 바와 같이 p-기판(p-sub)으로 전류(I1)가 유입되어 출력전압(Vnout)이 상승하게 된다.
이때, PNP 트랜지스터(Q1)의 컬렉터 전류(I1)가 상승하여 출력전압(Vnout)이 계속해서 상승한다. 이후, 출력전압(Vnout)이 0.6V 내지 0.7V까지 도달하면, 출력전압(Vnout)이 출력되는 출력단(이하, 제2 출력단이라 함)과 접지단(GND) 간의 PN 접합에는 순방향 바이어스가 인가되어 NPN 트랜지스터(Q2)는 턴-온된다. 이에 따라, 전류(I2)는 NPN 트랜지스터(Q2)를 통해 접지단(GND)으로 유출되어 출력전압(Vpout)은 감소하게 된다. 결국, 래치-업 현상을 유발하는 전류 패스가 형성된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하나의 칩 내에서 설계상 서로 결합되어 양전압과 음전압을 생성하는 DC-DC컨버터에서 래치-업을 방지할 수 있는 DC-DC 컨버터의 래치-업 방지회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 입력전압을 입력받 아 양전압과 음전압을 각각 생성하는 제1 및 제2 디씨-디씨 컨버터가 하나의 칩 내에서 서로 결합되어 하나의 PNP 트랜지스터와 하나의 NPN 트랜지스터를 구성하여 이루어진 래치-업 발생부를 구비한 디씨-디씨 컨버터에 있어서, 상기 양전압이 생성되는 시점에서 상기 입력전압이 입력되는 입력단과 상기 제1 디씨-디씨 컨버터 간에 상기 PNP 트랜지스터는 턴-온되고, 상기 NPN 트랜지스터는 턴-온되지 않는 범위 내의 전류가 유입되도록 입력전류의 크기를 제한하는 제1 경로부와, 상기 양전압과 상기 음전압이 목표치 전압까지 도달하는 시점에서 입력되는 상기 입력전류를 상기 제1 디씨-디씨 컨버터로 제한없이 그대로 유입시키는 제2 경로부를 포함하는 디씨-디씨 컨버터의 래치-업 방지회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 6은 본 발명의 바람직한 실시예에 따른 DC-DC 컨버터의 래치-업 방지회로를 설명하기 위하여 도시한 도면이다.
도 6에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 DC-DC 컨버터의 래치-업 방지회로는 양전압 발생 DC-DC 컨버터(111)(이하, 제1 DC-DC 컨버터라 함)로 입력되는 전압(Vin)을 제어하기 위하여 PMOS 트랜지스터(P1)와 저항소자(R)로 이루어진 제1 경로부(121)와, PMOS 트랜지스터(P2)로 이루어진 제2 경로부(122)를 포함한다.
제1 경로부(121)는 도 4에 도시된 PNP 트랜지스터(Q1)가 턴-온되고, NPN 트랜지스터(Q2)가 턴-온되지 않는 범위로 전류가 유입되도록 전류의 흐름을 제어한다. 이를 위해, 상술한 바와 같이 제1 경로부(121)는 PMOS 트랜지스터(P1)와, 이 PMOS 트랜지스터(P1)와 직렬접속된 저항소자(R)로 이루어진다. 그리고, PMOS 트랜지스터(P1)는 출력전압(Vpout)이 라이징 에지(rising edge) 시점에 맞춰 하이레벨(HIGH level)에서 로우레벨(LOW level)로 천이하는 제어신호(Vpout_on1)에 의해 동작된다.
제2 경로부(122)는 제1 및 제2 DC-DC 컨버터(111, 112)에 의해 각각 목표치 출력전압(Vpout, Vnout)이 생성된 후 정상적으로 제1 DC-DC 컨버터(111)로 전류를 공급하도록 제어한다. 이를 위해, 제2 경로부(122)는 PMOS 트랜지스터(P2)로 이루어진다. 이때, PMOS 트랜지스터(P2)는 전류 공급 능력이 매우 큰 트랜지스터로 형성한다. 그리고, PMOS 트랜지스터(P2)는 출력전압(Vpout, Vnout)이 목표치 전압으로 출력되는 경우 하이레벨에서 로우레벨로 천이하는 제어신호(Vpout_on2)에 의해 동작된다.
이하에서는, 본 발명의 바람직한 실시예에 따른 래치-업 방지회로의 동작특성을 도 7을 참조하여 설명하기로 한다. 또한, 설명의 편의를 위해 도 3 및 도 4를 결부시켜 설명한다.
먼저, 제2 DC-DC 컨버터(112)는 입력전압(Vin)을 입력받아 출력전압(Vnout)을 생성한다. 이런 상태에서, 출력전압(Vpout)이 라이징 에지되는 시점에 맞추어 하이레벨에서 로우레벨로 천이하는 제어신호(Vpout_on1)에 의해 PMOS 트랜지스터 (P1)가 턴-온된다. 이에 따라, 입력단과 제1 DC-DC 컨버터(11) 간에는 전류 경로가 형성된다. 이때, 입력되는 전류의 크기는 PMOS 트랜지스터(P1)와 저항소자(R)의 저항(impedance) 크기에 따라 일정량으로 제한되어 제1 DC-DC 컨버터(112)로 공급된다.
이에 따라, 초기에는 입력전압(Vin)이 인가되는 입력단과 출력전압(Vpout)이 출력되는 출력단(이하, 제1 출력단이라 함) 간의 PN 접합(도 3참조)에는 순방향 바이어스가 인가된다. 이러한 순방향 바이어스에 의해 기생 PNP 트랜지스터(Q1, 도 4참조)는 턴-온된다. 하지만, PMOS 트랜지스터(P1)와 저항소자(R)에 의해 제1 출력단으로 흐르는 전류 크기가 제한되기 때문에 기생 PNP 트랜지스터(Q1, 도 4참조)가 턴-온된다 하여도 출력전압(Vnout)이 출력되는 출력단(이하, 제2 출력단이라 함)으로 흐르는 전류의 크기는 일정량으로 제한된다. 즉, NPN 트랜지스터(Q2)가 턴-온되지 않는 범위 내로 전류의 크기가 제한된다. 따라서, 출력전압(Vnout)은 접지전압(GND)까지 상승하지 못하여 NPN 트랜지스터(Q2, 도 4참조)는 턴-오프상태로 유지되게 된다.
이런 상태에서, 출력전압(Vpout)이 계속해서 상승하게 되면, 제1 출력단과 입력단 사이에 역방향 바이어스가 걸리게 되어 기생 PNP 트랜지스터(Q1)는 턴-오프되게 된다. 이에 따라, 전류(I1) 흐름이 차단되어 출력전압(Vnout)은 원래의 전압 레벨로 복귀하게 된다.
따라서, 래치-업 현상을 유발시키는 전류 경로를 차단시켜 래치-업 현상을 방지하게 된다.
본 발명의 기술적 사상은 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 하나의 칩 내에서 설계상 서로 결합되어 양전압과 음전압을 생성하는 DC-DC 컨버터에서 래치-업을 발생시키는 전류 경로를 형성하는 두개의 PN 접합 중 하나의 PN 접합을 턴-오프시켜 전류 경로를 차단시킴으로써 래치-업 현상을 방지할 수 있다. 이를 통해, 소자의 동작 특성을 개선시킬 수 있다.

Claims (4)

  1. 입력전압을 입력받아 양전압과 음전압을 각각 생성하는 제1 및 제2 디씨-디씨 컨버터가 하나의 칩 내에서 서로 결합되어 하나의 PNP 트랜지스터와 하나의 NPN 트랜지스터를 구성하여 이루어진 래치-업 발생부를 구비한 디씨-디씨 컨버터에 있어서,
    상기 양전압이 생성되는 시점에서 상기 입력전압이 입력되는 입력단과 상기 제1 디씨-디씨 컨버터 간에 상기 PNP 트랜지스터는 턴-온되고, 상기 NPN 트랜지스터는 턴-온되지 않는 범위 내의 전류가 유입되도록 입력전류의 크기를 제한하는 제1 경로부; 및
    상기 양전압과 상기 음전압이 목표치 전압까지 도달하는 시점에서 입력되는 상기 입력전류를 상기 제1 디씨-디씨 컨버터로 제한없이 그대로 유입시키는 제2 경로부;
    를 포함하는 디씨-디씨 컨버터의 래치-업 방지회로.
  2. 제 1 항에 있어서,
    상기 제1 경로부는 상기 양전압이 생성되는 시점에서 하이레벨에서 로우레벨로 천이하는 제1 신호에 의해 턴-온되어 상기 입력전류를 일정 크기로 제한하여 전달하는 PMOS 트랜지스터를 포함하는 디씨-디씨 컨버터의 래치-업 방지회로.
  3. 제 1 항에 있어서,
    상기 제1 경로부는 상기 PMOS 트랜지스터와 상기 제1 디씨-디씨 컨버터 간에 직렬접속되는 적어도 하나의 저항소자를 더 포함하는 디씨-디씨 컨버터의 래치-업 방지회로.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제2 경로부는 상기 양전압과 상기 음전압이 목표치 전압까지 도달하는 시점에서 하이레벨에서 로우레벨로 천이하는 제2 신호에 의해 턴-온되어 상기 입력전류를 제한없이 그대로 상기 제1 디씨-디씨 컨버터로 전달하는 PMOS 트랜지스터를 포함하는 디씨-디씨 컨버터의 래치-업 방지회로.
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