KR20090131985A - 래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를구비하는 반도체 장치 - Google Patents

래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를구비하는 반도체 장치 Download PDF

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Abstract

래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치가 개시된다. 적어도 하나의 내부 전압을 발생하는 내부전압 발생장치의 일예에 따르면, 제1 기준전압 및 입력전압을 이용하여 제1 전압을 발생하고, 제1 출력단을 통해 상기 제1 전압을 출력하는 제1 승압회로와, 제2 전압 및 상기 제1 승압회로로부터 발생된 상기 제1 전압을 이용하여 제3 전압을 발생하고, 제2 출력단을 통해 상기 제3 전압을 출력하는 제2 승압회로 및 상기 제1 출력단 및 제2 출력단 중 적어도 하나에 대응하여 배치되어, 각각 상기 제1 전압 또는 제3 전압의 레벨을 제어하는 적어도 하나의 스위치를 구비하는 것을 특징으로 한다.

Description

래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치{Internal supply voltage generator capable of reducing latch-up and Semiconductor device having the same}
본 발명은 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치에 관한 것으로서, 자세하게는 래치업(latch-up)을 감소시키기 위한 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는, 외부 전원전압을 입력받아 이를 이용하여 다양한 레벨의 내부 전원전압을 발생하는 내부 전원전압 발생장치를 구비한다. 일예로서, 내부 전원전압 발생장치는 액정 표시 장치(LCD, Liquid Crystal Device)를 포함하는 디스플레이 장치를 구동하기 위한 구동회로 내에 구비됨으로써, 디스플레이 장치를 구동하기 위한 다양한 레벨의 내부 전원전압을 발생한다. 내부 전원전압 발생장치는 반도체 장치 내부에서 사용되는 전압을 자체적으로 생성하므로, 온도, 공정 또는 압력 등의 변동에 관계없이 안정적인 내부 전압을 생성하는 것이 중요한다.
한편, 반도체 장치가 내부 전원전압을 입력받아 동작하는 경우, 반도체 장치의 공정 특성상 래치업(latch-up) 현상이 발생하게 된다. 래치업 현상이란, 장치 내에 발생하는 기생 바이폴라 트랜지스터 성분에 의하여, 전원전압과 접지전압 사이에 전류 경로가 형성됨에 따라 과도한 전류가 흐르는 현상을 말하며, 상기 래치업 현상은 소자의 파괴 및 오동작을 일으키는 원인이 된다.
도 1은 일반적인 반도체 회로를 구현하는 단면도를 나타낸다. 반도체 회로의 일예로서, 도 1은 CMOS 인버터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터를 나타낸다.
도시된 바와 같이 CMOS 인버터(10)는, P형 기판(11)상에 P-웰(12) 및 N-웰(13)을 형성하여 구현된다. P-웰(12) 내에는 NMOS 트랜지스터를 형성하기 위한 N형 불순물이 형성된다. N형 불순물 사이에는 입력신호(IN)를 수신하는 전극이 배치되며, 하나의 N형 불순물에는 접지전압(VSS)이 연결되고, 다른 N형 불순물에는 출력신호(OUT)를 전달하기 위한 출력 단자가 연결된다. 한편, P-웰(12)에는 소정의 낮은 전압, 일예로서 상기 접지전압(VSS)보다 낮은 전압를 갖는 전압 VL과 연결되는 P형 불순물이 더 형성된다.
한편, N-웰(13) 내에는 PMOS 트랜지스터를 형성하기 위한 P형 불순물이 형성된다. P형 불순물 사이에는 입력신호(IN)를 수신하는 전극이 배치되며, 하나의 P형 불순물에는 전원전압(VDD)이 연결되고, 다른 P형 불순물에는 출력신호(OUT)를 전달하기 위한 출력 단자가 연결된다. 한편, N-웰(13)에는 소정의 높은 전압, 일예로서 상기 전원전압(VDD)보다 높은 전압를 갖는 전압 VH과 연결되는 N형 불순물이 더 형성된다.
상기와 같은 구조를 갖는 인버터 회로(10)에는, PNP형 바이폴라 트랜지스터 및 NPN형 바이폴라 트랜지스터에 해당하는 기생 트랜지스터 성분이 발생하게 되는데, 이를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 도 1의 CMOS 인버터에 형성되는 기생 트랜지스터를 나타내는 회로도이다. 도시된 바와 같이 상기 기생 트랜지스터는, 전원전압(VDD)와 낮은 전압(VL) 사이에 연결되는 PNP형 바이폴라 트랜지스터(T1)와, 높은 전압(VH)과 접지전압(VSS) 사이에 연결되는 NPN형 바이폴라 트랜지스터(T2) 성분을 포함한다. 또한 PNP형 바이폴라 트랜지스터(T1)의 콜렉터와 NPN형 바이폴라 트랜지스터(T2)의 베이스가 서로 연결되고, 또한 PNP형 바이폴라 트랜지스터(T1)의 베이스와 NPN형 바이폴라 트랜지스터(T2)의 콜렉터가 서로 연결되는 구조를 갖는다.
도 2에 도시된 기생 트랜지스터는, 그 전극으로 제공되는 각종 전압의 조건에 따라 PN 접합으로 순방향의 전압이 걸리거나 또는 역방향의 전압이 걸릴 수 있다. 순방향의 전압이 인가되어 기생 트랜지스터들(T1, T2)이 턴온되는 경우, 래치업 현상에 의해 과도한 전류가 회로 내로 흐르게 된다.
한편, 복수의 내부전압을 발생하는 내부 전원전압 발생회로의 일예로서, 다단 승압회로를 구비함으로써 각각의 내부전압을 순차적으로 발생하는 내부 전원전압 발생회로가 널리 이용되고 있다. 다단 승압회로 방식의 내부 전원전압 발생회로가 도 1의 CMOS 인버터로 내부 전압을 제공하는 경우, 높은 내부전압(VH)과 낮은 내부전압(VL)을 소정의 시간 간격을 두고 순차적으로 발생시키고 이를 제공한다. 이는, 다단 승압회로 방식을 사용하지 않는 경우에 비하여, 기생 트랜지스터들(T1, T2)의 턴온 가능성을 증가시키게 된다.
따라서, 다단 승압회로 방식의 내부 전원전압 발생회로가 반도체 장치에 적용되는 경우, 다단 승압회로 방식을 사용하지 않는 경우에 비하여 반도체 장치에 래치업 현상이 발생할 가능성을 증가시키는 문제점을 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 래치업을 효과적으로 감소시킬 수 있는 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 적어도 하나의 내부 전압을 발생하는 내부전압 발생장치는, 제1 기준전압 및 입력전압을 이용하여 제1 전압을 발생하고, 제1 출력단을 통해 상기 제1 전압을 출력하는 제1 승압회로와, 제2 전압 및 상기 제1 승압회로로부터 발생된 상기 제1 전압을 이용하여 제3 전압을 발생하고, 제2 출력단을 통해 상기 제3 전압을 출력하는 제2 승압회로 및 상기 제1 출력단 및 제2 출력단 중 적어도 하나에 대응하여 배치되어, 각각 상기 제1 전압 또는 제3 전압의 레벨을 제어하는 적어도 하나의 스위치를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 적어도 하나의 스위치는, 상기 제1 출력단과 상기 제1 기준전압 사이에 연결되며, 제1 제어신호에 의해 제어되는 제1 스위치 및 상기 제2 출력단과 상기 제2 전압 사이에 연결되며, 제2 제어신호에 의해 제어되는 제2 스위치를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 스위치 및 제2 스위치는, 상기 제1 승압회로 및 제2 승압회로 각각의 활성화 구간에 대응하여 스위칭이 제어되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 승압회로 및 제2 승압회로는 순차적으로 활성화되며, 상기 제1 승압회로가 활성화되는 경우, 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며, 상기 제2 승압회로가 활성화되는 경우, 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 한다.
한편, 상기 내부전압 발생장치는, 외부의 전압을 입력받아 이를 이용하여 상기 입력전압 및 상기 제2 전압을 발생하는 제3 승압회로를 더 구비할 수 있다.
바람직하게는, 상기 제1 승압회로는 상기 제1 기준전압을 기준으로 하여 상기 입력전압을 승압하여 상기 제1 전압을 발생하며, 상기 제2 승압회로는 상기 제2 전압을 제2 기준전압으로서 이용하여 상기 제1 전압을 승압하여 상기 제3 전압을 발생하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제3 승압회로의 활성화에 대응하는 제1 구간동안 상기 제1 스위치 및 제2 스위치가 모두 턴온되고, 상기 제1 승압회로의 활성화에 대응하는 제2 구간동안 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며, 상기 제2 승압회로의 활성화에 대응하는 제3 구간동안 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 구간은, 상기 제3 승압회로의 활성화 시점으로부터 상기 입력전압 및 상기 제2 전압이 안정화되는 사이의 구간을 포함하고, 상기 제2 구간은, 상기 제1 승압회로의 활성화 시점으로부터 상기 제1 전압이 안정화되는 사이의 구간을 포함하며, 상기 제3 구간은, 상기 제2 승압회로의 활성화 시점으 로부터 상기 제3 전압이 안정화되는 사이의 구간을 포함하는 것을 특징으로 한다.
한편, 상기 제1 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 낮은 레벨의 내부전압이고, 상기 제2 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 중간 레벨의 내부전압이며, 상기 제3 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 높은 레벨의 내부전압인 것을 특징으로 한다.
또한, 상기 제1 기준전압은 접지전압 레벨을 갖는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 장치는, 제1 기준전압 및 입력전압을 이용하여 제1 전압을 발생하고, 제1 출력단을 통해 상기 제1 전압을 출력하는 제1 승압회로;와, 제2 전압 및 상기 제1 승압회로로부터 발생된 상기 제1 전압을 이용하여 제3 전압을 발생하고, 제2 출력단을 통해 상기 제3 전압을 출력하는 제2 승압회로;를 포함하는 내부전압 발생장치와, 상기 내부전압 발생장치로부터 상기 제1 전압, 제2 전압 및 제3 전압 중 적어도 하나의 전압을 제공받아 동작하는 회로 블록 및 상기 제1 출력단 및 제2 출력단 중 적어도 하나에 대응하여 배치되며, 각각 상기 회로 블록으로 제공되는 상기 제1 전압 또는 제3 전압의 레벨을 제어하는 적어도 하나의 스위치를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 내부전압 발생장치의 구동 방법에 있어서, 상기 내부전압 발생장치는, 상대적으로 낮은 레벨의 제1 전압, 중간 레벨의 제2 전압 및 높은 레벨의 제3 전압 중 적어도 하나를 발생하며, 상기 제1 전압을 출력하기 위한 제1 출력단에 제1 스위치가 연결되고, 상기 제3 전압을 출력하기 위한 제2 출력단에 제2 스위치가 연결되며, 상기 제1 스위치 및 제2 스위치의 턴온 상태에서 상기 제1 전압 및 제3 전압을 생성하기 위한 적어도 하나의 입력전압을 발생하는 단계와, 상기 제1 스위치를 턴 오프하고, 상기 적어도 하나의 입력전압을 이용하여 상기 제1 전압을 활성화하는 단계 및 상기 제2 스위치를 턴 오프하고, 상기 적어도 하나의 입력전압을 이용하여 상기 제3 전압을 활성화하는 단계를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 내부 전원전압 발생장치 및 이를 구비하는 반도체 장치에 따르면, 순차적으로 내부전압을 발생하여 사용하는 반도체 장치에서 래치업 발생 가능성을 감소시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 내부전압 발생장치를 나타내는 블록도이다. 도시된 바와 같이 내부전압 발생장치(100)는, 외부의 입력전압(Vin)을 이용하여 반도체 장치 내부에서 사용되는 하나 이상의 내부전압을 발생한다. 일예로서, 상기 반도체 장치가 액정 표시 장치(LCD, Liquid Crystal Device)를 구동하기 위한 구동IC인 경우, 액정 구동을 원활하게 하기 위하여 약 20-30V의 높은 내부전압을 필요로 한다.
바람직하게는, 본 발명의 일실시예에 따른 내부전압 발생장치(100)는, 하나 이상의 내부전압을 순차적으로 발생하기 위하여 순차적으로 동작하는 다단 승압회로를 구비한다. 특히, 순차 승압회로는 병렬 승압회로에 비해 PVT 변동에 둔감하고 작은 크기의 커패시턴스로 승압동작을 할 수 있으므로, 액정 구동 IC 등에 유리하게 적용될 수 있다.
본 발명의 일실시예에 따른 내부전압 발생장치(100)는 하나 이상의 승압회로를 구비하며 적어도 하나의 내부전압을 발생한다. 도 3에 도시된 바와 같이, 내부전압 발생장치(100)는 낮은 레벨의 내부전압(VL, 이하 제1 전압)을 발생하는 승압회로와, 높은 레벨의 내부전압(VH, 이하 제3 전압)을 발생하는 승압회로를 구비할 수 있다. 또한 내부전압 발생장치(100)는 낮은 레벨의 내부전압(VL)과 높은 레벨의 내부전압(VH) 사이의 레벨을 갖는 내부전압(VM, 이하 제2 전압)을 발생하는 승압회로를 더 구비할 수 있다. 발생되는 내부 전압의 수 및 발생 동작의 특성 등에 따라 본 발명의 일실시예에 따른 내부전압 발생장치(100)는 다양한 방법으로 구현이 가능하다. 도 3은 그 일예로서 세 개의 승압회로가 구비되는 것을 도시하고 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
먼저, 1차 승압회로(110)가 활성화됨에 따라, 1차 승압회로(110)는 소정의 전압, 일예로서 외부에서 제공된 전압(Vin)을 승압하여 소정의 전압 레벨 범위를 갖는 전압(V1)을 생성한다. 이후, DC 앰프(120)가 활성화됨에 따라 DC 앰프(120)는 상기 전압 V1을 이용하여 2차 승압회로(130)로 제공되는 전압 V2를 발생하며, 또한 3차 승압회로(140)로 제공되는 전압 VM를 발생한다. 바람직하게는, 상기 전압 VM은 내부전압 발생장치(100)에서 발생되는 내부전압(제2 전압)일 수 있으며, 내부전압 발생장치(100)에서 발생된 내부전압을 이용하여 동작하는 회로 블록(미도시)으로 제공된다.
이후, 2차 승압회로(130)는 DC 앰프(120)로부터의 전압 V2와 소정의 기준전압(일예로서, 접지전압 VSS)을 이용하여 낮은 레벨의 내부전압인 제1 전압(VL)을 발생한다. 2차 승압회로(130)에서 발생된 제1 전압(VL)은 3차 승압회로(140)로 제공된다. 이후, 3차 승압회로(140)가 활성화되면, 3차 승압회로(140)는 제1 전압(VL) 및 제2 전압(VM)을 이용하여 높은 레벨의 내부전압인 제3 전압(VH)을 발생한다. 바람직하게는, 3차 승압회로(140)는 상기 제2 전압(VM)을 기준전압으로 하여 상기 제1 전압(VL)을 승압하여 제3 전압(VH)을 발생한다.
상술한 바와 같은 일예를 통해 생성된 하나 이상의 내부전압들(일예로서, 제1 내지 제3 전압)은 반도체 장치 내에 구비되는 회로 블록(미도시)으로 제공된다. 회로 블록은 적어도 하나의 내부전압을 이용하여 각각의 회로 블록의 기능을 수행한다.
CMOS 회로기술이 주로 적용되는 반도체 장치에서, N-채널 트랜지스터와 P-채널 트랜지스터 사이의 공간에 기생 바이폴라 트랜지스터 성분이 발생하고, 이는 래치업(latch-up) 문제를 야기한다. 특히 기생 바이폴라 트랜지스터 성분은, PNP형 바이폴라 트랜지스터와 NPN형 바이폴라 트랜지스터가 서로 베이스 전극과 컬렉터 전극이 서로 맞물려 있는 형태를 갖는다. 특히, 소정의 회로 블록이, 순차 동작하는 내부전압 발생장치로부터의 내부 전압들을 입력받아 동작하는 경우, 이는 상기 기생 바이폴라 트랜지스터 성분에 의해 래치업(latch-up)이 발생하는 주된 요인이 된다.
래치업(latch-up) 발생을 감소하기 위하여, 도 3에 도시된 바와 같이 적어도 하나의 스위치가 내부전압 발생장치(100) 내에 더 구비될 수 있다. 바람직하게는, 적어도 하나의 스위치는 2차 승압회로(130)의 제1 출력단(a) 및 3차 승압회로(140)의 제2 출력단(b) 중 적어도 하나에 대응하여 배치됨에 따라, 각각 제1 전압(VL) 또는 제3 전압(VH)의 레벨을 제어한다.
또한, 적어도 하나의 스위치는, 제1 출력단(a)에 연결되는 제1 스위치(CT1)와 제2 출력단(b)에 연결되는 제2 스위치(CT2)를 구비할 수 있다. 바람직하게는, 제1 스위치(CT1)는 제1 제어신호(CON1)에 응답하여 동작하며, 상기 제1 출력단(a)과 2차 승압회로(130)의 기준전압(VSS) 사이에 연결된다. 또한 제2 스위치(CT2)는 제2 제어신호(CON2)에 응답하여 동작하며, 상기 제2 출력단(b)과 3차 승압회로(140)의 기준전압(일예로서, 제2 전압 VM) 사이에 연결된다. 제1 스위치(CT1) 및 제2 스위치(CT2)는, 1차 승압회로(130), DC 앰프(120), 2차 승압회로(130), 및 3차 승압회로(140) 등의 활성화 구간에 대응하여 그 스위칭이 제어된다. 활성화 구간에 대응하는 스위칭 동작의 자세한 설명에 대해서는 후술한다.
도 4는 본 발명의 일실시예에 따른 반도체 장치를 나타낸 것으로서, 도 3의 내부전압 발생장치(100)로부터 발생된 제1 전압(VL) 내지 제3 전압(VH)을 입력받아 동작하는 회로 블록의 수직 구조를 나타낸다. 설명의 편의상, 상기 회로 블록에 발생되는 기생 바이폴라 트랜지스터 성분(T1, T2), 등가 저항 성분(R_W1, R_W2) 및 상기 제1 스위치(CT1) 및 제2 스위치(CT2)의 회로도도 함께 도시하였다.
특히, 도 4는 반도체 장치의 일예로서, 액정 구동 IC 내에 구비되는 출력 드라이버를 도시한 것으로서, 상기 출력 드라이버(200)는 도 3의 내부전압 발생장치(100)로부터 발생된 제1 전압(VL) 내지 제3 전압(VH)을 입력받아 동작한다. 노드 Y는 출력 드라이버(200)의 출력단을 나타낸다. 또한, 도 3에서는 상기 제1 스위치(CT1) 및 제2 스위치(CT2)가 내부전압 발생장치(100) 내에 구비되는 것으로 설명하였으나, 반드시 본 발명의 일실시예가 이와 같은 구조를 가질 필요는 없다. 일예로서, 상기 제1 스위치(CT1) 및 제2 스위치(CT2)는 각각의 회로 블록의 입력단에 연결되는 것으로 표현될 수도 있다. 또한 상기 제1 스위치(CT1) 및 제2 스위치(CT2)가 내부전압 발생장치(100)와 회로 블록의 사이에 배치되는 것으로도 표현될 수 있다. 설명의 편의상, 도 4에서는 제1 전압(VL) 내지 제3 전압(VH)을 입력받아 동작하는 출력 드라이버(200)와 도 3의 제1 스위치(CT1) 및 제2 스위치(CT2)가 함께 도시된다.
도 4에 도시된 바와 같이, 출력 드라이버(200)는 그 구조상 래치업을 발생할 수 있는 기생 p-n-p-n 구조가 형성된다. 또한 npn 기생 바이폴라 트랜지스터(T1)의 컬렉터 전극과 pnp 기생 바이폴라 트랜지스터(T2)의 베이스 전극이 서로 연결되며, 또한 npn 기생 바이폴라 트랜지스터(T1)의 베이스 전극과 pnp 기생 바이폴라 트랜지스터(T2)의 컬렉터 전극이 서로 연결된 구조를 갖는다. 상기와 같은 구조에서 발 생할 수 있는 래치업을 감소하기 위하여, 제1 스위치(CT1)는 제1 전압(VL)과 기준전압(VSS) 사이에 연결되고, 또한 제2 스위치(CT2)는 제2 전압(VM)과 제3 전압(VH) 사이에 연결된다. 상기와 같은 연결 구조에 의하여, npn 기생 바이폴라 트랜지스터(T1)의 베이스 전극과 이미터 전극이 상기 제1 스위치(CT1)에 의해 서로 연결되는 구조를 가지며, 또한 pnp 기생 바이폴라 트랜지스터(T2)의 베이스 전극과 이미터 전극이 상기 제2 스위치(CT2)에 의해 서로 연결되는 구조를 갖는다.
도 3 및 도 4에 도시된 바와 같은 구조에 의하여 래치업 현상이 감소하는 동작을 도 5 및 도 6을 이용하여 설명하면 다음과 같다 .
도 5는 도 3의 제1 스위치 및 제2 스위치의 동작 특성을 나타내는 회로도이다. 먼저, 도 5의 (a)에 도시된 바와 같이, 내부전압 발생장치(100)의 동작 초기 단계에서는 제1 스위치(CT1) 및 제2 스위치(CT2)가 모두 턴온 된다. 바람직하게는, 내부전압 발생장치(100)의 동작 초기부터 1차 승압회로(110) 및 DC 앰프(120)가 활성화되어 안정적인 전압 V2 및 제2 전압(VM)을 발생할 때 까지 제1 스위치(CT1) 및 제2 스위치(CT2)가 턴온된다.
한편, 제1 스위치(CT1)의 턴온 저항은 제1 전압(VL)과 기준전압(VSS) 사이의 웰 저항(R_W1)에 비해 작은 값을 갖도록 하기 위하여, 제1 스위치(CT1)의 사이즈(size)를 크게 하는 것이 바람직하다. 또한 마찬가지로, 제2 스위치(CT2)의 턴온 저항은 제2 전압(VM)과 제3 전압(VH) 사이의 웰 저항(R_W2)에 비해 작은 값을 갖도록 하기 위하여, 제2 스위치(CT2)의 사이즈(size)를 크게 하는 것이 바람직하다. 이 경우, 병렬하게 연결되는 제1 스위치(CT1)의 턴온 저항과 웰 저항(R_W1)의 등가 저항은 제1 스위치(CT1)의 턴온 저항에 해당하며, 또한 제2 스위치(CT2)의 턴온 저항과 웰 저항(R_W2)의 등가 저항은 제2 스위치(CT2)의 턴온 저항에 해당한다. 제1 스위치(CT1) 또는 제2 스위치(CT2)의 폭(width)이 3000um 정도인 경우, 각 스위치의 턴온 저항값은 수 옴(ohm)으로 낮아지게 된다.
제1 스위치(CT1) 및 제2 스위치(CT2)가 턴온됨에 따라, npn 기생 바이폴라 트랜지스터(T1)의 베이스 전극과 이미터 전극이 상기 제1 스위치(CT1)에 의해 서로 연결되고, 또한 pnp 기생 바이폴라 트랜지스터(T2)의 베이스 전극과 이미터 전극이 상기 제2 스위치(CT2)에 의해 서로 연결된다. 이에 따라, DC 앰프(120)가 활성화되어 제2 전압(VM)의 레벨이 상승하더라도, 제2 스위치(CT2)에 턴온 상태에 의하여 pnp 기생 바이폴라 트랜지스터(T2)의 베이스 전극과 이미터 전극이 같은 전위상에 존재하며, 이에 따라 pnp 기생 바이폴라 트랜지스터(T2)의 턴온을 방지한다.
그러나, 제3 전압(VH)이 제2 전압(VM)의 레벨에 도달하는데 필요한 지연 시간 동안 pnp 기생 바이폴라 트랜지스터(T2)가 원하지 않게 턴온될 수 있으며, 래치업 발생 가능성이 높아지게 된다. 이를 방지하기 위하여 제1 스위치(CT1)를 동시에 턴온시킴으로써, npn 기생 바이폴라 트랜지스터(T1)가 턴온 되는 것을 차단함으로써 래치업을 방지한다.
이후, 도 5의 (b)에 도시된 바와 같이, 2차 승압회로(130)의 활성화에 대응하는 구간 동안 제1 스위치(CT1)를 턴 오프시킨다. 즉, 제1 전압(VL)을 발생하기 위하여 제1 스위치(CT1)가 턴 오프되도록 하며, 반면에 제2 스위치(CT2)가 턴온 상태를 유지하도록 한다. 바람직하게는 도 5의 (b) 구간은, 2차 승압회로(130)의 활 성화 시점으로부터 제1 전압(VL)이 안정화되는 시점을 포함하도록 한다.
2차 승압회로(130)의 동작시 발생하는 수 마이크로 암페어(일예로서 0.5 - 1.0 mA)의 승압 전류에 의하여, 제1 전압(VL)이 일시적으로 포지티브(positive)로 상승하여 npn 기생 바이폴라 트랜지스터(T1)가 턴온될 수 있다. 그러나, 도시된 바와 같이 제2 스위치(CT2)가 턴온 상태를 유지하므로 pnp 기생 바이폴라 트랜지스터(T2)는 턴오프 상태를 유지한다. 이에 따라 래치업 발생을 방지할 수 있다.
이후, 도 5의 (c)에 도시된 바와 같이, 3차 승압회로(140)의 활성화에 대응하는 구간 동안 제1 스위치(CT1) 및 제2 스위치(CT2)가 모두 턴오프 된다. 즉, (b) 구간에서는 제1 전압(VL)을 발생하기 위하여 제1 스위치(CT1)를 턴오프 하였으며, (c) 구간에서는 제3 전압(VH)을 발생하기 위하여 제2 스위치(CT2)를 더 턴 오프시킨다. 바람직하게는 도 5의 (c) 구간은, 3차 승압회로(140)의 활성화 시점으로부터 제3 전압(VH)이 안정화되는 시점 사이의 구간을 포함한다. 또한 바람직하게는, 제2 스위치(CT2)는 상기 3차 승압회로(140)의 활성화 시점 또는 그 이전부터 계속 턴 오프되도록 한다.
제2 스위치(CT2)가 턴 오프된 직후 제3 전압(VH)이 안정화된 레벨을 갖기 전까지 pnp 기생 바이폴라 트랜지스터(T2)는 턴온될 수 있다. 그러나, 이미 (b) 구간에서 제1 전압(VL)이 낮은 전압(일예로서, 네거티브 전압)으로 승압을 완료하였으므로, npn 기생 바이폴라 트랜지스터(T1)는 턴오프 상태를 유지하게 된다. 이에 따라 포지티브 피드백(positive feedback)이 발생하지 않으며, 래치업 발생을 방지할 수 있다.
상술한 바에 따르면, 본 발명의 일실시예에 따른 내부전압 발생장치(100) 또는 반도체 장치(200)에 하나 이상의 스위치가 구비되고, 순차적으로 내부전압을 발생하는 내부전압 발생장치(100)의 승압 순서에 맞게 상기 하나 이상의 스위치가 적절하게 턴온 되거나 또는 턴오프된다. 또한, 내부전압을 이용하여 소정의 기능을 수행하는 회로 블록에 존재하는 기생 트랜지스터 성분에 대하여, 스위치의 턴온 동작에 의하여 상기 기생 트랜지스터의 베이스 전극과 이미터 전극을 연결함으로써, 기생 트랜지스터의 턴온에 따른 래치업 발생을 방지한다. 또한, 승압회로의 활성화에 대응하여 상기 스위치를 적절히 턴오프 시킴으로써, 래치업 발생의 방지하면서 안정적인 내부전압을 발생할 수 있다.
도 6은 도 3의 내부전압 발생장치에서 발생되는 전압들의 레벨특성을 나타내는 파형도이다. 도 6에 도시된 구체적인 수치는 본 발명의 일실시예에 적용가능한 일예로서, 본 발명의 범위는 도 6에 도시된 수치에 한정되지 않는다.
A 구간에서, 1차 승압회로(110) 및 DC 앰프(120)가 활성화되며, 상기 A 구간 동안 제1 스위치(CT1) 및 제2 스위치(CT2)는 모두 턴온 된다. DC 앰프(120)는 1차 승압회로(110)의 출력인 전압 V1을 이용하여, 2차 승압회로(130)로 제공하기 위한 전압 V2 및 3차 승압회로(140)로 제공하기 위한 제2 전압(VM)을 발생한다. A 구간에서 제2 스위치(CT2)는 턴온되어 있으므로, 3차 승압회로(140)의 출력인 제3 전압(VH)는 제2 전압(VM)에 해당하는 레벨을 갖는다.
이후, B 구간에서 2차 승압회로(130)가 활성화되며, 제1 스위치(CT1)는 턴 오프되고 제2 스위치(CT2)는 턴온 상태를 유지한다. 2차 승압회로(130)는 접지전 압(VSS)을 기준으로 하여 전압 V2를 승압하여 제1 전압(VL)을 발생한다. 일예로서, 2차 승압회로(130)는, 접지전압(VSS)을 기준으로 하여 전압 V2(1.5 ~ 4.0 V)를 2배 네거티브 승압하여 제1 전압(VL,-8.0 ~ -3.0 V)을 발생한다. 제1 전압(VL)이 일시적으로 포지티브(positive)로 상승하더라도, 제2 스위치(CT2)는 턴온 상태에 의하여 pnp 기생 바이폴라 트랜지스터(T2)가 턴오프 되므로, 래치업 발생을 방지할 수 있다.
이후 C 구간에서 3차 승압회로(140)가 활성화되며, 제1 스위치(CT1) 및 제2 스위치(CT2)는 모두 턴오프된다. 3차 승압회로(140)는 제2 전압(VM)을 기준으로 하여 제1 전압(VL)을 승압함으로써 제3 전압(VH)을 발생한다. 일예로서, 3차 승압회로(140)는, 제2 전압(VM, 1.0 ~ 2.0 V)을 기준으로 하여 제1 전압(VL,-8.0 ~ -3.0 V)을 1배 네거티브 승압하여 제3 전압(VH, 5.0 ~ 12.0 V) 발생한다. 제3 전압(VH)은 제2 스위치(CT2)가 턴오프되는 시점부터 상승하기 시작한다. 제3 전압(VH)이 안정화된 레벨을 갖기 전까지 pnp 기생 바이폴라 트랜지스터(T2)는 턴온될 수 있으나, 안정화된 제1 전압(VL)에 의하여 npn 기생 바이폴라 트랜지스터(T1)가 턴오프되므로 래치업 발생을 방지할 수 있다.
도 7은 본 발명의 일실시예에 따른 내부전압 발생장치의 구동 방법을 나타내는 플로우차트이다.
상술하였던 바와 같이 상기 내부전압 발생장치는, 적어도 하나의 내부전압을 순차적으로 발생하기 위하여 승압회로를 구비한다. 일예로서, 상대적으로 낮은 레벨의 제1 전압을 발생하기 위한 승압회로, 중간 레벨의 제2 전압을 발생하기 위한 승압회로 및 높은 레벨의 제3 전압을 발생하기 위한 승압회로를 구비할 수 있다. 또한, 내부전압을 순차적으로 발생함에 있어서, 중간 레벨의 제2 전압을 발생하기 위한 승압회로가 먼저 활성화되며, 이후 낮은 레벨의 제1 전압을 발생하기 위한 승압회로가 활성화되고, 최종적으로 높은 레벨의 제3 전압을 발생하기 위한 승압회로가 활성화될 수 있다.
또한, 상술하였던 바와 같이 본 발명의 주된 실시예에 따르면, 내부전압 발생장치에 의해 발생되는 내부전압의 레벨은 적어도 하나의 스위치에 의해 제어된다. 일예로서, 낮은 레벨의 제1 전압을 발생하는 승압회로의 제1 출력단에 제1 스위치가 연결되며, 바람직하게는 제1 전압을 발생하는 승압회로의 제1 출력단과 기준전압 입력단 사이에 제1 스위치가 연결될 수 있다. 또한, 높은 레벨의 제3 전압을 발생하는 승압회로의 제2 출력단에 제2 스위치가 연결되며, 바람직하게는 제3 전압을 발생하는 승압회로의 제2 출력단과 상기 제2 전압 사이에 제2 스위치가 연결될 수 있다.
상기와 같이 구성될 수 있는 내부전압 발생장치의 구동방법은 다음과 같다.
먼저, 제1 및 제2 스위치가 턴온되며(S11), 외부 전압을 이용하여 적어도 하나의 입력전압이 발생하는 단계(S12)가 수행된다. 자세하게는, 제1 및 제2 스위치의 턴 온 상태에서, 외부 전압을 승압하고 승압된 전압을 DC 앰프로 제공함으로써, 상기 적어도 하나의 입력전압이 DC 앰프의 출력단으로부터 발생할 수 있다. 상기 적어도 하나의 입력전압은, 낮은 레벨의 제1 전압을 발생하는 승압회로와 높은 레벨의 제3 전압을 발생하는 승압회로로 제공된다. 또한, 상기 적어도 하나의 입력전 압은 상기 제2 전압을 포함할 수 있으며, 이에 따라 DC 앰프에서 발생된 제2 전압은 상기 내부전압 발생장치의 출력 전압으로서, 반도체 장치 내에서 내부전압으로 이용될 수 있다.
상기와 같은 구간 동안, 내부전압 발생장치에서 발생되는 제2 전압과 제3 전압은 동일한 레벨을 갖게 되며, 또한 제1 전압은 기준전압(일예로서 접지전압)과 동일한 레벨을 갖는다. 상기와 같은 동작에 따라, 상기 내부전압 발생장치에서 발생되는 내부전압들을 제공받아 동작하는 회로 블록에 기생 트랜지스터 성분이 발생하더라도, 각 기생 트랜지스터의 베이스 전극과 이미터 전극의 전위를 동일하게 하여 각 기생 트랜지스터를 턴오프 시키게 되며, 이에 따라 래치업 발생의 가능성을 감소시킬 수 있다. 일예로서, 제1 전압과 접지전압이 각각 베이스 전극과 이미터 전극에 연결되는 제1 기생 트랜지스터와, 제2 전압과 제3 전압이 각각 베이스 전극과 이미터 전극에 연결되는 제2 기생 트랜지스터가 모두 턴오프된다.
적어도 하나의 입력전압이 안정화되면, 낮은 레벨의 제1 전압을 발생하기 위하여 제1 스위치가 턴 오프되며(S13), 제2 스위치는 턴온 상태를 유지한다. 상기와 같은 스위칭 상태에서, 제1 전압을 발생하는 승압회로는 기준전압(일예로서 접지전압)을 기준으로 하여 입력전압을 승압함으로써 상기 제1 전압을 발생한다(S14). 제1 전압이 일시적으로 포지티브 값으로 상승하여 제1 기생 트랜지스터가 턴온되더라도, 상기 제2 스위치가 턴온 상태를 유지하고 있으므로 제2 기생 트랜지스터 또한 턴오프 상태를 유지한다. 이에 따라 상기 구간에서도 래치업 발생의 가능성이 감소된다.
한편, 상기 제1 전압이 안정화된 이후, 제3 전압을 발생하기 위하여 제2 스위치가 더 턴 오프된다(S15). 상기와 같은 스위칭 상태(제1 스위치 및 제2 스위치가 모두 턴오프 상태)에서, 제3 전압을 발생하는 승압회로는 제2 전압을 기준으로 하여 제1 전압을 승압함으로써 상기 제3 전압을 발생한다(S16). 제3 전압의 레벨이 안정화되기 전까지 제2 기생 트랜지스터가 턴온 되더라도, 상기 제1 전압이 낮은 레벨로 안정화 되어 있으므로 제1 기생 트랜지스터는 턴오프 상태를 유지한다. 이에 따라 상기 구간에서도 래치업 발생의 가능성이 감소된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 반도체 회로를 구현하는 단면도를 나타낸다.
도 2는 도 1의 CMOS 인버터에 형성되는 기생 트랜지스터를 나타내는 회로도이다.
도 3은 본 발명의 일실시예에 따른 내부전압 발생장치를 나타내는 블록도이다.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 단면도를 나타낸다.
도 5는 도 3의 제1 스위치 및 제2 스위치의 동작 특성을 나타내는 회로도이다.
도 6은 도 3의 내부전압 발생장치에서 발생되는 전압들의 레벨특성을 나타내는 파형도이다.
도 7은 본 발명의 일실시예에 따른 내부전압 발생방법을 나타내는 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 내부전압 발생장치
110: 1차 승압회로
120: DC 앰프
130: 2차 승압회로
140: 3차 승압회로
CT1, CT2: 제1 및 제2 스위치

Claims (21)

  1. 적어도 하나의 내부 전압을 발생하는 내부전압 발생장치에 있어서,
    제1 기준전압 및 입력전압을 이용하여 제1 전압을 발생하고, 제1 출력단을 통해 상기 제1 전압을 출력하는 제1 승압회로;
    제2 전압 및 상기 제1 승압회로로부터 발생된 상기 제1 전압을 이용하여 제3 전압을 발생하고, 제2 출력단을 통해 상기 제3 전압을 출력하는 제2 승압회로; 및
    상기 제1 출력단 및 제2 출력단 중 적어도 하나에 대응하여 배치되어, 각각 상기 제1 전압 또는 제3 전압의 레벨을 제어하는 적어도 하나의 스위치를 구비하는 것을 특징으로 하는 내부전압 발생장치.
  2. 제1항에 있어서, 상기 적어도 하나의 스위치는,
    상기 제1 출력단과 상기 제1 기준전압 사이에 연결되며, 제1 제어신호에 의해 제어되는 제1 스위치; 및
    상기 제2 출력단과 상기 제2 전압 사이에 연결되며, 제2 제어신호에 의해 제어되는 제2 스위치를 구비하는 것을 특징으로 하는 내부전압 발생장치.
  3. 제2항에 있어서,
    상기 제1 스위치 및 제2 스위치는, 상기 제1 승압회로 및 제2 승압회로 각각의 활성화 구간에 대응하여 스위칭이 제어되는 것을 특징으로 하는 내부전압 발생 장치.
  4. 제3항에 있어서,
    상기 제1 승압회로 및 제2 승압회로는 순차적으로 활성화되며,
    상기 제1 승압회로가 활성화되는 경우, 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며,
    상기 제2 승압회로가 활성화되는 경우, 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 하는 내부전압 발생장치.
  5. 제2항에 있어서,
    외부의 전압을 입력받아 이를 이용하여 상기 입력전압 및 상기 제2 전압을 발생하는 제3 승압회로를 더 구비하는 것을 특징으로 하는 내부전압 발생장치.
  6. 제5항에 있어서,
    상기 제1 승압회로는 상기 제1 기준전압을 기준으로 하여 상기 입력전압을 승압하여 상기 제1 전압을 발생하며, 상기 제2 승압회로는 상기 제2 전압을 제2 기준전압으로서 이용하여 상기 제1 전압을 승압하여 상기 제3 전압을 발생하는 것을 특징으로 하는 내부전압 발생장치.
  7. 제6항에 있어서,
    상기 제3 승압회로의 활성화에 대응하는 제1 구간동안 상기 제1 스위치 및 제2 스위치가 모두 턴온되고, 상기 제1 승압회로의 활성화에 대응하는 제2 구간동안 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며, 상기 제2 승압회로의 활성화에 대응하는 제3 구간동안 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 하는 내부전압 발생장치.
  8. 제7항에 있어서,
    상기 제1 구간은, 상기 제3 승압회로의 활성화 시점으로부터 상기 입력전압 및 상기 제2 전압이 안정화되는 사이의 구간을 포함하고,
    상기 제2 구간은, 상기 제1 승압회로의 활성화 시점으로부터 상기 제1 전압이 안정화되는 사이의 구간을 포함하며,
    상기 제3 구간은, 상기 제2 승압회로의 활성화 시점으로부터 상기 제3 전압이 안정화되는 사이의 구간을 포함하는 것을 특징으로 하는 내부전압 발생장치.
  9. 제1항에 있어서,
    상기 제1 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 낮은 레벨의 내부전압이고, 상기 제2 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 중간 레벨의 내부전압이며, 상기 제3 전압은 상기 내부전압 발생장치에서 발생되는 상대적으로 높은 레벨의 내부전압인 것을 특징으로 하는 내부전압 발생장치.
  10. 제9항에 있어서,
    상기 제1 기준전압은 접지전압 레벨을 갖는 것을 특징으로 하는 내부전압 발생장치.
  11. 제1 기준전압 및 입력전압을 이용하여 제1 전압을 발생하고, 제1 출력단을 통해 상기 제1 전압을 출력하는 제1 승압회로;와, 제2 전압 및 상기 제1 승압회로로부터 발생된 상기 제1 전압을 이용하여 제3 전압을 발생하고, 제2 출력단을 통해 상기 제3 전압을 출력하는 제2 승압회로;를 포함하는 내부전압 발생장치;
    상기 내부전압 발생장치로부터 상기 제1 전압, 제2 전압 및 제3 전압 중 적어도 하나의 전압을 제공받아 동작하는 회로 블록; 및
    상기 제1 출력단 및 제2 출력단 중 적어도 하나에 대응하여 배치되며, 각각 상기 회로 블록으로 제공되는 상기 제1 전압 또는 제3 전압의 레벨을 제어하는 적어도 하나의 스위치를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 회로 블록은, 상기 제1 전압, 제2 전압 및 제3 전압 중 적어도 하나의 전압에 각각 연결되는 제1 기생 트랜지스터와 및 제2 기생 트랜지스터 성분을 포함하고, 상기 제1 기생 트랜지스터의 베이스 전극은 상기 제2 기생 트랜지스터의 컬렉터 전극과 연결되며, 상기 제1 기생 트랜지스터의 컬렉터 전극은 상기 제2 기생 트랜지스터의 베이스 전극과 연결되고,
    상기 적어도 하나의 스위치는, 상기 제1 기생 트랜지스터의 베이스 전극과 이미터 전극 사이에 배치되는 제1 스위치; 및 상기 제2 기생 트랜지스터의 베이스 전극과 이미터 전극 사이에 배치되는 제2 스위치;를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 기생 트랜지스터는, 상기 제1 스위치의 스위칭에 의하여 턴온 동작이 차단되며,
    상기 제2 기생 트랜지스터는, 상기 제2 스위치의 스위칭에 의하여 턴온 동작이 차단되는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 적어도 하나의 스위치는,
    상기 제1 출력단과 상기 제1 기준전압 사이에 연결되며, 제1 제어신호에 의해 제어되는 제1 스위치; 및
    상기 제2 출력단과 상기 제2 전압 사이에 연결되며, 제2 제어신호에 의해 제어되는 제2 스위치를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 승압회로 및 제2 승압회로는 순차적으로 활성화되며,
    상기 제1 승압회로가 활성화되는 경우, 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며,
    상기 제2 승압회로가 활성화되는 경우, 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서,
    외부의 전압을 입력받아 이를 이용하여 상기 입력전압 및 상기 제2 전압을 발생하는 제3 승압회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제3 승압회로의 활성화에 대응하는 제1 구간동안 상기 제1 스위치 및 제2 스위치가 모두 턴온되고, 상기 제1 승압회로의 활성화에 대응하는 제2 구간동안 상기 제1 스위치는 턴오프되고 상기 제2 스위치는 턴온되며, 상기 제2 승압회로의 활성화에 대응하는 제3 구간동안 상기 제1 및 제2 스위치는 턴오프되는 것을 특징으로 하는 반도체 장치.
  18. 상대적으로 낮은 레벨의 제1 전압, 중간 레벨의 제2 전압 및 높은 레벨의 제3 전압 중 적어도 하나를 발생하는 내부전압 발생장치의 구동 방법에 있어서,
    상기 제1 전압을 출력하기 위한 제1 출력단에 제1 스위치가 연결되고, 상기 제3 전압을 출력하기 위한 제2 출력단에 제2 스위치가 연결되며,
    상기 제1 스위치 및 제2 스위치의 턴온 상태에서 상기 제1 전압 및 제3 전압을 생성하기 위한 적어도 하나의 입력전압을 발생하는 단계;
    상기 제1 스위치를 턴 오프하고, 상기 적어도 하나의 입력전압을 이용하여 상기 제1 전압을 활성화하는 단계; 및
    상기 제2 스위치를 턴 오프하고, 상기 적어도 하나의 입력전압을 이용하여 상기 제3 전압을 활성화하는 단계를 구비하는 것을 특징으로 하는 내부전압 발생장치의 구동 방법.
  19. 제18항에 있어서,
    상기 발생되는 적어도 하나의 입력전압은, 상기 중간 레벨의 제2 전압을 포함하는 것을 특징으로 하는 내부전압 발생장치의 구동 방법.
  20. 제19항에 있어서,
    상기 제1 전압은 상기 적어도 하나의 입력전압 및 기준전압을 이용하여 발생되며, 상기 제1 스위치는 상기 제1 출력단과 상기 기준전압 사이에 연결되고,
    상기 제3 전압은 상기 제1 전압 및 제2 전압을 이용하여 발생되며, 상기 제2 스위치는 상기 제2 출력단과 상기 제2 전압 사이에 연결되는 것을 특징으로 하는 내부전압 발생장치의 구동 방법.
  21. 제20항에 있어서,
    상기 제1 스위치는, 상기 적어도 하나의 입력전압이 안정화되는 시점에서 상기 제1 전압이 활성화되기 시작하는 시점 사이에서 턴 오프되며,
    상기 제2 스위치는, 상기 제1 전압이 안정화되는 시점에서 상기 제3 전압이 활성화되기 시작하는 시점 사이에서 턴 오프되는 것을 특징으로 하는 내부전압 발생장치의 구동 방법.
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