CN101409547A - 用于防止集成电路中的骤回的设备和方法 - Google Patents

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Abstract

一种用于防止电路中的骤回的方法，所述电路包含至少一个MOS晶体管，所述至少一个MOS晶体管具有与之相关联的寄生双极晶体管，所述方法包含：将包含所述至少一个MOS晶体管的至少一个源极/漏极节点的电路节点耦合到偏压电路；以及启用所述偏压电路以将电势供应到所述至少一个MOS晶体管的所述至少一个源极/漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。

Description

用于防止集成电路中的骤回的设备和方法
技术领域
本发明涉及集成电路技术。
背景技术
当超过晶体管装置的结击穿的电压出现在集成电路中时，骤回已经成为集成电路中的一个问题。目前通过提供此项技术中已知的保护环结构来处理此问题。保护环结构只是将骤回减到最小但不会消除骤回。
在例如非易失性存储器的电路中，使用高压P沟道和N沟道MOS晶体管装置来形成闩锁电路以存储写入数据。高压N沟道驱动器是漏的，导致备用期间的备用电流流动。这还导致闩锁电路在高压操作期间翻转状态，从而导致数据破坏。
高压闩锁电路中的翻转阶段和数据破坏是由高压操作期间高压N沟道或P沟道装置的骤回导致的。当高压N沟道装置的漏极处于N沟道装置的击穿电压时，击穿发生，从而导致较大的电流流入衬底中。位于高压N沟道装置底部的寄生NPN双极装置可由较大的衬底电流触发接通。当寄生NPN晶体管接通时，低阻抗路径存在于逻辑“1”节点到接地处，从而下拉所述电压，且导致闩锁电路在所述节点处从“1”状态翻转到“0”状态。类似的情形可发生在PMOS结构中，其中寄生PNP晶体管可将低压节点拉到高状态。
发明内容
本发明揭示用于防止集成电路中的骤回的设备和方法。高压闩锁的共同源极连接连接到处于某一电势的源极节点，使得防止了高压闩锁中的晶体管的骤回。
附图说明
图1是根据本发明的用于防止集成电路中的骤回的示范性设备的示意图。
图2是展示适合在本发明中使用的说明性偏置控制电路的示意图。
具体实施方式
所属领域的技术人员将认识到，对本发明的以下描述仅仅是说明性的，且不以任何方式进行限制。所属领域的技术人员将容易明白本发明的其它实施例。
根据按照本发明的设备的说明性实例，如图1中所示，第一反相器10包含P沟道MOS晶体管12，其与N沟道MOS晶体管14串联连接在高压源极VHV(以参考标号16展示)(例如16V)与源极节点18之间。晶体管12和14的栅极耦合在一起。第二反相器20包含P沟道MOS晶体管22，其与N沟道MOS晶体管24串联连接在高压源极16与源极节点18之间。晶体管22和24的栅极耦合在一起。晶体管12、14、22和24是高压晶体管，即经设计以具有高于供应到集成电路的VDD电压的击穿电压的晶体管。此些高压晶体管的说明性实例是存储器集成电路中的编程晶体管。晶体管12和14的共同漏极节点连接到晶体管22和24的栅极，且晶体管22和24的共同漏极节点连接到晶体管12和14的栅极。
晶体管22和24的栅极连接到N沟道复位晶体管26的漏极。N沟道复位晶体管26的源极接地，且其栅极耦合到复位线28。晶体管22和24的栅极还通过N沟道数据加载晶体管32连接到数据入线30。N沟道数据加载晶体管32的栅极耦合到数据加载线34。
高压N沟道闩锁启用晶体管36连接在写入数据闩锁电路的N沟道MOS晶体管14和22的共同源极连接与接地之间。在备用期间，N沟道MOS闩锁启用晶体管36断开以消除备用电流。在写入数据加载期间，N沟道MOS闩锁启用晶体管36接通以启用闩锁操作。N沟道MOS闩锁启用晶体管36的栅极耦合到闩锁启用线38。
产生偏压Vb的偏置电路40也连接到写入数据闩锁电路的N沟道MOS晶体管14和24的共同源极连接。在备用和写入数据加载期间，将使用偏置控制线42来断开偏置电路。在高压操作期间，此偏置电路将接通，从而使写入数据闩锁电路的接地节点升高到偏压Vb，使得N沟道MOS晶体管14和24的VDS被设置为低于骤回电压，且使得P沟道MOS晶体管12和22的VDS被设置为低于骤回电压。偏压Vb还必须足够高，以使得N沟道MOS晶体管14和24的VDS将处于所述电路仍将操作的值。在一个实例中，偏压Vb为约2V，其中VHV为16V，N沟道MOS晶体管14和24的VDS为14V。在这些条件下，不存在骤回，因为骤回电压将为16V，且图1的第一和第二反相器仍在操作。偏置电路的接通时序也是重要的，因为过早接通偏置电路可能导致反相器误动作，且过晚接通偏置电路可能允许骤回在偏置电路被接通之前发生。
因为写入数据闩锁电路的接地节点(N沟道MOS晶体管14和22的共同源极连接)处于电压Vb，所以与那些晶体管相关联的寄生NPN双极装置难以接通，且不会发生骤回。不会出现逻辑状态翻转，且因此不会出现数据破坏。
产生VHV的高压产生电路经配置以在高压操作期间输出高电压(例如16V)，在写入数据加载期间将输出VDD，且在备用期间将输出接地，因此在备用期间消除电流流动。所属领域的技术人员将理解，为特定集成电路配置此高压电路是例行电路设计的问题。
现参看图2，展示示范性偏置电路40，其可用于产生偏压Vb以施加到包括写入数据闩锁电路的N沟道MOS晶体管14和24的连接的共同源极节点18。偏置电路40使用四个晶体管，包含P沟道MOS晶体管44、P沟道MOS晶体管46、N沟道MOS晶体管48和N沟道MOS晶体管50，上述晶体管串联连接在低压电源VCC与接地之间。P沟道MOS晶体管46和N沟道MOS晶体管48的栅极一起连接到P沟道MOS晶体管46和N沟道MOS晶体管48的共同漏极连接，且连接到共同源极节点18处的输出。N沟道MOS晶体管50的栅极与偏置控制信号线42连接在一起，且P沟道MOS晶体管44的栅极通过反相器52与偏置控制信号线42连接在一起。
当偏置控制信号线42处的电压为低时，N沟道MOS晶体管50断开，因为其栅极处于低电压。P沟道MOS晶体管44也断开，因为其栅极处于通过反相器52的高电压。在这些条件下，源极节点18是浮动的。当偏置控制信号线42处的电压为高时，N沟道MOS晶体管50接通，因为其栅极处于高电压。P沟道MOS晶体管44也接通，因为其栅极处于通过反相器52的低电压。在这些条件下，源极节点18通过二极管连接的晶体管46和48而在例如约2V的电压下被偏置。
本发明存在优于使用保护环的若干优势。本发明消除了反相器的P沟道和N沟道MOS晶体管两者的骤回，而使用保护环只是使骤回减到最小。
虽然已经展示并描述了本发明的实施例和应用，但所属领域的技术人员将明白，在不脱离本文的发明性概念的情况下，比上文所提及的修改多的修改是可能的。因此，本发明仅受限于所附权利要求书的精神内。

Claims (9)

1.一种用于防止电路中的骤回的方法，所述电路包含至少一个MOS晶体管，所述至少一个MOS晶体管具有与之相关联的寄生双极晶体管，所述方法包含：
将包含所述至少一个MOS晶体管的至少一个源极/漏极节点的电路节点耦合到偏压电路；以及
启用所述偏压电路以将电势供应到所述至少一个MOS晶体管的所述至少一个源极/漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。
2.根据权利要求1所述的方法，其中将包含所述至少一个MOS晶体管的至少一个源极/漏极节点的电路节点耦合到偏压电路包括将至少一个N沟道MOS晶体管的所述源极耦合到所述偏压电路。
3.根据权利要求1所述的方法，其中将包含所述至少一个MOS晶体管的至少一个源极/漏极节点的电路节点耦合到偏压电路包括将形成第一反相器的一部分的第一N沟道MOS晶体管的所述源极耦合到所述偏压电路，以及将形成第二反相器的一部分的第二N沟道MOS晶体管的所述源极耦合到所述偏压电路，所述第一和第二反相器形成高压闩锁。
4.根据权利要求3所述的方法，其进一步包含：
通过选择性地将高电压电势供应到所述第一和第二反相器来选择性地启用所述高压闩锁，以及
选择性地启用所述偏压电路。
5.根据权利要求4所述的方法，其中选择性地启用所述高压闩锁以及选择性地启用所述偏压电路包括：使用经选择以确保所述高压闩锁起作用且防止骤回发生的相对时序，来选择性地启用所述高压闩锁以及选择性地启用所述偏压电路。
6.一种电路，其包含：
至少一个MOS晶体管，其具有与之相关联的寄生双极晶体管，所述至少一个MOS晶体管具有源极/漏极节点；以及
偏压电路，其经配置以将电势供应到所述至少一个MOS晶体管的所述至少一个源极/漏极节点，所述电势具有经选择以防止所述寄生双极晶体管接通的量值。
7.根据权利要求6所述的电路，其中所述偏压电路经配置以通过向启用输入提供启用信号而被选择性地启用。
8.根据权利要求6所述的电路，其中所述至少一个MOS晶体管包括形成第一反相器的一部分的第一N沟道MOS晶体管和形成第二反相器的一部分的第二N沟道MOS晶体管，所述第一和第二反相器形成高压闩锁。
9.根据权利要求8所述的电路，其中所述偏压电路包含：
启用输入节点；
偏压输出节点；
第一P沟道MOS晶体管，其与第二P沟道MOS晶体管串联连接在第一电源电势与所述偏压输出节点之间；
第一N沟道MOS晶体管，其与第二N沟道MOS晶体管串联连接在第二电源电势与所述偏压输出节点之间；
所述第一N沟道MOS晶体管的栅极耦合到所述启用输入节点，且所述第一P沟道MOS晶体管的栅极通过反相器耦合到所述输入节点；以及
所述第二N沟道MOS晶体管和所述第二P沟道MOS晶体管的栅极耦合到所述偏压输出节点。
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Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090415