TW200931804A - Apparatus and method for preventing snap back in integrated circuits - Google Patents

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Description

200931804 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路技術。 【先前技術】 當超過電晶體設備之結擊穿之電壓出現在積體電路中 時，回跳已成為積體電路中之一個問題。目前藉由提供此 項技術中已知之保護環結構來處理此問題。保護環結構僅 將回跳減到最少而不會消除回跳。 在諸如非揮發性記憶體之電路中，使用高壓p通道及n 通道MOS電晶體設備來形成閂鎖電路以儲存寫入資料。高 壓N通道驅動器係漏的，導致待用期間之待用電流流動。 此亦導致閂鎖電路在高壓操作期間翻轉狀態，從而導致資 料破壞。 高壓閂鎖電路中之翻轉階段及資料破壞係由高壓操作期 間高壓N通道或P通道設備之回跳導致。當高壓1^通道設備 之汲極處於N通道設備之擊穿電壓時，擊穿發生，從而導 致較大之電流流入基板中。位於高壓\通道設備底部處之 寄生NPN雙極設備可由較大之基板電流觸發接通。當寄生 NPN電晶體接通時，低阻抗路徑存在於邏輯"丨"節點至接 地處’從而下拉該電壓，且導致⑽電路在該節點處自 1狀態翻轉至"〇”狀態。類似情形可發生在PM0S結構 中’其中寄生PNP電晶體可將低壓節點拉至高狀態。 【發明内容】 本發明揭不用於防止積體電路回跳之裝置及方法。高壓 134997.doc 200931804 問鎖之共同源極連接連接至置於某一電位之源極節點 得防止高壓閃鎖中之電晶體之回跳。 ..使 【實施方式】 熟習此項技術者將認識到，對本發明之以下描述僅為說 ^的’且不以任何方式進行限制。熟習此項技術者將容 易明白本發明之其他實施例。 根據按照本發明之裝置之說明性實例，如圖^所示， 〇 卜反相請包括ρ通道刪電晶體12，其與Ν通道M〇s 電晶體串聯連接在高廢源極Vhv(以參考標號i6展示）(諸 如w v)與源極節點18之間。電晶體12及14之閉極相接在 一起。第二反相器20包括1>通道_8電晶體22，其與n通 道MOS電晶體24串聯連接在高壓源極_源極節㈣之 間。電晶體22及24之閘極麵接在一起。電晶㈣、14、22 及24為高壓電晶體，即經設計以具有高於供應至積體電路 之VDD電麼之擊穿電壓的電晶體。此類高壓電晶體之說明 Φ @實例為記憶體積體電路中之程式化電晶體。電晶體12及 14之共同汲極節點連接至電晶體似以之閉極，且電晶體 22及24之共同汲極節點連接至電晶體12及“之閘極。 電晶體22及24之閘極連接至N通道重設電晶體26之汲 _ 極° N通道重設電晶體26之源極接地，且其閑極耗接至重 設線28。電晶體22及24之閘極亦藉由N通道資料載入電晶 體32連接至資料入線30。_道資料载入電晶體32之閑極 耦接至資料載入線34。 高壓N通道問鎖啟用電晶體36連接在寫入資料閃鎖電路 134997.doc 200931804 之N通道MOS電晶體14及22之共同源極連接與接地之間》 在待用期間，N通道MOS閂鎖啟用電晶體36斷開以消除待 用電流。在寫入資料載入期間，N通道m〇S閂鎖啟用電晶 體36接通以啟用閂鎖操作。n通道M〇s閂鎖啟用電晶體36 之閘極耦接至閂鎖啟用線38。 產生偏麼Vb之偏置電路40亦連接至寫入資料閂鎖電路之 N通道MOS電晶體14及24之共同源極連接。在待用及寫入 ❹ =貝料載入期間，將使用偏置控制線42來斷開偏置電路《在 而壓操作期間，此偏置電路將接通，從而使寫入資料閂鎖 電路之接地節點升高至偏壓Vb，使得N通道MOS電晶體14 及24之VDS被設定為低於回跳電壓，且使得p通道M〇s電晶 體12及22之VDS被設定為低於回跳電壓。偏壓Vb亦必須足 夠高’以使得N通道MOS電晶體14及24之VDS將處於該電 路仍將操作之值。在一個實例中，偏壓Vb為約2 V，其中 VHV為16 V，N通道MOS電晶體14及24之VDS為14 V。在此 φ 等條件下’不存在回跳，因為回跳電壓將為16 V，且圖1 之第一及第二反相器仍在操作。偏置電路之接通時序亦較 重要’因為過早接通偏置電路可能導致反相器誤動作，且 -過晚接通偏置電路可能允許回跳在偏置電路被接通之前發 生。 因為寫入資料閂鎖電路之接地節點（N通道MOS電晶體14 及22之共同源極連接）處於電壓％，所以與彼等電晶體相 關聯之寄生NPN雙極設備難以接通，且將不發生回跳。將 不出現邏輯狀態翻轉，且因此將不出現資料破壞。 134997.doc 200931804 產生vHV之兩壓產生電 高㈣如16 V)，在寫…:…壓操作期間輸出 待用期間將輸出接地，因 且在 ^ ^ 此在待用期間消除電流流動。熟 習此項技術者將理解，Λ牲 畏、、 .4特疋積體電路組態此類高壓電路 為例行電路設計之問題。 # . 現參看圖2 ’展示例示性偏置電路40,其可用於產生偏 壓^施加至包含寫入資料問鎖電路之Ν通道MOS電晶體 ❹14及24之連接的共同源極節點18。偏置電路4〇使用四個電 晶體，包括ρ通道_電晶體44、ρ通道_電晶體46、ν 通道MOS電晶體48ΛΝ通道则電晶體5〇，該等電晶體串 聯連接在低源Vcx與接地之間β p通道_電晶體仏及 N通道MOS電晶體48之閘極一起連接至p通道m〇s電晶體 46錢通道M0S電曰曰曰體48之共同②極連接，且連接至共同 源極節點18處之輸出。N通道M〇s電晶體5〇之閘極與偏置 控制信號線42連接在一起，且p通道M〇s電晶體44之閘極 春 係藉由反相器52與偏置控制信號線42連接在一起。 田偏置控制仏號線42處之電壓為低時，N通道M〇s電晶 體斷開，因為其閘極處於低壓。P通道MOS電晶體44亦 斷開，因為其閘極處於穿過反相器52之高壓。在此等條件 下’源極節點1 8係浮動的。當偏置控制信號線42處之電壓 為高時，Ν通道MOS電晶體50接通，因為其閘極處於高 壓。Ρ通道MOS電晶體44亦接通，因為其閘極處於穿過反 相器5 2之低壓《在此等條件下，源極節點丨8藉由二極體連 接之電晶體46及48而在諸如約2 V之電壓下被偏置。 134997.doc 200931804 本發明存在優於使用保護環之若干優勢。本發明消除反 相器之P通道及N通道MOS電晶體兩者之回跳，而使用保 護環僅將回跳減到最少。 雖然已經展示並描述了本發明之實施例及應用，但熟習 此項技術者將明白’在不脫離本文之發明性概念之情況 下’除上文所提及之修改外之更多修改係可能的。因此， 本發明僅受限於所附申請專利範圍之精神内。 【圖式簡單說明】 ❹ 圖1為根據本發明之用於防止積體電路回跳之例示性裝 置之示意圖。 圖2為展示適合在本發明中使用之說明性偏置控制電路 之示意圖。 【主要元件符號說明】 12 14 16 18 20 22 24 26 28 32 30 P通道MOS電晶體 N通道MOS電晶體 高壓源極 源極節點 第一反相 p通道MOS電晶體 N通道MOS電晶體 N通道重設電晶體 重設線 N通道資料載入電晶體 資料入線 134997.doc -10- 200931804 34 資料載入線 36 高壓N通道閂鎖啟用電晶體 38 閂鎖啟用線 40 偏置電路 42 偏置控制線 44 P通道MOS電晶體 46 P通道MOS電晶體 48 N通道MOS電晶體 ❹ 50 N通道MOS電晶體 52 反相器
134997.doc -11 -

Claims (1)

  1. 200931804 十、申請專利範圍： 1. 一種用於防止一電路回跳之方法，該電路包括至少一 画電晶體，該至少一廳電晶體具有—與其相關聯之 寄生雙極電晶體，該方法包括： .將—包括該至少-MOS電晶體之至少一源極/沒極節點 之電路節點耦接至一偏壓電路；以及 4 啟用該偏壓電路以將一電位供應至該至少—M〇S電晶 ❹ 體之該至少一源極/汲極節點，該電位具有一經選擇以防 止該寄生雙極電晶體接通之量值。 2. 如請求項1之方法，其中將一包括該至少—mos電晶體 之至少一源極/汲極節點之電路節點耦接至_偏壓電路包 含：將至少一N通道MOS電晶體之該源極耦接至該偏壓 電路。 3. 如凊求項1之方法，其中將一包括該至少一 M〇s電晶體 之至少一源極/汲極節點之電路節點耦接至一偏壓電路包 ❹ 含.將一形成一第一反相器之一部分之第一 N通道MOS 電晶體之該源極耦接至該偏壓電路，以及將一形成一第 一反相器之一部分之第二N通道MOS電晶體之該源極耦 接至該偏壓電路’該第一及第二反相器形成一高壓閂 鎖。 4. 如請求項3之方法，其進一步包括： 藉由選擇性地將一高壓電位供應至該第一及第二反相 器來選擇性地啟用該高壓閂鎖，以及 選擇性地啟用該偏壓電路。 134997.doc 200931804 5. 如請求項4之方法，其中選擇性地啟用該高壓閂鎖以及 選擇性地啟用該偏壓電路包含：使用一經選擇以確保該 高壓閂鎖起作用且防止回跳發生之相對時序，來選擇性 地啟用該高壓閂鎖以及選擇性地啟用該偏壓電路。 6. —種電路，其包括： * 至少一 MOS電晶鱧，其具有一與其相關聯之寄生雙極 電晶體，該至少一MOS電晶體具有一源極/汲極節點； 以及 一偏壓電路，其經組態以將一電位供應至該至少一 MOS電晶體之該至少一源極/沒極節點，該電位具有一經 選擇以防止該寄生雙極電晶體接通之量值。 7. 如請求項6之電路，其中該偏壓電路經組態以藉由向一 啟用輸入提供一啟用信號而被選擇性地啟用。 8. 如請求項6之電路，其中該至少一^1〇8電晶體包含一形 成第反相器之一部分之第一 N通道MOS電晶體及一 Φ 形成一第二反相器之一部分之第二N通道MOS電晶體， °亥第及第一反相器形成一高壓閃鎖。 9. 如請求項8之電路，其中該偏壓電路包括： ，一啟用輸入節點； .一偏壓輸出節點； 一第一 P通道MOS電晶體，其與一第二p通道M〇s電晶 體串聯連接在-第一電源電位與該偏壓輸出節點之間； 一第一 N通道M0S電晶體，其與一第二N通道m〇s電晶 體串聯連接在-第二電源電位與該偏壓輸出節點之間； 134997.doc 200931804
    該第一 N通道MOS電晶體之閘極耦接至該啟用輸入節 點，且該第一 P通道MOS電晶體之閘極係藉由一反相器 耦接至該輸入節點；以及 該第二N通道M0S電晶體及該第二P通道MOS電晶體之 閘極耦接至該偏壓輸出節點。 134997.doc
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