JP2001134230A

JP2001134230A - 表示装置駆動回路

Info

Publication number: JP2001134230A
Application number: JP31121899A
Authority: JP
Inventors: Toshimi Sato; 俊美佐藤
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2001-05-18

Abstract

(57)【要約】【課題】ＰＤＰのスキャンドライバにおいて、チップサ
イズの縮小化が可能になる技術を提供する。【解決手段】本発明の表示装置駆動回路１は、バッファ
回路１２と、ｎＭＯＳ１４と、逆阻止ダイオード５１を
有しており、バッファ回路１２の出力によってｎＭＯＳ
１４がオン／オフし、ＰＤＰパネル内の電荷を放電でき
るように構成されている。パネル放電の際に大電流がｎ
ＭＯＳ１４に流れ、バッファ回路１２内の寄生ダイオー
ド４１が順バイアスされても、逆阻止ダイオード５１が
逆バイアスされることにより、寄生ダイオード４１には
電流が流れないので、ｎＭＯＳ１４のゲート端子の電位
はクランプされず、ゲート端子とドレイン端子とが同電
位になる。従って、小さいｎＭＯＳ１５を用いても、十
分な電流駆動能力を得ることができるので、チップサイ
ズを縮小化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置駆動回路
に係り、特に、ＰＤＰ(プラズマディスプレイパネル)の
表示装置駆動回路に関する。

【０００２】

【従来の技術】従来のＰＤＰの表示装置駆動回路の一例
を図３の符号１０１に示す。この表示装置駆動回路１０
１は、インバータで構成されたバッファ回路１１１、１
１２と、ｐチャネルＭＯＳトランジスタ(以下で単にｐ
ＭＯＳと称する。)１１３と、ｎチャネルＭＯＳトラン
ジスタ(以下で単にｎＭＯＳと称する。)１１４とを有し
ている。

【０００３】各バッファ回路１１１、１１２は、８０Ｖ
程度の高電圧Ｖ_Hと、５Ｖ程度の低電圧Ｖ_DDでそれぞれ
動作し、不図示の制御回路から２個の入力端子１２１、
１２２を介して入力された信号をそれぞれ反転してｐＭ
ＯＳ１１３、ｎＭＯＳ１１４のゲート端子に出力するよ
うに構成されている。各バッファ回路１１１、１１２
は、その出力がローレベルのときには、ｐＭＯＳ１１３
をオンさせ、ｎＭＯＳ１１４をオフさせることで、ｐＭ
ＯＳ１１３を介して出力端子１２３を高電圧Ｖ_Hと接続
し、他方、各バッファ回路１１１、１１２の出力がハイ
レベルのときには、ｐＭＯＳ１１３をオフさせ、ｎＭＯ
Ｓ１１４をオンさせることで、出力端子１２３を、ｎＭ
ＯＳ１１４を介して接地電位ＧＮＤと接続する。

【０００４】出力端子１２３は、図示しないパネルの放
電電極に接続されている。この放電電極には、図示しな
い電極が配置されており、この電極と放電電極との間に
は容量成分(以下パネル容量と称する。)が存在する。こ
のパネル容量を図３の符号１１５に示す。

【０００５】上記構成の表示装置駆動回路１０１におい
て、パネルの点灯動作開始前の状態ではバッファ回路１
１１、１１２の出力がともにハイレベルであり、出力端
子１２３を介してパネルの放電電極に高電圧Ｖ_Hが出力
されており、パネル容量１１５が充電された状態にあ
る。

【０００６】この状態から、パネルを点灯させる場合に
は、各バッファ回路１１１、１１２の出力信号をローレ
ベルからハイレベルに切り替え、ｐＭＯＳ１１３をオフ
させ、ｎＭＯＳ１１４をオンさせる。

【０００７】すると、出力端子１２３はｎＭＯＳ１１４
を介して接地電位に接続され、出力端子１２３の電位は
高電圧Ｖ_Hから接地電位ＧＮＤへと低下しはじめる。ｎ
ＭＯＳ１１４がオンするとともに、パネル容量１１５か
ら放電がなされ、パネル容量１１５の高電圧側端子から
ｎＭＯＳ１１４のドレインを介して接地電位ＧＮＤへと
電流(以下でパネル電流と称する。)が流れる。

【０００８】パネル容量１１５の放電が行なわれ、パネ
ル内の実効電圧が十分に高くなるとプラズマ放電が開始
され、放電電極からｎＭＯＳ１１４のドレインを介して
接地電位ＧＮＤへ、プラズマ放電による大電流(以下で
プラズマ放電電流と称する。)が流れる。プラズマ放電
は、パネル内の実効電圧が低くなるととまり、その結
果、パネルが消灯する。

【０００９】上述の表示装置駆動回路１０１では、ｎＭ
ＯＳ１１４として小さな素子、即ち、電流駆動能力が低
く、高インピーダンスの素子を用いると、特にパネルの
点灯時にＰＤＰの動作が不安定になってしまうという問
題があった。このため、ｎＭＯＳ１１４には比較的大き
な素子を用いる必要があり、チップサイズ縮小化の妨げ
になっていた。

【００１０】

【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、チップサイズの縮小化が可能なＰＤＰ用の表示
装置駆動回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明の発明者等は、図
３のｎＭＯＳ１１４として小さな素子を用いると、パネ
ル点灯時にＰＤＰの動作が不安定になる原因について調
査した。

【００１２】図４(ａ)に、図３のバッファ回路１１２内
部の構成を示す。このバッファ回路１１２は、入力端子
１２２、出力端子１２５、ｐＭＯＳ１６１及びｎＭＯＳ
１６２を有し、低電圧Ｖ_DD(以下で電源電圧Ｖ_DDと称す
る。)で動作するＣＭＯＳインバータである。このバッ
ファ回路１１２内のｐＭＯＳ１６１は、図４(ｂ)に示す
ような断面構造を有している。

【００１３】このｐＭＯＳ１６１は、ｐ型半導体基板１
７２上にＮ^-型の拡散層１７３が形成され、拡散層１７
３上にＰ⁺型の拡散領域からなるソース領域１７５、ド
レイン領域１７４がそれぞれ形成されている。拡散層１
７３には、ソース領域１７５と接するように、Ｎ⁺型の
拡散領域から成るオーミック拡散層１７６が設けられて
いる。

【００１４】ソース領域１７５、ドレイン領域１７４の
間にはゲート絶縁膜１７７が形成されており、ゲート絶
縁膜１７７上にはゲート電極１７８が形成されている。
ソース領域１７５はオーミック拡散層１７６とともに、
電源電圧Ｖ_DDに接続されており、ドレイン領域１７４は
図４(ａ)に示したバッファ回路１１２の出力端子１２５
に接続されている。又、ゲート電極１７８はバッファ回
路１１２の入力端子１２２に接続されている。

【００１５】かかる構成のｐＭＯＳ１６１では、Ｐ⁺型
のドレイン領域１７４と、Ｎ^-型の拡散層１７３との間
にｐｎ接合ができ、寄生ダイオード１４１が生じてしま
う。この寄生ダイオード１４１は、アノードがドレイン
領域１７４を介してバッファ回路１１２の出力端子１２
５に接続され、カソード端子がオーミック拡散層１７６
を介して電源ライン１８１に接続されている。

【００１６】また、ｎＭＯＳ１１４には、図３の符号１
４２に示すようにゲート−ドレイン間に寄生容量１４２
が生じており、ｎＭＯＳ１１４のドレイン端子と電源ラ
イン１８１との間は、寄生容量１４２と寄生ダイオード
１４１との直列接続回路を介して接続されている。

【００１７】このため、パネル点灯時にプラズマ放電電
流がｎＭＯＳ１１４に流れると、ｎＭＯＳ１１４の内部
抵抗により、ｎＭＯＳ１１４のドレイン端子の電位が上
昇する。すると、ｎＭＯＳ１１４のゲート端子は寄生容
量１４２を介して上昇し、寄生ダイオード１４１が順バ
イアスされ、寄生ダイオード１４１が導通し、そのアノ
ードに接続されたｎＭＯＳ１１４のゲート端子の電位が
電源電圧Ｖ_DDと、寄生ダイオードの導通電圧Ｖ_Fとの和
(Ｖ_DD＋Ｖ_F)でクランプされる。

【００１８】他方、ｎＭＯＳ１１４に流れるプラズマ放
電電流は大電流であるため、ｎＭＯＳ１１４の内部抵抗
のためにドレイン端子の電位は上昇しようとする。この
ように、ｎＭＯＳ１１４のドレイン端子の電位が大きく
上昇しても、ゲート電位は(Ｖ_DD＋Ｖ_F)以上には上昇で
きないため、ｎＭＯＳ１１４のドレイン・ソース間の電
圧が過大になり、動作不安定になってしまうことがわか
った。

【００１９】図５のタイミングチャートに、ｎＭＯＳ１
１４のゲート電位Ｖ_Gと、出力端子１２３の電位Ｖ_Oと、
ｎＭＯＳ１１４のドレインに流れる電流Ｉ_Dとの関係を
示す。図５では、時刻ｔ₁でｐＭＯＳ１１３、ｎＭＯＳ
１１４がオフ、オンするものとする。図５に示すように
パネル電流Ｉ_PはｎＭＯＳ１１４がオンする時刻ｔ₁で流
れはじめる。時刻ｔ₂でパネル電流Ｉ_Pが流れなくなった
後、時刻ｔ₃でプラズマ放電電流Ｉ_Hが流れはじめ、時刻
ｔ₄でプラズマ放電電流Ｉ_Hが流れなくなる。プラズマ放
電電流Ｉ_Hが流れている時刻ｔ₃から時刻ｔ₄の間では、
ｎＭＯＳ１１４のゲート電位Ｖ_Gは電源電圧Ｖ_DDと、寄
生ダイオードの導通電圧Ｖ_Fとの和(Ｖ_D _D＋Ｖ_F)でクラン
プされている。

【００２０】上記調査に基づいて、請求項１に記載の表
示装置駆動回路は、表示装置に接続された出力端子と第
１の電源電圧端子との間に電気的に接続され、ゲート端
子に印加される第１の電源電圧レベルの信号又は基準電
圧レベルの信号により駆動される第１のＭＯＳトランジ
スタと、上記出力端子と基準電圧端子との間に電気的に
接続され、ゲート端子に印加される第１の電源電圧より
も低い第２の電源電圧レベルの信号又は基準電圧レベル
の信号により駆動される第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタのゲート端子と第２の電
源電圧供給端子との間にアノードを第２の電源電圧端子
側にして電気的に接続されているダイオードとを有し、
上記第２のＭＯＳトランジスタがオン状態のときに上記
第２のＭＯＳトランジスタのゲート・ドレイン間の寄生
容量により上記第２のＭＯＳトランジスタのゲート電圧
が上昇した際に上記ダイオードが上記第２の電源電圧端
子への電流の流入を防止する。請求項２に記載の発明
は、請求項１に記載の表示装置駆動回路であって、上記
第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジ
スタであり、上記第２のＭＯＳトランジスタはｎチャネ
ルＭＯＳトランジスタである。請求項３に記載の発明
は、請求項１又は２に記載の表示装置駆動回路であっ
て、上記第２のＭＯＳトランジスタのゲート端子に電気
的に接続されているチャージポンプ回路を有し、上記チ
ャージポンプ回路は上記第２のＭＯＳトランジスタのゲ
ート電圧を第２の電源電圧以上に設定する。請求項４に
記載の発明は、請求項１、２又は３に記載の表示装置駆
動回路であって、上記表示装置がプラズマ・ディスプレ
イ・パネルである。

【００２１】本発明の表示装置駆動回路では、ダイオー
ド素子を介して電力が第２のＭＯＳトランジスタを駆動
するバッファ回路に供給され、バッファ回路内の寄生ダ
イオードが順バイアスされる際、ダイオード素子が逆バ
イアスされ、寄生ダイオードに電流が流れないように構
成されている。

【００２２】このように構成することにより、プラズマ
放電電流がＭＯＳトランジスタ(ｎＭＯＳ)に流れてドレ
イン端子の電位が上昇し、寄生ダイオードが順バイアス
される状態になった場合でも、ダイオード素子が逆バイ
アスされるので、寄生ダイオードには電流が流れなくな
る。

【００２３】寄生ダイオードに電流が流れないことによ
り、プラズマ放電による大電流が流れ、第２のＭＯＳト
ランジスタのゲート・ドレイン間の寄生容量により、ゲ
ート端子の電圧が上昇しても、ゲート端子の電位は従来
のようにクランプされない。

【００２４】従って、小さいＭＯＳトランジスタ(ｎＭ
ＯＳ)を用いても(Ｖ_DD＋Ｖ_F)以上のゲート電圧を得られ
るため、高いドライブ能力を得ることができる。こうし
て、従来のように大きな素子を必要としないので、チッ
プサイズを縮小化することができる。

【００２５】なお、本発明の表示装置駆動回路において
は、ＭＯＳトランジスタのゲート電極とドレイン電極の
間にコンデンサを接続してもよい。また、本発明の表示
装置駆動回路において、電源ラインから供給される電圧
よりも高い電圧を前記ゲート端子に印加できるチャージ
ポンプ回路を設けてもよい。

【００２６】チャージポンプ回路を設けない場合には、
寄生容量があまりに小さいと、ダイオード素子を設けた
だけではゲート端子の電位が十分に上昇せず、ゲート・
ドレイン間の電圧が大きくなって十分なドライブ能力を
得ることができない場合があるが、チャージポンプ回路
を設けることにより、寄生容量の大小によらず確実にゲ
ート端子の電位を上昇させることで、確実に所望のドラ
イブ能力を得ることができる。

【００２７】

【発明の実施の形態】以下で図面を参照し、本発明の実
施形態について説明する。図１の符号１に、本実施形態
のＰＤＰ用表示装置駆動回路を示す。

【００２８】この表示装置駆動回路１は、バッファ回路
１１、１２と、ｐＭＯＳ１３、ｎＭＯＳ１４とを有して
いる。ｎＭＯＳ１４は本発明のＭＯＳトランジスタの一
例である。

【００２９】各バッファ回路１１、１２の入力端子すな
わち表示装置駆動回路１の入力端子２１、２２は、不図
示の制御回路に接続されており、各バッファ回路１１、
１２の出力端子はｐＭＯＳ１３、ｎＭＯＳ１４のゲート
端子にそれぞれ接続されている。

【００３０】各バッファ回路１１、１２は、ともにイン
バータで構成され、８０Ｖ程度の高電圧Ｖ_Hと、５Ｖ程
度の電源電圧Ｖ_DDでそれぞれ動作する。このうち高電圧
で動作するバッファ回路１１は、入力端子２１の電位が
ローレベルのときにはｐＭＯＳ１３のゲート端子を高電
圧Ｖ_Hと接続してｐＭＯＳ１３をオフさせ、ハイレベル
のときにはｐＭＯＳ１３のゲート端子を接地電位ＧＮＤ
に接続して、オンさせるように構成されている。

【００３１】他方、電源電圧Ｖ_DDで動作するバッファ回
路１２は、入力端子２２の電位がローレベルのときには
ｎＭＯＳ１４のゲート端子を電源電圧Ｖ_DDと接続してｎ
ＭＯＳ１４をオンさせ、ハイレベルのときにはｎＭＯＳ
１４のゲート端子を接地電位ＧＮＤに接続してｎＭＯＳ
１４をオフさせるように構成されている。

【００３２】ｐＭＯＳ１３のソースは高電圧Ｖ_Hに接続
され、ｐＭＯＳ１３のドレインはｎＭＯＳ１４のドレイ
ン及び出力端子２３と接続されており、ｎＭＯＳ１４の
ソースは接地されている。ｎＭＯＳ１４のゲート−ドレ
イン間には、寄生容量４２が存在している。

【００３３】ｐＭＯＳ１３がオンして、ｎＭＯＳ１４が
オフすると、出力端子２３がｐＭＯＳ１３を介して高電
圧Ｖ_Hと接続され、他方、ｐＭＯＳ１３がオフして、ｎ
ＭＯＳ１４がオンすると、出力端子２３がｎＭＯＳ１４
を介して接地電位ＧＮＤと接続される。

【００３４】出力端子２３は、図示しないパネルの放電
電極に接続されている。この放電電極には、図示しない
電極が配置されており、この電極と放電電極との間には
容量成分(以下パネル容量と称する。)が存在する。この
パネル容量を図１の符号１５に示す。

【００３５】電源電圧Ｖ_DDで動作するバッファ回路１２
は従来と同様に、ｐＭＯＳとｎＭＯＳとが直列接続され
たＣＭＯＳインバータで構成されている。ＣＭＯＳイン
バータを構成するｐＭＯＳのソース端子はバッファ回路
１２の電源端子として電源ライン８１に接続されてお
り、他方、ｎＭＯＳのソース端子は接地されている。ま
た、ｐＭＯＳ及びｎＭＯＳのゲート端子はともに入力端
子２２に接続され、ｐＭＯＳ及びｎＭＯＳのドレイン端
子は、バッファ回路１２の出力端子として、ともにｎＭ
ＯＳ１４のゲート端子に接続されている。

【００３６】かかるバッファ回路１２内では、バッファ
回路１２内のｐＭＯＳのソース端子とドレイン端子との
間に、カソード端子がソース端子に接続され、アノード
端子がドレイン端子に接続された寄生ダイオードが存在
する。この寄生ダイオードを図１の符号４１に示す。

【００３７】本実施形態の表示装置駆動回路１は、従来
と異なり、逆阻止ダイオード５１を有している。この逆
阻止ダイオード５１は、アノード端子が電源ライン８１
に接続され、カソード端子がバッファ回路１２内のｐＭ
ＯＳのソース端子に接続されており、電源電圧Ｖ_DDをバ
ッファ回路１２に供給できるように構成されている。

【００３８】バッファ回路１２内のｐＭＯＳのソース端
子は、上述したように寄生ダイオード４１のカソード端
子に接続されているので、逆阻止ダイオード５１のカソ
ード端子は寄生ダイオード４１のカソード端子に接続さ
れることになる。従って、寄生ダイオード４１が順バイ
アスされる際に逆阻止ダイオード５１が逆バイアスされ
るように構成されている。

【００３９】上述の構成の表示装置駆動回路１では、パ
ネルの消灯時には入力端子２１、２２の電位がともにハ
イレベルである。このときバッファ回路１１、１２によ
ってｐＭＯＳ１３、ｎＭＯＳ１４のゲート端子はともに
接地電位ＧＮＤに接続されており、ｐＭＯＳ１３はオン
し、ｎＭＯＳ１４はオフしている。この状態では出力端
子２３を介してパネルの放電電極に高電圧Ｖ_Hが出力さ
れ、パネル容量１５が充電されている。

【００４０】かかる消灯状態から、パネルを点灯させる
ときには、入力端子２１、２２の電位がハイレベルから
ローレベルに切換わり、ｐＭＯＳ１３がオフし、ｎＭＯ
Ｓ１４がオンする。

【００４１】すると、出力端子２３はｎＭＯＳ１４を介
して接地電位に接続され、まずパネル容量１５から放電
がなされて、パネル容量１５の高電圧側端子からｎＭＯ
Ｓ１４のドレインを介して接地電位ＧＮＤへと電流(以
下でパネル電流と称する。)が流れる。

【００４２】パネル容量１５の放電が終了し、パネル電
流が流れなくなった後、放電電極からｎＭＯＳ１４のド
レインを介して接地電位ＧＮＤへ、プラズマ放電による
大電流(以下でプラズマ放電電流と称する。)が流れる。

【００４３】プラズマ放電電流が流れると、ｎＭＯＳ１
４の内部抵抗によりドレイン端子の電位が上昇する。プ
ラズマ放電電流が大きく、ドレイン端子の電圧が上昇す
ると、従来の表示装置駆動回路１０１では、バッファ回
路１１２内の寄生ダイオード１４１が順バイアスされ、
その結果、ｎＭＯＳのゲート端子の電位が、電源電圧Ｖ
_DDと、寄生ダイオード１４１の導通電圧Ｖ_Fとの和(Ｖ_DD
＋Ｖ_F)でクランプされていたが、本実施形態の表示装置
駆動回路回路１では、バッファ回路１２内のｐＭＯＳの
ソース端子と電源ライン８１との間に逆阻止ダイオード
８１が挿入されているので、ｎＭＯＳ１４のゲート端子
の電圧が上昇し、寄生ダイオード４１が順バイアスされ
るような状態になっても、逆阻止ダイオード５１が逆バ
イアスされるので、ｎＭＯＳ１４のゲート端子は、電源
ライン８１から切り離されている。従って、ｎＭＯＳの
ドレイン端子の電圧が上昇すると、寄生容量４２が十分
に大きいとき、ゲート端子の電圧も上昇し、ｎＭＯＳの
電流駆動能力が大きくなる。

【００４４】このように、本発明の表示装置駆動回路１
では、ｎＭＯＳ１４のドレイン端子の電圧が上昇する
と、ゲート端子の電圧も上昇し、ｎＭＯＳ１４の電流駆
動能力が大きくなるから、ドレイン端子の電圧上昇を阻
止する方向のフィードバックが形成されており、その結
果、比較的小さい素子でも大きな電流を流せるようにな
っている。

【００４５】ｎＭＯＳ１４がプラズマ放電電流を流し、
パネル内の実効電圧が低くなるとパネルは消灯する。そ
の状態から再びパネルを点灯させる場合、ｎＭＯＳ１４
をオン、ｐＭＯＳ１３をオフし、放電電極に高電圧Ｖ_H
を印加し、パネル容量１５を放電すると共に、パネル内
にプラズマを生成する。

【００４６】以上説明した表示装置駆動回路１では、出
力段のｎＭＯＳ１４の寄生容量４２を利用してｎＭＯＳ
１４のゲート端子の電圧を制御していたが、寄生容量を
利用せず、チャージポンプ回路を用いてゲート端子の電
圧を制御してもよい。

【００４７】図２の符号３１は、その表示装置駆動回路
を示している。この表示装置駆動回路３１は、図１で説
明した構成のドライバ１と、チャージポンプ回路１７と
を有している。

【００４８】チャージポンプ回路１７は入力端子２４
と、昇圧用インバータ１８と、昇圧コンデンサ１９とを
有している。昇圧用インバータ１８は、その入力端子
が、チャージポンプ回路１７の入力端子２４を介して不
図示の制御回路に接続されており、入力端子２４の電位
がハイレベルのときには昇圧コンデンサ１９の低電圧側
の端子を接地電位ＧＮＤと接続し、ローレベルのときに
は昇圧コンデンサ１９の低電圧側の端子を電源電圧Ｖ_DD
と接続できるように構成されている。昇圧コンデンサ１
９の高電圧側の端子は、バッファ回路１２の出力端子即
ちｎＭＯＳ１４のゲート端子に接続されている。

【００４９】図２の表示装置駆動回路３１は、図１で説
明した表示装置駆動回路１と同様に、パネル消灯時には
ｎＭＯＳ１４のゲート端子は接地電位ＧＮＤに接続さ
れ、ｎＭＯＳ１４はオフしている。このとき、チャージ
ポンプ回路１７では、昇圧コンデンサ１９の低電圧側の
端子は接地電位ＧＮＤに接続された状態にあるため、昇
圧コンデンサ１９の両端子間の電圧は０Ｖになってい
る。

【００５０】この状態から、パネルを点灯させるため
に、ｎＭＯＳ１４のゲート端子を電源電圧Ｖ_DDに接続
し、ｎＭＯＳ１４をオンさせる。ｎＭＯＳ１４がオンす
るとともにパネル容量１５から放電がなされ、パネル電
流が流れる。このとき、ｎＭＯＳ１４のゲート端子の電
位が上昇することで、昇圧コンデンサ１９が充電され、
昇圧コンデンサ１９は電源電圧Ｖ_DD−Ｖ_f(Ｖ_fはダイオ
ードの順方向電圧降下の電圧)で充電される。

【００５１】パネル電流が流れなくなったら、昇圧用イ
ンバータ１８の出力電圧がＶ_DDになることで、昇圧コン
デンサ１９の低電圧側の端子の電位は電源電圧Ｖ_DDまで
上昇する。従って、昇圧コンデンサ１９の高電圧側の端
子の電位は、電源電圧Ｖ_DD−Ｖ_fからさらにＶ_DDだけ昇
圧されて２Ｖ_DD−Ｖ_fになり、ｎＭＯＳ１４のゲート端
子には、その電圧２Ｖ_DD−Ｖ_fが印加される。

【００５２】この状態では、ｎＭＯＳ１４のゲート端子
には、バッファ回路１２から供給される電圧Ｖ_DDよりも
高い電圧２Ｖ_DD−Ｖ_fが印加されるので、ｎＭＯＳ１４
の電流駆動能力は高くなる。ｎＭＯＳ１４の電流駆動能
力が高い状態で、プラズマ放電電流が流れても、ｎＭＯ
Ｓ１４のドレインの電位は従来のように大きく上昇しな
い。

【００５３】図１の表示装置駆動回路１では、ゲート・
ドレイン間の寄生容量４２がゲート・ソース間の寄生容
量に比してあまりに小さい場合は、リーク電流などの影
響により、ドレイン端子の電位が大きく上昇しても、そ
れに応じてゲート端子の電位が十分に上昇せず、まれに
動作が不安定になるおそれがあったが、図２の表示装置
駆動回路３１では、ｎＭＯＳ１４がオンした後、チャー
ジポンプ回路１７でｎＭＯＳ１４のゲート電位を２Ｖ_DD
まで昇圧させているので、仮に寄生容量４２が小さい場
合でも、確実にｎＭＯＳ１４のゲート電位は上昇する。
従ってｎＭＯＳ１４のゲート・ドレイン間の電圧は過大
にならず、パネル点灯時に動作が不安定になることはな
い。

【００５４】ＭＯＳトランジスタのゲート・ドレイン間
の寄生容量Ｃ_GDはドレイン・ソース間の電圧Ｖ_DSに依存
しており、電圧Ｖ_DSが小さいときには寄生容量Ｃ_GDは大
きな値となり、電圧Ｖ_DSが大きいときには寄生容量Ｃ_GD
は小さな値となる。

【００５５】従って、図１に示した実施例の場合、ｎＭ
ＯＳ１４がバッファ回路１２に応答して導通した当初は
ドレイン・ソース間の電圧が高く寄生容量４２の容量値
は小さいが、ｎＭＯＳ１４が十分に導通してドレイン・
ソース間の電圧が小さくなると寄生容量４２の容量値は
大きくなる。ここで、ｎＭＯＳ１４にプラズマ放電電流
が流れるとｎＭＯＳ１４のゲート電圧がＶ_DD−Ｖ_f以上
に上昇し、ｎＭＯＳ１４の電流駆動能力が大きくなる。
この時、ドレイン・ソース間の電圧が上昇すると寄生容
量４２の容量値が小さくなるので、ゲート電圧はＶ_DD−
Ｖ_fに戻ろうとし、ドレイン・ソース間の電圧が高い領
域でもＳＯＡ(Safety Operation Area：安全動作領域)
を十分確保できる。

【００５６】また、上述の表示装置駆動回路１、３１に
おいては、インバータ１２のｐＭＯＳのソースにダイオ
ード５１を付加しているが、本発明はこれに限らず、上
記ｐＭＯＳとダイオードの組み合わせの代わりに、ＩＧ
ＢＴ(Insulated Gate Bipolar Transistor)を用いても
よい。

【００５７】また、図１の表示装置駆動回路１におい
て、ダイオード５１を抵抗素子に置き換えても本発明の
作用効果を得ることができる。更には、ダイオード５１
と並列に抵抗素子を接続する構成としてもよい。

【００５８】

【発明の効果】出力段のトランジスタのドライブ能力を
高めることで、チップサイズを縮小化することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態の表示装置駆動回路を説明
する回路図

【図２】本発明の他の実施形態の表示装置駆動回路を説
明する回路図

【図３】従来の表示装置駆動回路を説明する回路図

【図４】(ａ)：従来の表示装置駆動回路に用いられるバ
ッファ回路の回路図 (ｂ)：図４(ａ)のバッファ回路内のｐＭＯＳ素子の構成
を説明する断面図

【図５】従来の表示装置駆動回路の動作を説明するタイ
ミングチャート

【符号の説明】

１、３１……表示装置駆動回路１２……バッファ回
路１４……ｎＭＯＳ(ＭＯＳトランジスタ) ４１
……寄生ダイオード５１……逆阻止ダイオード(ダ
イオード素子) ８１……電源ライン

Claims

【特許請求の範囲】

【請求項１】表示装置に接続された出力端子と第１の電
源電圧端子との間に電気的に接続され、ゲート端子に印
加される第１の電源電圧レベルの信号又は基準電圧レベ
ルの信号により駆動される第１のＭＯＳトランジスタ
と、上記出力端子と基準電圧端子との間に電気的に接続さ
れ、ゲート端子に印加される第１の電源電圧よりも低い
第２の電源電圧レベルの信号又は基準電圧レベルの信号
により駆動される第２のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタのゲート端子と第２の電
源電圧供給端子との間にアノードを第２の電源電圧端子
側にして電気的に接続されているダイオードと、を有し、上記第２のＭＯＳトランジスタがオン状態のと
きに上記第２のＭＯＳトランジスタのゲート・ドレイン
間の寄生容量により上記第２のＭＯＳトランジスタのゲ
ート電圧が上昇した際に上記ダイオードが上記第２の電
源電圧端子への電流の流入を防止する表示装置駆動回
路。
【請求項２】上記第１のＭＯＳトランジスタはｐチャネ
ルＭＯＳトランジスタであり、上記第２のＭＯＳトラン
ジスタはｎチャネルＭＯＳトランジスタである請求項１
に記載の表示装置駆動回路。
【請求項３】上記第２のＭＯＳトランジスタのゲート端
子に電気的に接続されているチャージポンプ回路を有
し、上記チャージポンプ回路は上記第２のＭＯＳトラン
ジスタのゲート電圧を第２の電源電圧以上に設定する請
求項１又は２に記載の表示装置駆動回路。
【請求項４】上記表示装置がプラズマ・ディスプレイ・
パネルである請求項１、２又は３に記載の表示装置駆動
回路。