JP2006276641A - 表示パネル駆動装置 - Google Patents

Abstract

【課題】 回路素子の占有面積を小さくして、かつ製造プロセスを簡素化した表示パネル駆動装置を提供する。
【解決手段】 表示パネル駆動装置の出力段回路２７０は、インバータ２３２，２３３およびバッファ回路２３４を直列に接続してなるローサイドセレクタ回路２３５と、ｎチャネル型のＩＧＢＴ２３６，２３７と、ＩＧＢＴ２３６のゲート・エミッタ間にそれぞれ接続されたツェナーダイオード２４４および抵抗２４５と、バッファ回路２５１と、インバータ２５４からなるハイサイドセレクタ回路２５５とから構成される。このバッファ回路２５１は、ハイサイドセレクタ回路２５５からのロジック信号で動作するハイサイド側のＰｃｈ−ＭＯＳ２５２と、ローサイドセレクタ回路２３５のロジック信号で動作するローサイド側のＮｃｈ−ＭＯＳ２５３とから構成される。
【選択図】 図１

Description

本発明は、プラズマディスプレイパネルなどの表示パネルを駆動する表示パネル駆動装置に関し、とくに駆動信号出力端子の出力レベルを、ローサイドレベル出力、ハイサイドレベル出力、およびハイ・インピーダンスレベル出力の３レベルに切り換えて各走査電極を駆動するようにした表示パネル駆動装置に関する。

近年、プラズマディスプレイパネル（以下、ＰＤＰと略称する。）を用いた大画面、薄型の壁掛けテレビが脚光を浴びている。
図９は、ＰＤＰ駆動装置の概略構成を示すブロック図である。

ここでは簡単のため、走査・維持電極とデータ電極との２電極を備えたＰＤＰの例を示している。
ＰＤＰ１００の駆動装置は、複数のスキャンドライバＩＣ（Integrated Circuit）２００−１，２００−２，２００−３，…２００−ｋと、データ（アドレス）ドライバＩＣ３００−１，３００−２，３００−３，…３００−ｍなどから構成される（ここで、ｋ，ｍは任意の整数である。）。

スキャンドライバＩＣ２００−１〜２００−ｋは、それぞれ複数本の走査・維持電極１１１を駆動し、データ（アドレス）ドライバＩＣ３００−１〜３００−ｍは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極１１２を駆動する。この走査・維持電極１１１と、データ電極１１２とは互いに垂直になるように格子状に配置され、その交点に放電セル（図示せず）が配置される。

スキャンドライバＩＣ２００−１〜２００−ｋの数は、たとえばそれぞれ６４本の走査・維持電極１１１を駆動可能とすると、ＸＧＡ（eXtended video Graphics Array）の場合、ＰＤＰ１００の画素数は１０２４×７６８であるので、ｋ（＝１２）個配置されることになる。

画像の表示の際には、これらのスキャンドライバＩＣ２００−１〜２００−ｋ、データ（アドレス）ドライバＩＣ３００−１〜３００−ｍによって、データ電極１１２からのデータを、放電セルに走査・維持電極１１１ごとにスキャンして書き込み（アドレス放電期間）、走査・維持電極１１１に放電維持パルスを数回出力して放電を維持（放電維持期間）し、画像の表示を行う。

以下、このようなスキャンドライバＩＣの構成について説明する。なお、以下ではスキャンドライバＩＣを表示装置駆動回路という。
図１０は、従来の表示装置駆動回路の構成を示す図である。

従来の表示装置駆動回路２００は、図９で示した走査・維持電極１１１を制御するシリアルデータ信号ＤＡＴＡを入力し、クロック信号ＣＬＫに同期させてパラレル信号に変換するシフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−ｎと、シフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−ｎからビットごとに転送された信号を、出力回路２３０−１，２３０−２，２３０−３，…２３０−ｎに送出するデータセレクタ２２０−１，２２０−２，２２０−３，…２２０−ｎを有する。ｎは任意の数であり、たとえば６４ビットの表示装置駆動回路２００の場合は、ｎ＝６４となり、６４本の走査・維持電極１１１を駆動する。なお、データセレクタ２２０−１，２２０−２，２２０−３，…２２０−ｎはローサイド電源ＶＤＬに接続され、全ての走査・維持電極１１１をＨ（Ｈｉｇｈ）レベルにする際の全出力Ｈレベル固定信号に相当する電圧が入力される。また、ＧＮＤ端子は接地され、全ての走査・維持電極１１１をＬ（Ｌｏｗ）レベルにする際の全出力Ｌレベル固定信号が入力される。

図１１は、従来の表示装置駆動回路に使用される出力段回路を示す図である。
出力回路２３０は、レベルシフト回路２３１、インバータ２３２，２３３とバッファ回路２３４からなるセレクタ回路２３５、および単位面積当たりで多くの電流を流せる素子、たとえば２つのｎチャネル型のＩＧＢＴ（Insulated Gate Bipolar Transistor）２３６，２３７を有している。

レベルシフト回路２３１は、高耐圧のｐチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、Ｐｃｈ−ＭＯＳという。）２３１ａ，２３１ｂと、ｎチャネル型ＭＯＳＦＥＴ（以下、Ｎｃｈ−ＭＯＳという。）２３１ｃ，２３１ｄから構成される回路である。

Ｐｃｈ−ＭＯＳ２３１ａは、ソース端子が０〜１００Ｖの高電圧（ハイサイド電源ＶＤＨ）を供給する高電圧電源端子に、ドレイン端子がＮｃｈ−ＭＯＳ２３１ｃのドレイン端子、Ｐｃｈ−ＭＯＳ２３１ｂのゲート端子、およびＩＧＢＴ２３６のゲート端子に接続されている。Ｐｃｈ−ＭＯＳ２３１ａのゲート端子は、Ｐｃｈ−ＭＯＳ２３１ｂのドレイン端子、およびＮｃｈ−ＭＯＳ２３１ｄのドレイン端子と接続されている。また、Ｐｃｈ−ＭＯＳ２３１ｂも同様に、ソース端子がハイサイド電源ＶＤＨに接続され、ドレイン端子がＮｃｈ−ＭＯＳ２３１ｄのドレイン端子、およびＰｃｈ−ＭＯＳ２３１ａのゲート端子に接続されている。Ｐｃｈ−ＭＯＳ２３１ｂのゲート端子は、Ｐｃｈ−ＭＯＳ２３１ａのドレイン端子と接続されている。また、Ｎｃｈ−ＭＯＳ２３１ｃ，２３１ｄのソース端子はともに接地される。また、Ｎｃｈ−ＭＯＳ２３１ｃのゲート端子にはインバータ２３２を介して、Ｎｃｈ−ＭＯＳ２３１ｄのゲート端子にはインバータ２３２、２３３を介して、入力端子２４１からのローサイド電源ＶＤＬ（前述のデータセレクタ２２０−１〜２２０−ｎからの送出された信号ＩＮ）が入力されている。

バッファ回路２３４は、インバータ２３２、２３３を介して入力端子２４１からのローサイド電源ＶＤＬが入力され、その信号レベルを反転してからＩＧＢＴ２３７のゲート端子に入力するものである。

ＩＧＢＴ２３６のコレクタ端子はハイサイド電源ＶＤＨと接続されており、エミッタは出力端子Ｄｏ、およびＩＧＢＴ２３７のコレクタと接続されている。また、ＩＧＢＴ２３７のエミッタは接地されている。

出力端子２４３は、図９に示したような走査・維持電極１１１と接続され、さらに放電セル（容量とみなせる）と接続されている。
ローサイド電源ＶＤＬから０〜５Ｖのロジック信号がセレクタ回路２３５に送られ、ローサイド出力を制御するＩＧＢＴ２３７のゲート端子にそのまま出力され、ハイサイド出力を制御するＩＧＢＴ２３６のゲート端子には、レベルシフト回路２３１で０〜１００Ｖのロジック信号に変換されて供給される。これらの出力回路２３０では、ハイサイド（電源側）もローサイド（接地側）もｎチャネル型のＩＧＢＴ２３６，２３７によって、図１０に示すようにトーテムポール型の出力回路を構成しているが、ＭＯＳＦＥＴによって同様の回路構成も可能である。

また、ハイサイド電源ＶＤＨと接続されたＩＧＢＴ２３６のゲート・エミッタ間にはツェナーダイオード２４４、および抵抗２４５が接続されている。ツェナーダイオード２４４は、ＩＧＢＴ２３６のゲート・エミッタ間の耐圧を超える電圧が印加されることを防止するものであり、抵抗２４５は、ゲート電位をローサイド電源ＶＤＬ（５Ｖ）に引き上げるものである。ここでは、ツェナーダイオード２４４を接続することでＩＧＢＴ２３６のゲート・エミッタ間に高電圧は印加されないため、ＩＧＢＴ２３６のゲート酸化膜を比較的に薄く形成でき、たとえばローサイド側のＩＧＢＴ２３７と同じ厚さとすることができる。ＩＧＢＴ２３６のゲート酸化膜を厚く形成した場合、Ｐｃｈ−ＭＯＳ２３１ａとＰｃｈ−ＭＯＳ２３１ｂは高耐圧素子であるため、ゲート酸化膜の厚さを厚く形成する必要がある。工程削減のため、ＩＧＢＴ２３６のゲート酸化膜とＰｃｈ−ＭＯＳ２３１ａとＰｃｈ−ＭＯＳ２３１ｂのゲート酸化膜とをそれぞれ同じ厚さで形成する場合、Ｐｃｈ−ＭＯＳ２３１ａ、およびＰｃｈ−ＭＯＳ２３１ｂを大きくする必要がある。しかし、ツェナーダイオード２４４を形成すると、工程を増やすことなく、しかも回路占有面積を大きくすることなく形成することができる。このような出力段回路の構成については、たとえば特許文献１に開示されている。

なお、従来の表示装置駆動回路２００における配線パターンや基板への実装などの詳細は、たとえば特許文献２などに開示されている。また、特許文献３には、出力信号の立ち上がり時間が速くなりすぎてノイズが発生してしまうことを防止するために、出力段の高電圧電源端子と出力端子間に接続されたＦＥＴのゲート・ソース間電圧を、スイッチング時の一定時間、一定電位にクランプして、出力（供給電流）の立ち上がりを緩和する技術が開示されている。また、特許文献４には、チップサイズの縮小化のために、出力端子と、基準電源端子間に接続したトランジスタを小さくしても十分な電流駆動能力を得られる技術が開示されている。
特開２０００−１６４７３０号公報（図１） 特開２００２−３４１７８５号公報 特開平１１−９８０００号公報（段落番号〔００１９〕〜〔００２３〕，図１，図２） 特開２００１−１３４２３０号公報（図１）

図１０に示す従来のプラズマディスプレイパネルの表示装置駆動回路２００では、シフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−ｎとデータセレクタ２２０−１，２２０−２，２２０−３，…２２０−ｎの素子の面積は全面積の約２割弱を占めるだけであるが、残りのレベルシフト回路２３１とＩＧＢＴ２３６，２３７からなる出力回路２３０−１，２３０−２，２３０−３，…２３０−ｎが全面積の約８割程度を占めていた。そのため、表示装置駆動回路２００に占める高耐圧素子のコストが大きくなっていた。

また、レベルシフト回路２３１のＰｃｈ−ＭＯＳ２３１ａ，２３１ｂは高耐圧ゲート素子であるため、ゲートロジック製造プロセスにおいてロジック用のゲート製造工程と高耐圧素子用のゲート製造工程との２種類が必要となっていた。

さらに、レベルシフト回路２３１では、それが動作するときにハイサイド電源からローサイド電源へと多くの貫通電流が流れるため、パワー損失が大きくなるという問題もあった。

なお、このような問題は、液晶ディスプレイやＥＬ（Electro Luminescence）ディスプレイなどＰＤＰ以外のフラットパネルディスプレイを駆動する場合でも同様に生じる問題である。

本発明はこのような点に鑑みてなされたものであり、回路素子の占有面積を小さくして、かつ製造プロセスを簡素化した表示パネル駆動装置を提供することを目的とする。

本発明では、上記問題を解決するために、表示パネルを駆動する表示パネル駆動装置において、前記表示パネルの走査電極に接続された出力回路、およびこの出力回路を制御するシフトレジスタとセレクタとを含むドライブ回路からなる出力段回路を備え、前記出力段回路はローサイド電源のロジック電圧とハイサイド電源のロジック電圧とによって駆動されることを特徴とする表示パネル駆動装置が提供される。

本発明の表示パネル駆動装置によれば、回路素子の占有面積を小さくして、かつ製造プロセスを簡素化することにより、製品コストを低減でき、不要な電力損失を低減できる。

以下、図面を参照してこの発明の実施の形態について説明する。
［実施の形態１］
図１は、実施の形態１に係る表示パネル駆動装置の出力段回路を示す回路図である。

実施の形態１の出力段回路２７０は、インバータ２３２，２３３およびバッファ回路２３４を直列に接続してなるローサイドセレクタ回路２３５と、ｎチャネル型のＩＧＢＴ２３６，２３７と、ＩＧＢＴ２３６のゲート・エミッタ間にそれぞれ接続されたツェナーダイオード２４４および抵抗２４５と、バッファ回路２５１と、インバータ２５４からなるハイサイドセレクタ回路２５５とから構成される。ここで、ローサイドセレクタ回路２３５がローサイド用のドライブ回路であり、バッファ回路２５１およびハイサイドセレクタ回路２５５がハイサイド用ドライブ回路である。ＩＧＢＴ２３６とＩＧＢＴ２３７とからなるトーテムポール回路を出力回路とする。

ローサイドセレクタ回路２３５のインバータ２３２は、低電圧制御用のドライブ信号入力端子２４１に接続され、ローサイド電源ＶＤＬと接地線ＧＮＤの間で、たとえば５Ｖ（０Ｖ〜５Ｖ）振幅のロジック信号で動作する。ハイサイドセレクタ回路２５５は、高電圧制御用のドライブ信号入力端子２４２に接続され、ハイサイド電源ＶＤＨとハイサイド側のコモンラインとなる接地電位ＧＮＤＨとの間で、たとえば５Ｖ（１００Ｖ〜９５Ｖ）振幅のロジック信号で動作する。

バッファ回路２５１は、ハイサイドセレクタ回路２５５からのロジック信号で動作するハイサイド側のＰｃｈ−ＭＯＳ２５２と、ローサイドセレクタ回路２３５のロジック信号で動作するローサイド側のＮｃｈ−ＭＯＳ２５３とから構成されている。Ｐｃｈ−ＭＯＳ２５２は、たとえば１００Ｖ〜９５Ｖの５Ｖ振幅のロジック信号で駆動され、Ｎｃｈ−ＭＯＳ２５３は、たとえば０Ｖ〜５Ｖの５Ｖ振幅のロジック信号で駆動される。

ツェナーダイオード２４４は、ＩＧＢＴ２３６のゲート・エミッタ間の耐圧を超える電圧が印加されることを防止するものであり、抵抗２４５は、ゲート電位をローサイド電源ＶＤＬの電位（５Ｖ）まで引き上げるものである。

したがって、この表示パネル駆動装置の出力段回路２７０では、ｎチャネル型のＩＧＢＴ２３６とｎチャネル型のＩＧＢＴ２３７からなる出力回路のうち、ローサイド側の出力素子であるｎチャネル型のＩＧＢＴ２３７がローサイドセレクタ回路２３５によって制御される。一方、ハイサイド側の出力素子であるｎチャネル型のＩＧＢＴ２３６が、そのゲートを高電圧信号で駆動するバッファ回路２５１によって制御される。

図２は、図１の出力段回路２７０を用いた表示装置駆動回路の構成を示すブロック図である。
図２では、６４ビットの表示装置駆動回路２０１について示しており、図１の出力段回路２７０にシフトレジスタ２４０−１，２４０−２，２４０−３，…２４０−６４とシフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−６４が追加されている。シフトレジスタ２４０−１，２４０−２，２４０−３，…２４０−６４とハイサイドセレクタ２５５−１，２５５−２，２５５−３，…２５５−６４とがハイサイド駆動用ロジック回路であり、シフトシフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−６４とローサイドセレクタ２３５−１，２３５−２，２３５−３，…２３５−６４とがローサイド駆動用ロジック回路である。ここでは、図１０の従来回路比較して、ハイサイド駆動用ロジック回路が追加されている。しかし、このことによって表示装置駆動回路２０１に使用される出力段回路２７０からレベルシフト回路２３１（図１１）を削減できるようにした点に、実施の形態１の特徴がある。したがって、この表示装置駆動回路２０１を集積回路として構成する場合には回路面積が縮小できるという利点がある。

以上、実施の形態１に係るプラズマディスプレイパネルの表示装置駆動回路２０１では、ローサイド用のドライブ回路はローサイド電源ＶＤＬのロジック電圧によって駆動され、ハイサイド用のドライブ回路はハイサイド電源ＶＤＨのロジック電圧によって駆動されるので、出力段回路２７０の占有面積を小さくして、かつ製造プロセスを簡素化できる。

［実施の形態２］
図３は、実施の形態２に係る表示パネル駆動装置の出力段回路を示す回路図である。
出力段回路２８０は、出力回路をｎチャネル型のＩＧＢＴ２３７とｐチャネル型のＩＧＢＴ２６０とからなるプッシュプル回路として構成している。この場合には、実施の形態１の出力段回路２７０で必要としていたバッファ回路２５１を削減することができる。ここでは、ローサイドセレクタ回路２６２がローサイド用のドライブ回路となり、ハイサイドセレクタ回路２５５がハイサイド用ドライブ回路となる。

図４は、図３の出力段回路２８０を用いた表示装置駆動回路の構成を示すブロック図である。
この表示装置駆動回路２０２は、図３の出力段回路２８０と、ローサイド電源のロジック電圧によって駆動されるローサイド駆動用ロジック回路と、ハイサイド電源のロジック電圧によって駆動されるハイサイド駆動用ロジック回路とから構成されている。このうち、ローサイド駆動用ロジック回路がシフトシフトレジスタ２１０−１，２１０−２，２１０−３，…２１０−６４とローサイドセレクタ２３５−１，２３５−２，２３５−３，…２３５−６４とを備え、ハイサイド駆動用ロジック回路がシフトレジスタ２４０−１，２４０−２，２４０−３，…２４０−６４とハイサイドセレクタ２５５−１，２５５−２，２５５−３，…２５５−６４とを備えている。そして、これらのローサイド駆動用ロジック回路とハイサイド駆動用ロジック回路には、それぞれ同じデータ信号ＤＡＴＡとクロック信号ＣＬＫが入力され、それぞれ振幅５Ｖのロジック信号で動作する。この表示装置駆動回路２０２では、実施の形態１のバッファ回路２５１が不要となって、集積回路として構成する場合には回路面積が縮小できるという利点がある。

以上、実施の形態２に係るプラズマディスプレイパネルの表示装置駆動回路２０２では、ローサイド用のドライブ回路はローサイド電源のロジック電圧によって駆動され、ハイサイド用のドライブ回路はハイサイド電源のロジック電圧によって駆動され、いずれも０Ｖないし５Ｖのロジック電圧によって駆動されるので、出力段回路の占有面積を小さくして、かつ製造プロセスを簡素化できる。

［実施の形態３］
図５は、ローサイドロジック信号をハイサイドロジック信号に変換するためのレベルシフト回路を示す回路構成図である。

このレベルシフト回路１０は、２つのＮチャネル型の高耐圧ＭＯＳＦＥＴ１１，１２と、２つのＰチャネル型の高耐圧ＭＯＳＦＥＴ１３，１４と、２つのＰチャネル型の低耐圧ＭＯＳＦＥＴ１５，１６とから構成されている。

入力端子１７には、ローサイドロジック信号が入力される。高耐圧ＭＯＳＦＥＴ１１のゲートには、ローサイドロジック信号が供給され、高耐圧ＭＯＳＦＥＴ１２のゲートには、インバータ１８で反転されたローサイドロジック信号が供給される。

Ｐチャネル型の低耐圧ＭＯＳＦＥＴ１５，１６のソースと基板は、ハイサイド電源ＶＤＨに接続され、それぞれのドレインは、Ｐチャネル型の高耐圧ＭＯＳＦＥＴ１３，１４のソースと基板に接続される。また、高耐圧ＭＯＳＦＥＴ１３，１４のドレイン出力は、それぞれＮチャネル型の高耐圧ＭＯＳＦＥＴ１１，１２のソースに接続されている。そして、高耐圧ＭＯＳＦＥＴ１４と低耐圧ＭＯＳＦＥＴ１６との接続点はインバータ１９と接続され、このインバータ１９を介してハイサイドロジック信号が出力される。

なお、ハイサイド電源ＶＤＨとハイサイドの接地電位ＧＮＤＨとの間には、第１のツェナーダイオードＤ１が挿入され、Ｐチャネル型の低耐圧ＭＯＳＦＥＴ１５，１６のドレイン・ソース間には、それぞれ第２、第３のツェナーダイオードＤ２，Ｄ３が挿入されている。

つぎに、上記構成のレベルシフト回路１０の動作について説明する。
ロジック信号が「Ｈ」の場合、高耐圧ＭＯＳＦＥＴ１１がオンし、高耐圧ＭＯＳＦＥＴ１２がオフする。すると、高耐圧ＭＯＳＦＥＴ１３のドレイン電圧が下がるが、この高耐圧ＭＯＳＦＥＴ１３のゲートは、ツェナーダイオードＤ１，Ｄ２によって過電圧が印加されないように保護されている。高耐圧ＭＯＳＦＥＴ１４のゲートについても、同様に過電圧が生じないように、ツェナーダイオードＤ１，Ｄ３によって保護されている。また、これらのツェナーダイオードＤ１，Ｄ２，Ｄ３によって、低耐圧ＭＯＳＦＥＴ１５，１６のゲートやドレインへの過電圧が印加されないように保護されている。

低耐圧ＭＯＳＦＥＴ１６のドレインに接続されたインバータ１９からは、５Ｖ振幅の信号（９５〜１００Ｖ電位）が出力され、ハイサイド駆動用ロジック回路にハイサイドロジック信号が供給される。

図６は、出力段回路にレベルシフト回路を用いた駆動回路の構成を示すブロック図である。
この表示装置駆動回路２０３は、図３の出力段回路２８０と、ローサイド電源のロジック電圧によって駆動されるローサイド駆動用ロジック回路と、ハイサイド電源のロジック電圧によって駆動されるハイサイド駆動用ロジック回路と、図５に示したレベルシフト回路１０−１，１０−２とから構成されている。

この場合、ハイサイド駆動用ロジック回路ではロジック信号、制御信号を外部から供給する必要がなくなり、外部からの信号を供給するにはハイサイド電源ＶＤＨと接地電位ＧＮＤＨのコモンラインを接続するだけで済む。したがって、表示パネル駆動装置の出力段回路２８０、シフトレジスタ２１０およびレベルシフト回路１０をＩＣ回路として構成する場合に、周辺の回路構成を簡素化することができる。

［実施の形態４］
図７は、実施の形態４に係る表示装置駆動回路の構成を示すブロック図である。
この表示装置駆動回路２０４は、図５に示すレベルシフト回路１０とハイサイド駆動用のロジック回路２０を用いて、ローサイド用のクロック信号ＣＬＫに同期してロジック回路２０の出力のうち、奇数ビット（２０−１，２０−３，…２０−６３）と偶数ビット（２０−２，２０−４，…２０−６４）とが交互に「Ｈ」、あるいは「Ｌ」になるように構成されている。

図８は、図７の表示装置駆動回路２０４の動作信号波形を示すタイミングチャートである。
同図（ａ）、（ｂ）に示すタイミングでクロック信号ＣＬＫとデータ信号ＤＡＴＡがシフトレジスタ２１０−１に入力されるとき、同図（ｃ）、（ｅ）のようにローサイドロジック信号Ｓｂ−１，Ｓｂ−２が生成される。また、クロック信号ＣＬＫとデータ信号ＤＡＴＡがハイサイド駆動用ロジック回路２０を介してレベルシフト回路１０に供給されて、それぞれ同図（ｄ）、（ｆ）に示すようなハイサイドロジック信号Ｓａ−１，Ｓａ−２に変換される。

以上、実施の形態４に係る表示装置駆動回路２０４では、ハイサイド駆動用のロジック回路２０とレベルシフト回路１０とによって上述した機能を果たすことにより、実施の形態１ないし３に示す表示装置駆動回路２０１〜２−３での追加的なシフトレジスタ２４０−１，２４０−２，２４０−３，…２４０−ｎを削減することができる。

また、このような新規のレベルシフト回路１０を用いる場合でも、表示装置駆動回路２０４におけるそれらの回路素子の占める面積を低減することができるから、出力段回路の占有面積を小さくして、かつゲート製造プロセスをロジックゲート製造工程だけにすることができる。したがって、低コストで集積回路を製造することができ、不要なパワー損失を低減して、集積回路の発熱を抑えることができる。

実施の形態１に係る表示パネル駆動装置の出力段回路を示す回路図である。 図１の出力段回路を用いた表示装置駆動回路の構成を示すブロック図である。 実施の形態２に係る表示パネル駆動装置の出力段回路を示す回路図である。 図３の出力段回路を用いた表示装置駆動回路の構成を示すブロック図である。 ローサイドロジック信号をハイサイドロジック信号に変換するためのレベルシフト回路を示す回路構成図である。 出力段回路にレベルシフト回路を用いた駆動回路の構成を示すブロック図である。 実施の形態４に係る表示装置駆動回路の構成を示すブロック図である。 図７の表示装置駆動回路の動作信号波形を示すタイミングチャートである。 ＰＤＰ駆動装置の概略構成を示すブロック図である。 従来の表示装置駆動回路の構成を示す図である。 従来の表示装置駆動回路に使用される出力段回路を示す図である。

符号の説明

１０ レベルシフト回路
１１，１２ Ｎチャネル型の高耐圧ＭＯＳＦＥＴ
１３，１４ Ｐチャネル型の高耐圧ＭＯＳＦＥＴ
１５，１６ Ｐチャネル型の低耐圧ＭＯＳＦＥＴ
１７ 入力端子
１８，１９ インバータ
２０１〜２０４ 表示装置駆動回路
２３２，２３３ インバータ
２３４ バッファ回路
２３５ ローサイドセレクタ回路
２３６，２３７ ｎチャネル型のＩＧＢＴ
２４０−１，２４０−２，２４０−３，…２４０−ｎ シフトレジスタ
２４４ ツェナーダイオード
２４５ 抵抗
２５１ バッファ回路
２５４ インバータ
２５５，２５５−１，２５５−２，２５５−３，…２５５−ｎ ハイサイドセレクタ回路
２７０，２８０ 出力段回路

Claims (9)

1. 表示パネルを駆動する表示パネル駆動装置において、
   前記表示パネルの走査電極に接続された出力回路、およびこの出力回路を制御するシフトレジスタとセレクタとを含むドライブ回路からなる出力段回路を備え、
   前記出力段回路はローサイド電源のロジック電圧とハイサイド電源のロジック電圧とによって駆動されることを特徴とする表示パネル駆動装置。
2. 前記ドライブ回路は、前記出力回路のローサイドおよびハイサイドをそれぞれ制御するローサイド用のドライブ回路とハイサイド用のドライブ回路とから構成され、
   ローサイド用のドライブ回路はローサイド電源のロジック電圧によって駆動され、ハイサイド用のドライブ回路はハイサイド電源のロジック電圧によって駆動されることを特徴とする請求項１記載の表示パネル駆動装置。
3. 前記各ドライブ回路は、それぞれ等しい大きさのロジック電圧によって駆動されることを特徴とする請求項２記載の表示パネル駆動装置。
4. 前記ドライブ回路は、０Ｖないし５Ｖのロジック電圧によって駆動される集積回路であることを特徴とする請求項２記載の表示パネル駆動装置。
5. 前記ドライブ回路のいずれかは、ハイサイドロジック信号とローサイドロジック信号のいずれかを共通化するためのレベルシフト回路を備え、
   前記各ドライブ回路に外部から入力されるロジック信号を削減したことを特徴とする請求項１記載の表示パネル駆動装置。
6. 前記レベルシフト回路は、前記ロジック電圧によりゲート制御される複数のＰチャネル型、およびＮチャネル型のＭＯＳＦＥＴによって構成されていることを特徴とする請求項５記載の表示パネル駆動装置。
7. 前記レベルシフト回路は、２個のＰチャネル型ＭＯＳＦＥＴと２個のＮチャネル型ＭＯＳＦＥＴによって構成され、
   前記Ｐチャネル型ＭＯＳＦＥＴのソースと基板をハイサイド電源に接続し、そのドレイン出力を別の前記Ｐチャネル型ＭＯＳＦＥＴのソースと基板に接続し、そのドレイン出力を２個の前記Ｎチャネル型ＭＯＳＦＥＴのドレインに接続したことを特徴とする請求項５記載の表示パネル駆動装置。
8. 前記レベルシフト回路は、前記ハイサイド電源とハイサイドの接地電位との間に第１のツェナーダイオードが挿入され、
   基板とソースが前記ハイサイド電源に接続されている前記２個のＰチャネル型ＭＯＳＦＥＴのドレイン・ソース間には、それぞれ第２、第３のツェナーダイオードが挿入されていることを特徴とする請求項７記載の表示パネル駆動装置。
9. 前記レベルシフト回路により、前記ローサイドロジック信号のクロックに同期して、奇数ビットあるいは偶数ビットごとに交互にオンオフするハイサイドロジック信号を生成するようにして、ハイサイド側のシフトレジスタを不要としたことを特徴とする請求項５記載の表示パネル駆動装置。
   

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