JP2010107697A - プラズマディプレイ装置、及び半導体装置 - Google Patents

Abstract

【課題】片側駆動で使用するアドレスドライバＩＣを一部低耐圧化することでチップサイズを小型化し、低コスト化する。
【解決手段】複数の表示セルを含むプラズマディスプレイ装置であって、Ｙ電極と、隣接するＹ電極との間で、維持放電を行う電極であって、基準電位に接続されたＸ電極と、アドレス電極と、を備え、アドレス電極を駆動するアドレスドライバのハイレベルを出力する第２のスイッチ素子（Ｑ１）の耐圧を、ローレベルを出力する第１のスイッチ素子（Ｑ２）より低くする。このため、第２のスイッチ素子（Ｑ１）とアドレス電極との間にダイオード（Ｄｉ）を挿入する。
【選択図】図１

Description

本発明は、第１の電極が一定電位に保持されたプラズマディプレイ装置、及びこれに用いる半導体装置に関する。

ＡＣ型プラズマディプレイ装置（以下、「ＡＣ型ＰＤＰ装置」と呼ぶ。）は、ブラウン管テレビ等に比べ大画面化が容易で、また薄型であることなどから、近年、急速に普及している。しかし一方で、大画面のためその消費電力が大きく、またコストも高いため、消費電力、コストの低減が求められている。

図８は、ＡＣ型ＰＤＰ装置の表示パネルのセル構造を示す概念図である。表示パネル１０２は、ガラス製の前面板１と背面板２とが、リブ３で互いに離間させられ、その中の放電空間４にＸｅ等の発光ガスが封じ込められている。前面板１には、Ｙ電極５ｙとＸ電極５ｘとが透明導電膜により互いに平行に形成され、その表面には放電空間４と絶縁するための誘電体層６ｘｙが形成されている。一方、アドレス電極５ａは、背面板２の表面に形成され、さらにその表面には放電空間４と絶縁するための誘電体層６ａと蛍光体層７とがこの順番に形成されている。
また、図９に示すように、ＡＣ型ＰＤＰ装置の表示パネル１０２は、複数のＸ電極（Ｘ１，Ｘ２，…，Ｘｍ−１，Ｘｍ）と、複数のＹ電極（Ｙ１，Ｙ２，…，Ｙｍ−１，Ｙｍ）とが略平行かつ交互に配置され、それらに対してアドレス電極（以下、「Ａ電極」という。）（Ａ１，Ａ２，…，Ａｎ）が垂直方向に交差するように配置され、２次元マトリクスを構成している。Ｘ電極の各々は、Ａ電極に沿って、隣接するＹ電極との間で表示セルを形成している。

図１０は、一般的なＡＣ型ＰＤＰの表示パネルとその主な駆動回路との接続構成を示す図である。ＡＣ型ＰＤＰ装置は、表示パネル１０２と、表示パネルを支持する金属シャシ１０１（筐体）と、表示パネル１０１のＹ電極を駆動する走査・維持ドライバ回路１０３と、表示パネル１０２のＸ電極を駆動する維持ドライバ回路１０４と、Ａ電極を駆動するアドレスドライバ回路１０５と、入力された映像信号をドライバ回路１０３，１０４を制御する制御信号に変換する制御回路１０６とを備え、制御回路１０６には映像信号が入力される。

図１１は、一般的なＡＣ型ＰＤＰの駆動波形を示す図である。
ＡＣ型ＰＤＰの駆動波形は、３つの連続した期間に分けられ、表示パネル１０２の全表示セルを均一に初期化するリセット期間と、表示セルのうち次のサステイン期間に発光放電させるセルを選択するアドレス期間と、アドレス期間に選択された表示セルを繰り返し発光させ、発光放電を維持するサステイン期間（維持放電期間）とに分けられている。

リセット期間では、Ｘ電極の電圧を−Ｖｓ／２に維持しつつ、Ｙ電極に、電圧Ｖｓ／２（時刻ｔ１）から電圧（Ｖｓ／２＋Ｖｓｅｔ）（時刻ｔ２）まで徐々に増加するランプ関数の電圧を印加することで、Ｙ電極とＸ電極との間、及びＹ電極とＡ電極との間に弱い放電を発生させ、すべての表示セルを均一に初期化する。

アドレス期間は、後続のサステイン期間に発光放電させる表示セルを選択する期間である。ドライバ回路１０３、１０４、１０５は、Ｘ電極を電圧Ｖｓ／２に維持しつつ、Ｙ電極に１ライン毎に順次−Ｖｓｃ電圧を印加（走査）し、選択する表示セルのＡ電極にアドレス電圧Ｖａを印加（走査）する。その表示セルには、Ｙ電極とＡ電極との間に（Ｖｓｃ＋Ｖａ）の電圧が印加されて放電が起き、次のサステイン期間に発光放電する表示セルとして選択される。その表示セルを非選択とする場合は、ドライバ回路１０５は、Ａ電極に０Ｖを印加する。Ｙ電極に印加された−Ｖｓｃ電圧のみではＹ電極とＡ電極との間に放電は起こらず、非選択となる。

サステイン期間は、Ｘ電極、Ｙ電極の両側に正負のサステイン電圧＋Ｖｓ／２，−Ｖｓ／２が交互に印加され、アドレス期間に選択された表示セルが発光放電を繰り返す期間である。Ｘ電極とＹ電極とに印加される電圧は、極性が反対であり、Ｘ電極とＹ電極との間には±Ｖｓの電圧が交互に印加され、Ｘ電極とＹ電極との間で発光放電が維持される。

サステイン期間に発光放電を維持するために必要なサステイン電圧Ｖｓは、現行のＰＤＰ製品で２００Ｖ程度である。それに対してアドレス期間に表示セルを選択するために必要なアドレス電圧Ｖａは７０Ｖ程度である。

前記した一般的なＡＣ型ＰＤＰに対して、部材・製造コスト、消費電力を低減する駆動方式として、図１２に示す駆動方式が特許文献３に開示されている。
特許文献３の駆動方式は、Ｘ電極側の維持ドライバ回路１０４（図１０）を削除し、Ｘ電極と、ＰＤＰ装置の金属シャシ１０１（筐体）とが電気的に接続され、Ｘ電極が接地されている。Ｘ電極側の維持ドライバ回路１０４を削除することによる低コスト化と、Ｘ電極側の維持ドライバ回路１０４で発生していた損失が無くなることによる低消費電力化の両方が実現される。
この駆動方式は片側駆動方式と呼ばれ、特許文献１乃至３、及び非特許文献１にて報告されている。それに対して、図１０，１１の一般的なＡＣ型ＰＤＰを両側駆動方式と呼ぶ。
特許第３６６６６０７号公報 特開２００８−１２９５５２号公報 特願２００７−３３５５１９号明細書 IDW/AD'05（The 12th International Display Workshops/Asia Display 2005、第12回ディスプレイ国際ワークショップ／アジアディスプレイ2005）の４６１頁から４６４頁に掲載された論文「New Two Stage Recovery (TSR) Driving Method for Low Cost AC Plasma Display Panel」

図１３は、特許文献３に記載の片側駆動方式の波形図である。図１１に示す両側駆動方式の波形と異なり、Ｘ電極を接地電位に維持しつつ、ドライバ１１，１３（図１２）は、Ａ電極にリセット期間、サステイン期間に電圧Ｖａ（７０Ｖ程度）より高い電圧Ｖａｒ，Ｖａｓ（２００Ｖ程度）を印加しているのが特徴である。

次に、サステイン期間にＡ電極に印加するＶａｓ電圧について説明する。
サステイン期間では、Ｘ−Ｙ電極間で発光放電を維持するため、Ｘ−Ｙ電極間に±Ｖｓの差電圧を交互に印加する必要がある。このため両側駆動方式では、図１１に示すように、Ｘ電極、Ｙ電極のそれぞれに、±Ｖｓ／２の互いに逆極性の矩形波電圧（サステインパルス）を印加する。

一方、片側駆動方式では、Ｘ電極が接地電位に固定されているため、図１３に示すように、Ｙ電極に±Ｖｓ（２Ｖｓ_ｐ−ｐ）の電圧を印加する必要があり、Ａ電極の電位を固定すると、Ｙ−Ａ電極間の電位差が大きくなる。このため、Ｙ−Ａ電極間で放電が生じやすくなる。また、片側駆動方式では、Ｙ電極に電圧Ｖｓを印加したときのサステインパルスで生じる発光放電で形成されたイオン粒子がＡ電極側に引き寄せられ、イオン衝撃による蛍光体劣化が生じやすくなる。蛍光体層７が劣化すれば、輝度低下を招くことになる。

そこで、Ｙ電極のサステインパルスに同期してＡ電極にパルスを印加すれば、Ｙ−Ａ電極間の電位差が小さくなり、Ａ電極とＹ電極との間で放電が生じず、安定なサステイン放電を実現することができる。また、イオン衝撃による蛍光体劣化も低減される。

図１４は、両側駆動方式のサステイン期間における、表示セルの内部状態を示す図であり、図１５は、片側駆動方式のサステイン期間における、表示セルの内部状態を示す図である。図１４においては、Ｘ電極とＹ電極との間で発光放電を維持している内部状態が示されている。
Ｙ電極５ｙのサステインパルスに同期してＡ電極５ａに印加する電圧Ｖａｓが低いと、図１５に示したように、Ｙ−Ａ電極間で放電が生じてしまうことになる。ここで、Ｙ−Ａ電極間電圧を両側駆動方式と同じにするためには、Ａ電極５にＶｓの電圧振幅を印加する必要がある。前記したように、電圧Ｖｓ（２００Ｖ程度）は電圧Ｖａ（７０Ｖ程度）よりも高いので、片側駆動方式ではＡ電極５を駆動するアドレスドライバに両側駆動方式よりも高い電圧が印加され、アドレスドライバ１１ｃ（図１２）に要求される耐圧が上昇してしまうことになる。

また、リセット期間にＡ電極に電圧Ｖａｒを印加するのもサステイン期間と同様であり、Ｙ−Ａ電極間の電位差を小さくするためである。リセット期間では、Ｘ−Ｙ電極間で弱放電を起こし、全セルに渡ってリセットを確実に行う必要がある。Ｙ−Ａ電極間の電位差が大きいと、強放電（誤放電）が発生し、リセット動作が不安定になる問題がある。

以上より、片側駆動方式では、動作の安定性を確保し、また蛍光体層７の劣化を防ぐため、リセット期間、及びサステイン期間にＡ電極に電圧を印加する必要がある。両側駆動方式とＹ−Ａ電極間の電位差を同じとするためには、Ａ電極に、電圧Ｖａ（７０Ｖ程度）より高い、電圧Ｖｓ（２００Ｖ程度）を印加する必要がある。

図１２は、特許文献３に記載のアドレスドライバの回路構成とその周辺構成を示す図である。
アドレスドライバ１１ｃの出力部は、ハイレベルを出力するためのスイッチ素子Ｔ１、ローレベルを出力するためのスイッチ素子Ｔ２、これらを駆動するレベルシフト回路、及びバイパスダイオードＤ１，Ｄ２を備える。また、スイッチ素子Ｔ１のコレクタは、ダイオードＤ５を介して電圧Ｖａの電源に接続され、逆方向に接続されたダイオードＤ６を介して所定電圧Ｖａｃの電源に接続されている。さらに、論理部の低圧系の制御信号を、高圧系のスイッチ素子Ｔ１，Ｔ２を駆動する信号に変換する高圧回路（レベルシフト回路）が設けられており、このレベルシフト回路は、スイッチ素子Ｔ１、Ｔ２と共に、ドライバＩＣの中で大きな面積を占めている。

特許文献３の片側駆動方式では、リセット期間及びサステイン期間において、スイッチ素子Ｔ１，Ｔ２、及びそれを駆動するレベルシフト回路にＶａ電圧より高い、電圧Ｖａｒ、Ｖａｓが印加されてしまうことになる。そのため、図１０の両側駆動方式と比較して、Ａ電極を駆動するアドレスドライバ回路１０５に印加される電圧が大きくなり、スイッチ素子に要求される耐圧が上昇する問題がある。アドレスドライバ１１の耐圧が上がると、絶縁を確保するための領域を広く取る必要があり、ドライバＩＣのチップサイズが大きくなるため、コストアップの要因となる。

アドレスドライバ１１の中で大きな面積を占めているスイッチ素子Ｔ１、Ｔ２を制御するレベルシフト回路Ｍ１（制御回路）を低耐圧化することができれば、アドレスドライバ１１のチップ面積を大きく低減することが可能となる。なお、耐圧とは、一般的には半導体素子の定格電圧を言うが、降伏電圧、すなわち半導体素子のｐｎ接合がアバランシェして電流が流れ始める電圧でもよい。

本発明は、前記問題に鑑みてなされたもので、第３の電極にハイレベルの電圧を印加する第２のスイッチ素子を制御する制御回路を低耐圧化することができるプラズマディスプレイ装置を提供することを目的とする。

前記課題を解決するため、本発明のプラズマディスプレイ装置は、複数の第１の電極（例えば、Ｘ電極）と、前記複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成すると共に、前記表示セルを形成する前記第１の電極との間にて発光放電を行う複数の第２の電極（例えば、Ｙ電極）と、前記第１の電極及び前記第２の電極に交差する方向に形成され発光放電を行う表示セルを選択する複数の第３の電極（Ａ電極）と、を備えたプラズマディスプレイ装置において、前記表示セルを選択する期間に、前記第３の電極を、ローレベル、ハイレベル、及び開放状態の何れかに設定する第１のスイッチ素子（例えば、Ｑ２）及び第２のスイッチ素子（例えば、Ｑ１）と、を有し、前記表示セルの発光を維持する期間に、前記第１の電極は一定電位に保持され、前記第２の電極には、前記第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、前記第３の電極の電圧を制御する前記第１のスイッチ素子及び前記第２のスイッチ素子は開放状態に保持され、前記ハイレベルの電圧を出力する前記第２のスイッチ素子の耐圧が、前記ローレベルの電圧を出力する前記第１のスイッチ素子の耐圧より低いことを特徴とする構成とする。このとき、第２のスイッチ素子と前記第３の電極との間に電気的に直列に接続された第１のダイオード（例えば、Ｄｉ）を有することが好ましい。

複数の第２の電極に印加される電圧は、第３の電極に印加されるハイレベルの電圧よりも高い。このため、正の第１の電圧が第１の配線容量と第２の配線容量とで分圧されて、ハイレベルの電圧よりも高い分圧電圧が第３の電極に印加されても、第１のダイオードにより、第２のスイッチ素子には、低い電圧しか印加されない。したがって、第２のスイッチ素子を制御する制御回路を低耐圧化することができる。

本発明によれば、第３の電極にハイレベルの電圧を印加する第２のスイッチ素子を制御する制御回路を低耐圧化することができる。これにより、アドレスドライバのハイレベルを出力する第２のスイッチ素子、及びそれを制御するレベルシフト回路を低耐圧化でき、アドレスドライバのチップサイズを小さくでき、コスト低減が可能となる。

（第１実施形態）
本発明の第１実施形態に係るプラズマディスプレイ装置は、図１に例示するように、金属シャシ（筐体）１０１に支持された表示パネル１０２と、走査・維持ドライバ回路１０３と、アドレスドライバ回路１０５と制御回路１０６とを備えて構成され、制御回路１０６は映像信号が入力されている。

Ｘ電極は、共通端子（ＧＮＤ）に接続され、予め定めた基準電位に固定されている。また、Ｘ電極は、金属シャシ１０１に接続されてもよい。また、アドレスドライバ回路１０５は、アドレスドライバ１１をＡ電極の本数分搭載している。

図２は、アドレスドライバ１１の回路図であり、特に、レベルシフト回路Ｍ１の具体的回路が示されている。図１３に示す特許文献３に記載のアドレスドライバ１１ａの回路に対して、スイッチ素子Ｑ１のエミッタとＡ電極側出力端子及びスイッチ素子Ｑ２のコレクタの接続点との間に分離ダイオードＤｉを追加している点が特徴である。
すなわち、アドレスドライバ１１は、出力段のスイッチ素子Ｑ１、Ｑ２と、分離ダイオードＤｉと、バイパスダイオードＤ１と、ツェナダイオードＤｚと、レベルシフト回路Ｍ１とを備え、電圧Ｖａの電源により駆動されている。

電圧Ｖａの電源は、レベルシフト回路Ｍ１と、スイッチ素子Ｑ１のコレクタに接続され、スイッチ素子のエミッタと、分離ダイオードＤｉのアノードとが接続され、分離ダイオードＤｉのカソードと、スイッチ素子のコレクタと、Ａ電極と、バイパスダイオードＤ１のカソードとが接続され、スイッチ素子Ｑ２のエミッタとバイパスダイオードＤ１のアノードとが接続されている。また、スイッチ素子Ｑ１のゲートは、レベルシフト回路Ｍ１に接続され、レベルシフト回路Ｍ１とスイッチ素子Ｑ２のゲートは外部の制御回路１０６（図１）に接続され、ゲート信号Ｇ１，Ｇ２，Ｇ３により制御される。

レベルシフト回路Ｍ１は、ｐ−ＭＯＳＦＥＴのスイッチ素子Ｍａ，Ｍｂと、ｎ−ＭＯＳＦＥＴのスイッチ素子Ｍｃ，Ｍｄとを備え、スイッチ素子Ｍａ，Ｍｂのドレインが電圧Ｖａの電源に接続され、スイッチ素子Ｍａのソースがスイッチ素子Ｍｃのドレインと、スイッチ素子Ｍｂのゲートに接続され、スイッチ素子Ｍｂのソースがスイッチ素子Ｍｄのドレインとスイッチ素子Ｍａのゲートに接続され、スイッチ素子Ｍｃ，Ｍｄのソースが接地されている。

また、スイッチ素子Ｍｂのソースと、スイッチ素子Ｍｄのドレインとの接続点は、スイッチ素子Ｑ１のゲートに接続され、スイッチ素子Ｑ１のコレクタは電圧Ｖａの電源に接続され、スイッチ素子Ｑ１のエミッタは分離ダイオードＤｉのアノードに接続され、分離ダイオードＤｉのカソードはスイッチ素子Ｑ２のコレクタとＡ電極とに接続され、スイッチ素子Ｑ２のエミッタは接地されている。また、スイッチ素子Ｑ１のゲートと、スイッチ素子Ｑ１のエミッタとの間にツェナダイオードＤｚが接続され、スイッチ素子Ｑ２のコレクタとエミッタとの間にバイパスダイオードＤ１が接続されている。また、スイッチ素子Ｍｃ、Ｍｄ、Ｑ２のゲートには、制御回路１０６（図１）のゲート信号Ｇ１，Ｇ２，Ｇ３が入力される。
以上のように、アドレスドライバ１１は、少なくともトランジスタ６個を用いて構成されるので、本実施形態の構成による絶縁耐圧低下による専有面積減少の効果は、極めて大きい。

図３は、複数のアドレスドライバ１１の何れかＡ電極１本分の回路図、及びＰＤＰの等価回路図である。
Ａ電極は配線容量Ｃｘａ２１を介してＸ電極に接続され、配線容量Ｃｙａ２０を介してＹ電極に接続されている。また、Ｘ電極は設置され、Ｙ電極は正負のサステイン電圧＋Ｖｓ，−Ｖｓ（振幅２Ｖｓｐ−ｐ）のパルス電圧で駆動されている。ここで、配線容量Ｃｙａ，Ｃｘａは、それぞれ、Ｙ−Ａ電極間、Ｘ−Ａ電極間の配線容量を示す。

図４は、本実施形態のＡＣ型ＰＤＰの駆動波形を示す図であり、リセット期間、アドレス期間、及びサステイン期間の何れの期間もＸ電極は０Ｖに維持されている。
リセット期間は、走査・維持ドライバ回路１０３が、Ｙ電極に、電圧Ｖｓ（時刻ｔ１）から電圧（Ｖｓ＋Ｖｓｅｔ）（時刻ｔ２）まで徐々に増加するランプ関数の電圧を印加し、アドレスドライバ回路１０５が、電圧Ｖａより高い電圧ＶａｒをＡ電極に印加する。これにより、Ｙ電極とＸ電極との間に弱い放電が発生し、すべての表示セルが均一に初期化される。

アドレス期間は、後続のサステイン期間に発光放電させる表示セルを選択する期間である。走査・維持ドライバ回路１０３は、Ｙ電極に１ライン毎に順次−Ｖｓｃ電圧を印加（走査）し、アドレスドライバ回路１０５は、選択する表示セルのＡ電極にアドレス電圧Ｖａを印加（走査）する。その表示セルには、Ｙ電極とＡ電極との間に（Ｖｓｃ＋Ｖａ）の電圧が印加されて放電が起き、次のサステイン期間に発光放電する表示セルとして選択される。その表示セルを非選択とする場合は、ドライバ回路１０５は、Ａ電極に０Ｖを印加する。Ｙ電極に印加された−Ｖｓｃの電圧のみではＹ電極とＡ電極との間に放電は起こらず、表示セルは非選択となる。

このアドレス期間におけるアドレスドライバの動作を図２を用いて説明する。
Ａ電極に電圧Ｖａを出力するためには、Ｍｃ(ＮＭＯＳ)をオン状態として、Ｍｂ(ＰＭＯＳ)をオン状態とし、スイッチ素子Ｑ１(ＩＧＢＴ)のゲート・エミッタ間にツェナダイオードＤｚのツェナ電圧を印加する。ツェナ電圧は、スイッチ素子Ｑ１の閾値電圧より十分高く設定されており、スイッチ素子Ｑ１がオン状態になることでコレクタ電流が流れ、Ａ電極に電圧Ｖａを出力される。
次に、Ａ電極に電圧０Ｖを出力するためには、Ｍｄ(ＮＭＯＳ)をオン状態とし、スイッチ素子Ｑ１のゲート、エミッタを０ＶとすることでＱ１をオフ状態とする。その後Ｑ２をオン状態にすることで、Ａ電極に電圧０Ｖを出力する。

サステイン期間は、電圧Ｖａの電源より高い電圧Ｖａｓ（図４）をＡ電極に印加する。
Ａ電極に接続されたアドレスドライバ１１の出力段のスイッチ素子Ｑ１，Ｑ２をＯＦＦ状態とし、出力端子をハイインピーダンス状態とする。スイッチ素子Ｑ２は、制御回路１０６でＱ２のゲートとエミッタとをショートすることでＯＦＦ状態とすることができる。スイッチ素子Ｑ１は、レベルシフト回路Ｍ１でスイッチ素子Ｑ２のゲートとエミッタを共に接地電位とすることで、ＯＦＦ状態にすることができる。

次に、サステイン期間にＹ電極に正負のサステイン電圧±Ｖｓ（２Ｖｓｐ−ｐ）が交互に印加されると、Ａ電極には、Ｙ電極に印加された電圧を配線容量Ｃｙａ、Ｃｘａで分圧した電圧が印加される。ＰＤＰパネルの構造上、Ｘ電極、Ｙ電極は、対称であり、Ｃｙａ、Ｃｘａは同程度の値であるため、Ａ電極に印加される電圧振幅は、Ｙ電極に印加される電圧振幅の半分の値Ｖｓ程度となる。

Ｙ電極の電圧が下がり、それに同期してハイインピーダンス状態のＡ電極の電圧が下がっていったとき、Ａ電極の電圧はバイパスダイオードＤ１で０Ｖにクランプされるため、Ａ電極には０Ｖ〜Ｖｓの電圧が印加される。
後続するリセット期間においても、サステイン期間と同様に、スイッチ素子Ｑ１、Ｑ２のＯＦＦ状態を維持することで、Ａ電極に電圧Ｖａ以上の電圧を印加することができる。

以上のサステイン期間、リセット期間の動作において、Ａ電極に印加される電圧（電圧０Ｖ〜Ｖａｓ、電圧Ｖａｒ）は、分離ダイオードＤｉによって阻止されるため、スイッチ素子Ｑ１、レベルシフト回路Ｍ１に印加される電圧は最大でも電圧Ｖａとなり、従来例に対して耐圧を下げることができる。分離ダイオードＤｉが追加されるが、一般的にダイオードは素子サイズが小さくて済むため、全体としてのアドレスドライバＩＣのチップサイズ低減効果が非常に大きい。

さらにアドレスドライバ１１を集積化し、アドレスドライバＩＣとすれば、大きなチップサイズ低減効果が得られる。

（第２実施形態）
図５は、本発明の第２実施形態のアドレスドライバの回路図である。アドレスドライバ１１は、ダイオードＤｃ、電圧Ｖａｃの電源を追加したことが特徴である。
すなわち、ダイオードＤｃのアノードをＡ電極と分離ダイオードＤｉのカソードとスイッチ素子Ｑ２のコレクタの接続点に接続し、ダイオードＤｃのカソードを電圧Ｖａｃの電源に接続している。
これにより、アドレスドライバの出力であるＡ電極をハイインピーダンス状態とし、Ａ電極電圧がＹ電極電圧に伴って変動するとき、Ａ電極の電圧をクランプして、電圧Ｖａｃを超えないようにすることができる。その結果、配線インダクタンスと表示パネルの容量とのＬＣ共振でサージ電圧が発生しスイッチ素子Ｑ２に過電圧が印加されるのを防止し、スイッチ素子Ｑ２の耐圧を低減することが可能となる。

（第３実施形態）
図６は、第３実施形態のプラズマディスプレイ装置の構成図である。
第３実施形態のアドレスドライバ回路１０５は、出力端子からＶａ電源に流れる電流を制御するスイッチ素子Ｑ３、及びそれを駆動するレベルシフト回路Ｍ２を第２実施形態の構成に追加した点が特徴である。
すなわち、アドレスドライバ回路１０５は、電圧Ｖａｃの電源（図５）の代わりに、電圧Ｖａの電源、及びスイッチ素子Ｑ３を用い、スイッチ素子Ｑ３のコレクタとダイオードＤ４のアノードとの接続点をダイオードＤｃのカソードに接続している。そして、アドレスドライバ回路１０５は、スイッチ素子Ｑ３のエミッタに電圧Ｖａの電源を接続し、スイッチ素子Ｑ３のゲート、及びエミッタはレベルシフト回路Ｍ２に接続されている。

アドレス期間にＡ電極出力端子にＶａ電圧を印加するときに、配線インダクタンスと表示パネルの容量のＬＣ共振で、図７の点線で示すサージ電圧が発生し、電圧Ｖａ以上の電圧がＡ電極に印加され、非選択とする表示セルが誤選択されてしまう問題が生じる可能性がある。アドレス期間にスイッチ素子Ｑ３をＯＮ状態にしておけば、図７の実線に示すようにＡ電極電圧がＶａ電圧を超えることはなく、このような問題は発生しない。

また、本発明者らは、ＭＯＳＦＥＴよりＩＧＢＴ(Insulated Gate Bipolar Transistor)の方が高出力であり、素子面積当りの駆動能力が高いことを特許文献３で見出した。本発明のアドレスドライバの構成においても、スイッチ素子Ｑ１、Ｑ２、Ｑ３としてＩＧＢＴを用いるのが効果的であり、チップサイズ低減が可能である。

スイッチ素子Ｑ３をアドレスドライバＩＣに内蔵することで、さらにチップサイズを低減することが可能である。

（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記各実施形態は、Ｘ電極を接地電位とし、Ｙ電極に正負対称の電圧Ｖｓ，−Ｖｓを印加したが、Ｘ電極を他の一定電位に維持し、Ｙ電極をこの一定電位を基準にして、対称の電位を交互に印加することができる。この場合、Ｙ電極には、Ｘ電極に対して正の第１の電圧と、Ｘ電極に対して負の第２の電圧が交互に印加される。なお、正の第１の電圧と負の第２の電圧との和は、２Ｖｓに等しい。
（２）前記各実施形態の電圧Ｖｓ，Ｖａ等の電源は、一次電池あるいは安定化電源を前提としていたが、二次電池、あるいはスーパキャパシタを用いることもできる。

本発明の第１実施形態に係るＡＣ型ＰＤＰ装置の構成例を表すブロック図である。 アドレスドライバ回路の回路図である。 一般的なＡＣ型ＰＤＰ装置の表示パネルの電極配線構造例を表す説明図である。 本発明の第１実施形態に係るＡＣ型ＰＤＰ装置を片側駆動する際の制御信号の例を表すタイミングチャート図である。 本発明の第２実施形態に係るＡＣ型ＰＤＰ装置のアドレスドライバの回路の例を表す概略回路図、および駆動波形を表すタイミングチャート図である。 本発明の第２実施形態に係るＡＣ型ＰＤＰ装置の構成図である。 本発明の第２実施形態に係るＡ電極の電圧波形図である。 一般的なＡＣ型ＰＤＰ装置の表示パネルの斜視図である。 一般的なＡＣ型ＰＤＰ装置の表示セル構造例を表す説明図である。 一般的なＡＣ型ＰＤＰ装置の構成を表すブロック図である。 一般的なＡＣ型ＰＤＰ装置の駆動波形を表すタイミングチャート図である。 特許文献３に記載のＡＣ型ＰＤＰ装置の構成例を表すブロック図である。 特許文献３に記載ののＡＣ型ＰＤＰ装置の駆動波形を表すタイミングチャート図である。 一般的なＡＣ型ＰＤＰ装置の表示セルの発光時の内部状態を表す模式図である。 従来技術のＡＣ型ＰＤＰ装置の表示セルの発光時の内部状態を表す模式図である。

符号の説明

１ 前面板
２ 背面板
３ リブ
４ 放電空間
５ｘ Ｘ電極（第１の電極）
５ｙ Ｙ電極（第２の電極）
５ａ Ａ電極（第３の電極）
６ｘｙ、６a 誘電体層
７ 蛍光体層
１０１ 金属シャシ（筐体）
１０２ 表示パネル
１０３ 走査・維持ドライバ回路
１０４ 維持ドライバ回路
１０５ アドレスドライバ回路
１０６ 制御回路
１１ アドレスドライバ
１２ 本発明の実施の形態に係るＡＣ型ＰＤＰ装置のアドレスドライバの追加回路
２０ Ａ電極とＹ電極間の配線容量
２１ Ａ電極とＸ電極間の配線容量
Ｍ１，Ｍ２ レベルシフト回路
Ｑ１ 第２のスイッチ素子
Ｑ２ 第１のスイッチ素子
Ｑ３ 第３のスイッチ素子
Ｄｉ 分離ダイオード（第１のダイオード）

Claims (11)

1. 複数の第１の電極と、
   前記複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成すると共に、前記表示セルを形成する前記第１の電極との間にて発光放電を行う複数の第２の電極と、
   前記第１の電極及び前記第２の電極に交差する方向に形成され発光放電を行う表示セルを選択する複数の第３の電極と、を備えたプラズマディスプレイ装置において、
   前記表示セルを選択する期間に、前記第３の電極を、ローレベル、ハイレベル、及び開放状態の何れかに設定する第１のスイッチ素子及び第２のスイッチ素子と、を有し、
   前記表示セルの発光を維持する期間に、
   前記第１の電極は一定電位に保持され、
   前記第２の電極には、前記第１の電極に対して正の第１の電圧と、第１の電極に対して負の第２の電圧が交互に印加され、
   前記第３の電極の電圧を制御する前記第１のスイッチ素子及び前記第２のスイッチ素子は開放状態に保持され、
   前記ハイレベルの電圧を出力する前記第２のスイッチ素子の耐圧が、前記ローレベルの電圧を出力する前記第１のスイッチ素子の耐圧より低いことを特徴とするプラズマディスプレイ装置。
2. 請求項１において、
   前記一定電位は、接地電位であり、
   前記第２のスイッチ素子に印加される電圧が、前記第３の電極に印加される電圧より低いことを特徴とするプラズマディスプレイ装置。
3. 請求項１又は請求項２において、
   前記第２のスイッチ素子は、＋端が前記ハイレベルを出力する電源に接続され、
   前記第２のスイッチ素子の他端と前記第３の電極との間に電気的に直列に接続された第１のダイオードを有することを特徴とするプラズマディスプレイ装置。
4. 請求項３において、
   前記第１の電極、前記第２の電極、及び前記第３の電極を備えるパネルを支持する金属シャシを有し、
   前記第１の電極が、前記金属シャシに接続されていることを特徴とするプラズマディスプレイ装置。
5. 請求項１乃至請求項４の何れか１項において、
   前記第１の電極が、前記一定電位に維持された電源、又はキャパシタに接続されていることを特徴とするプラズマディスプレイ装置。
6. 請求項３において、
   前記第３の電極と、所定電圧を与える電源との間に接続される第２のダイオードを有することを特徴とするプラズマディスプレイ装置。
7. 請求項６において、
   前記第２ダイオードを介して、前記第１の電圧を与える電源に電流を流す第３のスイッチ素子を有することを特徴とするプラズマディスプレイ装置。
8. 請求項７において、
   前記第１のスイッチ素子、前記第２のスイッチ素子、及び前記第３のスイッチ素子のいずれか一つまたはこれらの組み合わせがＩＧＢＴ素子であることを特徴とするプラズマディスプレイ装置。
9. 請求項１乃至請求項８の何れか１項において、
   前記第１の電極と前記第３の電極との間に第１の配線容量を有し、
   前記第２の電極と前記第３の電極との間に第２の配線容量を有し、
   前記第３の電極の電圧を制御する前記第１のスイッチ素子及び前記第２のスイッチ素子は開放状態に保持されたときに、
   前記正の第１の電圧が前記第１の配線容量と前記第２の配線容量とで分圧されて、この分圧電圧が前記第３の電極に印加されることを特徴とするプラズマディスプレイ装置。
10. 請求項９において、
    前記第２の電極に印加される電圧は、前記ハイレベルの電圧よりも高く、
    前記分圧された電圧は、前記ハイレベルの電圧よりも高いことを特徴とするプラズマディスプレイ装置。
11. 複数の第１の電極と、
    前記複数の第１の電極に略平行に配置され、隣接する前記第１の電極とで表示セルを形成すると共に、前記表示セルを形成する前記第１の電極との間にて発光放電を行う複数の第２の電極と、
    前記第１の電極及び前記第２の電極に交差する方向に形成され発光放電を行う表示セルを選択する複数の第３の電極と、を備えたプラズマディスプレイ装置に用いられる半導体装置において、
    前記表示セルを選択する期間に、前記第３の電極を、ローレベル、ハイレベル、及び開放状態の何れかに制御する第１のスイッチ素子及び第２のスイッチ素子と、を有し、
    前記第２のスイッチ素子は、＋端が前記ハイレベルを出力する電源に接続され、
    前記第２のスイッチ素子の他端と前記第３の電極との間に電気的に直列に接続された第１のダイオードを有し、
    前記第１のスイッチ素子と前記第２のスイッチ素子とのいずれかを複数個集積したことを特徴とする半導体装置。
    

Images