KR20100048939A - 플라즈마 디스플레이 장치 및 반도체 장치 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

편측 구동으로 사용하는 어드레스 드라이버 IC를 일부 저내압화함으로써 칩 사이즈를 소형화하여, 저코스트화한다. 복수의 표시 셀을 포함하는 플라즈마 디스플레이 장치로서, Y 전극과, 인접하는 Y 전극 사이에서, 유지 방전을 행하는 전극으로서, 기준 전위에 접속된 X 전극과, 어드레스 전극을 구비하고, 어드레스 전극을 구동하는 어드레스 드라이버의 하이 레벨을 출력하는 제2 스위치 소자(Q1)의 내압을, 로우 레벨을 출력하는 제1 스위치 소자(Q2)보다 낮게 한다. 이를 위해, 제2 스위치 소자(Q1)와 어드레스 전극 사이에 다이오드(Di)를 삽입한다.
Figure P1020090104250
제1 스위치 소자, 제2 스위치 소자, 다이오드, 전면판, 배면판, 방전 공간

Description

플라즈마 디스플레이 장치 및 반도체 장치{PLASMA DISPLAY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 제1 전극이 일정 전위로 유지된 플라즈마 디스플레이 장치 및 이것에 이용하는 반도체 장치에 관한 것이다.
AC형 플라즈마 디스플레이 장치(이하, 「AC형 PDP 장치」라고 부름)는, 브라운관 텔레비전 등에 비해 대화면화가 용이하고, 또한 박형 등인 것이므로, 최근 급속하게 보급되고 있다. 그러나 한편, 대화면으로 인해 그 소비 전력이 크고, 또한 코스트도 높기 때문에, 소비 전력, 코스트의 저감이 요구되어 있다.
도 8은, AC형 PDP 장치의 표시 패널의 셀 구조를 도시하는 개념도이다. 표시 패널(102)은, 글래스제의 전면판(1)과 배면판(2)이, 리브(3)에 의해 서로 이격되고, 그 안의 방전 공간(4)에 Xe 등의 발광 가스가 봉입되어 있다. 전면판(1)에는, Y 전극(5y)과 X 전극(5x)이 투명 도전막에 의해 서로 평행하게 형성되고, 그 표면에는 방전 공간(4)과 절연하기 위한 유전체층(6xy)이 형성되어 있다. 한편, 어드레스 전극(5a)은 배면판(2)의 표면에 형성되고, 또한 그 표면에는 방전 공간(4)과 절연하기 위한 유전체층(6a)과 형광체층(7)이 이 순서대로 형성되어 있다.
또한, 도 9에 도시한 바와 같이, AC형 PDP 장치의 표시 패널(102)은, 복수의 X 전극(X1, X2, …, Xm-1, Xm)과, 복수의 Y 전극(Y1, Y2, …, Ym-1, Ym)이 대략 평행하면서 교대로 배치되고, 그들에 대해 어드레스 전극(이하, 「A 전극」이라고 함)(A1, A2, …, An)이 수직 방향으로 교차하도록 배치되어, 2차원 매트릭스를 구성하고 있다. X 전극의 각각은, A 전극을 따라서, 인접하는 Y 전극과의 사이에서 표시 셀을 형성하고 있다.
도 10은, 일반적인 AC형 PDP의 표시 패널과 그 주된 구동 회로와의 접속 구성을 도시하는 도면이다. AC형 PDP 장치는, 표시 패널(102)과, 표시 패널을 지지하는 금속 섀시(101)(케이스)와, 표시 패널(101)의 Y 전극을 구동하는 주사ㆍ유지 드라이버 회로(103)와, 표시 패널(102)의 X 전극을 구동하는 유지 드라이버 회로(104)와, A 전극을 구동하는 어드레스 드라이버 회로(105)와, 입력된 영상 신호를 드라이버 회로(103, 104)를 제어하는 제어 신호로 변환하는 제어 회로(106)를 구비하고, 제어 회로(106)에는 영상 신호가 입력된다.
도 11은, 일반적인 AC형 PDP의 구동 파형을 나타내는 도면이다.
AC형 PDP의 구동 파형은, 3개의 연속된 기간으로 나뉘어지고, 표시 패널(102)의 전체 표시 셀을 균일하게 초기화하는 리셋 기간과, 표시 셀 중 다음의 서스테인 기간에 발광 방전시키는 셀을 선택하는 어드레스 기간과, 어드레스 기간에 선택된 표시 셀을 반복하여 발광시키고, 발광 방전을 유지하는 서스테인 기간(유지 방전 기간)으로 나뉘어져 있다.
리셋 기간에서는, X 전극의 전압을 -Vs/2로 유지하면서, Y 전극에, 전압 Vs/2(시각 t1)로부터 전압(Vs/2+Vset)(시각 t2)까지 서서히 증가하는 램프 함수의 전압을 인가함으로써, Y 전극과 X 전극 사이, 및 Y 전극과 A 전극 사이에 약한 방전을 발생시켜, 모든 표시 셀을 균일하게 초기화한다.
어드레스 기간은, 후속하는 서스테인 기간에 발광 방전시키는 표시 셀을 선택하는 기간이다. 드라이버 회로(103, 104, 105)는, X 전극을 전압 Vs/2로 유지하면서, Y 전극에 1 라인마다 순차적으로 -Vsc 전압을 인가(주사)하고, 선택하는 표시 셀의 A 전극에 어드레스 전압 Va를 인가(주사)한다. 그 표시 셀에는, Y 전극과 A 전극 사이에 (Vsc+Va)의 전압이 인가되어 방전이 일어나고, 다음의 서스테인 기간에 발광 방전하는 표시 셀로서 선택된다. 그 표시 셀을 비선택으로 하는 경우에는, 드라이버 회로(105)는, A 전극에 0V를 인가한다. Y 전극에 인가된 -Vsc 전압만으로는 Y 전극과 A 전극 사이에 방전은 일어나지 않아, 비선택으로 된다.
서스테인 기간은, X 전극, Y 전극의 양측에 정부의 서스테인 전압 +Vs/2, -Vs/2가 교대로 인가되어, 어드레스 기간에 선택된 표시 셀이 발광 방전을 반복하는 기간이다. X 전극과 Y 전극에 인가되는 전압은, 극성이 반대이며, X 전극과 Y 전극 사이에는 ±Vs의 전압이 교대로 인가되어, X 전극과 Y 전극 사이에서 발광 방전이 유지된다.
서스테인 기간에 발광 방전을 유지하기 위해 필요한 서스테인 전압 Vs는, 현행하는 PDP 제품에서 200V 정도이다. 그에 대해 어드레스 기간에 표시 셀을 선택하기 위해 필요한 어드레스 전압 Va는 70V 정도이다.
상기한 일반적인 AC형 PDP에 대해, 부재ㆍ제조 코스트, 소비 전력을 저감하 는 구동 방식으로서, 도 12에 도시한 구동 방식이 특허 문헌 3에 개시되어 있다.
특허 문헌 3의 구동 방식은, X 전극측의 유지 드라이버 회로(104)(도 10)를 삭제하고, X 전극과, PDP 장치의 금속 섀시(101)(케이스)가 전기적으로 접속되고, X 전극이 접지되어 있다. X 전극측의 유지 드라이버 회로(104)를 삭제함에 따른 저코스트화와, X 전극측의 유지 드라이버 회로(104)에서 발생하고 있었던 손실이 없어지는 것에 의한 저소비 전력화의 양방이 실현된다.
이 구동 방식은 편측 구동 방식이라고 불리고, 특허 문헌 1 내지 3, 및 비특허 문헌 1에 의해 보고되어 있다. 그에 대해, 도 10, 도 11의 일반적인 AC형 PDP를 양측 구동 방식이라고 부른다.
특허 문헌 1 : 일본 특허 제3666607호 공보
특허 문헌 2 : 일본 특허 공개 제2008-129552호 공보
특허 문헌 3 : 일본 특허 공개 제2009-157128호 공보
비특허 문헌 1 : IDW/AD' 05(The 12th International Display Workshops/Asia Display 2005, 제12회 디스플레이 국제 워크숍/아시아 디스플레이 2005)의 461 페이지부터 464 페이지에 게재된 논문 「New Two Stage Recovery(TSR) Driving Method for Low Cost AC Plasma Display Panel」
도 13은, 특허 문헌 3에 기재된 편측 구동 방식의 파형도이다. 도 11에 도시한 양측 구동 방식의 파형과 달리, X 전극을 접지 전위로 유지하면서, 드라이 버(11, 13)(도 12)는, A 전극에 리셋 기간, 서스테인 기간에 전압 Va(70V 정도)보다 높은 전압 Var, Vas(200V 정도)를 인가하고 있는 것이 특징이다.
다음으로, 서스테인 기간에 A 전극에 인가하는 Vas 전압에 대해서 설명한다.
서스테인 기간에서는, X-Y 전극간에서 발광 방전을 유지하기 위해, X-Y 전극간에 ±Vs의 차전압을 교대로 인가할 필요가 있다. 이 때문에 양측 구동 방식에서는, 도 11에 도시한 바와 같이, X 전극, Y 전극의 각각에, ±Vs/2의 서로 역극성의 구형파 전압(서스테인 펄스)을 인가한다.
한편, 편측 구동 방식에서는, X 전극이 접지 전위로 고정되어 있기 때문에, 도 13에 도시한 바와 같이, Y 전극에 ±Vs(2VS p-p)의 전압을 인가할 필요가 있고, A 전극의 전위를 고정하면, Y-A 전극간의 전위차가 커진다. 이 때문에, Y-A 전극간에서 방전이 생기기 쉬워진다. 또한, 편측 구동 방식에서는, Y 전극에 전압 Vs를 인가하였을 때의 서스테인 펄스에서 생기는 발광 방전으로 형성된 이온 입자가 A 전극측으로 끌어 당겨져, 이온 충격에 의한 형광체 열화가 생기기 쉬워진다. 형광체층(7)이 열화되면, 휘도 저하를 초래하게 된다.
따라서, Y 전극의 서스테인 펄스에 동기하여 A 전극에 펄스를 인가하면, Y-A 전극간의 전위차가 작아지고, A 전극과 Y 전극 사이에서 방전이 생기지 않아, 안정된 서스테인 방전을 실현할 수 있다. 또한, 이온 충격에 의한 형광체 열화도 저감된다.
도 14는 양측 구동 방식의 서스테인 기간에서의, 표시 셀의 내부 상태를 나타내는 도면이며, 도 15는 편측 구동 방식의 서스테인 기간에서의, 표시 셀의 내부 상태를 나타내는 도면이다. 도 14에서는, X 전극과 Y 전극 사이에서 발광 방전을 유지하고 있는 내부 상태가 도시되어 있다.
Y 전극(5y)의 서스테인 펄스에 동기하여 A 전극(5a)에 인가하는 전압 Vas가 낮으면, 도 15에 나타낸 바와 같이, Y-A 전극간에서 방전이 생기게 된다. 여기서, Y-A 전극간 전압을 양측 구동 방식과 동일하게 하기 위해서는, A 전극(5)에 Vs의 전압 진폭을 인가할 필요가 있다. 상기한 바와 같이, 전압 Vs(200V 정도)는 전압 Va(70V 정도)보다도 높으므로, 편측 구동 방식에서는 A 전극(5)을 구동하는 어드레스 드라이버에 양측 구동 방식보다도 높은 전압이 인가되어, 어드레스 드라이버(11c)(도 12)에 요구되는 내압이 상승하게 된다.
또한, 리셋 기간에 A 전극에 전압 Var를 인가하는 것도 서스테인 기간과 마찬가지이며, Y-A 전극간의 전위차를 작게 하기 위해서이다. 리셋 기간에서는, X-Y 전극간에서 약한 방전을 일으켜, 전체 셀에 걸쳐서 리셋을 확실하게 행할 필요가 있다. Y-A 전극간의 전위차가 크면, 강방전(오방전)이 발생하여, 리셋 동작이 불안정하게 되는 문제가 있다.
이상으로부터, 편측 구동 방식에서는, 동작의 안정성을 확보하고, 또한 형광체층(7)의 열화를 방지하기 위해, 리셋 기간 및 서스테인 기간에 A 전극에 전압을 인가할 필요가 있다. 양측 구동 방식과 Y-A 전극간의 전위차를 동일하게 하기 위해서는, A 전극에, 전압 Va(70V 정도)보다 높고, 전압 Vs(200V 정도)를 인가할 필요가 있다.
도 12는, 특허 문헌 3에 기재된 어드레스 드라이버의 회로 구성과 그 주변 구성을 도시하는 도면이다.
어드레스 드라이버(11c)의 출력부는, 하이 레벨을 출력하기 위한 스위치 소자 T1, 로우 레벨을 출력하기 위한 스위치 소자 T2, 이들을 구동하는 레벨 시프트 회로 및 바이패스 다이오드 D1, D2를 구비한다. 또한, 스위치 소자 T1의 콜렉터는, 다이오드 D5를 통하여 전압 Va의 전원에 접속되고, 역방향으로 접속된 다이오드 D6을 통하여 소정 전압 Vac의 전원에 접속되어 있다. 또한, 논리부의 저압계의 제어 신호를, 고압계의 스위치 소자 T1, T2를 구동하는 신호로 변환하는 고압 회로(레벨 시프트 회로)가 설치되어 있고, 이 레벨 시프트 회로는, 스위치 소자 T1, T2와 함께, 드라이버 IC 내에서 큰 면적을 차지하고 있다.
특허 문헌 3의 편측 구동 방식에서는, 리셋 기간 및 서스테인 기간에서, 스위치 소자 T1, T2 및 그것을 구동하는 레벨 시프트 회로에 Va 전압보다 높은, 전압 Var, Vas가 인가되게 된다. 그 때문에, 도 10의 양측 구동 방식과 비교하여, A 전극을 구동하는 어드레스 드라이버 회로(105)에 인가되는 전압이 커져, 스위치 소자에 요구되는 내압이 상승하는 문제가 있다. 어드레스 드라이버(11)의 내압이 오르면, 절연을 확보하기 위한 영역을 넓게 취할 필요가 있어, 드라이버 IC의 칩 사이즈가 커지므로, 코스트 업의 요인으로 된다.
어드레스 드라이버(11) 내에서 큰 면적을 차지하고 있는 스위치 소자 T1, T2를 제어하는 레벨 시프트 회로 M1(제어 회로)을 저내압화할 수 있으면, 어드레스 드라이버(11)의 칩 면적을 크게 저감하는 것이 가능하게 된다. 또한, 내압이란, 일반적으로는 반도체 소자의 정격 전압을 말하지만, 항복 전압, 즉 반도체 소자의 pn 접합이 애밸런치하여 전류가 흐르기 시작하는 전압이어도 된다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로, 제3 전극에 하이 레벨의 전압을 인가하는 제2 스위치 소자를 제어하는 제어 회로를 저내압화할 수 있는 플라즈마 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 플라즈마 디스플레이 장치는, 복수의 제1 전극(예를 들면, X 전극)과, 상기 복수의 제1 전극에 대략 평행하게 배치되고, 인접하는 상기 제1 전극으로 표시 셀을 형성함과 함께, 상기 표시 셀을 형성하는 상기 제1 전극과의 사이에서 발광 방전을 행하는 복수의 제2 전극(예를 들면, Y 전극)과, 상기 제1 전극 및 상기 제2 전극에 교차하는 방향으로 형성되고 발광 방전을 행하는 표시 셀을 선택하는 복수의 제3 전극(A 전극)을 구비한 플라즈마 디스플레이 장치로서, 상기 표시 셀을 선택하는 기간에, 상기 제3 전극을, 로우 레벨, 하이 레벨 및 개방 상태 중 어느 하나로 설정하는 제1 스위치 소자(예를 들면, Q2) 및 제2 스위치 소자(예를 들면, Q1)를 갖고, 상기 표시 셀의 발광을 유지하는 기간에, 상기 제1 전극은 일정 전위로 유지되고, 상기 제2 전극에는, 상기 제1 전극에 대해 플러스의 제1 전압과, 제1 전극에 대해 마이너스의 제2 전압이 교대로 인가되고, 상기 제3 전극의 전압을 제어하는 상기 제1 스위치 소자 및 상기 제2 스위치 소자는 개방 상태로 유지되고, 상기 하이 레벨의 전압을 출력하는 상기 제2 스위치 소자의 내압이, 상기 로우 레벨의 전압을 출력하는 상기 제1 스위치 소자의 내압보다 낮은 것을 특징으로 하는 구성으로 한다. 이 때, 제2 스위치 소자와 상기 제3 전극 사이에 전기적으로 직렬로 접속된 제1 다이오드(예를 들면, Di)를 갖는 것이 바람직하다.
복수의 제2 전극에 인가되는 전압은, 제3 전극에 인가되는 하이 레벨의 전압보다도 높다. 이 때문에, 플러스의 제1 전압이 제1 배선 용량과 제2 배선 용량으로 분압되어, 하이 레벨의 전압보다도 높은 분압 전압이 제3 전극에 인가되어도, 제1 다이오드에 의해, 제2 스위치 소자에는, 낮은 전압만 인가된다. 따라서, 제2 스위치 소자를 제어하는 제어 회로를 저내압화할 수 있다.
본 발명에 따르면, 제3 전극에 하이 레벨의 전압을 인가하는 제2 스위치 소자를 제어하는 제어 회로를 저내압화할 수 있다. 이에 의해, 어드레스 드라이버의 하이 레벨을 출력하는 제2 스위치 소자 및 그것을 제어하는 레벨 시프트 회로를 저내압화할 수 있고, 어드레스 드라이버의 칩 사이즈를 작게 할 수 있어, 코스트 저감이 가능하게 된다.
<제1 실시 형태>
본 발명의 제1 실시 형태에 따른 플라즈마 디스플레이 장치는, 도 1에 예시한 바와 같이, 금속 섀시(케이스)(101)에 지지된 표시 패널(102)과, 주사ㆍ유지 드라이버 회로(103)와, 어드레스 드라이버 회로(105)와 제어 회로(106)를 구비하여 구성되고, 제어 회로(106)는 영상 신호가 입력되어 있다.
X 전극은, 공통 단자(GND)에 접속되고, 미리 정한 기준 전위로 고정되어 있 다. 또한, X 전극은, 금속 섀시(101)에 접속되어도 된다. 또한, 어드레스 드라이버 회로(105)는, 어드레스 드라이버(11)를 A 전극의 개수분 탑재하고 있다.
도 2는, 어드레스 드라이버(11)의 회로도이며, 특히 레벨 시프트 회로 M1의 구체적 회로가 도시되어 있다. 도 13에 도시한 특허 문헌 3에 기재된 어드레스 드라이버(11a)의 회로에 대해, 스위치 소자 Q1의 에미터와 A 전극측 출력 단자 및 스위치 소자 Q2의 콜렉터의 접속점 사이에서 분리 다이오드 Di를 추가하고 있는 점이 특징이다.
즉, 어드레스 드라이버(11)는, 출력단의 스위치 소자 Q1, Q2와, 분리 다이오드 Di와, 바이패스 다이오드 D1과, 제너 다이오드 Dz와, 레벨 시프트 회로 M1을 구비하고, 전압 Va의 전원에 의해 구동되어 있다.
전압 Va의 전원은, 레벨 시프트 회로 M1과, 스위치 소자 Q1의 콜렉터에 접속되고, 스위치 소자의 에미터와, 분리 다이오드 Di의 애노드가 접속되고, 분리 다이오드 Di의 캐소드와, 스위치 소자의 콜렉터와, A 전극과, 바이패스 다이오드 D1의 캐소드가 접속되고, 스위치 소자 Q2의 에미터와 바이패스 다이오드 D1의 애노드가 접속되어 있다. 또한, 스위치 소자 Q1의 게이트는, 레벨 시프트 회로 M1에 접속되고, 레벨 시프트 회로 M1과 스위치 소자 Q2의 게이트는 외부의 제어 회로(106)(도1)에 접속되고, 게이트 신호 G1, G2, G3에 의해 제어된다.
레벨 시프트 회로 M1은, p-MOSFET의 스위치 소자 Ma, Mb와, n-MOSFET의 스위치 소자 Mc, Md를 구비하고, 스위치 소자 Ma, Mb의 드레인이 전압 Va의 전원에 접속되고, 스위치 소자 Ma의 소스가 스위치 소자 Mc의 드레인과, 스위치 소자 Mb의 게이트에 접속되고, 스위치 소자 Mb의 소스가 스위치 소자 Md의 드레인과 스위치 소자 Ma의 게이트에 접속되고, 스위치 소자 Mc, Md의 소스가 접지되어 있다.
또한, 스위치 소자 Mb의 소스와, 스위치 소자 Md의 드레인과의 접속점은, 스위치 소자 Q1의 게이트에 접속되고, 스위치 소자 Q1의 콜렉터는 전압 Va의 전원에 접속되고, 스위치 소자 Q1의 에미터는 분리 다이오드 Di의 애노드에 접속되고, 분리 다이오드 Di의 캐소드는 스위치 소자 Q2의 콜렉터와 A 전극에 접속되고, 스위치 소자 Q2의 에미터는 접지되어 있다. 또한, 스위치 소자 Q1의 게이트와, 스위치 소자 Q1의 에미터 사이에 제너 다이오드 Dz가 접속되고, 스위치 소자 Q2의 콜렉터와에미터 사이에 바이패스 다이오드 D1이 접속되어 있다. 또한, 스위치 소자 Mc, Md, Q2의 게이트에는, 제어 회로(106)(도 1)의 게이트 신호 G1, G2, G3이 입력된다.
이상과 같이, 어드레스 드라이버(11)는, 적어도 트랜지스터 6개를 이용하여 구성되므로, 본 실시 형태의 구성에 의한 절연 내압 저하에 의한 전유 면적 감소의 효과는, 매우 크다.
도 3은, 복수의 어드레스 드라이버(11) 중 어느 하나 A 전극 1개분의 회로도 및 PDP의 등가 회로도이다.
A 전극은 배선 용량 Cxa(21)를 통하여 X 전극에 접속되고, 배선 용량 Cya(20)를 통하여 Y 전극에 접속되어 있다. 또한, X 전극은 설치되고, Y 전극은 정부의 서스테인 전압 +VS, -VS(진폭 2VS p-p)의 펄스 전압으로 구동되어 있다. 여기서, 배선 용량 Cya, Cxa는, 각각 Y-A 전극간, X-A 전극간의 배선 용량을 나타 낸다.
도 4는, 본 실시 형태의 AC형 PDP의 구동 파형을 나타내는 도면이며, 리셋 기간, 어드레스 기간 및 서스테인 기간 중 어느 하나의 기간도 X 전극은 0V로 유지되고 있다.
리셋 기간은, 주사ㆍ유지 드라이버 회로(103)가, Y 전극에, 전압 Vs(시각 t1)부터 전압(Vs+Vset)(시각 t2)까지 서서히 증가하는 램프 함수의 전압을 인가하고, 어드레스 드라이버 회로(105)가, 전압 Va보다 높은 전압 Var를 A 전극에 인가한다. 이에 의해, Y 전극과 X 전극 사이에 약한 방전이 발생하여, 모든 표시 셀이 균일하게 초기화된다.
어드레스 기간은, 후속하는 서스테인 기간에 발광 방전시키는 표시 셀을 선택하는 기간이다. 주사ㆍ유지 드라이버 회로(103)는, Y 전극에 1 라인마다 순차적으로 -Vsc 전압을 인가(주사)하고, 어드레스 드라이버 회로(105)는, 선택하는 표시 셀의 A 전극에 어드레스 전압 Va를 인가(주사)한다. 그 표시 셀에는, Y 전극과 A 전극 사이에 (Vsc+Va)의 전압이 인가되어 방전이 일어나, 다음의 서스테인 기간에 발광 방전하는 표시 셀로서 선택된다. 그 표시 셀을 비선택으로 하는 경우에는, 드라이버 회로(105)는, A 전극에 0V를 인가한다. Y 전극에 인가된 -Vsc의 전압만으로는 Y 전극과 A 전극 사이에 방전은 일어나지 않아, 표시 셀은 비선택으로 된다.
이 어드레스 기간에서의 어드레스 드라이버의 동작을 도 2를 이용하여 설명한다.
A 전극에 전압 Va를 출력하기 위해서는, Mc(NMOS)를 온 상태로 하고, Mb(PMOS)를 온 상태로 하여, 스위치 소자 Q1(IGBT)의 게이트ㆍ에미터간에 제너 다이오드 Dz의 제너 전압을 인가한다. 제너 전압은, 스위치 소자 Q1의 임계값 전압보다 충분히 높게 설정되어 있고, 스위치 소자 Q1이 온 상태로 됨으로써 콜렉터 전류가 흘러, A 전극에 전압 Va가 출력된다.
다음으로, A 전극에 전압 0V를 출력하기 위해서는, Md(NMOS)를 온 상태로 하여, 스위치 소자 Q1의 게이트, 에미터를 0V로 함으로써 Q1을 오프 상태로 한다. 그 후 Q2를 온 상태로 함으로써, A 전극에 전압 0V를 출력한다.
서스테인 기간은, 전압 Va의 전원보다 높은 전압 Vas(도 4)를 A 전극에 인가한다. A 전극에 접속된 어드레스 드라이버(11)의 출력단의 스위치 소자 Q1, Q2를 OFF 상태로 하여, 출력 단자를 하이 임피던스 상태로 한다. 스위치 소자 Q2는, 제어 회로(106)에서 Q2의 게이트와 에미터를 쇼트함으로써 OFF 상태로 할 수 있다. 스위치 소자 Q1은, 레벨 시프트 회로 M1에서 스위치 소자 Q2의 게이트와 에미터를 모두 접지 전위로 함으로써, OFF 상태로 할 수 있다.
다음으로, 서스테인 기간에 Y 전극에 정부의 서스테인 전압 ±Vs(2VS p-p)가 교대로 인가되면, A 전극에는 Y 전극에 인가된 전압을 배선 용량 Cya, Cxa에 의해 분압한 전압이 인가된다. PDP 패널의 구조상, X 전극, Y 전극은 대칭이며, Cya, Cxa는 동일한 정도의 값이므로, A 전극에 인가되는 전압 진폭은, Y 전극에 인가되는 전압 진폭의 절반의 값 Vs 정도로 된다.
Y 전극의 전압이 내려가고, 그에 동기하여 하이 임피던스 상태의 A 전극의 전압이 내려갔을 때, A 전극의 전압은 바이패스 다이오드 D1에서 0V로 클램프되기 때문에, A 전극에는 0V∼Vs의 전압이 인가된다.
후속하는 리셋 기간에서도, 서스테인 기간과 마찬가지로, 스위치 소자 Q1, Q2의 OFF 상태를 유지함으로써, A 전극에 전압 Va 이상의 전압을 인가할 수 있다.
이상의 서스테인 기간, 리셋 기간의 동작에서, A 전극에 인가되는 전압(전압 0V∼Vas, 전압 Var)은, 분리 다이오드 Di에 의해 저지되기 때문에, 스위치 소자 Q1, 레벨 시프트 회로 M1에 인가되는 전압은 최대로도 전압 Va로 되고, 종래예에 대해 내압을 내릴 수 있다. 분리 다이오드 Di가 추가되지만, 일반적으로 다이오드는 소자 사이즈가 작아지게 되므로, 전체로서의 어드레스 드라이버 IC의 칩 사이즈 저감 효과가 매우 크다.
또한 어드레스 드라이버(11)를 집적화하여, 어드레스 드라이버 IC로 하면, 큰 칩 사이즈 저감 효과가 얻어진다.
<제2 실시 형태>
도 5는, 본 발명의 제2 실시 형태의 어드레스 드라이버의 회로도이다. 어드레스 드라이버(11)는, 다이오드 Dc, 전압 Vac의 전원을 추가한 것이 특징이다.
즉, 다이오드 Dc의 애노드를 A 전극과 분리 다이오드 Di의 캐소드와 스위치 소자 Q2의 콜렉터의 접속점에 접속하고, 다이오드 Dc의 캐소드를 전압 Vac의 전원에 접속하고 있다.
이에 의해, 어드레스 드라이버의 출력인 A 전극을 하이 임피던스 상태로 하고, A 전극 전압이 Y 전극 전압에 수반하여 변동할 때, A 전극의 전압을 클램프하 여, 전압 Vac를 초과하지 않도록 할 수 있다. 그 결과, 배선 인덕턴스와 표시 패널의 용량과의 LC 공진에 의해 서지 전압이 발생하여 스위치 소자 Q2에 과전압이 인가되는 것을 방지하여, 스위치 소자 Q2의 내압을 저감하는 것이 가능하게 된다.
<제3 실시 형태>
도 6은, 제3 실시 형태의 플라즈마 디스플레이 장치의 구성도이다.
제3 실시 형태의 어드레스 드라이버 회로(105)는, 출력 단자로부터 Va 전원에 흐르는 전류를 제어하는 스위치 소자 Q3 및 그것을 구동하는 레벨 시프트 회로 M2를 제2 실시 형태의 구성에 추가한 점이 특징이다.
즉, 어드레스 드라이버 회로(105)는, 전압 Vac의 전원(도 5) 대신에, 전압 Va의 전원 및 스위치 소자 Q3을 이용하여, 스위치 소자 Q3의 콜렉터와 다이오드 D4의 애노드와의 접속점을 다이오드 Dc의 캐소드에 접속하고 있다. 그리고, 어드레스 드라이버 회로(105)는, 스위치 소자 Q3의 에미터에 전압 Va의 전원을 접속하고, 스위치 소자 Q3의 게이트 및 에미터는 레벨 시프트 회로 M2에 접속되어 있다.
어드레스 기간에 A 전극 출력 단자에 Va 전압을 인가할 때에, 배선 인덕턴스와 표시 패널의 용량의 LC 공진에 의해, 도 7의 점선으로 나타내는 서지 전압이 발생하여, 전압 Va 이상의 전압이 A 전극에 인가되어, 비선택으로 하는 표시 셀이 오선택되게 되는 문제가 발생할 가능성이 있다. 어드레스 기간에 스위치 소자 Q3을 ON 상태로 해 두면, 도 7의 실선으로 나타낸 바와 같이 A 전극 전압이 Va 전압을 초과하지 않아, 이와 같은 문제는 발생하지 않는다.
또한, 본 발명자들은, MOSFET보다 IGBT(Insulated Gate Bipolar Transistor) 의 쪽이 고출력이며, 소자 면적당의 구동 능력이 높은 것을 특허 문헌 3에서 발견하였다. 본 발명의 어드레스 드라이버의 구성에서도, 스위치 소자 Q1, Q2, Q3으로서 IGBT를 이용하는 것이 효과적이며, 칩 사이즈 저감이 가능하다.
스위치 소자 Q3을 어드레스 드라이버 IC에 내장함으로써, 칩 사이즈를 더욱 저감하는 것이 가능하다.
<변형예>
본 발명은 상기한 실시 형태에 한정되는 것이 아니라, 예를 들면 이하와 같은 여러 가지의 변형이 가능하다.
(1) 상기 각 실시 형태는, X 전극을 접지 전위로 하고, Y 전극에 정부 대칭의 전압 Vs, -Vs를 인가하였지만, X 전극을 다른 일정 전위로 유지하고, Y 전극을 이 일정 전위를 기준으로 하여, 대칭의 전위를 교대로 인가할 수 있다. 이 경우, Y 전극에는 X 전극에 대해 플러스의 제1 전압과, X 전극에 대해 마이너스의 제2 전압이 교대로 인가된다. 또한, 플러스의 제1 전압과 마이너스의 제2 전압과의 합은, 2Vs와 동등하다.
(2) 상기 각 실시 형태의 전압 Vs, Va 등의 전원은, 1차 전지 혹은 안정화 전원을 전제로 하고 있었지만, 2차 전지, 혹은 슈퍼 캐패시터를 이용할 수도 있다.
도 1은 본 발명의 제1 실시 형태에 따른 AC형 PDP 장치의 구성예를 나타내는 블록도.
도 2는 어드레스 드라이버 회로의 회로도.
도 3은 일반적인 AC형 PDP 장치의 표시 패널의 전극 배선 구조예를 나타내는 설명도.
도 4는 본 발명의 제1 실시 형태에 따른 AC형 PDP 장치를 편측 구동할 때의 제어 신호의 예를 나타내는 타이밍차트도.
도 5는 본 발명의 제2 실시 형태에 따른 AC형 PDP 장치의 어드레스 드라이버의 회로의 예를 나타내는 개략 회로도 및 구동 파형을 나타내는 타이밍차트도.
도 6은 본 발명의 제2 실시 형태에 따른 AC형 PDP 장치의 구성도.
도 7은 본 발명의 제2 실시 형태에 따른 A 전극의 전압 파형도.
도 8은 일반적인 AC형 PDP 장치의 표시 패널의 사시도.
도 9는 일반적인 AC형 PDP 장치의 표시 셀 구조예를 나타내는 설명도.
도 10은 일반적인 AC형 PDP 장치의 구성을 도시하는 블록도.
도 11은 일반적인 AC형 PDP 장치의 구동 파형을 나타내는 타이밍차트도.
도 12는 특허 문헌 3에 기재된 AC형 PDP 장치의 구성예를 나타내는 블록도.
도 13은 특허 문헌 3에 기재된 AC형 PDP 장치의 구동 파형을 나타내는 타이밍차트도.
도 14는 일반적인 AC형 PDP 장치의 표시 셀의 발광 시의 내부 상태를 나타내 는 모식도.
도 15는 종래 기술의 AC형 PDP 장치의 표시 셀의 발광 시의 내부 상태를 나타내는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전면판
2 : 배면판
3 : 리브
4 : 방전 공간
5x : X 전극(제1 전극)
5y : Y 전극(제2 전극)
5a : A 전극(제3 전극)
6xy, 6a : 유전체층
7 : 형광체층
101 : 금속 섀시(케이스)
102 : 표시 패널
103 : 주사ㆍ유지 드라이버 회로
104 : 유지 드라이버 회로
105 : 어드레스 드라이버 회로
106 : 제어 회로
11 : 어드레스 드라이버
12 : 본 발명의 실시 형태에 따른 AC형 PDP 장치의 어드레스 드라이버의 추가 회로
20 : A 전극과 Y 전극 사이의 배선 용량
21 : A 전극과 X 전극 사이의 배선 용량
M1, M2 : 레벨 시프트 회로
Q1 : 제2 스위치 소자
Q2 : 제1 스위치 소자
Q3 : 제3 스위치 소자
Di : 분리 다이오드(제1 다이오드)

Claims (11)

  1. 복수의 제1 전극과,
    상기 복수의 제1 전극에 대략 평행하게 배치되고, 인접하는 상기 제1 전극으로 표시 셀을 형성함과 함께, 상기 표시 셀을 형성하는 상기 제1 전극과의 사이에서 발광 방전을 행하는 복수의 제2 전극과,
    상기 제1 전극 및 상기 제2 전극에 교차하는 방향으로 형성되고 발광 방전을 행하는 표시 셀을 선택하는 복수의 제3 전극
    을 구비한 플라즈마 디스플레이 장치로서,
    상기 표시 셀을 선택하는 기간에, 상기 제3 전극을, 로우 레벨, 하이 레벨 및 개방 상태 중 어느 하나로 설정하는 제1 스위치 소자 및 제2 스위치 소자를 갖고,
    상기 표시 셀의 발광을 유지하는 기간에,
    상기 제1 전극은 일정 전위로 유지되고,
    상기 제2 전극에는, 상기 제1 전극에 대해 플러스의 제1 전압과, 제1 전극에 대해 마이너스의 제2 전압이 교대로 인가되고,
    상기 제3 전극의 전압을 제어하는 상기 제1 스위치 소자 및 상기 제2 스위치 소자는 개방 상태로 유지되고,
    상기 하이 레벨의 전압을 출력하는 상기 제2 스위치 소자의 내압이, 상기 로우 레벨의 전압을 출력하는 상기 제1 스위치 소자의 내압보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 일정 전위는, 접지 전위이며,
    상기 제2 스위치 소자에 인가되는 전압이, 상기 제3 전극에 인가되는 전압보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 스위치 소자는, +단이 상기 하이 레벨을 출력하는 전원에 접속되고,
    상기 제2 스위치 소자의 타단과 상기 제3 전극 사이에 전기적으로 직렬로 접속된 제1 다이오드를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극을 구비하는 패널을 지지하는 금속 섀시를 갖고,
    상기 제1 전극이, 상기 금속 섀시에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 전극이, 상기 일정 전위로 유지된 전원, 또는 캐패시터에 접속되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제3 전극과, 소정 전압을 부여하는 전원 사이에 접속되는 제2 다이오드를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2 다이오드를 통하여, 상기 제1 전압을 부여하는 전원에 전류를 흘리는 제3 스위치 소자를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 스위치 소자, 상기 제2 스위치 소자, 및 상기 제3 스위치 소자 중 어느 하나 또는 이들의 조합이 IGBT 소자인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 전극과 상기 제3 전극 사이에 제1 배선 용량을 갖고,
    상기 제2 전극과 상기 제3 전극 사이에 제2 배선 용량을 갖고,
    상기 제3 전극의 전압을 제어하는 상기 제1 스위치 소자 및 상기 제2 스위치 소자는 개방 상태로 유지되었을 때에,
    상기 플러스의 제1 전압이 상기 제1 배선 용량과 상기 제2 배선 용량에 의해 분압되고, 이 분압 전압이 상기 제3 전극에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 전극에 인가되는 전압은, 상기 하이 레벨의 전압보다도 높고,
    상기 분압된 전압은, 상기 하이 레벨의 전압보다도 높은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 복수의 제1 전극과,
    상기 복수의 제1 전극에 대략 평행하게 배치되고, 인접하는 상기 제1 전극으로 표시 셀을 형성함과 함께, 상기 표시 셀을 형성하는 상기 제1 전극과의 사이에서 발광 방전을 행하는 복수의 제2 전극과,
    상기 제1 전극 및 상기 제2 전극에 교차하는 방향으로 형성되고 발광 방전을 행하는 표시 셀을 선택하는 복수의 제3 전극
    을 구비한 플라즈마 디스플레이 장치에 이용되는 반도체 장치로서,
    상기 표시 셀을 선택하는 기간에, 상기 제3 전극을, 로우 레벨, 하이 레벨 및 개방 상태 중 어느 하나로 제어하는 제1 스위치 소자 및 제2 스위치 소자를 갖고,
    상기 제2 스위치 소자는, +단이 상기 하이 레벨을 출력하는 전원에 접속되고,
    상기 제2 스위치 소자의 타단과 상기 제3 전극 사이에 전기적으로 직렬로 접속된 제1 다이오드를 갖고,
    상기 제1 스위치 소자와 상기 제2 스위치 소자 중 어느 하나를 복수개 집적한 것을 특징으로 하는 반도체 장치.
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