KR20090111944A - 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치 Download PDF

Info

Publication number
KR20090111944A
KR20090111944A KR1020080037568A KR20080037568A KR20090111944A KR 20090111944 A KR20090111944 A KR 20090111944A KR 1020080037568 A KR1020080037568 A KR 1020080037568A KR 20080037568 A KR20080037568 A KR 20080037568A KR 20090111944 A KR20090111944 A KR 20090111944A
Authority
KR
South Korea
Prior art keywords
sustain
energy recovery
address
parallel
electrode
Prior art date
Application number
KR1020080037568A
Other languages
English (en)
Inventor
문건우
이강현
최성욱
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020080037568A priority Critical patent/KR20090111944A/ko
Publication of KR20090111944A publication Critical patent/KR20090111944A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J17/00—Gas-filled discharge tubes with solid cathode
    • H01J17/38—Cold-cathode tubes
    • H01J17/48—Cold-cathode tubes with more than one cathode or anode, e.g. sequence-discharge tube, counting tube, dekatron
    • H01J17/49—Display panels, e.g. with crossed electrodes, e.g. making use of direct current
    • H01J17/492—Display panels, e.g. with crossed electrodes, e.g. making use of direct current with crossed electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를 적용한 플라즈마 디스플레이 패널의 에너지 회수 장치가 개시된다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로는,
에너지를 저장하는 패널 커패시터와, 상기 패널 커패시터로 에너지를 공급하기 위한 경로 및 상기 패널 커패시터에 공급된 에너지를 에너지 회수부로 회수하기 위한 경로를 제공하는 복수 개의 스위칭 수단을 구비하는 플라즈마 디스플레이 패널의 에너지 회수 회로에 있어서, 패널 커패시터; 일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 서스테인 트랜지스터를 포함하는 Y 서스테인 구동부; 일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 서스테인 트랜지스터를 포함하는 X 서스테인 구동부; 상기 Y 서스테인 구동부와 연결되며, 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1, 제 3 인덕터 및 어드레스 기저 전압을 인가하는 Y 어드레스 전극을 포함하는 Y 에너지 회수부; 및 상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2, 제 4 인덕터 및 어드레스 기저 전압을 인가하는 X 어드레스 전극을 포함하는 X 에너지 회수부를 포함한다.
본 발명에 의하면, 부가적인 커패시터를 구성하지 않으면서도 어드레스 전원 을 이용하여 기생 성분의 영향이 있더라도 에너지 회수 동작을 효율적으로 수행할 수 있고, 에너지 회수 동작시에 에너지를 패널에 투여할 때는 전압원을 이용하고, 에너지를 회수할 때는 전류원을 이용하여 모든 전력 반도체 소자의 소프트 스위칭을 이룸으로써 더욱 높은 효율을 얻을 수 있으며, 저가격화를 달성할 수 있으며, 높은 에너지 변환 효율로 인하여 입력 전력 대비 출력되는 빛의 양을 최대화시킬 수 있는 효과가 있다.

Description

플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를 적용한 플라즈마 디스플레이 패널의 에너지 회수 장치{Circuit and Apparatus of energy recovery for plasma display panel}
본 발명은 에너지 회수 회로에 관한 것으로서, 특히 부가적인 ERC 커패시터를 사용하지 않고도 기생 성분의 영향이 있더라도 어드레스 전원을 이용하여 고효율의 에너지 회수를 수행하여 전력 소모를 최소화할 수 있는 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를 적용한 플라즈마 디스플레이 패널의 에너지 회수 장치에 관한 것이다.
일반적으로 플라즈마 표시 패널(Plasma Display Panel:PDP)은 He+ Xe 또는 Ne+ Xe 불활성 혼합가스의 방전시에 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함하는 화상을 표시하게 된다.
PDP, LCD, DLP 등 평면 화면 텔레비젼 중에서 PDP는 대화면화가 유리하고, 가장 CRT에 가까운 색 재현성을 가능하게 할 수 있어 고 해상도 디지털 텔레비젼으로 적합하다고 할 수 있다.
PDP는 자발광 소자로서 원하는 영상을 표시하게 위하여 고전압을 3개의 전극 에 인가하여야 한다.
PDP 구동은 어드레스 디스플레이 세퍼레이션(Address Display Separation:ADS) 방법으로 각각 리셋(Resetting), 어드레싱(Addressing), 서스테이닝(Sustaining)으로 이루어져 있다.
이 세 구간 중에서 실제 영상에 필요한 빛을 내는 부분은 서스테이닝(Sustaining) 부분으로서 영상의 계조 표현이 이루어지는 구간이다.
따라서, 서스테이닝(Sustaining) 구동부가 전체 PDP 전력 소모의 70% 이상을 차지한다고 할 수 있다.
서스테이닝 구동회로는 PDP의 전극에 고전압, 고주파의 사각파를 인가할 수 있어야 한다.
그리고, PDP의 한 셀(Cell)을 살펴보게 되면 전극 사이에 MgO, 형광체, 방전가스로 채워진 용량성 부하, 전기적으로 커패시터 특성을 보이는데, 고전압 고주파의 사각파를 인가할 경우 커패시터를 충전 또는 방전하기 위한 큰 에너지가 발생하게 된다.
이러한 커패시터는 충전 전하 또는 방전 전하는 에너지는 실제 방전 현상에 무관한 에너지로서 서스테이닝 구동 회로에는 이런 에너지를 회수 또는 투여하기 위한 에너지 회수 회로가 반드시 필요하다.
도 1은 종래의 에너지 회수 회로를 도시한 것이다.
도 1을 참조하면, 종래의 서스테이닝(Sustaining) 에너지 회수 회로는 웨버-우드(Weber-Wood) 회로로 고전압 고주파의 사각파를 만들어 내기 위한 풀 브릿 지(Full bridge) 인버터와 패널을 충방전시 에너지를 회수 또는 투여하기 위한 Y 에너지 회수 회로(Energy Recovery Circuit:ERC), X 에너지 회수 회로 및 PDP에 해당하는 패널 커패시터
Figure 112008028899884-PAT00001
로 이루어져 있다. 하지만, 도 1의 서스테이닝 구동 회로는 몇 가지 문제점을 가지고 있다.
첫 번째로, 에너지를 회수 또는 투여시 도 2에서 도시하고 있는 바와 같이 기생 저항 성분과 다이오드 포워드 전압 강하(forward voltage drop)에 의해 패널 전압이 원하는 곳까지 도달할 수 없게 된다.
즉, 이로 인하여 완벽하게 에너지를 회수하지 못함으로써 필요 없는 에너지를 낭비하게 되고, 또한 풀 브릿지 인버터(Full bridge inverter)에서 쓰이는 전력용 반도체 소자에 심한 전류 스트레스를 야기시킨다.
이로 인하여, 반도체 소자가 소손되거나 전자기적 방해(Electro Magnetic Interference:EMI) 노이즈 등이 발생하여 PDP 제품의 신뢰성에 문제가 야기된다.
두 번째로, 도 1에서 볼 수 있는 바와 같이 기존의 에너지 회수 회로에는 Y와 X쪽에 에너지 회수 동작시 바이어스 전압 역할을 하기 위한 커패시터
Figure 112008028899884-PAT00002
과
Figure 112008028899884-PAT00003
가 존재한다.
이 커패시터는 에너지 회수 또는 투여시에 큰 공진 전류가 흐르기 때문에 커패시터에 존재하는 기생 저항으로 인하여 열이 발생하게 되고, 이는 커패시터의 수명을 단축시키게 된다.
또한, 수백 kHz에 달하는 큰 전류가 흐르기 때문에 일반적인 전해 커패시터 를 쓸 수 없고, 기생 저항이 작고 주파수 응답이 무수한 무극성 커패시터를 병렬로 여러 개를 사용하여야 한다.
이와 같이, 종래의 서스테이닝 구동회로를 가지는 에너지 회수 회로는 점점 PDP 화면이 커지거나 해상도가 커지게 되면 커패시턴스가 증가하게 되어 방전에 관련없는 전력 소모가 더욱 커지게 되고, 에너지 회수 또는 투여시에 큰 공진 전류가 흐르게 되어 커패시터에 존재하는 기생 저항으로 열이 발생하여 커패시터의 수명이 단축되며, 회로에 적용되는 커패시터의 갯수가 증가함에 따라서 저가격화를 이룰 수 없게 되는 문제점이 있다.
따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 부가적인 커패스터를 구성하지 않으면서도 어드레스 전압을 이용하여 기생 성분의 영향을 받지 않고 에너지 회수 동작을 효율적으로 수행할 수 있고, 저가격화를 달성할 수 있는 플라즈마 디스플레이 패널의 에너지 회수 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 과제는 상기 플라즈마 디스플레이 패널의 에너지 회수 회로를 적용한 플라즈마 디스플레이 장치를 제공하는 것이다.
상기 첫 번째 과제를 해결하기 위하여 본 발명은,
복수 개의 스위칭 수단을 구비하는 플라즈마 디스플레이 패널의 에너지 회수 회로에 있어서, 패널 커패시터; 일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 서스테인 트랜지스터를 포함하는 Y 서스테인 구동부; 일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 서스테인 트랜지스터를 포함하는 X 서스테인 구동부; 상기 Y 서스테인 구동부와 연결되며, 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1, 제 3 인덕터 및 어드레스 기저 전압을 인가하는 Y 어드레스 전극을 포함하는 Y 에너지 회수부; 및 상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2, 제 4 인덕터 및 어드레스 기저 전압을 인가하는 X 어드레스 전극을 포함하는 X 에너지 회수부를 포함하는 플라즈마 디스플레이 패널의 에너지 회수 회로를 제공한다.
여기서, 상기 제 1 내지 제 4 서스테인 트랜지스터는 n형 MOS 전계 효과 트랜지스터로 이루어지는 것을 특징으로 한다.
그리고, 상기 X 서스테인 구동부 및 상기 Y 서스테인 구동부는
각각의 서스테인 트랜지스터에 양끝단에 병렬로 연결되는 바디 다이오드를 포함할 수 있다.
아울러, 상기 바디 다이오드는 상기 각각의 서스테인 트랜지스터의 소스단과 접한 부분이 애노드 전극이고, 드레인단과 접한 부분이 캐소드 전극을 구성하는 방향으로 형성되는 것을 특징으로 한다.
한편, 상기 Y 에너지 회수부는 상기 Y 서스테인 구동부와 연결되며 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 인덕터; 상기 제 1 인덕터와 병렬 연결된 제 1 및 제 3 다이오드; 상기 제 3 인턱터와 병렬 연결된 제 2 및 제 4 다이오드; 상기 제 1 다이오드와 직렬 연결된 Y 어드레스 전압 인가 스위치; 상기 제 2 다이오드와 직렬 연결된 Y 에너지 회수 스위치; 및 상기 Y 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함할 수 있다.
또한, 상기 X 에너지 회수부는 상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 인덕터; 상기 제 2 인덕터와 병렬 연결된 제 5 및 제 7 다이오드; 상기 제 4 인덕터와 병렬 연결된 제 6 및 제 8 다이오드; 상기 제 5 다이오드와 직렬 연결된 X 어드레스 전압 인가 스위치; 상기 제 6 다이오드와 직렬 연결된 X 에너지 회수 스위치; 및 상기 제 X 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 Y 서스테인 구동부의 제 1 서스테인 트랜지스터 및 상기 X 서스테인 구동부의 제 2 서스테인 트랜지스터는 서스테인 전원 입력단과 병렬로 연결되며, 상기 서스테인 전원 입력단으로부터 인가되는 서스테인 전압을
Figure 112008028899884-PAT00004
라 하고, 상기 X 어드레스 전극 및 상기 Y 어드레스 전극에 인가되는 어드레스 전압을
Figure 112008028899884-PAT00005
라 할 때, 상기 어드레스 전압
Figure 112008028899884-PAT00006
는
Figure 112008028899884-PAT00007
의 범위를 가질 수 있다.
한편, 상기 X 서스테인 구동부 및 상기 Y 서스테인 구동부는 상기 패널 커패시터를 기준으로 H-브릿지 인버터의 형태로 이루어지는 것을 특징으로 한다.
상기 두 번째 과제를 해결하기 위하여 본 발명은,
복수 개의 스위칭 수단을 구비하는 플라즈마 디스플레이 패널의 에너지 회수 장치에 있어서, 패널 커패시터; 상기 패널 커패시터의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 서스테인 트랜지스터를 포함하는 Y 서스테인 구동부; 상기 패널 커패시터의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 서스테인 트랜지스터를 포함하는 X 서스테인 구동부; 상기 Y 서스테인 구동부와 연결되며, 상기 패널 커패시터 의 Y 서스테인 전극과 병렬로 접속된 제 1, 제 3 인덕터 및 어드레스 기저 전압을 인가하는 Y 어드레스 전극을 포함하는 Y 에너지 회수부; 및 상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2, 제 4 인덕터 및 어드레스 기저 전압을 인가하는 X 어드레스 전극을 포함하는 X 에너지 회수부를 포함하는 플라즈마 디스플레이 패널의 에너지 회수 장치를 제공한다.
여기서, 상기 Y 에너지 회수부는 상기 Y 서스테인 구동부와 연결되며 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 인덕터, 상기 제 1 인덕터와 병렬 연결된 제 1 및 제 3 다이오드, 상기 제 3 인턱터와 병렬 연결된 제 2 및 제 4 다이오드, 상기 제 1 다이오드와 직렬 연결된 Y 어드레스 전압 인가 스위치, 상기 제 2 다이오드와 직렬 연결된 Y 에너지 회수 스위치, 및 상기 Y 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 Y 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 한다.
아울러, 상기 X 에너지 회수부는 상기 X 서스테인 구동부와 연결되며 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 인덕터, 상기 제 2 인덕터와 병렬 연결된 제 5 및 제 7 다이오드, 상기 제 4 인덕터와 병렬 연결된 제 6 및 제 8 다이오드, 상기 제 7 다이오드와 직렬 연결된 X 어드레스 전압 인가 스위치, 상기 제 8 다이오드와 직렬 연결된 X 에너지 회수 스위치, 및 상기 제 X 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 플라즈마 디스플레이 에너지 회수 장치는 제 0 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 제 4 서스테인 트랜지스터를 턴 온 상태로 설정하고, 상기 제 0 기간 이후의 제 1 기간 동안 상기 제 1 서스테인 트랜지스터, 상기 제 4 서스테인 트랜지스터 및 상기 X 어드레스 전압 인가 스위치를 턴 온 상태로 설정하고, 상기 제 1 기간 이후의 제 2 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 X 어드레스 전압 인가 스위치를 턴 온 상태로 설정하고, 상기 제 2 기간 이후의 제 3 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 제 2 서스테인 트랜지스터를 턴 온 상태로 설정하고, 상기 제 3 기간 이후의 제 4 기간 동안 상기 제 2 서스테인 트랜지스터 및 상기 Y 에너지 회수 스위치를 턴 온 상태로 설정하고, 상게 제 4 기간 이후의 제 5 기간 동안 상기 제 2 서스테인 트랜지스터, 상기 제 3 서스테인 트랜지스터 상기 Y 에너지 회수 스위치를 턴 온 상태로 설정하는 스위칭 제어부를 더 포함할 수 있다.
한편, 상기 제 1 인덕터
Figure 112008028899884-PAT00008
, 제 2 인덕터
Figure 112008028899884-PAT00009
, 제 3 인덕터
Figure 112008028899884-PAT00010
및 제 4 인덕터
Figure 112008028899884-PAT00011
의 인덕턴스는 상기 제 4 기간의 라이징 타임이
Figure 112008028899884-PAT00012
이고, 상기 제 2 기간의 폴링 타임이
Figure 112008028899884-PAT00013
이고, 상기 제 1 기간이
Figure 112008028899884-PAT00014
이며,
Figure 112008028899884-PAT00015
에 의해 결정되는 값을
Figure 112008028899884-PAT00016
라고 할 때 수학식
Figure 112008028899884-PAT00017
에 의해 결정될 수 있다.
상술한 바와 같이 본 발명에 의하면, 부가적인 커패시터를 구성하지 않으면서도 어드레스 전원을 이용하여 기생 성분의 영향이 있더라도 에너지 회수 동작을 효율적으로 수행할 수 있고, 에너지 회수 동작시에 에너지를 패널에 투여할 때는 전압원을 이용하고, 에너지를 회수할 때는 전류원을 이용하여 모든 전력 반도체 소자의 소프트 스위칭을 이룸으로써 더욱 높은 효율을 얻을 수 있으며, 저가격화를 달성할 수 있으며, 높은 에너지 변환 효율로 인하여 입력 전력 대비 출력되는 빛의 양을 최대화시킬 수 있는 효과가 있다.
본 발명의 핵심적인 특징 중의 하나는 에너지 회수 회로에 부가적인 커패시터를 사용하지 않고 어드레스 전압을 인가하게 하는 구성을 적용함으로써 기생성분으로 인한 패널 전압의 왜곡 현상을 해결할 수 있다.
패널 전압을 서스테인 전압인
Figure 112008028899884-PAT00018
로 충전시킬 경우에는
Figure 112008028899884-PAT00019
보다 큰 전압을 바이어스(bias)로 하여 어드레스 전압을 인가함으로써 기생 성분이 존재한다 하더라도 패널 전압을 서스테이닝 전압까지 충분히 충전시킬 수 있게 된다.
반대로, 패널의 에너지를 회수할 경우, 공진 인덕터에 에너지를 미리 축적하게 함으로써 마찬가지로 기생 성분이 존재한다고 하더라도 패널의 에너지를 모두 에너지 회수 회로로 회수할 수 있게 된다.
이로써, 패널을 충방전하기 위한 에너지를 절약할 수 있고, 더불어 풀 브릿지 인버터(Full bridge inverter)의 영전압 스위칭을 이룰 수 있게 되어 스위칭 손 실을 최소화할 수 있다.
또한, 전류원을 이용하여 패널 에너지를 회수하더라도 에너지 회수 회로 스위치의 영전류 스위칭을 이룰 수 있어 고효율을 기대할 수 있다.
패널 전압이
Figure 112008028899884-PAT00020
까지 충전된 후에 남아 있는 인덕터 전류가 큰 방전 전류를 보상하는 효과도 가질 수 있게 된다.
패널 사이즈나 해상도가 증가하게 되면, 기존의 회로에서는 큰 공진 전류로 인한 열 문제를 해결하기 위하여 공진 인덕터 또한 병렬로 사용하여야 하지만, 본 발명에 따른 에너지 회수 회로는 에너지 회수 및 투여 경로를 분리하여 비교적 적은 수의 공진 인덕터를 사용할 수 있다.
에너지 회수 및 투여 경로를 분리하게 되면, 에너지 회수 회로 스위치가 턴 온(turn on)시 발생하는 스위칭 손실을 저감시키고, 턴 오프(turn off)할 때 필요한 부가적인 전류 손실을 최소화할 수 있다.
특히, 본 발명에 따른 에너지 회수 회로는 어드레스 전압을 사용하므로 에너지 회수 회로 커패시터를 제거할 수 있기 때문에 저가격화를 이룰 수 있다는 점에 그 특징이 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명하기로 한다.
한편, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형할 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공된다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 일 실시예를 도시한 것이다.
도 3에 도시하고 있는 바와 같이, 종래의 에너지 회수 회로와는 다른 방식으로 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로에 커패시터가 존재하지 않고, 어드레싱(addressing) 구간에 사용되고 서스테이닝(Sustaining) 시에는 사용하지 않는 어드레스 전압을 공진을 위한 바이어스 전압으로 사용한다.
우선, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로는 에너지를 저장하는 패널 커패시터
Figure 112008028899884-PAT00021
(310), Y 서스테인 구동부(320), X 서스테인 구동부(330), Y 에너지 회수부(340) 및 X 에너지 회수부(350)를 포함할 수 있다.
우선, 패널 커패시터는 실질적으로 서스테인 인가 전압(
Figure 112008028899884-PAT00022
)과 어드레스 인가 전압(
Figure 112008028899884-PAT00023
) 에 의해 실질적으로 PDP 패널의 충방전을 수행하는 역할을 한다.
그리고, Y 서스테인 구동부(320)는 일단이 서스테인 전원
Figure 112008028899884-PAT00024
의 입력단과 연결되고, 타단이 상기 패널 커패시터(310)의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 서스테인 트랜지스터(321) 및 제 3 서스테인 트랜지스터(323)를 포함한다.
X 서스테인 구동부(330)는 마찬가지로 상기 Y 서스테인 구동부(320)와 대칭적으로 구성되어 서스테인 구동은 Y 서스테인 구동부(320)와 X 서스테인 구동 부(330)에 의해 형성되는 H- 브릿지 인버터에 의해 수행되게 된다.
즉, X 서스테인 구동부(330)는 일단이 서스테인 전원
Figure 112008028899884-PAT00025
의 입력단과 연결되고, 타단이 상기 패널 커패시터(310)의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 서스테인 트랜지스터(332) 및 제 4 서스테인 트랜지스터(334)를 포함한다.
여기서, 상기 제 1 내지 제 4 서스테인 트랜지스터(321,323,332,334)는 n 형 MOS 전계 효과 트랜지스터로 이루어질 수 있고, 상기 Y 서스테인 구동부(320)와 상기 X 서스테인 구동부(330)는 각각의 서스테인 트랜지스터에 양끝단에 병렬로 연결되는 바디 다이오드를 포함할 수 있다.
여기서 바디 다이오드는 서스테인 트랜지스터의 일단 및 타단과 병렬로 연결되고, 서스테인 트랜지스터는 스위칭 역할을 수행한다.
이러한 이유로 상기 바디 다이오드는 각각의 서스테인 트랜지스터의 소스단과 접한 부분이 애노드(Anode) 전극이고, 드레인단과 접한 부분이 캐소드(Cathod) 전극을 구성하는 방향으로 형성된다.
한편, Y 에너지 회수부(340)는 상기 Y 서스테인 구동부(320)와 연결되며, 상기 패널 커패시터(310)의 Y 서스테인 전극과 병렬로 접속된 제 1 인덕터(345), 제 3 인덕터(346) 및 어드레스 기저 전압
Figure 112008028899884-PAT00026
를 인가하는 Y 어드레스 전극(349)을 포함한다.
그리고, X 에너지 회수부(350)는 상기 X 서스테인 구동부(350)와 연결되며, 상기 패널 커패시터(310)의 X 서스테인 전극과 병렬로 접속된 제 2 인턱터(355) 및 제 4 인덕터(356)를 포함한다.
이와 같이, 본 발명은 X, Y 에너지 회수부에 별도의 커패시터를 사용하지 않고 어드레스 전압
Figure 112008028899884-PAT00027
을 인가하게 하는 구성을 적용하여 기생성분으로 인한 패널 전압의 왜곡 현상을 해결할 수 있다.
그리고, 에너지 회수 및 투여 경로를 분리하여, 에너지 회수 회로 스위치가 턴 온(turn on)시 발생하는 스위칭 손실을 저감시키고, 턴 오프(turn off)할 때 필요한 부가적인 전류 손실을 최소화할 수 있다.
특히, 본 발명에 따른 에너지 회수 회로는 어드레스 전압을 사용하므로 에너지 회수 회로 커패시터를 제거할 수 있기 때문에 저가격화를 이룰 수 있게 한다.
상세하게 살펴보면, 상기 Y 에너지 회수부(340)는 상기 Y 서스테인 구동부(320)와 연결되며 상기 패널 커패시터
Figure 112008028899884-PAT00028
의 Y 서스테인 전극과 병렬로 접속된 제 1 인덕터
Figure 112008028899884-PAT00029
(345)와 제 3 인덕터
Figure 112008028899884-PAT00030
(346)을 포함한다.
상기 제 3 인덕터
Figure 112008028899884-PAT00031
(346)에 의해 발생되는 전류
Figure 112008028899884-PAT00032
에 의해 상기 패널 캐패시터에 기생 성분이 존재한다 하더라도 완충을 유도할 수 있고, 제 1 인덕터
Figure 112008028899884-PAT00033
(345)에 의해 발생되는 전류
Figure 112008028899884-PAT00034
에 의하여 마찬가지로 기생 성분이 존재한다 하더라도 패널의 에너지를 모두 회수할 수 있게 하고 에너지 회수 회로의 영전압 스위칭을 이룰 수 있게 하여 스위칭 손실을 최소화할 수 있게 한다.
한편, 상기 Y 에너지 회수부(340)는 제 1 인덕터(345)와 병렬 연결된 제 1 다이오드
Figure 112008028899884-PAT00035
(343) 및 제 3 다이오드
Figure 112008028899884-PAT00036
(347)를 포함하고, 제 3 인덕터(346)와 병렬 연결된 제 2 다이오드
Figure 112008028899884-PAT00037
(344) 및 제 4 다이오드
Figure 112008028899884-PAT00038
(348)를 포함할 수 있다.
그리고, 상기 Y 에너지 회수부(340)는 상기 제 1 다이오드(343)과 직렬 연결되어 어드레스 전압
Figure 112008028899884-PAT00039
를 인가하는 Y 어드레스 전압 인가 스위치(341)를 포함하고, 상기 제 2 다이오드(342)와 직렬 연결되어 에너지 회수 역할을 수행하는 Y 에너지 회수 스위치(342)를 포함한다. 여기서, 상기 Y 어드레스 전압 인가 스위치(341)와 Y 에너지 회수 스위치(342)는 MOS 전계 효과 트랜지스터로 구성될 수 있으며, 전술한 제 1 내지 제 4 서스테인 트랜지스터와 동일하게 바디 다이오드를 포함하여 인버터 역할을 수행할 수 있다.
한편, Y 어드레스 전극(349)은 상기 서스테인 전원 입력단으로부터 인가되는 서스테인 전압을
Figure 112008028899884-PAT00040
라 하고, 상기 X 어드레스 전극 및 상기 Y 어드레스 전극에 인가되는 어드레스 전압을
Figure 112008028899884-PAT00041
라 할 때, 상기 어드레스 전압
Figure 112008028899884-PAT00042
는
Figure 112008028899884-PAT00043
의 범위를 가질 수 있다.
상기 X 에너지 회수부(350)는 전술한 Y 에너지 회수부(340)와 대칭적으로 구성된다.
즉, X 에너지 회수부(350)는 상기 X 서스테인 구동부(330)와 연결되며 상기 패널 커패시터
Figure 112008028899884-PAT00044
의 Y 서스테인 전극과 병렬로 접속된 제 2 인덕터
Figure 112008028899884-PAT00045
(355)와 제 4 인덕터
Figure 112008028899884-PAT00046
(356)을 포함한다.
상기 제 4 인덕터
Figure 112008028899884-PAT00047
(356)에 의해 발생되는 전류
Figure 112008028899884-PAT00048
에 의해 상기 패널 캐패시터에 기생 성분이 존재한다 하더라도 완충을 유도할 수 있고, 제 2 인덕터
Figure 112008028899884-PAT00049
(355)에 의해 발생되는 전류
Figure 112008028899884-PAT00050
에 의하여 마찬가지로 기생 성분이 존재한다 하더라도 패널의 에너지를 모두 회수할 수 있게 하고 에너지 회수 회로의 영전압 스위칭을 이룰 수 있게 하여 스위칭 손실을 최소화할 수 있게 한다.
한편, 상기 X 에너지 회수부(350)는 제 2 인덕터(355)와 병렬 연결된 제 5 다이오드
Figure 112008028899884-PAT00051
(353) 및 제 7 다이오드
Figure 112008028899884-PAT00052
(357)를 포함하고, 제 4 인덕터(356)와 병렬 연결된 제 6 다이오드
Figure 112008028899884-PAT00053
(354) 및 제 8 다이오드
Figure 112008028899884-PAT00054
(358)를 포함할 수 있다.
그리고, 상기 X 에너지 회수부(350)는 상기 제 5 다이오드(353)과 직렬 연결되어 어드레스 전압
Figure 112008028899884-PAT00055
를 인가하는 X 어드레스 전압 인가 스위치(351)를 포함하고, 상기 제 6 다이오드(354)와 직렬 연결되어 에너지 회수 역할을 수행하는 X 에너지 회수 스위치(352)를 포함한다. 여기서, 상기 X 어드레스 전압 인가 스위치(351)와 Y 에너지 회수 스위치(352)는 MOS 전계 효과 트랜지스터로 구성될 수 있으며, 전술한 제 1 내지 제 4 서스테인 트랜지스터와 동일하게 바디 다이오드를 포 함하여 인버터 역할을 수행할 수 있다.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 주요 동작 파형을 도시한 것이다.
도 3 및 도 4를 기반으로 본 발명에 따른 플라즈마 디스틀레이 패널의 에너지 회수 회로의 동작을 상술하기로 한다.
한편, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 장치 역시 상술한 플라즈마 디스플레이 패널의 에너지 회수 회로를 포함하며, 하기의 에너지 회수 회로 동작을 위하여 스위칭 제어부를 더 포함할 수 있다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 동작은 한 스위칭 주기 동안 도 4에 도시된 바와 같이 12개의 모드로 구성되지만, 앞의 6개 모드와 이에 연속하는 뒤의 6개 모드는 상호 동일하므로 모드 0 내지 모드 5까지만 상술하기로 한다.
우선, 모드 0(mode 0)(
Figure 112008028899884-PAT00056
)은 제 1 서스테인 트랜지스터
Figure 112008028899884-PAT00057
(321) 및 제 4 서스테인 트랜지스터
Figure 112008028899884-PAT00058
(334)가 턴 온(turn on) 되어 있는 상태로, 패널 커패시터의 전압
Figure 112008028899884-PAT00059
는
Figure 112008028899884-PAT00060
를 유지하고 있다.
그 다음, 모드 1(mode 1)(
Figure 112008028899884-PAT00061
)는 제 1 서스테인 트랜지스터
Figure 112008028899884-PAT00062
(321), 제 4 서스테인 트랜지스터
Figure 112008028899884-PAT00063
(334) 및 X 어드레스 전압 인가 스위치
Figure 112008028899884-PAT00064
(351)가 턴 온(turn on) 되어 있는 상태로, 모드 1에서 추가적으로 X 어드레스 전압 인가 스위치
Figure 112008028899884-PAT00065
가 턴 온 되어 제 2 인덕터
Figure 112008028899884-PAT00066
(355)에 전류
Figure 112008028899884-PAT00067
가 흐르게 된다.
그러면, 모드 2(mode 2)(
Figure 112008028899884-PAT00068
)에서 제 1 서스테인 트랜지스터
Figure 112008028899884-PAT00069
(321) 및 X 어드레스 전압 인가 스위치
Figure 112008028899884-PAT00070
(351)가 턴 온(turn on) 되어 있는 상태에서 제 4 서스테인 트랜지스터
Figure 112008028899884-PAT00071
(334)가 턴 오프(turn off)되면 상기 제 2 인덕터
Figure 112008028899884-PAT00072
(355)에 의해 흐르는 축적된 전류와 X 어드레스 전극(359)에 인가되는 어드레스 전압
Figure 112008028899884-PAT00073
를 바이어스로 하여 패널 커패시터(310)와 제 2 인덕터
Figure 112008028899884-PAT00074
(355)가 공진을 수행하여 패널 캐퍼시터의 전압은 0V로 하강하게 되면서 패널의 에너지가 회수되게 된다.
그 다음, 모드 3(mode 3)(
Figure 112008028899884-PAT00075
)에서 패널 커패시터의 전압이 0V로 완전히 하강하게 되면, 상기 제 2 서스테인 트랜지스터
Figure 112008028899884-PAT00076
(332)가 턴 온 된다. 이 상태에서는 제 1 서스테인 트랜지스터
Figure 112008028899884-PAT00077
(321)과 제 2 서스테인 트랜지스터(332)가 온 되어 있는 상태로 상기 제 2 서스테인 트랜지스터
Figure 112008028899884-PAT00078
(332)의 기생 출력 커패시터의 전압은 모두 0V로 모두 방전을 하게 되어 영전압 스위칭을 이루므로 스위칭 손실과 전자 방해(electro Magnetic Interference:EMI) 및 서지(surge) 전류가 없어지게 된다.
그 다음, 모드 4(mode 4)(
Figure 112008028899884-PAT00079
)는 상기 제 2 서스테인 트랜지스터
Figure 112008028899884-PAT00080
(332) 및 Y 에너지 회수 스위치
Figure 112008028899884-PAT00081
(342)이 턴 온 되어 있고, 제 1 서스테인 트랜지스터
Figure 112008028899884-PAT00082
가 턴 오프된 상태로, 서스테인 전압
Figure 112008028899884-PAT00083
- 어드레스 전압
Figure 112008028899884-PAT00084
를 바이어스로 하여 패널 커패시터
Figure 112008028899884-PAT00085
와 제 3 인덕터
Figure 112008028899884-PAT00086
(346)의 공진에 의해 패널 커패시터의 전압은 기생 성분의 영향이 있다 하더라도 충분히 패널 커패시터의 전압은
Figure 112008028899884-PAT00087
로 충전되게 된다.
이와 같이, 모드 4에 의해 패널 커패시터의 전압이
Figure 112008028899884-PAT00088
로 완전히 충전되게 되면, 모드 5(mode 5)(
Figure 112008028899884-PAT00089
)에서 상기 제 2 서스테인 트랜지스터
Figure 112008028899884-PAT00090
(332) 및 Y 에너지 회수 스위치
Figure 112008028899884-PAT00091
(342)이 턴 온 되어 있고, 제3 서스테인 트랜지스터
Figure 112008028899884-PAT00092
(323)가 턴 온 되면, 패널에서는 가스 방전 현상이 방생하고, 남아 있던 제 3 인덕터
Figure 112008028899884-PAT00093
(346)의 인덕터 전류
Figure 112008028899884-PAT00094
가 큰 방전 전류를 보상하게 된다.
이 여분의 전류가 감소하여 0이 될 때 Y 에너지 회수 스위치
Figure 112008028899884-PAT00095
(342) 턴 오프하여 영 전류 스위칭을 이룰 수 있게 된다.
이와 같은 과정으로, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 모드를 조정할 수 있는 제어부를 구성하여 플라즈마 디스플레이 패널의 에너지 회수 회로 장치를 구성할 수 있다.
이에 의하면, 패널 커패시터의 전압을
Figure 112008028899884-PAT00096
로 완전히 충전할 수 있으며, 0V로 완전히 방전시킬 수 있다.
따라서, 본 발명의 플라즈마 디스플레이 패널의 에너지 회수 회로에 있어서 X 서스테인 구동부와 Y 서스테인 구동부는 H- 브릿지 인버터를 구성하여 H- 브릿지 인버터를 구성하는 트랜지스터에 기생 성분이 존재한다고 하더라도 영전압 스위칭을 수행할 수 있고, 에너지 회수 스위치는 영전류 스위칭을 수행할 수 있다.
현재, 종래의 에너지 회수 회로를 대화면 고해상도의 PDP에 사용할 경우, 약 십 수 개의 에너지 회수 회로 커패시터를 필요로 하게 되는데, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로는 기존에 존재하는 어드레싱 전압원을 사용하므로 에너지 회수 커패시터를 제거할 수 있다.
도 5a 및 도 5b는 기존의 에너지 회수 회로와 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 전력 소모를 비교한 그래프이다.
도 5a는 패널이 방전하는 경우에 있어서의 기존의 에너지 회수 회로(510)와 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로(520)의 전력 소모를 16.6ms 동안 서스테이닝 사각 펄스의 갯수에 따라 전력 소모를 비교한 그래프이다.
도 5a를 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로가 기존의 에너지 회수 회로보다 20 내지 25%의 전력 소모가 더 적음을 알 수 있다.
도 5b는 패널이 방전하는 경우에 있어서의 기존의 에너지 회수 회로(510)와 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로(520)의 전력 소모를 마찬가지로 16.6ms 동안 서스테이닝 사각 펄스의 갯수에 따라 전력 소모를 비교한 그래프이다.
도 5b를 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로가 기존의 에너지 회수 회로보다 60 내지 70%의 전력 소모가 더 적음을 알 수 있다.
상기 도 5a 및 도 5b를 참조하면, 본 발명에 따른 에너지 회수 회로에 기반한 전력 소모 감소는 스위칭 손실 저감과 에너지 회수 경로를 분리함으로 인한 결과임을 알 수 있다.
한편, 전력 소모 감소와 향상된 가스 방전 스위치의 전압 스트레스를 줄이기 위하여 도 3의 제 1 인덕터
Figure 112008028899884-PAT00097
, 제 2 인덕터
Figure 112008028899884-PAT00098
, 제 3 인덕터
Figure 112008028899884-PAT00099
및 제 4 인덕터
Figure 112008028899884-PAT00100
의 인덕턴스는 서스테이닝 펄스의 라이징 타임(rising time) 및 폴링 타임(falling time)을 고려하여 하기의 수학식 1에 의해 결정될 수 있다.
라이징 타임
Figure 112008028899884-PAT00101
은 상기 도 4의 모드 4(
Figure 112008028899884-PAT00102
)에 해당하며, 폴링 타임
Figure 112008028899884-PAT00103
는 도 4의 모드 2(
Figure 112008028899884-PAT00104
)에 해당한다.
하기 수학식 1에서
Figure 112008028899884-PAT00105
는 도 4의 모드 1의
Figure 112008028899884-PAT00106
의 시간 구간에 해당하고,
Figure 112008028899884-PAT00107
는
Figure 112008028899884-PAT00108
의 값을 의미한다.
Figure 112008028899884-PAT00109
도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 실험 파형을 도시한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 성능을 검증하기 위하여 200V의 서스테이닝 전압에서 패널 커패시터
Figure 112008028899884-PAT00110
가 80nF 의 용량을 가지는 42인치 PDP에서 실험을 수행하였다.
H-브릿지 스위치를 이루는 X 서스테인 구동부 및 Y 서스테인 구동부의 트랜지스터
Figure 112008028899884-PAT00111
,
Figure 112008028899884-PAT00112
,
Figure 112008028899884-PAT00113
,
Figure 112008028899884-PAT00114
는 IXYS63N25이고,
Figure 112008028899884-PAT00115
,
Figure 112008028899884-PAT00116
,
Figure 112008028899884-PAT00117
,
Figure 112008028899884-PAT00118
역시 IXYS63N25를 사용하였고, 다이오드는 공통적으로 30CPF06이며, 인덕터
Figure 112008028899884-PAT00119
과
Figure 112008028899884-PAT00120
는
Figure 112008028899884-PAT00121
이고
Figure 112008028899884-PAT00122
의 값을 가지며
Figure 112008028899884-PAT00123
은
Figure 112008028899884-PAT00124
이고, 인덕터
Figure 112008028899884-PAT00125
와
Figure 112008028899884-PAT00126
는
Figure 112008028899884-PAT00127
이고
Figure 112008028899884-PAT00128
의 값을 가지며
Figure 112008028899884-PAT00129
는
Figure 112008028899884-PAT00130
로 설정하였다.
도 6은 패널의 충방전시의 전압과 인덕터의 전류의 실험파형이다. 패널 전압은 인턱터
Figure 112008028899884-PAT00131
과
Figure 112008028899884-PAT00132
에 의해서 원하는
Figure 112008028899884-PAT00133
전압까지 충전되게 되고, 인덕터
Figure 112008028899884-PAT00134
와
Figure 112008028899884-PAT00135
에 의해서 패널의 에너지는 회수되게 된다.
기존의 발명과는 달리, 기생 성분이 존재한다 하더라도 본 발명에 의한 에너 지 회수 회로를 통하여 패널 전압을 원하는 곳까지 충방전을 수행할 수 있게 된다.
도 6의 인덕터 전류 파형에서 볼 수 있는 바와 같이, 패널 전압이 상승 또는 하강시 기울기를 다르게 하여
Figure 112008028899884-PAT00136
와
Figure 112008028899884-PAT00137
의 첨두치가 작아서 전력 소모가 줄어들게 됨을 확인할 수 있다.
더불어, 에너지 회수 회로 경로를 분리함으로써 패널 충방전 후의 인덕터 전류는 거의 0에 가까워지고, 에너지 회수 회로의 스위치가 턴 온/턴 오프(turn on/turn of)시 발생하는 서지 전류 등을 최소화하여 전력 소모를 줄일 수 있다.
도 6을 참조하면, 패널 전압은 원하는 전압까지 하드 스위칭 없이 충방전하게됨을 알 수 있다. 더불어, H-브릿지 인버터는 영전압 스위칭을 이루고, 에너지 회수 회로의 스위치는 영전류 스위칭을 수행함을 확인할 수 있다.
도 7은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 다른 실험 파형을 도시한 것이다.
도 7 역시 상기 도 6과 마찬가지로 H-브릿지 인버터와 에너지 회수 회로의 스위치는 소프트 스위칭을 수행하고 있음을 더불어 확인할 수 있다.
즉, 도 7의 파형(710)은 본 발명의 에너지 회수 회로에 의해 풀 브릿지 인버터의 스위치가 턴 온 될 경우, 영전압 스위칭을 이루는 소프트 스위칭 실험 결과이다.
또 다른 파형(720)은 에너지 회수 회로의 스위치가 턴 오프될 경우 영 전류 스위칭을 나타내고 있다.
즉, 풀 브릿지 인버터 스위치를 턴 오프 시키기 위하여 n-MOS의 게이트와 소스간에 전압을 인가하기 전에 이미 드레인-소스간의 전압이 0V로 하강하면서 턴 온시의 스위치에 발생하는 전류 전압이 겹치는 부분을 없게 하여, 전력 소모를 최소화한다.
마찬가지로, ERC 스위치를 턴 오프시에 게이트와 소스간에 인가된 전압을 0V로 만들기 전에 이미 스위치에 흐르는 전류가 0A가 되었기 때문에 스위치의 전압 전류가 겹치는 부분을 제거하여 전력 손실을 최소화할 수 있다.
즉, 본 발명에 의한 플라즈마 디스플레이 패널의 에너지 회수 회로는 H-브릿지 인버터는 영전압 스위칭을 이루고 에너지 회수 회로의 스위치는 영전류 스위칭을 수행할 수 있으며, 에너지 회수 회로의 부가적인 커패시터를 사용하지 않고, 에너지 회수 회로의 인덕터의 부피를 감소시켜 적은 비용으로 고효율의 에너지 회수 회로를 구성할 수 있게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다.
그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다.
따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사사에 의해서 정해져야 할 것이다.
도 1은 종래의 에너지 회수 회로를 도시한 것이다.
도 2는 도 1의 에너지 회수 회로에서의 기생 성분에 의한 패널 전압의 왜곡을 도식화한 그래프이다.
도 3은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 일 실시예를 도시한 것이다.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 주요 동작 파형을 도시한 것이다.
도 5a 및 도 5b는 기존의 에너지 회수 회로와 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 전력 소모를 비교한 그래프이다.
도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 실험 파형을 도시한 것이다.
도 7은 본 발명에 따른 플라즈마 디스플레이 패널의 에너지 회수 회로의 다른 실험 파형을 도시한 것이다.

Claims (13)

  1. 복수 개의 스위칭 수단을 구비하는 플라즈마 디스플레이 패널의 에너지 회수 회로에 있어서,
    패널 커패시터;
    일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 서스테인 트랜지스터를 포함하는 Y 서스테인 구동부;
    일단이 서스테인 전원 입력단과 연결되고, 타단이 상기 패널 커패시터의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 서스테인 트랜지스터를 포함하는 X 서스테인 구동부;
    상기 Y 서스테인 구동부와 연결되며, 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1, 제 3 인덕터 및 어드레스 기저 전압을 인가하는 Y 어드레스 전극을 포함하는 Y 에너지 회수부; 및
    상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2, 제 4 인덕터 및 어드레스 기저 전압을 인가하는 X 어드레스 전극을 포함하는 X 에너지 회수부를 포함하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 서스테인 트랜지스터는 n형 MOS 전계 효과 트랜지스터로 이루어지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  3. 제 2 항에 있어서,
    상기 X 서스테인 구동부 및 상기 Y 서스테인 구동부는
    각각의 서스테인 트랜지스터에 양끝단에 병렬로 연결되는 바디 다이오드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  4. 제 3 항에 있어서,
    상기 바디 다이오드는
    상기 각각의 서스테인 트랜지스터의 소스단과 접한 부분이 애노드 전극이고, 드레인단과 접한 부분이 캐소드 전극을 구성하는 방향으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  5. 제 1 항에 있어서,
    상기 Y 에너지 회수부는
    상기 Y 서스테인 구동부와 연결되며 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 인덕터;
    상기 제 1 인덕터와 병렬 연결된 제 1 및 제 3 다이오드;
    상기 제 3 인턱터와 병렬 연결된 제 2 및 제 4 다이오드;
    상기 제 1 다이오드와 직렬 연결된 Y 어드레스 전압 인가 스위치;
    상기 제 2 다이오드와 직렬 연결된 Y 에너지 회수 스위치; 및
    상기 Y 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  6. 제 1 항에 있어서,
    상기 X 에너지 회수부는
    상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 인덕터;
    상기 제 2 인덕터와 병렬 연결된 제 5 및 제 7 다이오드;
    상기 제 4 인덕터와 병렬 연결된 제 6 및 제 8 다이오드;
    상기 제 5 다이오드와 직렬 연결된 X 어드레스 전압 인가 스위치;
    상기 제 6 다이오드와 직렬 연결된 X 에너지 회수 스위치; 및
    상기 제 X 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  7. 제 1 항에 있어서,
    상기 Y 서스테인 구동부의 제 1 서스테인 트랜지스터 및 상기 X 서스테인 구 동부의 제 2 서스테인 트랜지스터는 서스테인 전원 입력단과 병렬로 연결되며,
    상기 서스테인 전원 입력단으로부터 인가되는 서스테인 전압을
    Figure 112008028899884-PAT00138
    라 하고, 상기 X 어드레스 전극 및 상기 Y 어드레스 전극에 인가되는 어드레스 전압을
    Figure 112008028899884-PAT00139
    라 할 때, 상기 어드레스 전압
    Figure 112008028899884-PAT00140
    는
    Figure 112008028899884-PAT00141
    의 범위를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  8. 제 1 항에 있어서,
    상기 X 서스테인 구동부 및 상기 Y 서스테인 구동부는
    상기 패널 커패시터를 기준으로 H-브릿지 인버터의 형태로 이루어지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 회로.
  9. 에너지를 저장하는 패널 커패시터와, 상기 패널 커패시터로 에너지를 공급하기 위한 경로 및 상기 패널 커패시터에 공급된 에너지를 에너지 회수부로 회수하기 위한 경로를 제공하는 복수 개의 스위칭 수단을 구비하는 플라즈마 디스플레이 패널의 에너지 회수 장치에 있어서,
    패널 커패시터;
    상기 패널 커패시터의 Y 서스테인 전극과 연결되며, 상기 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 서스테인 트랜지스터를 포함하는 Y 서스테인 구동부;
    상기 패널 커패시터의 X 서스테인 전극과 연결되며, 상기 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 서스테인 트랜지스터를 포함하는 X 서스테인 구동부;
    상기 Y 서스테인 구동부와 연결되며, 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1, 제 3 인덕터 및 어드레스 기저 전압을 인가하는 Y 어드레스 전극을 포함하는 Y 에너지 회수부; 및
    상기 X 서스테인 구동부와 연결되며, 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2, 제 4 인덕터 및 어드레스 기저 전압을 인가하는 X 어드레스 전극을 포함하는 X 에너지 회수부를 포함하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
  10. 제 9 항에 있어서,
    상기 Y 에너지 회수부는
    상기 Y 서스테인 구동부와 연결되며 상기 패널 커패시터의 Y 서스테인 전극과 병렬로 접속된 제 1 및 제 3 인덕터, 상기 제 1 인덕터와 병렬 연결된 제 1 및 제 3 다이오드, 상기 제 3 인턱터와 병렬 연결된 제 2 및 제 4 다이오드, 상기 제 1 다이오드와 직렬 연결된 Y 어드레스 전압 인가 스위치, 상기 제 2 다이오드와 직렬 연결된 Y 에너지 회수 스위치, 및 상기 Y 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 Y 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
  11. 제 9 항에 있어서,
    상기 X 에너지 회수부는
    상기 X 서스테인 구동부와 연결되며 상기 패널 커패시터의 X 서스테인 전극과 병렬로 접속된 제 2 및 제 4 인덕터, 상기 제 2 인덕터와 병렬 연결된 제 5 및 제 7 다이오드, 상기 제 4 인덕터와 병렬 연결된 제 6 및 제 8 다이오드, 상기 제 7 다이오드와 직렬 연결된 X 어드레스 전압 인가 스위치, 상기 제 8 다이오드와 직렬 연결된 X 에너지 회수 스위치, 및 상기 제 X 어드레스 전압 인가 스위치를 통하여 어드레스 기저 전압을 인가하는 X 어드레스 기저 전압 인가 전극을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    제 0 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 제 4 서스테인 트랜지스터를 턴 온 상태로 설정하고,
    상기 제 0 기간 이후의 제 1 기간 동안 상기 제 1 서스테인 트랜지스터, 상기 제 4 서스테인 트랜지스터 및 상기 X 어드레스 전압 인가 스위치를 턴 온 상태로 설정하고,
    상기 제 1 기간 이후의 제 2 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 X 어드레스 전압 인가 스위치를 턴 온 상태로 설정하고,
    상기 제 2 기간 이후의 제 3 기간 동안 상기 제 1 서스테인 트랜지스터 및 상기 제 2 서스테인 트랜지스터를 턴 온 상태로 설정하고,
    상기 제 3 기간 이후의 제 4 기간 동안 상기 제 2 서스테인 트랜지스터 및 상기 Y 에너지 회수 스위치를 턴 온 상태로 설정하고,
    상게 제 4 기간 이후의 제 5 기간 동안 상기 제 2 서스테인 트랜지스터, 상기 제 3 서스테인 트랜지스터 상기 Y 에너지 회수 스위치를 턴 온 상태로 설정하는 스위칭 제어부를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
  13. 제 12 항에 있어서,
    상기 제 1 인덕터
    Figure 112008028899884-PAT00142
    , 제 2 인덕터
    Figure 112008028899884-PAT00143
    , 제 3 인덕터
    Figure 112008028899884-PAT00144
    및 제 4 인덕터
    Figure 112008028899884-PAT00145
    의 인덕턴스는
    상기 제 4 기간의 라이징 타임이
    Figure 112008028899884-PAT00146
    이고, 상기 제 2 기간의 폴링 타임이
    Figure 112008028899884-PAT00147
    이고, 상기 제 1 기간이
    Figure 112008028899884-PAT00148
    이며,
    Figure 112008028899884-PAT00149
    에 의해 결정되는 값을
    Figure 112008028899884-PAT00150
    라고 할 때 하기의 식 1에 의해 결정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수 장치.
    Figure 112008028899884-PAT00151
    (1)
KR1020080037568A 2008-04-23 2008-04-23 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치 KR20090111944A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080037568A KR20090111944A (ko) 2008-04-23 2008-04-23 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080037568A KR20090111944A (ko) 2008-04-23 2008-04-23 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치

Publications (1)

Publication Number Publication Date
KR20090111944A true KR20090111944A (ko) 2009-10-28

Family

ID=41553186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080037568A KR20090111944A (ko) 2008-04-23 2008-04-23 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치

Country Status (1)

Country Link
KR (1) KR20090111944A (ko)

Similar Documents

Publication Publication Date Title
JP4901029B2 (ja) 交流プラズマディスプレーパネルの維持放電回路
US6680581B2 (en) Apparatus and method for driving plasma display panel
US7915832B2 (en) Plasma display panel drive circuit and plasma display apparatus
KR20040110675A (ko) 디스플레이 패널 구동 시스템의 단일 사이드 구동 장치 및그 설계 방법
JP5110773B2 (ja) プラズマディスプレイパネル駆動装置
KR100749489B1 (ko) 플라즈마 표시 장치 및 그 구동 장치
JP2007057737A (ja) プラズマディスプレイパネル駆動回路およびプラズマディスプレイ装置
KR100676756B1 (ko) 플라즈마 디스플레이 패널의 집적된 어드레스 구동 회로모듈, 구동 장치 및 구동방법
KR20090111944A (ko) 플라즈마 디스플레이 패널의 에너지 회수 회로 및 이를적용한 플라즈마 디스플레이 패널의 에너지 회수 장치
KR100676755B1 (ko) 플라즈마 디스플레이 패널의 집적된 스캔/서스테인 구동회로 모듈, 구동 장치 및 구동 방법
JP2006010750A (ja) 容量性負荷駆動装置、及びそれを搭載するプラズマディスプレイ
KR100450218B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 그 구동 방법
WO2009130860A1 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
Kang-Hyun et al. A simple ZVZCS sustain driver for a plasma display panel
JP5414202B2 (ja) プラズマディスプレイ装置およびその駆動回路
KR100458585B1 (ko) 플라즈마 디스플레이 패널의 구동 장치 및 그 구동 방법
KR100511793B1 (ko) 플라즈마 디스플레이 패널의 구동장치 및 구동방법
Han et al. A novel current-fed energy recovery sustaining driver for plasma display panel (PDP)
EP1758080A1 (en) Apparatus and method for driving plasma display panel
JP2005077981A (ja) プラズマディスプレイパネルの駆動装置
KR100764662B1 (ko) 플라즈마 디스플레이 장치 및 그 구동방법
US7397446B2 (en) Plasma display panel driving circuit
JP2011257620A (ja) プラズマディスプレイ装置の駆動方法およびプラズマディスプレイ装置
JP2009211059A (ja) プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法
JPWO2007088804A1 (ja) プラズマディスプレイ駆動装置並びにプラズマディスプレイ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20100106

Effective date: 20101130