JP3743808B2 - 駆動回路 - Google Patents
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Description
図1は本発明の実施形態1の駆動回路の構成を示す回路図である。
(1)t1区間:入力信号VIN=”LO”時
第1の電源VCC1で動作するインバータ回路21の入力信号VINが”LO”の場合、前記インバータ回路21の出力N1は、”HI=VCC1”である。
(2)t2区間:入力信号VIN=”HI”時
第1の電源VCC1で動作するインバータ回路21の入力信号VINが”HI”の場合、インバータ回路21の出力N1は”LO=GND”である。
(3)t3区間:入力信号VIN=”LO”時
前記(1)のt1区間の動作となる。このようにして、パワーMOSトランジスタ8のオン・オフ動作を繰り返す。
図3は本発明の実施形態2の駆動回路の構成を示す回路図である。
2 第2のNchMOSトランジスタ
3 第3のPchMOSトランジスタ
4 第4のPchMOSトランジスタ
5 第5のPchMOSトランジスタ
6 第6のPchMOSトランジスタ
7 第7のPchMOSトランジスタ
8 パワーMOSトランジスタ
11 バッファ回路
21 インバータ回路
31 定電圧回路
VCC1 第1の電源端子
VCC2 第2の電源端子
GND 接地端子
VIN インバータ入力端子
Claims (5)
- 第1の電源端子と、前記第1の電源端子に印加される電圧より大きな電圧が印加される第2の電源端子と、前記第1の電源端子の電源供給で動作するインバータ回路と、前記インバータ回路の出力信号がゲートに入力される第1導電型の第1のMOSトランジスタと、前記インバータ回路の入力信号がゲートに入力される第1導電型の第2のMOSトランジスタと、前記第2の電源端子にソースを接続し、ドレインおよびゲートを交差接続した第2導電型の第3のMOSトランジスタおよび第4のMOSトランジスタと、前記第1のMOSトランジスタのドレインにドレインを接続し、ソースを前記第3のMOSトランジスタのドレインに接続し、ゲートを所定電位にバイアスしている第2導電型の第5のMOSトランジスタと、前記第2のMOSトランジスタのドレインにドレインを接続し、ソースを前記第4のMOSトランジスタのドレインに接続し、ゲートを前記所定電位にバイアスしている第2導電型の第6のMOSトランジスタと、ゲートを前記所定電位にバイアスしている第2導電型の第7のMOSトランジスタと、前記第7のMOSトランジスタのソースと前記第2の電源端子からの電源供給によって動作し前記第3のMOSトランジスタのドレイン電圧が入力されるバッファ回路と、前記第2の電源端子にソースを接続し、前記バッファ回路の出力信号が入力されるパワーMOSトランジスタとを備えたことを特徴とする駆動回路。
- 前記バッファ回路が、インバータ回路を多段接続して構成されていることを特徴とする請求項1記載の駆動回路。
- 前記第7のMOSトランジスタが、ソースフォロワ回路を構成していることを特徴とする請求項1記載の駆動回路。
- 前記所定電位が、前記第2の電源端子の電位と接地電位との間の電位であることを特徴とする請求項1記載の駆動回路。
- 前記所定電位が、前記第2の電源端子に接続された電源回路からの電源供給によって与えられることを特徴とする請求項4記載の駆動回路。
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