JPWO2010073447A1 - 表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセット - Google Patents

表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセット Download PDF

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Abstract

本発明に係る表示駆動装置（１００）は、それぞれ変化のタイミングが異なる複数のラッチ制御信号（２０５）を生成する第１遅延回路（１２０）と、ラッチ制御信号（２０５）を遅延させることにより、立ち下がり用遅延信号（２１６）及び立ち上がり用遅延信号（２１７）を生成する第２遅延回路（３１０）と、隣接する表示出力端子（１９０）間で画素データ（２０４）の変化の方向が異なる場合、立ち下がり用遅延信号（２１６）又は立ち上がり用遅延信号（２１７）を選択し、隣接する表示出力端子（１９０）間で画素データ（２０４）の変化の方向が異ならない場合、ラッチ制御信号（２０５）を選択する遅延選択回路（３２０）と、遅延選択回路（３２０）により選択された信号の変化のタイミングで、表示出力端子（１９０）を駆動するステップ制御回路（１５０）とを備える。

Description

本発明は、表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットに関し、特に、予め定められた周期毎に、ｎ個の画素データを含む１ライン分の表示データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置に関する。
近年、ＰＤＰ（プラズマディスプレイパネル）は、薄型、大画面、かつ高精細の表示パネルとして注目されている。このＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備える。また、ＰＤＰは、放電セルの放電の際に生じる発光を利用して画像を表示する。
一般的なＡＣ型ＰＤＰは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。ＰＤＰの表示駆動装置は、これらのデータ電極を駆動する、つまり容量性負荷を駆動対象とする。
一方で、ＰＤＰの大画面化、高精細化、及び高輝度化が進んできており、それに伴い、ＰＤＰを駆動する表示駆動装置も多出力化、低ＥＭＩ化、及び低電力化が必要となってきている。このため、データ電極を駆動する際の電力消費、駆動に伴う発熱の抑制、及びデータ変化に伴うＥＭＩノイズの低減が重要になってきている。
また、２つのデータ電極間に異なる電位が与えられると、電極間が１つの容量として作用する。すなわち、容量性負荷が発生する。表示駆動装置は、この容量性負荷を駆動する際に多くの電力を消費する。これに対して、表示駆動装置の電力消費を低減する従来技術として、特許文献１記載の表示駆動装置が知られている。
特許文献１記載の表示駆動装置は、表示データを所定の電圧レベルに変換して、データ電極に接続された表示出力端子に出力する。また、特許文献１記載の表示駆動装置は、２ステップの電圧駆動方法を用いることで、駆動電力を低減できる。
具体的には、特許文献１記載の表示駆動装置は、複数の表示出力端子に、選択スイッチを介してワイヤードＯＲ接続された、フローティング状態の共通フローティング電位線を備える。
また、特許文献１記載の表示駆動装置は、表示データの切り替わり前後での電圧レベルの変化を検出する。また、特許文献１記載の表示駆動装置は、電圧レベルが変化する表示出力端子を、所定のタイミング（表示データの切り替えのためのパネル非表示の期間内）において一時的にハイ・インピーダンス（Ｈｉ−Ｚ）に制御すると同時に、当該表示出力端子がフローティング電位線に接続されるように選択スイッチを制御する。この制御により、表示データの切り替わりによりデータが変化する全ての表示出力端子は、一時的に表示出力が遮断され、共通フローティング電位線に接続される。
よって、電圧レベルが変化する表示出力端子が短絡された状態になるので、直前にＨ（＝Ｈｉｇｈ）レベル、又はＬ（＝Ｌｏｗ）レベルが出力されていた表示出力端子間で蓄積された容量電荷の移動が行われる。これにより、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数のバランスによって、フローティング状態の共通フローティング電位線はある電位に落ち着く。
例えば、電圧レベルが変化する複数の表示出力端子において、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数が同じ場合は、理想的には共通フローティング電位線は、ＶＤＤ／２となる（ＶＤＤは表示出力端子のＨレベル電位）。よって、表示駆動装置は、ＶＤＤ／２からＧＮＤ又はＶＤＤまで駆動すればよい。これにより、特許文献１記載の表示駆動装置は、駆動電力を低減できる。
また、表示データが変化をする際のＥＭＩを低減する従来技術として、特許文献２記載の技術がある。
特許文献２の技術は、１ライン分の画素データを表示する複数のデータ電極を複数のデータ電極群に分割し、分割したデータ電極群の間で表示出力のタイミングを順次にずらす。これにより、特許文献２の技術は、データが同時に変化する数を群単位に分割できるので、ピーク電流を低減できる。これにより、特許文献２の技術は、発生するＥＭＩを抑制できる。
米国特許第７１１６１３７号明細書 特許第２９５３３４２号公報
しかしながら、このような表示駆動装置において、さらなる低ＥＭＩ化が望まれている。
そこで、本発明は、ピーク電流を低減することで、ＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供することを目的とする。
上記目的を達成するために、本発明に係る表示駆動装置は、予め定められた周期毎に、１ライン分の表示データに含まれるｎ（ｎ：２以上の整数）個の画素データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置であって、前記ｎ個の画素データのそれぞれが、直前の周期の画素データから変化したか否かを判定し、さらに、変化したと判定した場合、当該変化の方向が第１の論理値から第２の論理値への変化であるか、前記第２の論理値から前記第１の論理値への変化であるかを判定する変化判定手段と、隣接する二つの前記表示出力端子の間ごとに設けられ、当該隣接する二つの表示出力端子の間の画素データの変化の方向が異なるか否かを判定するｎ−１個の遷移方向一致判定手段と、前記周期に同期する水平同期信号に基づき、前記ｎ個の表示出力端子と一対一で対応し、それぞれ変化のタイミングが異なるｎ個の第１タイミング信号を生成する第１遅延手段と、前記ｎ個の第１タイミング信号のうちｎ−１個をそれぞれ遅延させることにより、ｎ−１個の前記表示出力端子と一対一で対応するｎ−１個の第２タイミング信号を生成する第２遅延手段と、前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択するｎ−１個の遅延選択手段と、前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングで、当該遅延選択手段に対応する前記表示出力端子を駆動する制御手段とを備える。
この構成によれば、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで駆動する。これにより、本発明に係る表示駆動装置は、ピーク電流を低減できるので、ＥＭＩを抑制できる。
さらに、本発明に係る表示駆動装置は、駆動負荷容量が大きくなる、隣接する表示出力端子の画素データが互いに逆方向に遷移する場合には、駆動タイミングをさらに遅らす。これにより、本発明に係る表示駆動装置は、さらにピーク電流を低減できるので、さらにＥＭＩを抑制できる。
また、前記制御手段は、前記画素データが前記第１の論理値の場合、当該画素データに対応する前記表示出力端子を第１電位に駆動し、前記画素データが前記第２の論理値の場合、当該画素データに対応する前記表示出力端子を前記第１電位より高い第２電位に駆動し、前記ｎ−１個の第２タイミング信号は、それぞれ立ち下がり用タイミング信号と、立ち上がり用タイミング信号とを含み、前記ｎ−１個の第２遅延手段は、前記ｎ−１個の第１タイミング信号をそれぞれ第１の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち下がり用タイミング信号を生成するとともに、前記ｎ−１個の第１タイミング信号をそれぞれ、前記第１の遅延量より大きい第２の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち上がり用タイミング信号を生成し、前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第２の論理値から前記第１の論理値に変化する場合、前記立ち下がり用タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第１の論理値から前記第２の論理値に変化する場合、前記立ち上がり用タイミング信号を選択してもよい。
この構成によれば、駆動負荷容量が大きくなる、立ち上がり時（画素データが第１の論理値から第２の論理値に変化する場合）には、立ち下がり時（画素データが第２の論理値から第１の論理値に変化する場合）より、駆動タイミングを遅らす。これにより、本発明に係る表示駆動装置は、さらにピーク電流を低減できるので、さらにＥＭＩを抑制できる。
また、前記第１遅延手段は、前記ｎ個の表示出力端子の並び順に、順次変化のタイミングが遅れるように前記ｎ個の第１タイミング信号を生成し、前記遷移方向一致判定手段は、前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なるか否かを判定し、前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択してもよい。
また、前記表示駆動装置は、さらに、前記ｎ個の画素データ及び前記ｎ個の表示出力端子に一対一で対応し、対応する画素データの電圧レベルをシフトすることにより、第１電位又は第２電位を出力するｎ個のレベルシフト手段と、前記第１電位と前記第２電位との間のステップ電位を供給するステップ電位供給手段を備え、前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する表示出力端子に対して、前記各周期に含まれる第１期間の間、前記ステップ電位供給手段により供給されるステップ電位を供給し、当該周期に含まれ、かつ前記第１期間の後である第２期間の間、対応する前記レベルシフト手段により出力される第１電位又は第２電位を供給するように制御し、前記制御手段は、前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングに基づき、前記第１期間及び前記第２期間のうちすくなくとも一方を決定してもよい。
この構成によれば、本発明に係る表示駆動装置は、表示出力端子を一旦ステップ電位に駆動した後、第１電位又は第２電位（Ｈレベル又はＬレベル）に駆動する２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を低減できる。
さらに、本発明に係る表示駆動装置では、ステップ電位供給手段によりステップ電位が供給されるので、第１期間において、表示データのパターンに依存せずに、常に同一の電位が表示出力端子に供給される。これにより、特許文献１記載の技術に比べ、さらに消費電力を低減できる。
また、前記表示駆動装置は、さらに、前記ｎ個の画素データに一対一で対応し、対応する画素データを、前記水平同期信号に基づくタイミングで保持し、保持した画素データを出力するｎ個のラッチ手段と、前記ｎ個の画素データ、ｎ個のレベルシフト手段及び前記ｎ個の表示出力端子と一対一で対応し、対応する前記レベルシフト手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第１スイッチと、前記ｎ個の画素データ、前記ｎ個の第１スイッチ及び前記ｎ個の表示出力端子と一対一で対応し、前記ステップ電位供給手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第２スイッチとを備え、前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する前記第１スイッチ及び前記第２スイッチに対して、前記第１期間の間、当該第１スイッチをオフし、かつ当該第２スイッチをオンし、前記第２期間の間、当該第２スイッチをオフし、かつ当該第１スイッチをオンしてもよい。
また、前記遅延手段は、前記水平同期信号にそれぞれ異なる遅延を与えることで前記ｎ個のタイミング信号を生成し、前記制御手段は、前記ｎ個のタイミング信号の変化のタイミングに基づくそれぞれ異なる前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンしてもよい。
この構成によれば、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで第１電位又は第２電位からステップ電位に駆動し、かつ、それぞれ異なるタイミングでステップ電位から第１電位又は第２電位に駆動する。これにより、本発明に係る表示駆動装置は、ステップ電位への駆動時、及びステップ電位から第１電位又は第２電位への駆動時のピーク電流を共に低減できるので、さらにＥＭＩを抑制できる。
また、前記制御手段は、前記変化判定手段により対応する前記ラッチ手段に保持される画素データが変化しないと判定された場合、前記第１期間及び前記第２期間の間、対応する前記第２スイッチをオフ、かつ対応する前記第１スイッチをオンしてもよい。
この構成によれば、画素データが変化する表示出力端子に対してのみ、２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を効率的に削減できる。
また、前記ステップ電位は、前記第１電位と前記第２電位との中心の電位であってもよい。
また、前記制御手段は、対応する前記第１スイッチ及び前記第２スイッチを同時にオンしなくてもよい。
この構成によれば、本発明に係る表示駆動装置は、瞬間的なデータの衝突を確実に回避できる。これにより、本発明に係る表示駆動装置は、確実に、ＥＭＩを低減できる。
また、前記制御手段は、前記第１スイッチをオンする際、常に当該第１スイッチに対応する前記第２スイッチのオフした後、当該第１スイッチをオンし、前記第２スイッチをオンする際、常に当該第２スイッチに対応する前記第１スイッチをオフした後、当該第２スイッチをオンしてもよい。
なお、本発明は、このような表示駆動装置として実現できるだけでなく、表示駆動装置に含まれる特徴的な手段をステップとする表示駆動方法として実現できる。また、本発明は、このような表示駆動装置を備える表示モジュールパッケージ、表示パネルモジュール及びテレビセットとしても実現できる。
以上より、本発明は、ピーク電流を低減することで、ＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供できる。
図１は、本発明の実施の形態１に係る表示駆動装置の構成を示す図である。 図２は、本発明の実施の形態１に係る変化判定回路、遅延回路、遅延選択回路及び遷移方向一致判定回路の構成を示す回路図である。 図３は、本発明の実施の形態１に係るステップ電位供給回路の構成を示す回路図である。 図４は、本発明の実施の形態１に係る表示駆動装置の動作の流れを示すフローチャートである。 図５は、本発明の実施の形態１に係る表示駆動装置の動作を示すタイミングチャートである。 図６は、本発明の実施の形態１に係るステップ制御回路の構成を示す回路図である。 図７は、本発明の実施の形態１に係るステップ制御回路の動作を示すタイミングチャートである。 図８は、本発明の実施の形態１に係る表示駆動装置の動作を示すタイミングチャートである。 図９は、本発明の実施の形態２に係るモジュールパッケージの構成を示す平面図である。 図１０は、本発明の実施の形態２に係るパネルモジュールの構成を示す平面図である。 図１１は、本発明の実施の形態２に係るテレビセットの構成を示すブロック図である。
以下、本発明に係る表示駆動装置の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１に係る表示駆動装置は、複数の表示出力端子に対し、それぞれ異なるタイミングで、２ステップの電圧駆動を行う。さらに、本発明の実施の形態１に係る表示駆動装置は、互いに隣接する表示出力端子において、互いに逆方向に表示データが遷移する場合、さらに駆動タイミングを遅らす。これにより、本発明の実施の形態１に係る表示駆動装置は、ピーク電流を低減できるので、ＥＭＩを抑制できる。
まず、本発明の実施の形態１に係る表示駆動装置の構成を説明する。
図１は、本発明の実施の形態１に係る表示駆動装置の構成を示すブロック図である。
図１に示す表示駆動装置１００は、予め定められた周期毎に、１水平ライン分のシリアル表示データ２０２に含まれるｎ（ｎ：２以上の整数、例えば１９２又は３８８等。）個の画素データを取り込み、取り込んだｎ個の画素データに応じて、それぞれがＰＤＰのパネル電極（データ電極）を駆動するｎ個の駆動信号をｎ個の表示出力端子１９０に出力する。
表示駆動装置１００は、シフトレジスタ１１０と、第１遅延回路１２０と、ｎ個の第１ラッチ回路１３０と、ｎ個の変化判定回路１４０と、ｎ個の遅延生成回路３００と、ｎ−１個の遷移方向一致判定回路３３０と、ｎ個のステップ制御回路１５０と、ｎ個のレベルシフト回路１６０と、ｎ個の第１スイッチ１７０と、ｎ個の第２スイッチ１７１と、ステップ電位供給回路１８０と、ｎ個の表示出力端子１９０とを備える。
また、表示駆動装置１００には、外部から水平同期信号２０１と、シリアル表示データ２０２と、画素クロック２０３とが入力される。
シフトレジスタ１１０は、画素クロック２０３を用いて１水平ライン分のシリアル表示データ２０２を取り込み、取り込んだシリアル表示データ２０２を並列に出力する。
シリアル表示データ２０２は、ＰＤＰのデータ電極を駆動するために外部からシリアルに入力される表示データ信号である。シリアル表示データ２０２は、画素ごとのデータであるｎ個の画素データ２０４を含む。
シフトレジスタ１１０は、ｎ個のレジスタ１１１を含む。ｎ個のレジスタ１１１は、直列に接続される。ｎ個のレジスタ１１１は、ｎ個の画素データ２０４をそれぞれ格納及び出力する。
画素クロック２０３は、シリアル表示データ２０２に同期して入力されるクロックである。画素クロック２０３は、シリアルに入力される画素データ２０４をレジスタ１１１に取り込み、レジスタ１１１に取り込んだ画素データ２０４を順次次段のレジスタ１１１にシフトさせるためのクロックである。つまり、画素クロック２０３は、１水平ライン分のシリアル表示データ２０２をシフトレジスタ１１０に格納するためのクロックである。
シフトレジスタ１１０は、シリアル表示データ２０２を、画素クロック２０３毎に取り込み、かつ取り込んだ画素データ２０４を順次シフトして１水平ライン分のシリアル表示データ２０２を格納する。
第１遅延回路１２０は、水平同期信号２０１に遅延を与えることで、それぞれ変化のタイミングが異なるｎ個のラッチ制御信号２０５を生成する。
水平同期信号２０１は、外部から入力されるシリアル表示データ２０２のラインデータの切り替わり周期（以下、単に「周期」とも記す。）毎に入力される同期信号である。
第１遅延回路１２０は、ｎ−１個の遅延素子１２１を含む。ｎ−１個の遅延素子１２１は、直列に接続され、水平同期信号２０１と、直列に接続された各遅延素子１２１により出力されるｎ−１個の信号がｎ個のラッチ制御信号２０５となる。また、ｎ−１個の遅延素子１２１の遅延量は、それぞれ等しく、例えば１つの遅延素子１２１の遅延量は、０．２ｎ秒程度である。なお、ｎ−１個の遅延素子１２１の遅延量のうち１以上が異なってもよい。
また、複数の遅延素子１２１は、表示出力端子１９０の並びの順（例えば図１における上から下に向かう方向）に遅延が増加するように、ｎ個のラッチ制御信号２０５に遅延を与える。
なお、図１に示すように、１つの表示出力端子１９０に、それぞれ１つのレジスタ１１１、ラッチ制御信号２０５、ラッチ回路１３０、変化判定回路１４０、遅延生成回路３００、ステップ制御回路１５０、レベルシフト回路１６０、第１スイッチ１７０及び第２スイッチ１７１が対応する。また、ｎ−１個の遷移方向一致判定回路３３０は、隣接する二つの表示出力端子１９０間ごとに設けられる。例えば、ｎ−１個の遷移方向一致判定回路３３０は、ｎ個の表示出力端子１９０のうち、一方端（図１の上端）に配置される表示出力端子１９０を除くｎ−１個の表示出力端子１９０に、それぞれ対応する。
以下において、特別の記載がないかぎり、対応する各構成要素に対する動作を示すものとする。また、各表示出力端子１９０に対応する各構成要素の構成は、同様なので、以下、代表して１つの表示出力端子１９０に対応する構成要素を説明する。
ラッチ回路１３０は、レジスタ１１１に格納される画素データ２０４を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０６を出力する。
変化判定回路１４０は、ラッチ回路１３０に保持される画素データ２０６が、直前の周期で保持されていた画素データ２０６から変化したか否かを判定する。さらに、変化判定回路１４０は、画素データ２０６が変化した場合には、画素データ２０６が直前の周期から変化した方向である遷移方向を判定する。つまり、変化判定回路１４０は、当該画素データ２０６が、ＬレベルからＨレベルに変化した（立ち上がり）か、ＨレベルからＬレベルに変化した（立ち下がり）かを判定する。
図２は、変化判定回路１４０、遅延生成回路３００、及び遷移方向一致判定回路３３０の回路構成を示す図である。
図２に示すように変化判定回路１４０は、ラッチ回路１４１と、排他的論理和回路１４２と、論理和回路１４３と、論理積回路１４４と、ラッチ回路１４５とを備える。
ラッチ回路１４１は、直前の周期においてラッチ回路１３０に保持されていた画素データ２０７を保持する。ラッチ回路１４１は、ラッチ回路１３０により出力される画素データ２０６を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０７を出力する。なお、ラッチ回路１４１は、ラッチ回路１３０に入力されるラッチ制御信号２０５と、同じ又は早いタイミングで変化する信号を用いて画素データ２０６を保持すればよい。
排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６と、ラッチ回路１４１に保持される画素データ２０７とが同一であるか否かを判定し、判定結果を示す判定信号２０８を出力する。つまり、排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりにより変化したか否かを判定する。具体的には、排他的論理和回路１４２は、画素データ２０６と画素データ２０７とが同一である場合、ラインデータの切り替わりにより画素データ２０６が変化しないと判定し、画素データ２０６と画素データ２０７とが異なる場合、ラインデータの切り替わりにより画素データ２０６が変化したと判定する。
論理和回路１４３は、ラッチ回路１３０に保持される画素データ２０６がＬレベルであり、かつラッチ回路１４１に保持される画素データ２０７がＨレベルであるか否かを判定する。つまり、論理和回路１４３は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりによりＨレベルからＬレベルに変化した（立ち下がり）か否かを判定する。
論理積回路１４４は、ラッチ回路１３０に保持される画素データ２０６がＨレベルであり、かつラッチ回路１４１に保持される画素データ２０７がＬレベルであるか否かを判定する。つまり、論理積回路１４４は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりによりＬレベルからＨレベルに変化した（立ち上がり）か否かを判定する。
ラッチ回路１４５は、論理和回路１４３及び論理積回路１４４により判定された、遷移方向を保持する。具体的には、ラッチ回路１４５は、遷移方向が立ち下がりの場合にはＨレベルを保持し、遷移方向が立ち上がりの場合にはＬレベルを保持する。また、ラッチ回路１４５は、保持する遷移方向を遷移方向信号２１５として出力する。
なお、図２及び以下の説明において、ある表示出力端子１９０を表示出力端子１９０ａと示し、表示出力端子１９０ａの上方向（図１における上方向）に隣接する表示出力端子１９０を表示出力端子１９０ｂと示す。また、表示出力端子１９０ａに対応する画素データ２０６、判定信号２０８及び遷移方向信号２１５を、画素データ２０６ａ、判定信号２０８ａ及び遷移方向信号２１５ａと示し、表示出力端子１９０ｂに対応する画素データ２０６、判定信号２０８及び遷移方向信号２１５を、画素データ２０６ｂ、判定信号２０８ｂ及び遷移方向信号２１５ｂと示す。
遷移方向一致判定回路３３０は、判定信号２０８ａ及び遷移方向信号２１５ａと、判定信号２０８ｂ及び遷移方向信号２１５ｂとを用いて、画素データ２０６ａと画素データ２０６ｂとの遷移方向が一致するか、異なるかを判定する。具体的には、遷移方向一致判定回路３３０は、判定信号２０８ａ及び２０８ｂを用いて、画素データ２０６ａ及び２０６ｂが共に変化するか否かを判定する。さらに、遷移方向一致判定回路３３０は、遷移方向信号２１５ａ及び２１５ｂを用いて、画素データ２０６ａ及び２０６ｂの遷移方向が異なるか否かを判定する。
さらに具体的には、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂが共に変化し、かつ、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合にＨレベルの遷移方向一致判定信号２２０を出力する。また、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、又は、画素データ２０６ａ及び２０６ｂが共に変化するが、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合にＬレベルの遷移方向一致判定信号２２０を出力する。
遅延生成回路３００は、ラッチ制御信号２０５をそのまま、又は遅延させたタイミング制御信号２１９を生成する。具体的には、遅延生成回路３００は、画素データ２０６ａ及び２０６ｂが共に変化し、かつ、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合に、ラッチ制御信号２０５を遅延させたタイミング制御信号２１９を出力し、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合、又は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、ラッチ制御信号２０５を遷移方向一致判定信号２２０として出力する。
この遅延生成回路３００は、第２遅延回路３１０と、遅延選択回路３２０とを備える。
第２遅延回路３１０は、ラッチ制御信号２０５を遅延させることにより、立ち下がり用遅延信号２１６と立ち上がり用遅延信号２１７とを生成する。この第２遅延回路３１０は、第１遅延素子３１１と、第２遅延素子３１２とを備える。第１遅延素子３１１は、ラッチ制御信号２０５を立ち上がり用遅延量で遅延することにより、立ち下がり用遅延信号２１６を生成する。第２遅延素子３１２は、ラッチ制御信号２０５を立ち上がり用遅延量で遅延することにより、立ち上がり用遅延信号２１７を生成する。ここで、立ち上がり用遅延量は、立ち下がり用遅延量より大きい。
遅延選択回路３２０は、遷移方向信号２１５及び遷移方向一致判定信号２２０を用いて、ラッチ制御信号２０５と立ち下がり用遅延信号２１６と立ち上がり用遅延信号２１７のうちいずれか１つを選択し、選択した信号をタイミング制御信号２１９として出力する。具体的には、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、又は、画素データ２０６ａ及び２０６ｂが共に変化するが、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合、ラッチ制御信号２０５を選択する。また、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合、かつ、画素データ２０６ａの遷移方向が立ち下がりの場合、立ち下がり用遅延信号を選択する。また、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合、立ち上がり用遅延信号を選択する。
この遅延選択回路３２０は、第１選択回路３２１と、第２選択回路３２２とを備える。
第１選択回路３２１は、遷移方向信号２１５ａがＨレベル（立ち下がり）の場合、立ち下がり用遅延信号２１６を選択し、選択した立ち下がり用遅延信号２１６を選択遅延信号２１８として出力する。また、第１選択回路３２１は、遷移方向信号２１５ａがＬレベル（立ち上がり）の場合、立ち上がり用遅延信号２１７を選択し、選択した立ち上がり用遅延信号２１７を選択遅延信号２１８として出力する。
第２選択回路３２２は、遷移方向一致判定信号２２０がＨレベルの場合（遷移方向が異なる場合）、選択遅延信号２１８を選択し、選択した選択遅延信号２１８をタイミング制御信号２１９として出力する。また、第２選択回路３２２は、遷移方向一致判定信号２２０がＬレベルの場合（画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない、又は遷移方向が同じ場合）、ラッチ制御信号２０５を選択し、選択したラッチ制御信号２０５をタイミング制御信号２１９として出力する。
なお、図１の上端に配置される表示出力端子１９０に対応する遅延選択回路３２０は、常に、ラッチ制御信号２０５を選択する。
ステップ制御回路１５０は、遅延選択回路３２０により選択されたタイミング制御信号２１９の変化のタイミングで、当該遅延選択回路３２０に対応する表示出力端子１９０を駆動する。具体的には、ステップ制御回路１５０は、タイミング制御信号２１９に基づき、第１スイッチ１７０をオン／オフさせる第１スイッチ制御信号２０９と、第２スイッチ１７１をオン／オフさせる第２スイッチ制御信号２１０とを生成する。
レベルシフト回路１６０は、レベルシフタ１６１、１６２及び１６３を備える。
レベルシフタ１６１、１６２及び１６３は、入力された信号の電圧レベルを変換し、変換した電圧レベルの信号を出力する。例えば、シフトレジスタ１１０、第１遅延回路１２０、ラッチ回路１３０、変化判定回路１４０及びステップ制御回路１５０は、電源電圧３Ｖで動作し（Ｌレベルが０Ｖ、Ｈレベルが３Ｖ）、レベルシフタ１６１、１６２及び１６３は、画素データ２０６の論理値（Ｌレベル又はＨレベル）の電圧レベルをシフトすることにより、Ｌレベルが０Ｖ、Ｈレベルが８５Ｖの信号を出力する。
レベルシフタ１６１は、ラッチ回路１３０に保持される画素データ２０６の電圧レベルをシフトすることにより、画素データ２１１を出力する。レベルシフタ１６２は、第１スイッチ制御信号２０９の電圧レベルをシフトすることにより、第１スイッチ制御信号２１２を出力する。レベルシフタ１６３は、第２スイッチ制御信号２１０の電圧レベルをシフトすることにより、第２スイッチ制御信号２１３を出力する。
ステップ電位供給回路１８０は、ＶＤＤ／２のステップ電位２１４を供給する。ここで、ＶＤＤは、レベルシフト回路１６０により変換された後のＨレベルの電位（例えば８５Ｖ）である。
第１スイッチ１７０は、レベルシフタ１６１の出力端子と、表示出力端子１９０との間に接続される。
第２スイッチ１７１は、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線と、表示出力端子１９０との間に接続される。ここで、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線は、ｎ個の第２スイッチ１７１の全てに接続される。
例えば、第１スイッチ１７０及び第２スイッチ１７１は、それぞれＰチャンネルＭＯＳＦＥＴである。
ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化したと判定された場合、表示出力端子１９０間でそれぞれ異なる第１期間の間、ステップ電位供給回路１８０により供給されるステップ電位２１４を表示出力端子１９０に供給するように制御する。ステップ制御回路１５０は、第１期間の後の、表示出力端子１９０間でそれぞれ異なる第２期間の間、レベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
具体的には、ステップ制御回路１５０は、ｎ個のタイミング制御信号２１９の変化のタイミングに基づくそれぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。その後、ｎ個のタイミング制御信号２１９の変化のタイミングに基づくそれぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
これにより、表示出力端子１９０には、一旦ステップ電位供給回路１８０によりステップ電位２１４が供給される。その後、表示出力端子１９０は、レベルシフタ１６１によりＨレベル又はＬレベルの電位まで駆動される。
また、ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化しないと判定された場合、第１期間及び第２期間の間、表示出力端子１９０にレベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
具体的には、ステップ制御回路１５０は、第１期間及び第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
これにより、画素データ２０６が変化しない場合には、表示出力端子１９０には、ステップ電位２１４は供給されず、レベルシフタ１６１によりＨレベル又はＬレベルの電位が供給される。
また、ステップ制御回路１５０は、ｎ個の第１スイッチ１７０及び第２スイッチ１７１の組に対して、それぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンし、それぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
図３は、ステップ電位供給回路１８０の回路構成を示す図である。
図３に示す回路構成において、トランジスタＴ１のゲートにクロック信号φ１を入力し、トランジスタＴ２のゲートにクロック信号φ１と同周期かつ位相が１８０度ずれたクロック信号φ２を入力し、トランジスタＴ３のゲートにクロックφ２に対して２倍の周期を有する信号の反転信号であるクロック信号φ３を入力し、トランジスタＴ４のゲートにクロック信号φ１の反転信号であるクロック信号φ４を入力することで、ＶＤＤ／２のステップ電位２１４が生成される。
また、図３に示す回路構成のステップ電位供給回路１８０を用いることで、少ない消費電力で、ＶＤＤ／２を供給できる。
次に、表示駆動装置１００の動作の概略を説明する。
図４は、表示駆動装置１００の動作の流れを示すフローチャートである。
まず、シフトレジスタ１１０にシリアル表示データ２０２が格納される。
次に、ラッチ制御信号２０５の変化のタイミングで、ラッチ回路１３０は、レジスタ１１１に保持される画素データ２０４を画素データ２０６ａとして保持する（Ｓ１０１）。
変化判定回路１４０は、ラッチ回路１３０により保持される画素データ２０６ａが変化したか否かを判定する（Ｓ１０２）。
画素データ２０６ａが変化した場合（Ｓ１０２でＹｅｓ）、変化判定回路１４０は、画素データ２０６ａの遷移方向を判定する（Ｓ１０３）。
次に、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なるか否かを判定する（Ｓ１０４）。
画素データ２０６ａ及び２０６ｂの遷移方向が異なり（Ｓ１０４でＹｅｓ）、かつ画素データ２０６ａの遷移方向が立ち下がりの場合（Ｓ１０５でＹｅｓ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を遅延させた立ち下がり用遅延信号２１６を選択し、タイミング制御信号２１９として出力する（Ｓ１０６）。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり（Ｓ１０４でＹｅｓ）、かつ画素データ２０６ａの遷移方向が立ち上がりの場合（Ｓ１０５でＮｏ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を遅延させた立ち上がり用遅延信号２１７を選択し、タイミング制御信号２１９として出力する（Ｓ１０７）。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異ならない場合（Ｓ１０４でＮｏ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を選択し、タイミング制御信号２１９として出力する（Ｓ１０８）。
次に、ステップ制御回路１５０は、第１スイッチ１７０をオフし、かつ第２スイッチをオンすることで、表示出力端子１９０にステップ電位２１４を供給する。ここで、ｎ個のステップ制御回路１５０は、ステップＳ１０６、Ｓ１０７又はＳ１０８で選択された、それぞれ異なるタイミングで変化するタイミング制御信号２１９に基づき、それぞれ異なるタイミングで表示出力端子１９０へのステップ電位２１４の供給を開始する（Ｓ１０９）。
次に、ステップ制御回路１５０は、表示出力端子１９０の電位がステップ電位２１４になった後、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する。ここで、ｎ個のステップ制御回路１５０は、ステップＳ１０６、Ｓ１０７又はＳ１０８で選択された、それぞれ異なるタイミングで変化するラッチ制御信号２０５に基づき、それぞれ異なるタイミングで表示出力端子１９０のＨレベル又はＬレベルへの駆動を開始する（Ｓ１１０）。
一方、画素データ２０６が変化しない場合（Ｓ１０２でＮｏ）、ステップ制御回路１５０は、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する（Ｓ１１１）。
なお、図４に示す処理は、各表示出力端子１９０に対応する構成要素ごとに行われる。
以下、表示駆動装置１００の具体的な動作例を説明する。
まず、画素データ２０６ａと２０６ｂとの遷移方向が同じ場合の動作を説明する。
図５は、表示駆動装置１００の動作を示すタイミングチャートである。
ラインデータの切り替わり周期Ｔ０において、ラッチ回路１３０にはＨレベルの画素データ２０６が保持されており、表示出力端子１９０にはＨレベルの電位が出力されている。
周期Ｔ１において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＨレベル（ＶＤＤ）を維持する。
周期Ｔ２において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＨレベルからＬレベルに変化する。
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｈレベル（ＶＤＤ）からステップ電位２１４（ＶＤＤ／２）に変化する。
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＬレベル（０Ｖ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＬレベル（０Ｖ）に変化する。
周期Ｔ３において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＬレベル（０Ｖ）を維持する。
周期Ｔ４において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＬレベルからＨレベルに変化する。
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｌレベル（０Ｖ）からステップ電位２１４（ＶＤＤ／２）に変化する。
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＨレベル（ＶＤＤ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＨレベル（ＶＤＤ）に変化する。
このように、本発明の実施の形態１に係る表示駆動装置１００は、画素データ２０６に変化がある場合は、表示出力端子１９０を２ステップで駆動する。これにより、表示駆動装置１００は、消費電力を削減できる。
以下、２ステップでの駆動により消費電力が削減される原理を説明する。
消費電力は（動作周波数）×（駆動負荷容量）×（駆動電圧）2に比例することは一般的に知られている。ここで動作周波数（データ遷移サイクル変化時間）を一定とすると、消費電力は（駆動負荷容量）×（駆動電圧）2に比例する。
任意の駆動端子における消費電力をＰｍ、総負荷容量をＣｍ、駆動電圧振幅をＶｍとすると、２ステップで駆動しない場合の消費電力はＰｍ ∝ Ｃｍ×Ｖｍ2 である。
一方、２ステップ（２分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／２の電位とすると下記式（１）で示される。
Ｐｍ ∝ Ｃｍ×（Ｖｍ/２）2 ×２（分割駆動回数）
＝ １／２×Ｃｍ×（Ｖｍ）2 ・・・式（１）
このように、２ステップで駆動することにより、消費電力を１／２に低減できる。
さらに、３ステップ（３分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／３の電位及び２／３の電位とすると下記式（２）で示される。
Ｐｍ ∝ Ｃｍ×（Ｖｍ/３）2 × ３
＝ １／３×Ｃｍ×（Ｖｍ）2 ・・・式（２）
同様に考えると、ｎ（ｎは２以上の整数）ステップ（ｎ分割）で駆動した場合の消費電力は、ステップ電位を、Ｖｍをｎ等分した電位とすると下記式（３）で示される。
Ｐｍ ∝ １／ｎ×Ｃｍ×（Ｖｍ）2 ・・・式（３）
このように、上記式（３）に示すように分割駆動のステップを多くすることによって消費電力は低減できる。
また、同じ２ステップでの駆動であっても、ステップ電位をＶｍの中間電位（Ｖｍ／２）にした場合と、中間電位にしなかった場合とでは式（１）に示すように、ステップ電位をＶｍの中間電位にしたほうが消費電力は低減できることがわかる。
さらに、本発明の実施の形態１に係る表示駆動装置１００では、ステップ電位供給回路１８０によりステップ電位２１４が表示出力端子１９０に供給されるので、シリアル表示データ２０２のパターンに依存せずに、画素データ２０６が変化する表示出力端子１９０は、第１期間ｔ０において、常にＶＤＤ／２となる。つまり、本発明の実施の形態１に係る表示駆動装置１００は、最も効率よく消費電力を削減できるステップ電位２１４をシリアル表示データ２０２のパターンに依存せずに常に供給できる。よって、本発明の実施の形態１に係る表示駆動装置１００は、特許文献１記載の表示駆動装置のように、シリアル表示データ２０２のパターンにステップ電位が依存する場合に比べて、消費電流をより確実に削減できる。
また、図５において、他の表示出力端子１９０に対応するラッチ制御信号２０５、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位を点線で示す。
図５に示すように、他の表示出力端子１９０に対応するラッチ制御信号２０５は、第１遅延回路１２０で与えられた遅延時間ｔ４、実線で示す信号に対して変化のタイミングが遅れる。これにより、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位の変化のタイミングもそれぞれ遅延時間ｔ４分遅れる。
つまり、ステップ制御回路１５０は、第１期間ｔ０より遅延時間ｔ４分遅れた第１期間ｔ２において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。また、ステップ制御回路１５０は、第２期間ｔ１より遅延時間ｔ４分遅れた第２期間ｔ３において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
また、ｎ個のラッチ制御信号２０５には、それぞれ異なる遅延時間ｔ４が第１遅延回路１２０により与えられる。
つまり、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第１期間ｔ０及びｔ２の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。さらに、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第２期間ｔ１及びｔ３の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。よって、ステップ電位供給回路１８０及びレベルシフタ１６１により表示出力端子１９０が駆動されるタイミングはそれぞれ異なる。
これにより、本発明の実施の形態１に係る表示駆動装置１００は、ピーク電流を削減できるので、シリアル表示データ２０２が変化をする際のＥＭＩを低減できる。
また、ｎ個の表示出力端子１９０ごとに駆動タイミングが異なるので、特許文献２記載の表示駆動装置と比べ、より効果的にＥＭＩを低減できる。
以下、ステップ制御回路１５０の詳細な構成を説明する。
図６は、ステップ制御回路１５０の回路構成を示す図である。ステップ制御回路１５０は、タイミング生成部１５１と、変化制御部１５２とを含む。
なお、図６において、レベルシフタ１６２及び１６３は省略している。
タイミング生成部１５１は、タイミング制御信号２１９を用いて信号２２６及び信号２２９を生成する。信号２２６及び信号２２９は、それぞれ第１スイッチ制御信号２１２及び第２スイッチ制御信号２１３の元となる信号である。
変化制御部１５２は、画素データ２０６がラインデータの切り替わりにより変化したと判定された場合（判定信号２０８がＬレベルの場合）、信号２２６及び信号２２９の論理値によらず、常に第１スイッチ制御信号２１２をＬレベルにし、第２スイッチ制御信号２１３をＨレベルにする。つまり、第１スイッチ１７０がオンされ、第２スイッチ１７１がオフされる。
図７は、タイミング生成部１５１の１周期分の動作を示すタイミングチャートである。なお、信号２２１〜２２９は、それぞれ図６に示す信号である。
図７に示す時間ｔ５は遅延素子ＤＬＹ１、ＤＬＹ２及びＤＬＹ３の遅延時間の和であり、時間ｔ６は遅延素子ＤＬＹ１及びＤＬＹ２の遅延時間の和であり、時間ｔ７は遅延素子ＤＬＹ１の遅延時間であり、時間ｔ８は遅延素子ＤＬＹ０の遅延時間である。また、遅延素子ＤＬＹ０及びＤＬＹ１の遅延時間は、それぞれ遅延素子ＤＬＹ２の遅延時間より小さい。
また、信号２２６は、第１スイッチ制御信号２１２のもとになる信号であり、信号２２６がＨレベルの場合、第１スイッチ１７０がオフし、信号２２６がＬレベルの場合、第１スイッチ１７０がオンする。信号２２９は、第２スイッチ制御信号２１３のもとになる信号であり、信号２２９がＨレベルの場合、第２スイッチ１７１がオンし、信号２２９がＬレベルの場合、第２スイッチ１７１がオフする。
図７に示すように、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態から、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態に切り換わる際には、まず時刻ｔ９において第１スイッチ１７０がオフした後、時刻ｔ１０において第２スイッチ１７１がオンする。つまり、時刻ｔ９〜ｔ１０の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
また、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態から、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態に切り換わる際には、まず時刻ｔ１１において第２スイッチ１７１がオフした後、時刻ｔ１２において第１スイッチ１７０がオンする。つまり、時刻ｔ１１〜ｔ１２の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
すなわち、タイミング生成部１５１は、第１スイッチ１７０をオンする際、常に第２スイッチ１７１をオフした後、第１スイッチ１７０をオンする。また、タイミング生成部１５１は、第２スイッチ１７１をオンする際、常に第１スイッチ１７０をオフした後、第２スイッチ１７１をオンする。言い換えると、タイミング生成部１５１は、第１スイッチ１７０及び第２スイッチ１７１とを同時にオンしない。
これにより、本発明の実施の形態１に係る表示駆動装置１００では、第１スイッチ１７０及び第２スイッチ１７１が同時にオンしないので、瞬間的なデータの衝突を確実に回避できる。これにより、表示駆動装置１００は、確実に、ＥＭＩを低減できる。
次に、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合の表示駆動装置１００の動作を説明する。
図８は、表示駆動装置１００において、遷移方向が異なる場合の動作を示すタイミングチャートである。なお、図８及び以下の説明において、表示出力端子１９０ａに対応するラッチ制御信号２０５、立ち下がり用遅延信号２１６、及び立ち上がり用遅延信号２１７を、ラッチ制御信号２０５ａ、立ち下がり用遅延信号２１６ａ、及び立ち上がり用遅延信号２１７ａと示し、表示出力端子１９０ｂに対応するラッチ制御信号２０５を、ラッチ制御信号２０５ｂと示す。
図８に示すように、ラッチ制御信号２０５ａは、ラッチ制御信号２０５ｂに比べて、遅延時間ｔ４遅れて変化する。また、立ち下がり用遅延信号２１６ａは、ラッチ制御信号２０５ａに比べて、遅延時間ｔ１３遅れて変換する。また、立ち上がり用遅延信号２１７ａは、ラッチ制御信号２０５ａに比べて、遅延時間ｔ１４遅れて変換する。
これにより、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合には、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４遅れたタイミングで変化する。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり、かつ、画素データ２０６ａの遷移方向が立ち下がりの場合、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４＋ｔ１３遅れたタイミングで変化する。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４＋ｔ１４遅れたタイミングで変化する。
このように、本発明の実施の形態１に係る表示駆動装置１００は、上方向に隣接する表示出力端子１９０ｂに対応する画素データ２０６ｂが、画素データ２０６ａと異なる遷移方向に変化する場合には、通常のタイミングより、さらに遅れたタイミングで表示出力端子１９０ａを変化させる。ここで、複数の表示出力端子１９０は、図１に示す上から下に向かい、順次変化のタイミングが遅れるので、上方向に隣接する表示出力端子１９０ｂに対応する画素データ２０６ｂとは、直前のタイミングで変化する画素データ２０６である。
また、隣接する表示出力端子１９０の画素データ２０６が互いに逆方向に遷移する場合には、表示出力端子１９０の駆動負荷容量が大きくなるので、ピーク電流が大きくなる。本発明の実施の形態１に係る表示駆動装置１００は、このようにピーク電流が大きくなる場合に、表示出力端子１９０の変化のタイミングをさらに遅らすことで、このピーク電流を低減できる。
また、一般に立ち上がり時の駆動負荷容量は、立ち下がり時の駆動負荷容量より大きいので、ピーク電流が大きくなる。これに対して、本発明の実施の形態１に係る表示駆動装置１００は、隣接する表示出力端子１９０ａ及び１９０ｂの画素データ２０６ａ及び２０６ｂが互いに逆方向に遷移する場合、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合には、画素データ２０６ａの遷移方向が立ち下がりの場合よりも、表示出力端子１９０ａの変化のタイミングを遅らす。これにより、本発明の実施の形態１に係る表示駆動装置１００は、ピーク電流を低減できる。
以上より、本発明の実施の形態１に係る表示駆動装置１００は、複数の表示出力端子１９０に出力される画素データ２０６は、それぞれ異なるタイミングで駆動が開始される。これにより、表示駆動装置１００は、ピーク電流を低減できるので表示駆動に伴うＥＭＩノイズを低減できる。
また、表示駆動装置１００は、画素データ２０６が変化する際には、一旦、表示出力端子１９０の電位を、ステップ電位供給回路１８０から供給されるステップ電位２１４に駆動した後、ＶＤＤ又はＧＮＤに駆動する。つまり、表示駆動装置１００は、ステップ状の２段の電位を用いて、表示出力端子１９０を２分割で駆動する。ここで、消費電力は駆動する電位量の２乗に比例する。つまり、２分割で表示出力端子１９０を駆動することにより、表示出力端子１９０をＧＮＤからＶＤＤ、又はＶＤＤからＧＮＤに駆動する場合に比べて、消費電力を低減できる。
なお、ステップ電位供給回路１８０から供給されるステップ電位２１４は、ＶＤＤとＧＮＤの中心の電位（ＶＤＤ／２）に限定されるものではなく、ＶＤＤとＧＮＤとの間の電位であればよい。なお、消費電力の削減効果を考慮すると、ステップ電位２１４をＶＤＤ／２にすることが好ましい。
さらに、表示駆動装置１００では、複数の表示出力端子１９０に対する画素データ２０６の遷移関係が逆電位の関係、例えば、ある表示出力端子１９０の電位がＬレベルからＨレベルへの遷移し、別の表示出力端子１９０の電位がＨレベルからＬレベルへ遷移する場合、ステップ電位供給回路１８０からステップ電位２１４が供給される共通線を介して表示出力端子１９０間に蓄積している電荷の共有が行われる。これにより、ステップ電位供給回路１８０の電力消費を低減できる。
さらに、表示駆動装置１００は、隣接する表示出力端子１９０間で画素データ２０６の遷移方向が異なる場合には、通常のタイミングより、さらに遅れたタイミングで表示出力端子１９０を変化させる。これにより、表示駆動装置１００は、ピーク電流を低減できる。
さらに、表示駆動装置１００は、画素データ２０６の遷移方向が立ち上がりの場合には、画素データ２０６の遷移方向が立ち下がりの場合よりも、表示出力端子１９０の変化のタイミングを遅らす。これにより、表示駆動装置１００は、ピーク電流を低減できる。
このように、表示駆動装置１００は、低電力化及び低ＥＭＩ化を両立できる。
さらに、表示駆動装置１００では、複数の表示出力端子１９０をステップ電位２１４に駆動するタイミングが異なるので、ステップ電位供給回路１８０に対する負荷の最大を低減できる。
なお、上記説明において、第１遅延回路１２０は、直列に接続されたｎ−１個の遅延素子１２１を含むとしたが、直列に接続されたｎ個の遅延素子を含んでもよい。この場合、直列に接続された各遅延素子１２１により出力されるｎ個の信号がｎ個のラッチ制御信号２０５となる。
また、上記説明において、表示駆動装置１００は、それぞれ異なるタイミングで、複数の表示出力端子１９０をステップ電位まで駆動するとしたが、同一のタイミングでステップ電位まで駆動した後、異なるタイミングでＬレベル又はＨレベルまで駆動してもよい。
また、上記説明において、表示駆動装置１００は、図１の上端に配置される表示出力端子１９０に対応する第２遅延回路３１０及び遅延選択回路３２０を備えているが、当該第２遅延回路３１０及び遅延選択回路３２０のうち少なくとも一方を備えなくてもよい。つまり、表示駆動装置１００は、ｎ個の表示出力端子１９０に対して、それぞれｎ−１個の第２遅延回路３１０及び遅延選択回路３２０を備えればよい。
（実施の形態２）
本発明の実施の形態２では、上述した実施の形態に係る表示駆動装置１００を備える表示モジュールパッケージ、表示パネルモジュール、及びテレビセットについて説明する。
図９は、本発明に係る表示駆動装置１００を用いた表示モジュールパッケージの構成を示す平面図である。
図９に示す表示モジュールパッケージ６００は、表示入力信号接合端子部６０１と、ＦＰＣ（フレキシブル・プリント基板）６０２と、表示出力接合端子部６０３は、データドライバ６０４とを備える。
データドライバ６０４は、上述した本発明に係る表示駆動装置１００である。
表示入力信号接合端子部６０１は、データドライバ６０４の信号入力端子（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等が入力される端子）に、ＦＰＣ６０２を介して接続される。
表示出力接合端子部６０３は、データドライバ６０４の複数の表示出力端子１９０に接続される。
図１０は、表示モジュールパッケージ６００を備えるパネルモジュールの構成を示す平面図である。
図１０に示す表示パネルモジュール７００は、複数の表示モジュールパッケージ６００と、ＰＤＰパネル７０１と、表示入力共通基板７０２と、パネルＬＳＩ７０３とを備える。
複数の表示モジュールパッケージ６００の表示出力接合端子部６０３がＰＤＰパネル７０１に接続される。
パネルＬＳＩ７０３は、ＰＤＰパネル７０１の表示駆動を制御する信号（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等）を生成し、生成した信号を、表示入力共通基板７０２を介して、複数の表示モジュールパッケージ６００の表示入力信号接合端子部６０１に出力する。
このように、ＰＤＰパネル７０１の複数分割列の各々に対して１個の表示モジュールパッケージ６００が用いられる。これにより、個々のデータドライバ６０４における消費電力の低減が表示パネルモジュール７００全体の消費電力低減に大きく寄与する。
図１１は、表示パネルモジュール７００を備えるＰＤＰテレビセットの構成を示すブロック図である。
図１１に示すテレビセット８００は、映像信号入力部８０１と、信号処理ＬＳＩ８０２と、画質ＬＳＩ８０３と、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）トランスミッタ（ＬＶＤＳ−Ｔｘ）８０４と、パネルブロック８１０とを備える。パネルブロック８１０は、ＬＶＤＳレシーバ（ＬＶＤＳ−Ｒｘ）８１１と、放電制御部８１２と、スキャンドライバ８１３と、サステインドライバ８１４と、表示パネルモジュール７００とを備える。
映像信号入力部８０１は、ＰＤＰパネル７０１に表示される画像データが入力される。
信号処理ＬＳＩ８０２及び画質ＬＳＩ８０３は、映像信号入力部８０１に入力された画像データに対して、画質調整等の信号処理を行う。
ＬＶＤＳトランスミッタ８０４は、信号処理ＬＳＩ８０２により信号処理された画像データを２つの差動信号に変換する。
ＬＶＤＳレシーバ８１１は、ＬＶＤＳトランスミッタ８０４により変換された差動信号を通常の信号に復元する。ＬＶＤＳを用いることにより消費電力を低減できる。
パネルＬＳＩ７０３は、ＬＶＤＳレシーバ８１１により復元された画像データ（表示データ）に基づき、シリアル表示データ２０２、水平同期信号２０１及び垂直同期信号等を生成する。
データドライバ６０４は、パネルＬＳＩ７０３により生成されたシリアル表示データ２０２に応じて、ＰＤＰパネル７０１のデータ電極を駆動する。
放電制御部８１２は、サブフィールド制御、予備放電制御、及び表示データの階調制御等を行う。放電制御部８１２は、水平同期信号２０１及び垂直同期信号に基づき、スキャンドライバ８１３及びサステインドライバ８１４を制御する制御信号を生成する。
スキャンドライバ８１３及びサステインドライバ８１４は、放電制御部８１２により生成された制御信号に基づき、それぞれＰＤＰパネル７０１のスキャン電極及びサステイン電極を駆動する。
このように、本発明に係る表示駆動装置１００は、ＰＤＰ等の表示パネルを備えるテレビセット８００等の映像表示システムに容易に組み込むことができる。
本発明は、表示駆動装置に適用でき、特に、ＰＤＰ又はＥＬ（エレクトロルミネッセンス）パネル等の容量性の負荷を有する表示パネルのドライバに適用できる。
１００ 表示駆動装置
１１０ シフトレジスタ
１１１ レジスタ
１２０ 第１遅延回路
１２１ 遅延素子
１３０、１４１、１４５ ラッチ回路
１４０ 変化判定回路
１４２ 排他的論理和回路
１４３ 論理和回路
１４４ 論理積回路
１５０ ステップ制御回路
１５１ タイミング生成部
１５２ 変化制御部
１６０ レベルシフト回路
１６１、１６２、１６３ レベルシフタ
１７０ 第１スイッチ
１７１ 第２スイッチ
１８０ ステップ電位供給回路
１９０、１９０ａ、１９０ｂ 表示出力端子
２０１ 水平同期信号
２０２ シリアル表示データ
２０３ 画素クロック
２０４、２０６、２０６ａ、２０６ｂ、２０７、２１１ 画素データ
２０５、２０５ａ、２０５ｂ ラッチ制御信号
２０８、２０８ａ、２０８ｂ 判定信号
２０９、２１２ 第１スイッチ制御信号
２１０、２１３ 第２スイッチ制御信号
２１４ ステップ電位
２１５、２１５ａ、２１５ｂ 遷移方向信号
２１６、２１６ａ 立ち下がり用遅延信号
２１７、２１７ａ 立ち上がり用遅延信号
２１８ 選択遅延信号
２１９ タイミング制御信号
２２０ 遷移方向一致判定信号
２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９ 信号
３００ 遅延生成回路
３１０ 第２遅延回路
３１１ 第１遅延素子
３１２ 第２遅延素子
３２０ 遅延選択回路
３２１ 第１選択回路
３２２ 第２選択回路
３３０ 遷移方向一致判定回路
６００ 表示モジュールパッケージ
６０１ 表示入力信号接合端子部
６０２ ＦＰＣ
６０３ 表示出力接合端子部
６０４ データドライバ
７００ 表示パネルモジュール
７０１ ＰＤＰパネル
７０２ 表示入力共通基板
７０３ パネルＬＳＩ
８００ テレビセット
８０１ 映像信号入力部
８０２ 信号処理ＬＳＩ
８０３ 画質ＬＳＩ
８０４ ＬＶＤＳトランスミッタ
８１０ パネルブロック
８１１ ＬＶＤＳレシーバ
８１２ 放電制御部
８１３ スキャンドライバ
８１４ サステインドライバ
本発明は、表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットに関し、特に、予め定められた周期毎に、ｎ個の画素データを含む１ライン分の表示データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置に関する。
近年、ＰＤＰ（プラズマディスプレイパネル）は、薄型、大画面、かつ高精細の表示パネルとして注目されている。このＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備える。また、ＰＤＰは、放電セルの放電の際に生じる発光を利用して画像を表示する。
一般的なＡＣ型ＰＤＰは、平行に配置された複数の表示電極と、これらの表示電極に直交するように配置された複数のデータ電極とを有している。ＰＤＰの表示駆動装置は、これらのデータ電極を駆動する、つまり容量性負荷を駆動対象とする。
一方で、ＰＤＰの大画面化、高精細化、及び高輝度化が進んできており、それに伴い、ＰＤＰを駆動する表示駆動装置も多出力化、低ＥＭＩ化、及び低電力化が必要となってきている。このため、データ電極を駆動する際の電力消費、駆動に伴う発熱の抑制、及びデータ変化に伴うＥＭＩノイズの低減が重要になってきている。
また、２つのデータ電極間に異なる電位が与えられると、電極間が１つの容量として作用する。すなわち、容量性負荷が発生する。表示駆動装置は、この容量性負荷を駆動する際に多くの電力を消費する。これに対して、表示駆動装置の電力消費を低減する従来技術として、特許文献１記載の表示駆動装置が知られている。
特許文献１記載の表示駆動装置は、表示データを所定の電圧レベルに変換して、データ電極に接続された表示出力端子に出力する。また、特許文献１記載の表示駆動装置は、２ステップの電圧駆動方法を用いることで、駆動電力を低減できる。
具体的には、特許文献１記載の表示駆動装置は、複数の表示出力端子に、選択スイッチを介してワイヤードＯＲ接続された、フローティング状態の共通フローティング電位線を備える。
また、特許文献１記載の表示駆動装置は、表示データの切り替わり前後での電圧レベルの変化を検出する。また、特許文献１記載の表示駆動装置は、電圧レベルが変化する表示出力端子を、所定のタイミング（表示データの切り替えのためのパネル非表示の期間内）において一時的にハイ・インピーダンス（Ｈｉ−Ｚ）に制御すると同時に、当該表示出力端子がフローティング電位線に接続されるように選択スイッチを制御する。この制御により、表示データの切り替わりによりデータが変化する全ての表示出力端子は、一時的に表示出力が遮断され、共通フローティング電位線に接続される。
よって、電圧レベルが変化する表示出力端子が短絡された状態になるので、直前にＨ（＝Ｈｉｇｈ）レベル、又はＬ（＝Ｌｏｗ）レベルが出力されていた表示出力端子間で蓄積された容量電荷の移動が行われる。これにより、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数のバランスによって、フローティング状態の共通フローティング電位線はある電位に落ち着く。
例えば、電圧レベルが変化する複数の表示出力端子において、Ｈレベルの表示出力端子とＬレベルの表示出力端子との数が同じ場合は、理想的には共通フローティング電位線は、ＶＤＤ／２となる（ＶＤＤは表示出力端子のＨレベル電位）。よって、表示駆動装置は、ＶＤＤ／２からＧＮＤ又はＶＤＤまで駆動すればよい。これにより、特許文献１記載の表示駆動装置は、駆動電力を低減できる。
また、表示データが変化をする際のＥＭＩを低減する従来技術として、特許文献２記載の技術がある。
特許文献２の技術は、１ライン分の画素データを表示する複数のデータ電極を複数のデータ電極群に分割し、分割したデータ電極群の間で表示出力のタイミングを順次にずらす。これにより、特許文献２の技術は、データが同時に変化する数を群単位に分割できるので、ピーク電流を低減できる。これにより、特許文献２の技術は、発生するＥＭＩを抑制できる。
米国特許第７１１６１３７号明細書 特許第２９５３３４２号公報
しかしながら、このような表示駆動装置において、さらなる低ＥＭＩ化が望まれている。
そこで、本発明は、ピーク電流を低減することで、ＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供することを目的とする。
上記目的を達成するために、本発明に係る表示駆動装置は、予め定められた周期毎に、１ライン分の表示データに含まれるｎ（ｎ：２以上の整数）個の画素データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置であって、前記ｎ個の画素データのそれぞれが、直前の周期の画素データから変化したか否かを判定し、さらに、変化したと判定した場合、当該変化の方向が第１の論理値から第２の論理値への変化であるか、前記第２の論理値から前記第１の論理値への変化であるかを判定する変化判定手段と、隣接する二つの前記表示出力端子の間ごとに設けられ、当該隣接する二つの表示出力端子の間の画素データの変化の方向が異なるか否かを判定するｎ−１個の遷移方向一致判定手段と、前記周期に同期する水平同期信号に基づき、前記ｎ個の表示出力端子と一対一で対応し、それぞれ変化のタイミングが異なるｎ個の第１タイミング信号を生成する第１遅延手段と、前記ｎ個の第１タイミング信号のうちｎ−１個をそれぞれ遅延させることにより、ｎ−１個の前記表示出力端子と一対一で対応するｎ−１個の第２タイミング信号を生成する第２遅延手段と、前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択するｎ−１個の遅延選択手段と、前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングで、当該遅延選択手段に対応する前記表示出力端子を駆動する制御手段とを備える。
この構成によれば、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで駆動する。これにより、本発明に係る表示駆動装置は、ピーク電流を低減できるので、ＥＭＩを抑制できる。
さらに、本発明に係る表示駆動装置は、駆動負荷容量が大きくなる、隣接する表示出力端子の画素データが互いに逆方向に遷移する場合には、駆動タイミングをさらに遅らす。これにより、本発明に係る表示駆動装置は、さらにピーク電流を低減できるので、さらにＥＭＩを抑制できる。
また、前記制御手段は、前記画素データが前記第１の論理値の場合、当該画素データに対応する前記表示出力端子を第１電位に駆動し、前記画素データが前記第２の論理値の場合、当該画素データに対応する前記表示出力端子を前記第１電位より高い第２電位に駆動し、前記ｎ−１個の第２タイミング信号は、それぞれ立ち下がり用タイミング信号と、立ち上がり用タイミング信号とを含み、前記ｎ−１個の第２遅延手段は、前記ｎ−１個の第１タイミング信号をそれぞれ第１の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち下がり用タイミング信号を生成するとともに、前記ｎ−１個の第１タイミング信号をそれぞれ、前記第１の遅延量より大きい第２の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち上がり用タイミング信号を生成し、前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第２の論理値から前記第１の論理値に変化する場合、前記立ち下がり用タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第１の論理値から前記第２の論理値に変化する場合、前記立ち上がり用タイミング信号を選択してもよい。
この構成によれば、駆動負荷容量が大きくなる、立ち上がり時（画素データが第１の論理値から第２の論理値に変化する場合）には、立ち下がり時（画素データが第２の論理値から第１の論理値に変化する場合）より、駆動タイミングを遅らす。これにより、本発明に係る表示駆動装置は、さらにピーク電流を低減できるので、さらにＥＭＩを抑制できる。
また、前記第１遅延手段は、前記ｎ個の表示出力端子の並び順に、順次変化のタイミングが遅れるように前記ｎ個の第１タイミング信号を生成し、前記遷移方向一致判定手段は、前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なるか否かを判定し、前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択してもよい。
また、前記表示駆動装置は、さらに、前記ｎ個の画素データ及び前記ｎ個の表示出力端子に一対一で対応し、対応する画素データの電圧レベルをシフトすることにより、第１電位又は第２電位を出力するｎ個のレベルシフト手段と、前記第１電位と前記第２電位との間のステップ電位を供給するステップ電位供給手段を備え、前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する表示出力端子に対して、前記各周期に含まれる第１期間の間、前記ステップ電位供給手段により供給されるステップ電位を供給し、当該周期に含まれ、かつ前記第１期間の後である第２期間の間、対応する前記レベルシフト手段により出力される第１電位又は第２電位を供給するように制御し、前記制御手段は、前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングに基づき、前記第１期間及び前記第２期間のうちすくなくとも一方を決定してもよい。
この構成によれば、本発明に係る表示駆動装置は、表示出力端子を一旦ステップ電位に駆動した後、第１電位又は第２電位（Ｈレベル又はＬレベル）に駆動する２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を低減できる。
さらに、本発明に係る表示駆動装置では、ステップ電位供給手段によりステップ電位が供給されるので、第１期間において、表示データのパターンに依存せずに、常に同一の電位が表示出力端子に供給される。これにより、特許文献１記載の技術に比べ、さらに消費電力を低減できる。
また、前記表示駆動装置は、さらに、前記ｎ個の画素データに一対一で対応し、対応する画素データを、前記水平同期信号に基づくタイミングで保持し、保持した画素データを出力するｎ個のラッチ手段と、前記ｎ個の画素データ、ｎ個のレベルシフト手段及び前記ｎ個の表示出力端子と一対一で対応し、対応する前記レベルシフト手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第１スイッチと、前記ｎ個の画素データ、前記ｎ個の第１スイッチ及び前記ｎ個の表示出力端子と一対一で対応し、前記ステップ電位供給手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第２スイッチとを備え、前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する前記第１スイッチ及び前記第２スイッチに対して、前記第１期間の間、当該第１スイッチをオフし、かつ当該第２スイッチをオンし、前記第２期間の間、当該第２スイッチをオフし、かつ当該第１スイッチをオンしてもよい。
また、前記遅延手段は、前記水平同期信号にそれぞれ異なる遅延を与えることで前記ｎ個のタイミング信号を生成し、前記制御手段は、前記ｎ個のタイミング信号の変化のタイミングに基づくそれぞれ異なる前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンしてもよい。
この構成によれば、本発明に係る表示駆動装置は、ｎ個の表示出力端子を、それぞれ異なるタイミングで第１電位又は第２電位からステップ電位に駆動し、かつ、それぞれ異なるタイミングでステップ電位から第１電位又は第２電位に駆動する。これにより、本発明に係る表示駆動装置は、ステップ電位への駆動時、及びステップ電位から第１電位又は第２電位への駆動時のピーク電流を共に低減できるので、さらにＥＭＩを抑制できる。
また、前記制御手段は、前記変化判定手段により対応する前記ラッチ手段に保持される画素データが変化しないと判定された場合、前記第１期間及び前記第２期間の間、対応する前記第２スイッチをオフ、かつ対応する前記第１スイッチをオンしてもよい。
この構成によれば、画素データが変化する表示出力端子に対してのみ、２ステップの電圧駆動を行う。これにより、本発明に係る表示駆動装置は、消費電力を効率的に削減できる。
また、前記ステップ電位は、前記第１電位と前記第２電位との中心の電位であってもよい。
また、前記制御手段は、対応する前記第１スイッチ及び前記第２スイッチを同時にオンしなくてもよい。
この構成によれば、本発明に係る表示駆動装置は、瞬間的なデータの衝突を確実に回避できる。これにより、本発明に係る表示駆動装置は、確実に、ＥＭＩを低減できる。
また、前記制御手段は、前記第１スイッチをオンする際、常に当該第１スイッチに対応する前記第２スイッチのオフした後、当該第１スイッチをオンし、前記第２スイッチをオンする際、常に当該第２スイッチに対応する前記第１スイッチをオフした後、当該第２スイッチをオンしてもよい。
なお、本発明は、このような表示駆動装置として実現できるだけでなく、表示駆動装置に含まれる特徴的な手段をステップとする表示駆動方法として実現できる。また、本発明は、このような表示駆動装置を備える表示モジュールパッケージ、表示パネルモジュール及びテレビセットとしても実現できる。
以上より、本発明は、ピーク電流を低減することで、ＥＭＩを抑制できる表示駆動装置、表示モジュールパッケージ、表示パネルモジュール及びテレビセットを提供できる。
図１は、本発明の実施の形態１に係る表示駆動装置の構成を示す図である。 図２は、本発明の実施の形態１に係る変化判定回路、遅延回路、遅延選択回路及び遷移方向一致判定回路の構成を示す回路図である。 図３は、本発明の実施の形態１に係るステップ電位供給回路の構成を示す回路図である。 図４は、本発明の実施の形態１に係る表示駆動装置の動作の流れを示すフローチャートである。 図５は、本発明の実施の形態１に係る表示駆動装置の動作を示すタイミングチャートである。 図６は、本発明の実施の形態１に係るステップ制御回路の構成を示す回路図である。 図７は、本発明の実施の形態１に係るステップ制御回路の動作を示すタイミングチャートである。 図８は、本発明の実施の形態１に係る表示駆動装置の動作を示すタイミングチャートである。 図９は、本発明の実施の形態２に係るモジュールパッケージの構成を示す平面図である。 図１０は、本発明の実施の形態２に係るパネルモジュールの構成を示す平面図である。 図１１は、本発明の実施の形態２に係るテレビセットの構成を示すブロック図である。
以下、本発明に係る表示駆動装置の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１に係る表示駆動装置は、複数の表示出力端子に対し、それぞれ異なるタイミングで、２ステップの電圧駆動を行う。さらに、本発明の実施の形態１に係る表示駆動装置は、互いに隣接する表示出力端子において、互いに逆方向に表示データが遷移する場合、さらに駆動タイミングを遅らす。これにより、本発明の実施の形態１に係る表示駆動装置は、ピーク電流を低減できるので、ＥＭＩを抑制できる。
まず、本発明の実施の形態１に係る表示駆動装置の構成を説明する。
図１は、本発明の実施の形態１に係る表示駆動装置の構成を示すブロック図である。
図１に示す表示駆動装置１００は、予め定められた周期毎に、１水平ライン分のシリアル表示データ２０２に含まれるｎ（ｎ：２以上の整数、例えば１９２又は３８８等。）個の画素データを取り込み、取り込んだｎ個の画素データに応じて、それぞれがＰＤＰのパネル電極（データ電極）を駆動するｎ個の駆動信号をｎ個の表示出力端子１９０に出力する。
表示駆動装置１００は、シフトレジスタ１１０と、第１遅延回路１２０と、ｎ個の第１ラッチ回路１３０と、ｎ個の変化判定回路１４０と、ｎ個の遅延生成回路３００と、ｎ−１個の遷移方向一致判定回路３３０と、ｎ個のステップ制御回路１５０と、ｎ個のレベルシフト回路１６０と、ｎ個の第１スイッチ１７０と、ｎ個の第２スイッチ１７１と、ステップ電位供給回路１８０と、ｎ個の表示出力端子１９０とを備える。
また、表示駆動装置１００には、外部から水平同期信号２０１と、シリアル表示データ２０２と、画素クロック２０３とが入力される。
シフトレジスタ１１０は、画素クロック２０３を用いて１水平ライン分のシリアル表示データ２０２を取り込み、取り込んだシリアル表示データ２０２を並列に出力する。
シリアル表示データ２０２は、ＰＤＰのデータ電極を駆動するために外部からシリアルに入力される表示データ信号である。シリアル表示データ２０２は、画素ごとのデータであるｎ個の画素データ２０４を含む。
シフトレジスタ１１０は、ｎ個のレジスタ１１１を含む。ｎ個のレジスタ１１１は、直列に接続される。ｎ個のレジスタ１１１は、ｎ個の画素データ２０４をそれぞれ格納及び出力する。
画素クロック２０３は、シリアル表示データ２０２に同期して入力されるクロックである。画素クロック２０３は、シリアルに入力される画素データ２０４をレジスタ１１１に取り込み、レジスタ１１１に取り込んだ画素データ２０４を順次次段のレジスタ１１１にシフトさせるためのクロックである。つまり、画素クロック２０３は、１水平ライン分のシリアル表示データ２０２をシフトレジスタ１１０に格納するためのクロックである。
シフトレジスタ１１０は、シリアル表示データ２０２を、画素クロック２０３毎に取り込み、かつ取り込んだ画素データ２０４を順次シフトして１水平ライン分のシリアル表示データ２０２を格納する。
第１遅延回路１２０は、水平同期信号２０１に遅延を与えることで、それぞれ変化のタイミングが異なるｎ個のラッチ制御信号２０５を生成する。
水平同期信号２０１は、外部から入力されるシリアル表示データ２０２のラインデータの切り替わり周期（以下、単に「周期」とも記す。）毎に入力される同期信号である。
第１遅延回路１２０は、ｎ−１個の遅延素子１２１を含む。ｎ−１個の遅延素子１２１は、直列に接続され、水平同期信号２０１と、直列に接続された各遅延素子１２１により出力されるｎ−１個の信号がｎ個のラッチ制御信号２０５となる。また、ｎ−１個の遅延素子１２１の遅延量は、それぞれ等しく、例えば１つの遅延素子１２１の遅延量は、０．２ｎ秒程度である。なお、ｎ−１個の遅延素子１２１の遅延量のうち１以上が異なってもよい。
また、複数の遅延素子１２１は、表示出力端子１９０の並びの順（例えば図１における上から下に向かう方向）に遅延が増加するように、ｎ個のラッチ制御信号２０５に遅延を与える。
なお、図１に示すように、１つの表示出力端子１９０に、それぞれ１つのレジスタ１１１、ラッチ制御信号２０５、ラッチ回路１３０、変化判定回路１４０、遅延生成回路３００、ステップ制御回路１５０、レベルシフト回路１６０、第１スイッチ１７０及び第２スイッチ１７１が対応する。また、ｎ−１個の遷移方向一致判定回路３３０は、隣接する二つの表示出力端子１９０間ごとに設けられる。例えば、ｎ−１個の遷移方向一致判定回路３３０は、ｎ個の表示出力端子１９０のうち、一方端（図１の上端）に配置される表示出力端子１９０を除くｎ−１個の表示出力端子１９０に、それぞれ対応する。
以下において、特別の記載がないかぎり、対応する各構成要素に対する動作を示すものとする。また、各表示出力端子１９０に対応する各構成要素の構成は、同様なので、以下、代表して１つの表示出力端子１９０に対応する構成要素を説明する。
ラッチ回路１３０は、レジスタ１１１に格納される画素データ２０４を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０６を出力する。
変化判定回路１４０は、ラッチ回路１３０に保持される画素データ２０６が、直前の周期で保持されていた画素データ２０６から変化したか否かを判定する。さらに、変化判定回路１４０は、画素データ２０６が変化した場合には、画素データ２０６が直前の周期から変化した方向である遷移方向を判定する。つまり、変化判定回路１４０は、当該画素データ２０６が、ＬレベルからＨレベルに変化した（立ち上がり）か、ＨレベルからＬレベルに変化した（立ち下がり）かを判定する。
図２は、変化判定回路１４０、遅延生成回路３００、及び遷移方向一致判定回路３３０の回路構成を示す図である。
図２に示すように変化判定回路１４０は、ラッチ回路１４１と、排他的論理和回路１４２と、論理和回路１４３と、論理積回路１４４と、ラッチ回路１４５とを備える。
ラッチ回路１４１は、直前の周期においてラッチ回路１３０に保持されていた画素データ２０７を保持する。ラッチ回路１４１は、ラッチ回路１３０により出力される画素データ２０６を、ラッチ制御信号２０５が変化するタイミングで取り込んだうえ保持し、保持する画素データ２０７を出力する。なお、ラッチ回路１４１は、ラッチ回路１３０に入力されるラッチ制御信号２０５と、同じ又は早いタイミングで変化する信号を用いて画素データ２０６を保持すればよい。
排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６と、ラッチ回路１４１に保持される画素データ２０７とが同一であるか否かを判定し、判定結果を示す判定信号２０８を出力する。つまり、排他的論理和回路１４２は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりにより変化したか否かを判定する。具体的には、排他的論理和回路１４２は、画素データ２０６と画素データ２０７とが同一である場合、ラインデータの切り替わりにより画素データ２０６が変化しないと判定し、画素データ２０６と画素データ２０７とが異なる場合、ラインデータの切り替わりにより画素データ２０６が変化したと判定する。
論理和回路１４３は、ラッチ回路１３０に保持される画素データ２０６がＬレベルであり、かつラッチ回路１４１に保持される画素データ２０７がＨレベルであるか否かを判定する。つまり、論理和回路１４３は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりによりＨレベルからＬレベルに変化した（立ち下がり）か否かを判定する。
論理積回路１４４は、ラッチ回路１３０に保持される画素データ２０６がＨレベルであり、かつラッチ回路１４１に保持される画素データ２０７がＬレベルであるか否かを判定する。つまり、論理積回路１４４は、ラッチ回路１３０に保持される画素データ２０６が、ラインデータの切り替わりによりＬレベルからＨレベルに変化した（立ち上がり）か否かを判定する。
ラッチ回路１４５は、論理和回路１４３及び論理積回路１４４により判定された、遷移方向を保持する。具体的には、ラッチ回路１４５は、遷移方向が立ち下がりの場合にはＨレベルを保持し、遷移方向が立ち上がりの場合にはＬレベルを保持する。また、ラッチ回路１４５は、保持する遷移方向を遷移方向信号２１５として出力する。
なお、図２及び以下の説明において、ある表示出力端子１９０を表示出力端子１９０ａと示し、表示出力端子１９０ａの上方向（図１における上方向）に隣接する表示出力端子１９０を表示出力端子１９０ｂと示す。また、表示出力端子１９０ａに対応する画素データ２０６、判定信号２０８及び遷移方向信号２１５を、画素データ２０６ａ、判定信号２０８ａ及び遷移方向信号２１５ａと示し、表示出力端子１９０ｂに対応する画素データ２０６、判定信号２０８及び遷移方向信号２１５を、画素データ２０６ｂ、判定信号２０８ｂ及び遷移方向信号２１５ｂと示す。
遷移方向一致判定回路３３０は、判定信号２０８ａ及び遷移方向信号２１５ａと、判定信号２０８ｂ及び遷移方向信号２１５ｂとを用いて、画素データ２０６ａと画素データ２０６ｂとの遷移方向が一致するか、異なるかを判定する。具体的には、遷移方向一致判定回路３３０は、判定信号２０８ａ及び２０８ｂを用いて、画素データ２０６ａ及び２０６ｂが共に変化するか否かを判定する。さらに、遷移方向一致判定回路３３０は、遷移方向信号２１５ａ及び２１５ｂを用いて、画素データ２０６ａ及び２０６ｂの遷移方向が異なるか否かを判定する。
さらに具体的には、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂが共に変化し、かつ、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合にＨレベルの遷移方向一致判定信号２２０を出力する。また、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、又は、画素データ２０６ａ及び２０６ｂが共に変化するが、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合にＬレベルの遷移方向一致判定信号２２０を出力する。
遅延生成回路３００は、ラッチ制御信号２０５をそのまま、又は遅延させたタイミング制御信号２１９を生成する。具体的には、遅延生成回路３００は、画素データ２０６ａ及び２０６ｂが共に変化し、かつ、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合に、ラッチ制御信号２０５を遅延させたタイミング制御信号２１９を出力し、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合、又は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、ラッチ制御信号２０５を遷移方向一致判定信号２２０として出力する。
この遅延生成回路３００は、第２遅延回路３１０と、遅延選択回路３２０とを備える。
第２遅延回路３１０は、ラッチ制御信号２０５を遅延させることにより、立ち下がり用遅延信号２１６と立ち上がり用遅延信号２１７とを生成する。この第２遅延回路３１０は、第１遅延素子３１１と、第２遅延素子３１２とを備える。第１遅延素子３１１は、ラッチ制御信号２０５を立ち上がり用遅延量で遅延することにより、立ち下がり用遅延信号２１６を生成する。第２遅延素子３１２は、ラッチ制御信号２０５を立ち上がり用遅延量で遅延することにより、立ち上がり用遅延信号２１７を生成する。ここで、立ち上がり用遅延量は、立ち下がり用遅延量より大きい。
遅延選択回路３２０は、遷移方向信号２１５及び遷移方向一致判定信号２２０を用いて、ラッチ制御信号２０５と立ち下がり用遅延信号２１６と立ち上がり用遅延信号２１７のうちいずれか１つを選択し、選択した信号をタイミング制御信号２１９として出力する。具体的には、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない場合、又は、画素データ２０６ａ及び２０６ｂが共に変化するが、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合、ラッチ制御信号２０５を選択する。また、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合、かつ、画素データ２０６ａの遷移方向が立ち下がりの場合、立ち下がり用遅延信号を選択する。また、遅延選択回路３２０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合、立ち上がり用遅延信号を選択する。
この遅延選択回路３２０は、第１選択回路３２１と、第２選択回路３２２とを備える。
第１選択回路３２１は、遷移方向信号２１５ａがＨレベル（立ち下がり）の場合、立ち下がり用遅延信号２１６を選択し、選択した立ち下がり用遅延信号２１６を選択遅延信号２１８として出力する。また、第１選択回路３２１は、遷移方向信号２１５ａがＬレベル（立ち上がり）の場合、立ち上がり用遅延信号２１７を選択し、選択した立ち上がり用遅延信号２１７を選択遅延信号２１８として出力する。
第２選択回路３２２は、遷移方向一致判定信号２２０がＨレベルの場合（遷移方向が異なる場合）、選択遅延信号２１８を選択し、選択した選択遅延信号２１８をタイミング制御信号２１９として出力する。また、第２選択回路３２２は、遷移方向一致判定信号２２０がＬレベルの場合（画素データ２０６ａ及び２０６ｂのうち少なくとも一方が変化しない、又は遷移方向が同じ場合）、ラッチ制御信号２０５を選択し、選択したラッチ制御信号２０５をタイミング制御信号２１９として出力する。
なお、図１の上端に配置される表示出力端子１９０に対応する遅延選択回路３２０は、常に、ラッチ制御信号２０５を選択する。
ステップ制御回路１５０は、遅延選択回路３２０により選択されたタイミング制御信号２１９の変化のタイミングで、当該遅延選択回路３２０に対応する表示出力端子１９０を駆動する。具体的には、ステップ制御回路１５０は、タイミング制御信号２１９に基づき、第１スイッチ１７０をオン／オフさせる第１スイッチ制御信号２０９と、第２スイッチ１７１をオン／オフさせる第２スイッチ制御信号２１０とを生成する。
レベルシフト回路１６０は、レベルシフタ１６１、１６２及び１６３を備える。
レベルシフタ１６１、１６２及び１６３は、入力された信号の電圧レベルを変換し、変換した電圧レベルの信号を出力する。例えば、シフトレジスタ１１０、第１遅延回路１２０、ラッチ回路１３０、変化判定回路１４０及びステップ制御回路１５０は、電源電圧３Ｖで動作し（Ｌレベルが０Ｖ、Ｈレベルが３Ｖ）、レベルシフタ１６１、１６２及び１６３は、画素データ２０６の論理値（Ｌレベル又はＨレベル）の電圧レベルをシフトすることにより、Ｌレベルが０Ｖ、Ｈレベルが８５Ｖの信号を出力する。
レベルシフタ１６１は、ラッチ回路１３０に保持される画素データ２０６の電圧レベルをシフトすることにより、画素データ２１１を出力する。レベルシフタ１６２は、第１スイッチ制御信号２０９の電圧レベルをシフトすることにより、第１スイッチ制御信号２１２を出力する。レベルシフタ１６３は、第２スイッチ制御信号２１０の電圧レベルをシフトすることにより、第２スイッチ制御信号２１３を出力する。
ステップ電位供給回路１８０は、ＶＤＤ／２のステップ電位２１４を供給する。ここで、ＶＤＤは、レベルシフト回路１６０により変換された後のＨレベルの電位（例えば８５Ｖ）である。
第１スイッチ１７０は、レベルシフタ１６１の出力端子と、表示出力端子１９０との間に接続される。
第２スイッチ１７１は、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線と、表示出力端子１９０との間に接続される。ここで、ステップ電位供給回路１８０によりステップ電位２１４が供給される共通線は、ｎ個の第２スイッチ１７１の全てに接続される。
例えば、第１スイッチ１７０及び第２スイッチ１７１は、それぞれＰチャンネルＭＯＳＦＥＴである。
ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化したと判定された場合、表示出力端子１９０間でそれぞれ異なる第１期間の間、ステップ電位供給回路１８０により供給されるステップ電位２１４を表示出力端子１９０に供給するように制御する。ステップ制御回路１５０は、第１期間の後の、表示出力端子１９０間でそれぞれ異なる第２期間の間、レベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
具体的には、ステップ制御回路１５０は、ｎ個のタイミング制御信号２１９の変化のタイミングに基づくそれぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。その後、ｎ個のタイミング制御信号２１９の変化のタイミングに基づくそれぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
これにより、表示出力端子１９０には、一旦ステップ電位供給回路１８０によりステップ電位２１４が供給される。その後、表示出力端子１９０は、レベルシフタ１６１によりＨレベル又はＬレベルの電位まで駆動される。
また、ステップ制御回路１５０は、変化判定回路１４０により、画素データ２０６が変化しないと判定された場合、第１期間及び第２期間の間、表示出力端子１９０にレベルシフタ１６１により出力されるＨレベル又はＬレベルの電位を表示出力端子１９０に供給するように制御する。
具体的には、ステップ制御回路１５０は、第１期間及び第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
これにより、画素データ２０６が変化しない場合には、表示出力端子１９０には、ステップ電位２１４は供給されず、レベルシフタ１６１によりＨレベル又はＬレベルの電位が供給される。
また、ステップ制御回路１５０は、ｎ個の第１スイッチ１７０及び第２スイッチ１７１の組に対して、それぞれ異なる第１期間の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンし、それぞれ異なる第２期間の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
図３は、ステップ電位供給回路１８０の回路構成を示す図である。
図３に示す回路構成において、トランジスタＴ１のゲートにクロック信号φ１を入力し、トランジスタＴ２のゲートにクロック信号φ１と同周期かつ位相が１８０度ずれたクロック信号φ２を入力し、トランジスタＴ３のゲートにクロックφ２に対して２倍の周期を有する信号の反転信号であるクロック信号φ３を入力し、トランジスタＴ４のゲートにクロック信号φ１の反転信号であるクロック信号φ４を入力することで、ＶＤＤ／２のステップ電位２１４が生成される。
また、図３に示す回路構成のステップ電位供給回路１８０を用いることで、少ない消費電力で、ＶＤＤ／２を供給できる。
次に、表示駆動装置１００の動作の概略を説明する。
図４は、表示駆動装置１００の動作の流れを示すフローチャートである。
まず、シフトレジスタ１１０にシリアル表示データ２０２が格納される。
次に、ラッチ制御信号２０５の変化のタイミングで、ラッチ回路１３０は、レジスタ１１１に保持される画素データ２０４を画素データ２０６ａとして保持する（Ｓ１０１）。
変化判定回路１４０は、ラッチ回路１３０により保持される画素データ２０６ａが変化したか否かを判定する（Ｓ１０２）。
画素データ２０６ａが変化した場合（Ｓ１０２でＹｅｓ）、変化判定回路１４０は、画素データ２０６ａの遷移方向を判定する（Ｓ１０３）。
次に、遷移方向一致判定回路３３０は、画素データ２０６ａ及び２０６ｂの遷移方向が異なるか否かを判定する（Ｓ１０４）。
画素データ２０６ａ及び２０６ｂの遷移方向が異なり（Ｓ１０４でＹｅｓ）、かつ画素データ２０６ａの遷移方向が立ち下がりの場合（Ｓ１０５でＹｅｓ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を遅延させた立ち下がり用遅延信号２１６を選択し、タイミング制御信号２１９として出力する（Ｓ１０６）。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり（Ｓ１０４でＹｅｓ）、かつ画素データ２０６ａの遷移方向が立ち上がりの場合（Ｓ１０５でＮｏ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を遅延させた立ち上がり用遅延信号２１７を選択し、タイミング制御信号２１９として出力する（Ｓ１０７）。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異ならない場合（Ｓ１０４でＮｏ）、遅延選択回路３２０は、通常のタイミング信号であるラッチ制御信号２０５を選択し、タイミング制御信号２１９として出力する（Ｓ１０８）。
次に、ステップ制御回路１５０は、第１スイッチ１７０をオフし、かつ第２スイッチをオンすることで、表示出力端子１９０にステップ電位２１４を供給する。ここで、ｎ個のステップ制御回路１５０は、ステップＳ１０６、Ｓ１０７又はＳ１０８で選択された、それぞれ異なるタイミングで変化するタイミング制御信号２１９に基づき、それぞれ異なるタイミングで表示出力端子１９０へのステップ電位２１４の供給を開始する（Ｓ１０９）。
次に、ステップ制御回路１５０は、表示出力端子１９０の電位がステップ電位２１４になった後、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する。ここで、ｎ個のステップ制御回路１５０は、ステップＳ１０６、Ｓ１０７又はＳ１０８で選択された、それぞれ異なるタイミングで変化するラッチ制御信号２０５に基づき、それぞれ異なるタイミングで表示出力端子１９０のＨレベル又はＬレベルへの駆動を開始する（Ｓ１１０）。
一方、画素データ２０６が変化しない場合（Ｓ１０２でＮｏ）、ステップ制御回路１５０は、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンすることで、表示出力端子１９０にＨレベル又はＬレベルの電位に駆動する（Ｓ１１１）。
なお、図４に示す処理は、各表示出力端子１９０に対応する構成要素ごとに行われる。
以下、表示駆動装置１００の具体的な動作例を説明する。
まず、画素データ２０６ａと２０６ｂとの遷移方向が同じ場合の動作を説明する。
図５は、表示駆動装置１００の動作を示すタイミングチャートである。
ラインデータの切り替わり周期Ｔ０において、ラッチ回路１３０にはＨレベルの画素データ２０６が保持されており、表示出力端子１９０にはＨレベルの電位が出力されている。
周期Ｔ１において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＨレベル（ＶＤＤ）を維持する。
周期Ｔ２において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＨレベルからＬレベルに変化する。
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｈレベル（ＶＤＤ）からステップ電位２１４（ＶＤＤ／２）に変化する。
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＬレベル（０Ｖ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＬレベル（０Ｖ）に変化する。
周期Ｔ３において、画素データ２０４はＬレベルであり、ラッチ回路１３０に保持される画素データ２０６は変化しない。よって、ステップ制御回路１５０は、第１期間ｔ０及び第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、表示出力端子１９０は、レベルシフタ１６１により供給されるＬレベル（０Ｖ）を維持する。
周期Ｔ４において、画素データ２０４はＨレベルであり、ラッチ回路１３０に保持される画素データ２０６は、ＬレベルからＨレベルに変化する。
よって、ステップ制御回路１５０は、第１期間ｔ０において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。これにより、第１期間ｔ０において、表示出力端子１９０に、ステップ電位供給回路１８０によりステップ電位２１４（ＶＤＤ／２）が供給されることにより、表示出力端子１９０の電位は、Ｌレベル（０Ｖ）からステップ電位２１４（ＶＤＤ／２）に変化する。
また、ステップ制御回路１５０は、第２期間ｔ１において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。これにより、第２期間ｔ１において、表示出力端子１９０に、レベルシフタ１６１によりＨレベル（ＶＤＤ）が供給されることにより、表示出力端子１９０の電位は、ステップ電位２１４（ＶＤＤ／２）からＨレベル（ＶＤＤ）に変化する。
このように、本発明の実施の形態１に係る表示駆動装置１００は、画素データ２０６に変化がある場合は、表示出力端子１９０を２ステップで駆動する。これにより、表示駆動装置１００は、消費電力を削減できる。
以下、２ステップでの駆動により消費電力が削減される原理を説明する。
消費電力は（動作周波数）×（駆動負荷容量）×（駆動電圧）2に比例することは一般的に知られている。ここで動作周波数（データ遷移サイクル変化時間）を一定とすると、消費電力は（駆動負荷容量）×（駆動電圧）2に比例する。
任意の駆動端子における消費電力をＰｍ、総負荷容量をＣｍ、駆動電圧振幅をＶｍとすると、２ステップで駆動しない場合の消費電力はＰｍ ∝ Ｃｍ×Ｖｍ2 である。
一方、２ステップ（２分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／２の電位とすると下記式（１）で示される。
Ｐｍ ∝ Ｃｍ×（Ｖｍ/２）2 ×２（分割駆動回数）
＝ １／２×Ｃｍ×（Ｖｍ）2 ・・・式（１）
このように、２ステップで駆動することにより、消費電力を１／２に低減できる。
さらに、３ステップ（３分割）で駆動した場合の消費電力は、ステップ電位をＶｍの１／３の電位及び２／３の電位とすると下記式（２）で示される。
Ｐｍ ∝ Ｃｍ×（Ｖｍ/３）2 × ３
＝ １／３×Ｃｍ×（Ｖｍ）2 ・・・式（２）
同様に考えると、ｎ（ｎは２以上の整数）ステップ（ｎ分割）で駆動した場合の消費電力は、ステップ電位を、Ｖｍをｎ等分した電位とすると下記式（３）で示される。
Ｐｍ ∝ １／ｎ×Ｃｍ×（Ｖｍ）2 ・・・式（３）
このように、上記式（３）に示すように分割駆動のステップを多くすることによって消費電力は低減できる。
また、同じ２ステップでの駆動であっても、ステップ電位をＶｍの中間電位（Ｖｍ／２）にした場合と、中間電位にしなかった場合とでは式（１）に示すように、ステップ電位をＶｍの中間電位にしたほうが消費電力は低減できることがわかる。
さらに、本発明の実施の形態１に係る表示駆動装置１００では、ステップ電位供給回路１８０によりステップ電位２１４が表示出力端子１９０に供給されるので、シリアル表示データ２０２のパターンに依存せずに、画素データ２０６が変化する表示出力端子１９０は、第１期間ｔ０において、常にＶＤＤ／２となる。つまり、本発明の実施の形態１に係る表示駆動装置１００は、最も効率よく消費電力を削減できるステップ電位２１４をシリアル表示データ２０２のパターンに依存せずに常に供給できる。よって、本発明の実施の形態１に係る表示駆動装置１００は、特許文献１記載の表示駆動装置のように、シリアル表示データ２０２のパターンにステップ電位が依存する場合に比べて、消費電流をより確実に削減できる。
また、図５において、他の表示出力端子１９０に対応するラッチ制御信号２０５、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位を点線で示す。
図５に示すように、他の表示出力端子１９０に対応するラッチ制御信号２０５は、第１遅延回路１２０で与えられた遅延時間ｔ４、実線で示す信号に対して変化のタイミングが遅れる。これにより、画素データ２０６、判定信号２０８、第１スイッチ制御信号２０９、第２スイッチ制御信号２１０及び表示出力端子１９０の電位の変化のタイミングもそれぞれ遅延時間ｔ４分遅れる。
つまり、ステップ制御回路１５０は、第１期間ｔ０より遅延時間ｔ４分遅れた第１期間ｔ２において、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。また、ステップ制御回路１５０は、第２期間ｔ１より遅延時間ｔ４分遅れた第２期間ｔ３において、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。
また、ｎ個のラッチ制御信号２０５には、それぞれ異なる遅延時間ｔ４が第１遅延回路１２０により与えられる。
つまり、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第１期間ｔ０及びｔ２の間、第１スイッチ１７０をオフし、かつ第２スイッチ１７１をオンする。さらに、表示駆動装置１００は、ｎ個のラッチ制御信号２０５の変化のタイミングに基づくそれぞれ異なる時刻から始まる第２期間ｔ１及びｔ３の間、第２スイッチ１７１をオフし、かつ第１スイッチ１７０をオンする。よって、ステップ電位供給回路１８０及びレベルシフタ１６１により表示出力端子１９０が駆動されるタイミングはそれぞれ異なる。
これにより、本発明の実施の形態１に係る表示駆動装置１００は、ピーク電流を削減できるので、シリアル表示データ２０２が変化をする際のＥＭＩを低減できる。
また、ｎ個の表示出力端子１９０ごとに駆動タイミングが異なるので、特許文献２記載の表示駆動装置と比べ、より効果的にＥＭＩを低減できる。
以下、ステップ制御回路１５０の詳細な構成を説明する。
図６は、ステップ制御回路１５０の回路構成を示す図である。ステップ制御回路１５０は、タイミング生成部１５１と、変化制御部１５２とを含む。
なお、図６において、レベルシフタ１６２及び１６３は省略している。
タイミング生成部１５１は、タイミング制御信号２１９を用いて信号２２６及び信号２２９を生成する。信号２２６及び信号２２９は、それぞれ第１スイッチ制御信号２１２及び第２スイッチ制御信号２１３の元となる信号である。
変化制御部１５２は、画素データ２０６がラインデータの切り替わりにより変化したと判定された場合（判定信号２０８がＬレベルの場合）、信号２２６及び信号２２９の論理値によらず、常に第１スイッチ制御信号２１２をＬレベルにし、第２スイッチ制御信号２１３をＨレベルにする。つまり、第１スイッチ１７０がオンされ、第２スイッチ１７１がオフされる。
図７は、タイミング生成部１５１の１周期分の動作を示すタイミングチャートである。なお、信号２２１〜２２９は、それぞれ図６に示す信号である。
図７に示す時間ｔ５は遅延素子ＤＬＹ１、ＤＬＹ２及びＤＬＹ３の遅延時間の和であり、時間ｔ６は遅延素子ＤＬＹ１及びＤＬＹ２の遅延時間の和であり、時間ｔ７は遅延素子ＤＬＹ１の遅延時間であり、時間ｔ８は遅延素子ＤＬＹ０の遅延時間である。また、遅延素子ＤＬＹ０及びＤＬＹ１の遅延時間は、それぞれ遅延素子ＤＬＹ２の遅延時間より小さい。
また、信号２２６は、第１スイッチ制御信号２１２のもとになる信号であり、信号２２６がＨレベルの場合、第１スイッチ１７０がオフし、信号２２６がＬレベルの場合、第１スイッチ１７０がオンする。信号２２９は、第２スイッチ制御信号２１３のもとになる信号であり、信号２２９がＨレベルの場合、第２スイッチ１７１がオンし、信号２２９がＬレベルの場合、第２スイッチ１７１がオフする。
図７に示すように、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態から、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態に切り換わる際には、まず時刻ｔ９において第１スイッチ１７０がオフした後、時刻ｔ１０において第２スイッチ１７１がオンする。つまり、時刻ｔ９〜ｔ１０の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
また、第１スイッチ１７０がオフかつ第２スイッチ１７１がオンの状態から、第１スイッチ１７０がオンかつ第２スイッチ１７１がオフの状態に切り換わる際には、まず時刻ｔ１１において第２スイッチ１７１がオフした後、時刻ｔ１２において第１スイッチ１７０がオンする。つまり、時刻ｔ１１〜ｔ１２の間、第１スイッチ１７０及び第２スイッチ１７１は共にオフする。
すなわち、タイミング生成部１５１は、第１スイッチ１７０をオンする際、常に第２スイッチ１７１をオフした後、第１スイッチ１７０をオンする。また、タイミング生成部１５１は、第２スイッチ１７１をオンする際、常に第１スイッチ１７０をオフした後、第２スイッチ１７１をオンする。言い換えると、タイミング生成部１５１は、第１スイッチ１７０及び第２スイッチ１７１とを同時にオンしない。
これにより、本発明の実施の形態１に係る表示駆動装置１００では、第１スイッチ１７０及び第２スイッチ１７１が同時にオンしないので、瞬間的なデータの衝突を確実に回避できる。これにより、表示駆動装置１００は、確実に、ＥＭＩを低減できる。
次に、画素データ２０６ａ及び２０６ｂの遷移方向が異なる場合の表示駆動装置１００の動作を説明する。
図８は、表示駆動装置１００において、遷移方向が異なる場合の動作を示すタイミングチャートである。なお、図８及び以下の説明において、表示出力端子１９０ａに対応するラッチ制御信号２０５、立ち下がり用遅延信号２１６、及び立ち上がり用遅延信号２１７を、ラッチ制御信号２０５ａ、立ち下がり用遅延信号２１６ａ、及び立ち上がり用遅延信号２１７ａと示し、表示出力端子１９０ｂに対応するラッチ制御信号２０５を、ラッチ制御信号２０５ｂと示す。
図８に示すように、ラッチ制御信号２０５ａは、ラッチ制御信号２０５ｂに比べて、遅延時間ｔ４遅れて変化する。また、立ち下がり用遅延信号２１６ａは、ラッチ制御信号２０５ａに比べて、遅延時間ｔ１３遅れて変換する。また、立ち上がり用遅延信号２１７ａは、ラッチ制御信号２０５ａに比べて、遅延時間ｔ１４遅れて変換する。
これにより、画素データ２０６ａ及び２０６ｂの遷移方向が同じ場合には、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４遅れたタイミングで変化する。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり、かつ、画素データ２０６ａの遷移方向が立ち下がりの場合、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４＋ｔ１３遅れたタイミングで変化する。
また、画素データ２０６ａ及び２０６ｂの遷移方向が異なり、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合、表示出力端子１９０ａは、表示出力端子１９０ｂに比べて、遅延時間ｔ４＋ｔ１４遅れたタイミングで変化する。
このように、本発明の実施の形態１に係る表示駆動装置１００は、上方向に隣接する表示出力端子１９０ｂに対応する画素データ２０６ｂが、画素データ２０６ａと異なる遷移方向に変化する場合には、通常のタイミングより、さらに遅れたタイミングで表示出力端子１９０ａを変化させる。ここで、複数の表示出力端子１９０は、図１に示す上から下に向かい、順次変化のタイミングが遅れるので、上方向に隣接する表示出力端子１９０ｂに対応する画素データ２０６ｂとは、直前のタイミングで変化する画素データ２０６である。
また、隣接する表示出力端子１９０の画素データ２０６が互いに逆方向に遷移する場合には、表示出力端子１９０の駆動負荷容量が大きくなるので、ピーク電流が大きくなる。本発明の実施の形態１に係る表示駆動装置１００は、このようにピーク電流が大きくなる場合に、表示出力端子１９０の変化のタイミングをさらに遅らすことで、このピーク電流を低減できる。
また、一般に立ち上がり時の駆動負荷容量は、立ち下がり時の駆動負荷容量より大きいので、ピーク電流が大きくなる。これに対して、本発明の実施の形態１に係る表示駆動装置１００は、隣接する表示出力端子１９０ａ及び１９０ｂの画素データ２０６ａ及び２０６ｂが互いに逆方向に遷移する場合、かつ、画素データ２０６ａの遷移方向が立ち上がりの場合には、画素データ２０６ａの遷移方向が立ち下がりの場合よりも、表示出力端子１９０ａの変化のタイミングを遅らす。これにより、本発明の実施の形態１に係る表示駆動装置１００は、ピーク電流を低減できる。
以上より、本発明の実施の形態１に係る表示駆動装置１００は、複数の表示出力端子１９０に出力される画素データ２０６は、それぞれ異なるタイミングで駆動が開始される。これにより、表示駆動装置１００は、ピーク電流を低減できるので表示駆動に伴うＥＭＩノイズを低減できる。
また、表示駆動装置１００は、画素データ２０６が変化する際には、一旦、表示出力端子１９０の電位を、ステップ電位供給回路１８０から供給されるステップ電位２１４に駆動した後、ＶＤＤ又はＧＮＤに駆動する。つまり、表示駆動装置１００は、ステップ状の２段の電位を用いて、表示出力端子１９０を２分割で駆動する。ここで、消費電力は駆動する電位量の２乗に比例する。つまり、２分割で表示出力端子１９０を駆動することにより、表示出力端子１９０をＧＮＤからＶＤＤ、又はＶＤＤからＧＮＤに駆動する場合に比べて、消費電力を低減できる。
なお、ステップ電位供給回路１８０から供給されるステップ電位２１４は、ＶＤＤとＧＮＤの中心の電位（ＶＤＤ／２）に限定されるものではなく、ＶＤＤとＧＮＤとの間の電位であればよい。なお、消費電力の削減効果を考慮すると、ステップ電位２１４をＶＤＤ／２にすることが好ましい。
さらに、表示駆動装置１００では、複数の表示出力端子１９０に対する画素データ２０６の遷移関係が逆電位の関係、例えば、ある表示出力端子１９０の電位がＬレベルからＨレベルへの遷移し、別の表示出力端子１９０の電位がＨレベルからＬレベルへ遷移する場合、ステップ電位供給回路１８０からステップ電位２１４が供給される共通線を介して表示出力端子１９０間に蓄積している電荷の共有が行われる。これにより、ステップ電位供給回路１８０の電力消費を低減できる。
さらに、表示駆動装置１００は、隣接する表示出力端子１９０間で画素データ２０６の遷移方向が異なる場合には、通常のタイミングより、さらに遅れたタイミングで表示出力端子１９０を変化させる。これにより、表示駆動装置１００は、ピーク電流を低減できる。
さらに、表示駆動装置１００は、画素データ２０６の遷移方向が立ち上がりの場合には、画素データ２０６の遷移方向が立ち下がりの場合よりも、表示出力端子１９０の変化のタイミングを遅らす。これにより、表示駆動装置１００は、ピーク電流を低減できる。
このように、表示駆動装置１００は、低電力化及び低ＥＭＩ化を両立できる。
さらに、表示駆動装置１００では、複数の表示出力端子１９０をステップ電位２１４に駆動するタイミングが異なるので、ステップ電位供給回路１８０に対する負荷の最大を低減できる。
なお、上記説明において、第１遅延回路１２０は、直列に接続されたｎ−１個の遅延素子１２１を含むとしたが、直列に接続されたｎ個の遅延素子を含んでもよい。この場合、直列に接続された各遅延素子１２１により出力されるｎ個の信号がｎ個のラッチ制御信号２０５となる。
また、上記説明において、表示駆動装置１００は、それぞれ異なるタイミングで、複数の表示出力端子１９０をステップ電位まで駆動するとしたが、同一のタイミングでステップ電位まで駆動した後、異なるタイミングでＬレベル又はＨレベルまで駆動してもよい。
また、上記説明において、表示駆動装置１００は、図１の上端に配置される表示出力端子１９０に対応する第２遅延回路３１０及び遅延選択回路３２０を備えているが、当該第２遅延回路３１０及び遅延選択回路３２０のうち少なくとも一方を備えなくてもよい。つまり、表示駆動装置１００は、ｎ個の表示出力端子１９０に対して、それぞれｎ−１個の第２遅延回路３１０及び遅延選択回路３２０を備えればよい。
（実施の形態２）
本発明の実施の形態２では、上述した実施の形態に係る表示駆動装置１００を備える表示モジュールパッケージ、表示パネルモジュール、及びテレビセットについて説明する。
図９は、本発明に係る表示駆動装置１００を用いた表示モジュールパッケージの構成を示す平面図である。
図９に示す表示モジュールパッケージ６００は、表示入力信号接合端子部６０１と、ＦＰＣ（フレキシブル・プリント基板）６０２と、表示出力接合端子部６０３は、データドライバ６０４とを備える。
データドライバ６０４は、上述した本発明に係る表示駆動装置１００である。
表示入力信号接合端子部６０１は、データドライバ６０４の信号入力端子（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等が入力される端子）に、ＦＰＣ６０２を介して接続される。
表示出力接合端子部６０３は、データドライバ６０４の複数の表示出力端子１９０に接続される。
図１０は、表示モジュールパッケージ６００を備えるパネルモジュールの構成を示す平面図である。
図１０に示す表示パネルモジュール７００は、複数の表示モジュールパッケージ６００と、ＰＤＰパネル７０１と、表示入力共通基板７０２と、パネルＬＳＩ７０３とを備える。
複数の表示モジュールパッケージ６００の表示出力接合端子部６０３がＰＤＰパネル７０１に接続される。
パネルＬＳＩ７０３は、ＰＤＰパネル７０１の表示駆動を制御する信号（水平同期信号２０１、シリアル表示データ２０２及び画素クロック２０３等）を生成し、生成した信号を、表示入力共通基板７０２を介して、複数の表示モジュールパッケージ６００の表示入力信号接合端子部６０１に出力する。
このように、ＰＤＰパネル７０１の複数分割列の各々に対して１個の表示モジュールパッケージ６００が用いられる。これにより、個々のデータドライバ６０４における消費電力の低減が表示パネルモジュール７００全体の消費電力低減に大きく寄与する。
図１１は、表示パネルモジュール７００を備えるＰＤＰテレビセットの構成を示すブロック図である。
図１１に示すテレビセット８００は、映像信号入力部８０１と、信号処理ＬＳＩ８０２と、画質ＬＳＩ８０３と、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）トランスミッタ（ＬＶＤＳ−Ｔｘ）８０４と、パネルブロック８１０とを備える。パネルブロック８１０は、ＬＶＤＳレシーバ（ＬＶＤＳ−Ｒｘ）８１１と、放電制御部８１２と、スキャンドライバ８１３と、サステインドライバ８１４と、表示パネルモジュール７００とを備える。
映像信号入力部８０１は、ＰＤＰパネル７０１に表示される画像データが入力される。
信号処理ＬＳＩ８０２及び画質ＬＳＩ８０３は、映像信号入力部８０１に入力された画像データに対して、画質調整等の信号処理を行う。
ＬＶＤＳトランスミッタ８０４は、信号処理ＬＳＩ８０２により信号処理された画像データを２つの差動信号に変換する。
ＬＶＤＳレシーバ８１１は、ＬＶＤＳトランスミッタ８０４により変換された差動信号を通常の信号に復元する。ＬＶＤＳを用いることにより消費電力を低減できる。
パネルＬＳＩ７０３は、ＬＶＤＳレシーバ８１１により復元された画像データ（表示データ）に基づき、シリアル表示データ２０２、水平同期信号２０１及び垂直同期信号等を生成する。
データドライバ６０４は、パネルＬＳＩ７０３により生成されたシリアル表示データ２０２に応じて、ＰＤＰパネル７０１のデータ電極を駆動する。
放電制御部８１２は、サブフィールド制御、予備放電制御、及び表示データの階調制御等を行う。放電制御部８１２は、水平同期信号２０１及び垂直同期信号に基づき、スキャンドライバ８１３及びサステインドライバ８１４を制御する制御信号を生成する。
スキャンドライバ８１３及びサステインドライバ８１４は、放電制御部８１２により生成された制御信号に基づき、それぞれＰＤＰパネル７０１のスキャン電極及びサステイン電極を駆動する。
このように、本発明に係る表示駆動装置１００は、ＰＤＰ等の表示パネルを備えるテレビセット８００等の映像表示システムに容易に組み込むことができる。
本発明は、表示駆動装置に適用でき、特に、ＰＤＰ又はＥＬ（エレクトロルミネッセンス）パネル等の容量性の負荷を有する表示パネルのドライバに適用できる。
１００ 表示駆動装置
１１０ シフトレジスタ
１１１ レジスタ
１２０ 第１遅延回路
１２１ 遅延素子
１３０、１４１、１４５ ラッチ回路
１４０ 変化判定回路
１４２ 排他的論理和回路
１４３ 論理和回路
１４４ 論理積回路
１５０ ステップ制御回路
１５１ タイミング生成部
１５２ 変化制御部
１６０ レベルシフト回路
１６１、１６２、１６３ レベルシフタ
１７０ 第１スイッチ
１７１ 第２スイッチ
１８０ ステップ電位供給回路
１９０、１９０ａ、１９０ｂ 表示出力端子
２０１ 水平同期信号
２０２ シリアル表示データ
２０３ 画素クロック
２０４、２０６、２０６ａ、２０６ｂ、２０７、２１１ 画素データ
２０５、２０５ａ、２０５ｂ ラッチ制御信号
２０８、２０８ａ、２０８ｂ 判定信号
２０９、２１２ 第１スイッチ制御信号
２１０、２１３ 第２スイッチ制御信号
２１４ ステップ電位
２１５、２１５ａ、２１５ｂ 遷移方向信号
２１６、２１６ａ 立ち下がり用遅延信号
２１７、２１７ａ 立ち上がり用遅延信号
２１８ 選択遅延信号
２１９ タイミング制御信号
２２０ 遷移方向一致判定信号
２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９ 信号
３００ 遅延生成回路
３１０ 第２遅延回路
３１１ 第１遅延素子
３１２ 第２遅延素子
３２０ 遅延選択回路
３２１ 第１選択回路
３２２ 第２選択回路
３３０ 遷移方向一致判定回路
６００ 表示モジュールパッケージ
６０１ 表示入力信号接合端子部
６０２ ＦＰＣ
６０３ 表示出力接合端子部
６０４ データドライバ
７００ 表示パネルモジュール
７０１ ＰＤＰパネル
７０２ 表示入力共通基板
７０３ パネルＬＳＩ
８００ テレビセット
８０１ 映像信号入力部
８０２ 信号処理ＬＳＩ
８０３ 画質ＬＳＩ
８０４ ＬＶＤＳトランスミッタ
８１０ パネルブロック
８１１ ＬＶＤＳレシーバ
８１２ 放電制御部
８１３ スキャンドライバ
８１４ サステインドライバ

Claims (13)

  1. 予め定められた周期毎に、１ライン分の表示データに含まれるｎ（ｎ：２以上の整数）個の画素データに応じて、それぞれがパネル電極を駆動するｎ個の駆動信号をｎ個の表示出力端子に出力する表示駆動装置であって、
    前記ｎ個の画素データのそれぞれが、直前の周期の画素データから変化したか否かを判定し、さらに、変化したと判定した場合、当該変化の方向が第１の論理値から第２の論理値への変化であるか、前記第２の論理値から前記第１の論理値への変化であるかを判定する変化判定手段と、
    隣接する二つの前記表示出力端子の間ごとに設けられ、当該隣接する二つの表示出力端子の間の画素データの変化の方向が異なるか否かを判定するｎ−１個の遷移方向一致判定手段と、
    前記周期に同期する水平同期信号に基づき、前記ｎ個の表示出力端子と一対一で対応し、それぞれ変化のタイミングが異なるｎ個の第１タイミング信号を生成する第１遅延手段と、
    前記ｎ個の第１タイミング信号のうちｎ−１個をそれぞれ遅延させることにより、ｎ−１個の前記表示出力端子と一対一で対応するｎ−１個の第２タイミング信号を生成する第２遅延手段と、
    前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する一つの表示出力端子との間で画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択するｎ−１個の遅延選択手段と、
    前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングで、当該遅延選択手段に対応する前記表示出力端子を駆動する制御手段とを備える
    表示駆動装置。
  2. 前記制御手段は、前記画素データが前記第１の論理値の場合、当該画素データに対応する前記表示出力端子を第１電位に駆動し、前記画素データが前記第２の論理値の場合、当該画素データに対応する前記表示出力端子を前記第１電位より高い第２電位に駆動し、
    前記ｎ−１個の第２タイミング信号は、それぞれ立ち下がり用タイミング信号と、立ち上がり用タイミング信号とを含み、
    前記ｎ−１個の第２遅延手段は、前記ｎ−１個の第１タイミング信号をそれぞれ第１の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち下がり用タイミング信号を生成するとともに、前記ｎ−１個の第１タイミング信号をそれぞれ、前記第１の遅延量より大きい第２の遅延量で遅延させることにより、前記ｎ−１個の表示出力端子と一対一で対応するｎ−１個の前記立ち上がり用タイミング信号を生成し、
    前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第２の論理値から前記第１の論理値に変化する場合、前記立ち下がり用タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子と隣接する表示出力端子との間で画素データの変化の方向が異なり、かつ、対応する前記画素データが前記第１の論理値から前記第２の論理値に変化する場合、前記立ち上がり用タイミング信号を選択する
    請求項１記載の表示駆動装置。
  3. 前記第１遅延手段は、前記ｎ個の表示出力端子の並び順に、順次変化のタイミングが遅れるように前記ｎ個の第１タイミング信号を生成し、
    前記遷移方向一致判定手段は、前記ｎ−１個の表示出力端子と一対一で対応し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なるか否かを判定し、
    前記ｎ−１個の遅延選択手段は、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異なる場合、対応する前記第２タイミング信号を選択し、対応する表示出力端子と、当該表示出力端子に対して前記並び順で直前に配置される前記表示出力端子との間の画素データの変化の方向が異ならない場合、対応する前記第１タイミング信号を選択する
    請求項１又は２記載の表示駆動装置。
  4. 前記表示駆動装置は、さらに、
    前記ｎ個の画素データ及び前記ｎ個の表示出力端子に一対一で対応し、対応する画素データの電圧レベルをシフトすることにより、第１電位又は第２電位を出力するｎ個のレベルシフト手段と、
    前記第１電位と前記第２電位との間のステップ電位を供給するステップ電位供給手段を備え、
    前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する表示出力端子に対して、前記各周期に含まれる第１期間の間、前記ステップ電位供給手段により供給されるステップ電位を供給し、当該周期に含まれ、かつ前記第１期間の後である第２期間の間、対応する前記レベルシフト手段により出力される第１電位又は第２電位を供給するように制御し、
    前記制御手段は、前記ｎ−１個の遅延選択手段により選択された前記第１タイミング信号又は前記第２タイミング信号の変化のタイミングに基づき、前記第１期間及び前記第２期間のうちすくなくとも一方を決定する
    請求項１〜３のいずれか１項に記載の表示駆動装置。
  5. 前記表示駆動装置は、さらに、
    前記ｎ個の画素データに一対一で対応し、対応する画素データを、前記水平同期信号に基づくタイミングで保持し、保持した画素データを出力するｎ個のラッチ手段と、
    前記ｎ個の画素データ、ｎ個のレベルシフト手段及び前記ｎ個の表示出力端子と一対一で対応し、対応する前記レベルシフト手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第１スイッチと、
    前記ｎ個の画素データ、前記ｎ個の第１スイッチ及び前記ｎ個の表示出力端子と一対一で対応し、前記ステップ電位供給手段の出力端子と、対応する前記表示出力端子との間に接続されるｎ個の第２スイッチとを備え、
    前記制御手段は、前記変化判定手段により変化したと判定された画素データに対応する前記第１スイッチ及び前記第２スイッチに対して、前記第１期間の間、当該第１スイッチをオフし、かつ当該第２スイッチをオンし、前記第２期間の間、当該第２スイッチをオフし、かつ当該第１スイッチをオンする
    請求項４記載の表示駆動装置。
  6. 前記遅延手段は、前記水平同期信号にそれぞれ異なる遅延を与えることで前記ｎ個のタイミング信号を生成し、
    前記制御手段は、前記ｎ個のタイミング信号の変化のタイミングに基づくそれぞれ異なる前記第１期間の間、前記ｎ個の第１スイッチをオフし、かつ前記ｎ個の第２スイッチをオンする
    請求項５記載の表示駆動装置。
  7. 前記制御手段は、前記変化判定手段により対応する前記ラッチ手段に保持される画素データが変化しないと判定された場合、前記第１期間及び前記第２期間の間、対応する前記第２スイッチをオフ、かつ対応する前記第１スイッチをオンする
    請求項５又は６記載の表示駆動装置。
  8. 前記ステップ電位は、前記第１電位と前記第２電位との中心の電位である
    請求項５〜７のいずれか１項に記載の表示駆動装置。
  9. 前記制御手段は、対応する前記第１スイッチ及び前記第２スイッチを同時にオンしない
    請求項５〜８のいずれか１項に記載の表示駆動装置。
  10. 前記制御手段は、前記第１スイッチをオンする際、常に当該第１スイッチに対応する前記第２スイッチのオフした後、当該第１スイッチをオンし、前記第２スイッチをオンする際、常に当該第２スイッチに対応する前記第１スイッチをオフした後、当該第２スイッチをオンする
    請求項９記載の表示駆動装置。
  11. 請求項１〜１０のいずれか１項に記載の表示駆動装置を備える
    表示モジュールパッケージ。
  12. 請求項１１記載の表示モジュールパッケージを備える
    表示パネルモジュール。
  13. 請求項１２記載の表示パネルモジュールを備える
    テレビセット。
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