JP6642973B2

JP6642973B2 - 半導体装置および半導体装置の制御方法

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Publication number: JP6642973B2
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Description

本発明は半導体装置および半導体装置の制御方法に関する。

格子状に配置された複数のセグメント電極および複数のコモン電極を有する液晶パネルの駆動方式として、複数のコモン電極に順次走査電圧を加えることによってコモン電極を順次選択し、選択されたコモン電極に接続された画素のうち点灯させたい画素に接続されセグメント電極に信号電圧を加えるマトリクス駆動方式が知られている。また、コモン電極およびセグメント電極に印加する電圧のレベルを複数の段階で変化させる１／Ｓバイアス駆動方式が知られている。このような駆動方式によって液晶パネルを駆動する液晶駆動回路に関する技術として、例えば、以下のものが知れられている。

例えば、特許文献１には、所定の順序で、第１の電位、第２の電位、または中間電位を取るコモン信号を液晶パネルのコモン電極に供給するコモン信号出力回路と、コモン信号に応じて、第１の電位、第２の電位、または中間電位を取るセグメント信号を液晶パネルのセグメント電極に供給するセグメント信号出力回路と、を有する液晶駆動回路が記載されている。この液晶駆動回路において、セグメント信号出力回路はセグメント信号の電位を切り替える場合に、第１の期間だけセグメント信号のインピーダンスを増加させる。

特開２０１３−４１０２９号公報

１／Ｓバイアス駆動で液晶パネルを駆動する場合、コモン電極に印加されるコモン電圧およびセグメント電極に印加されるセグメント電圧の電圧レベルは、（Ｓ＋１）段階で変化する。このため、１／Ｓバイアス駆動で液晶パネルを駆動する液晶駆動回路は、コモン電圧およびセグメント電圧を生成するための電源電圧を出力する電源部において、出力電圧の電圧レベルを適宜変化させる。

一方、液晶パネルにおいて、液晶素子に印加される電界の方向に偏りが生じると、電気分解などの作用により液晶画素が劣化することが知られている。このため、液晶駆動回路においては、液晶素子に印加される電界の方向に偏りが生じないように、１フレーム期間の前半期間と後半期間とで、画素の点灯状態を維持しつつコモン電極に印加される電圧とセグメント電極に印加される電圧の大小関係を反転させるフレーム反転が行われている。

１／Ｓバイアス駆動方式で液晶パネルを駆動する液晶駆動回路の電源部は、フレーム反転時に出力電圧の電圧レベルを切り替える。電源部における出力電圧の切り替えは、例えば、互いに異なる電圧レベルを有する電源ラインの各々と、出力端との間に設けられた複数のスイッチを用いて行われるが、該複数のスイッチが同時にオン状態となる期間が生じた場合には、当該電源ライン間に貫通電流が流れる。その結果、コモン電圧およびセグメント電圧の電圧レベルに乱れが生じ、液晶パネルにおいてちらつき等の異常表示が発生するおそれがある。そこで、上記の貫通電流の発生を防止するために、一方の電源ラインに接続されたスイッチをオフ状態にした後に、他方の電源ラインに接続されたスイッチをオン状態にするタイミング調整回路が用いられている。

しかしながら、近年における半導体装置に対する低電圧化の要求に伴いタイミング調整回路によって上記の貫通電流の発生を完全に防止することは困難となりつつある。すなわち、半導体装置に供給される電源電圧が低下した場合には、当該半導体装置に形成された回路のスルーレート、配線長および容量負荷などに起因する遅延時間が顕著となり、タイミング調整回路が適切に機能しない、あるいは、タイミング調整回路の後段で発生する遅延時間の影響によって回路が意図したタイミングで動作しない、といった事象が生じている。

回路シミュレーションを用いて、低電圧時における遅延時間の影響を考慮した回路設計を行うという対応も考えられるが、低電圧領域（例えば１Ｖ以下）における回路シミュレーションの精度は低く、回路設計の検証作業には膨大な工数およびコストを要する。このように、半導体装置の低電圧化に伴って液晶駆動回路において貫通電流の発生を防止することが困難となってきており、貫通電流に起因する液晶パネルにおける異常表示の発生を抑制する新たな技術が必要となっている。

本発明は、上記した点に鑑みてなされたものであり、貫通電流に起因する異常表示の発生を抑制することができる半導体装置および半導体装置の制御方法を提供することを目的とする。

本発明に係る半導体装置は、互いに異なる電圧レベルの電圧を出力する第１の電源出力端および第２の電源出力端を有し、第１の信号の信号レベルの切り替わりに応じて前記第１の電源出力端および前記第２の電源出力端の各々から出力される電圧のレベルをそれぞれ変化させる第１の電源部と、前記第１の電源出力端と第１の電圧出力端子との間に設けられた第１の出力段スイッチ、および前記第２の電源出力端と前記第１の電圧出力端子との間に設けられた第２の出力段スイッチを有する第１の出力部と、前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方が前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記第１の出力段スイッチおよび前記第２の出力段スイッチのオンオフ制御を行う制御部と、を含み、前記第１の電源部は、第１の電圧を生ずる第１の電源ラインと前記第１の電源出力端との間に設けられた第１の電源スイッチと、前記第１の電圧よりも小さい第２の電圧を生ずる第２の電源ラインと前記第１の電源出力端との間に設けられた第２の電源スイッチと、前記第２の電圧よりも小さい第３の電圧を生ずる第３の電源ラインと前記第２の電源出力端との間に設けられた第３の電源スイッチと、前記第３の電圧よりも小さい第４の電圧を生ずる第４の電源ラインと前記第２の電源出力端との間に設けられた第４の電源スイッチと、前記第１の信号の信号レベルの切り替わりに応じて、第１の電源スイッチおよび前記第２の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替えるとともに、前記第３の電源スイッチおよび前記第４の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替える切り替え制御部と、を含む。

本発明に係る半導体装置の制御方法は、互いに異なる電圧レベルの電圧を出力する第１の電源出力端および第２の電源出力端を有し、第１の信号の信号レベルの切り替わりに応じて前記第１の電源出力端および前記第２の電源出力端から出力される電圧のレベルをそれぞれ変化させる電源部と、前記第１の電源出力端と電圧出力端子との間に設けられた第１の出力段スイッチおよび前記第２の電源出力端と前記電圧出力端子との間に設けられた第２の出力段スイッチを有する出力部と、を含む半導体装置の制御方法であって、前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方が前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記第１の出力段スイッチおよび前記第２の出力段スイッチのオンオフを制御することを含み、前記電源部は、第１の電圧を生ずる第１の電源ラインと前記第１の電源出力端との間に設けられた第１の電源スイッチと、前記第１の電圧よりも小さい第２の電圧を生ずる第２の電源ラインと前記第１の電源出力端との間に設けられた第２の電源スイッチと、前記第２の電圧よりも小さい第３の電圧を生ずる第３の電源ラインと前記第２の電源出力端との間に設けられた第３の電源スイッチと、前記第３の電圧よりも小さい第４の電圧を生ずる第４の電源ラインと前記第２の電源出力端との間に設けられた第４の電源スイッチと、前記第１の信号の信号レベルの切り替わりに応じて、第１の電源スイッチおよび前記第２の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替えるとともに、前記第３の電源スイッチおよび前記第４の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替える切り替え制御部と、を含む。

本発明によれば貫通電流に起因する異常表示の発生を抑制することができる半導体装置および半導体装置の制御方法を提供することができる。

本発明の実施形態に係る液晶駆動回路を構成する半導体装置の構成を示す図である。本発明の実施形態に係る半導体装置によって駆動される液晶パネルの構成を示す図である。本発明の実施形態に係るコモン電源部の構成を示す図である。本発明の実施形態に係るセグメント電源部の構成を示す図である。本発明の実施形態に係るコモン電圧出力部の構成を示す図である。本発明の実施形態に係るセグメント電圧出力部の構成を示す図である。本発明の実施形態に係る半導体装置の動作を示すタイムチャートである。本発明の実施形態に係る半導体装置におけるフレーム反転時およびフレーム切り替え時における動作を示すタイムチャートである。貫通電流による影響を示す図である。

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。

図１は、本発明の実施形態に係る液晶駆動回路を搭載する半導体装置１の構成を示すブロック図である。図２は、半導体装置１によって駆動される液晶パネル５００の構成の一例を示す図である。

液晶パネル５００は、格子状に配置された複数のセグメント電極５０１および複数のコモン電極５０２を有し、セグメント電極５０１とコモン電極５０２の各交差部には図示しない液晶素子が設けられている。図２には、一例として、５０本のセグメント電極５０１と３本のコモン電極５０２を有する液晶パネル５００が例示されている。本実施形態に係る半導体装置１は、３本のコモン電極５０２に対してそれぞれコモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２を供給するとともに、５０本のセグメント電極５０１に対してそれぞれセグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}を供給することにより液晶パネル５００の表示制御を行う。半導体装置１は、液晶パネル５００における画像表示を、例えば、公知の順次走査方式によって行う。なお、半導体装置１によって駆動され得る液晶パネルの構成は、図２に示されたものに限定されるものではなく、セグメント電極およびコモン電極の数が、図２に示された液晶パネル５００とは異なっていてもよい。

図１に示すように、半導体装置１は、制御部１０、電源部２０および出力部３０を含んで構成されている。

出力部３０は、コモン電圧出力部３１とセグメント電圧出力部３２とを有する。コモン電圧出力部３１は、液晶パネル５００のコモン電極５０２の各々に対応する複数のコモン電圧出力端子３１０を有し、各コモン電圧出力端子３１０からコモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２を出力する。コモン電圧出力部３１は、制御部１０から供給されるコモン制御信号Ｓ_ＣＯＭ［２：０］に基づいて、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２の電圧レベルを、電源部２０から供給されるハイレベル電圧ＶＰＣまたはローレベル電圧ＶＮＣのいずれかの電圧レベルに設定する。コモン電圧出力部３１は、コモン制御信号Ｓ_ＣＯＭ［２：０］の入力を受け付ける入力端３１３、ハイレベル電圧ＶＰＣの入力を受け付ける入力端３１１およびローレベル電圧ＶＮＣの入力を受け付ける入力端３１２を有する。

セグメント電圧出力部３２は、液晶パネル５００のセグメント電極５０１の各々に対応する複数のセグメント電圧出力端子３２０を有し、各セグメント電圧出力端子３２０からセグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}を出力する。セグメント電圧出力部３２は、制御部１０から供給されるセグメント制御信号Ｓ_ＳＥＧ［４９：０］に基づいて、セグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}の電圧レベルを、電源部２０から供給されるハイレベル電圧ＶＰＳまたはローレベル電圧ＶＮＳのいずれかの電圧レベルに設定する。セグメント電圧出力部３２は、セグメント制御信号Ｓ_ＳＥＧ［４９：０］の入力を受け付ける入力端３２３、ハイレベル電圧ＶＰＳの入力を受け付ける入力端３２１およびローレベル電圧ＶＮＳの入力を受け付ける入力端３２２を有する。

電源部２０は、コモン電源部２１およびセグメント電源部２２を有する。コモン電源部２１は、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２を生成するための電源となるハイレベル電圧ＶＰＣおよびローレベル電圧ＶＮＣを出力する。コモン電源部２１は、制御部１０から供給されるコモン反転信号ｐｏｌ＿ｃの信号レベルの切り替わりに応じて、ハイレベル電圧ＶＰＣおよびローレベル電圧ＶＮＣの電圧レベルをそれぞれ変化させる。本実施形態において、ハイレベル電圧ＶＰＣの電圧レベルは２段階で変化し、ローレベル電圧ＶＮＣの電圧レベルは２段階で変化する。すなわち、本実施形態において、コモン電源部２１は、１／３バイアス駆動に対応しており、電圧レベルが互いに異なる４つの電圧（後述するｖｐｃ１、ｖｐｃ２、ｖｎｃ１およびｖｎｃ２）を出力する。コモン電源部２１は、ハイレベル電圧ＶＰＣを出力する出力端２４１、ローレベル電圧ＶＮＣを出力する出力端２４２を有する。また、コモン電源部２１は、コモン反転信号ｐｏｌ＿ｃの入力を受け付ける入力端２４３を有する。

セグメント電源部２２は、セグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}を生成するための電源となるハイレベル電圧ＶＰＳおよびローレベル電圧ＶＮＳを出力する。セグメント電源部２２は、制御部１０から供給されるセグメント反転信号ｐｏｌ＿ｓの信号レベルの切り替わりに応じて、ハイレベル電圧ＶＰＳおよびローレベル電圧ＶＮＳの電圧レベルをそれぞれ変化させる。本実施形態において、ハイレベル電圧ＶＰＳの電圧レベルは２段階で変化し、ローレベル電圧ＶＮＳの電圧レベルは２段階で変化する。すなわち、本実施形態において、セグメント電源部２２は、１／３バイアス駆動に対応しており、電圧レベルが互いに異なる４つの電圧（後述するｖｐｓ１、ｖｐｓ２、ｖｎｓ１およびｖｎｓ２）を出力する。セグメント電源部２２は、ハイレベル電圧ＶＰＳを出力する出力端２５１、ローレベル電圧ＶＮＳを出力する出力端２５２を有する。また、セグメント電源部２２は、セグメント反転信号ｐｏｌ＿ｓの入力を受け付ける入力端２５３を有する。

制御部１０は、第１の信号生成部１１および第２の信号生成部１２を有する。第１の信号生成部１１は、フレーム切り替えおよびフレーム反転を行うタイミングで信号レベルが変化するコモン反転信号ｐｏｌ＿ｃおよびセグメント反転信号ｐｏｌ＿ｓを生成する。フレーム切り替えは、クロック信号に同期した所定のフレーム期間毎に行われ、フレーム反転はフレームの切り替わり後、１フレーム期間の半分の期間が経過した後に行われる。なお、フレーム反転とは、液晶パネル５００の液晶素子に印加される電界の方向に偏りが生じないように、１フレーム期間の前半期間と後半期間とで、液晶パネル５００のコモン電極５０２に印加されるコモン電圧とセグメント電極５０１に印加されるセグメント電圧の大小関係を反転させる処理をいう。制御部１０は、自身が生成するクロック信号に同期して、コモン反転信号ｐｏｌ＿ｃを出力端１１１から出力するとともにセグメント反転信号ｐｏｌ＿ｓを出力端１１２から出力する。

第２の信号生成部１２は、セグメント制御信号Ｓ_ＳＥＧ［４９：０］を生成し、これを出力端１２１から出力するとともに、コモン制御信号Ｓ_ＣＯＭ［２：０］を生成し、これを出力端１２２から出力する。

コモン制御信号Ｓ_ＣＯＭ［２：０］は、液晶パネル５００のコモン電極５０２を順次選択するべく、コモン電圧Ｖ_ＣＯＭ０〜Ｖ_ＣＯＭ２の各々の電圧レベルを独立に制御する信号である。コモン電圧出力部３１は、コモン制御信号Ｓ_ＣＯＭ［２：０］に応じて、コモン電圧Ｖ_ＣＯＭ０〜Ｖ_ＣＯＭ２の各々の電圧レベルを、個別に、ハイレベル電圧ＶＰＣおよびローレベル電圧ＶＮＣのいずれかに設定する。

セグメント制御信号Ｓ_ＳＥＧ［４９：０］は、表示画像に基づいてセグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}の各々の電圧レベルを独立に制御することにより、液晶パネル５００における各画素の点灯および消灯を制御する信号である。セグメント電圧出力部３２は、セグメント制御信号Ｓ_ＳＥＧ［４９：０］に応じて、セグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}の各々の電圧レベルを、個別に、ハイレベル電圧ＶＰＳおよびローレベルＶＮＳのいずれかに設定する。

図３Ａは、コモン電源部２１の詳細な構成を示す図である。図３Ｂは、セグメント電源部２２の詳細な構成を示す図である。コモン電源部２１は、コモン反転信号ｐｏｌ＿ｃの入力を受け付ける入力端２４３に入力端が接続されたインバータ２０１および２０２を有する。

インバータ２０１および２０２の出力端は、タイミング調整回路２０３に接続されている。タイミング調整回路２０３は、ＮＯＲゲート２０４、ＮＡＮＤゲート２０５、インバータ２０６および２０７を含んで構成されている。ＮＯＲゲート２０４の一方の入力端には、インバータ２０１の出力端が接続され、ＮＯＲゲート２０４の他方の入力端には、インバータ２０７の出力端が接続されている。ＮＯＲゲート２０４の出力端はインバータ２０６の入力端に接続されている。ＮＡＮＤゲート２０５の一方の入力端には、インバータ２０２の出力端が接続され、ＮＡＮＤゲート２０５の他方の入力端には、インバータ２０６の出力端が接続されている。ＮＡＮＤゲート２０５の出力端はインバータ２０７の入力端に接続されている。

タイミング調整回路２０３は、コモン反転信号ｐｏｌ＿ｃの信号レベルがローレベルからハイレベルに遷移する場合には、インバータ２０７の出力信号Ｓ２ｃをハイレベルからローレベルに遷移させた後に、インバータ２０６の出力信号Ｓ１ｃをハイレベルからローレベルに遷移させる。また、タイミング調整回路２０３は、コモン反転信号ｐｏｌ＿ｃの信号レベルがハイレベルからローレベルに遷移する場合には、インバータ２０６の出力信号Ｓｃ１をローレベルからハイレベルに遷移させた後に、インバータ２０７の出力信号Ｓ２ｃをローレベルからハイレベルに遷移させる。なお、タイミング調整回路２０３は、２つの出力端から出力される出力信号Ｓ１ｃおよびＳ２ｃを、コモン反転信号ｐｏｌ＿ｃの信号レベルに応じた上記の順序で出力するように構成されていればよく、上記の回路構成に限定されるものではない。

タイミング調整回路２０３の出力端であるインバータ２０６および２０７の出力端は、それぞれレベルシフタ２０８および２０９の入力端に接続されている。レベルシフタ２０８および２０９は、インバータ２０６および２０７から出力される信号のレベルを上昇させる機能を有する。

レベルシフタ２０８によって昇圧された信号は、Ｐ−ＭＯＳトランジスタ２１１および２１３のゲートに供給される。レベルシフタ２０９によって昇圧された信号は、インバータ２１０によって信号レベルが反転された後、Ｐ−ＭＯＳトランジスタ２１２および２１４のゲートに供給される。

Ｐ−ＭＯＳトランジスタ２１１は、ソースが電圧ｖｐｃ１を生ずる電源ラインに接続され、ドレインがコモン電源部２１の出力端２４１に接続されている。Ｐ−ＭＯＳトランジスタ２１２は、ソースが電圧ｖｐｃ２を生ずる電源ラインに接続され、ドレインがコモン電源部２１の出力端２４１に接続されている。

Ｐ−ＭＯＳトランジスタ２１３は、ソースが電圧ｖｎｃ１を生ずる電源ラインに接続され、ドレインがコモン電源部２１の出力端２４２に接続されている。Ｐ−ＭＯＳトランジスタ２１４は、ソースが電圧ｖｎｃ２を生ずる電源ラインに接続され、ドレインがコモン電源部２１の出力端２４２に接続されている。上記各電源ラインに生ずる電圧の大小関係は、ｖｐｃ１＞ｖｐｃ２＞ｖｎｃ１＞ｖｎｃ２である。

コモン電源部２１において、Ｐ−ＭＯＳトランジスタ２１１および２１２は、相補的にオンオフする。Ｐ−ＭＯＳトランジスタ２１１がオン状態となった場合には、電圧ｖｐｃ１がハイレベル電圧ＶＰＣとして出力端２４１から出力され、Ｐ−ＭＯＳトランジスタ２１２がオン状態となった場合には、電圧ｖｐｃ２がハイレベル電圧ＶＰＣとして出力端２４１から出力される。

一方、コモン電源部２１において、Ｐ−ＭＯＳトランジスタ２１３および２１４は、相補的にオンオフする。Ｐ−ＭＯＳトランジスタ２１３がオン状態となった場合には、電圧ｖｎｃ１がローレベル電圧ＶＮＣとして出力端２４２から出力され、Ｐ−ＭＯＳトランジスタ２１４がオン状態となった場合には、電圧ｖｎｃ２がローレベル電圧ＶＮＣとして出力端２４２から出力される。

コモン電源部２１は、コモン反転信号ｐｏｌ＿ｃの信号レベルに応じてハイレベル電圧ＶＰＣとして出力する電圧を電圧ｖｐｃ１およびｖｐｃ２のうちから選択し、ローレベル電圧ＶＮＣとして出力する電圧を電圧ｖｎｃ１およびｖｎｃ２のうちから選択する。なお、本実施形態において、ハイレベル電圧ＶＰＣとして選択される電圧がｖｐｃ１である場合、ローレベル電圧ＶＮＣとして選択される電圧はｖｎｃ１であり、ハイレベル電圧ＶＰＣとして選択される電圧がｖｐｃ２である場合、ローレベル電圧ＶＮＣとして選択される電圧はｖｎｃ２である。

本実施形態において、コモン反転信号ｐｏｌ＿ｃは、１フレーム期間の前半期間においてハイレベルを呈し、これによってＰ−ＭＯＳトランジスタ２１１および２１３がオン状態となり、Ｐ−ＭＯＳトランジスタ２１２および２１４がオフ状態となる。これにより、１フレーム期間の前半期間において、電圧ｖｐｃ１がハイレベル電圧ＶＰＣとして出力され、電圧ｖｎｃ１がローレベル電圧ＶＮＣとして出力される。また、本実施形態において、コモン反転信号ｐｏｌ＿ｃは、１フレーム期間の後半期間においてローレベルを呈し、これによってＰ−ＭＯＳトランジスタ２１２および２１４がオン状態となり、Ｐ−ＭＯＳトランジスタ２１１および２１３がオフ状態となる。これにより、１フレーム期間の後半期間において、電圧ｖｐｃ２がハイレベル電圧ＶＰＣとして出力され、電圧ｖｎｃ２がローレベル電圧ＶＮＣとして出力される。このように、コモン電源部２１は、制御部１０から出力されるコモン反転信号ｐｏｌ＿ｃに応じて、ハイレベル電圧ＶＰＣおよびローレベル電圧ＶＮＣの電圧レベルを変化させる。

タイミング調整回路２０３によるタイミング調整機能により、Ｐ−ＭＯＳトランジスタ２１２および２１４が、オフ状態からオン状態に移行する場合には、Ｐ−ＭＯＳトランジスタ２１１および２１３がオン状態からオフ状態に移行した後にＰ−ＭＯＳトランジスタ２１２および２１４がオフ状態からオン状態に移行する。また、Ｐ−ＭＯＳトランジスタ２１１および２１３がオフ状態からオン状態に移行する場合には、Ｐ−ＭＯＳトランジスタ２１２および２１４がオン状態からオフ状態に移行した後にＰ−ＭＯＳトランジスタ２１１および２１３がオフ状態からオン状態に移行する。

このように、オン状態となっているトランジスタをオフ状態とした後に、オフ状態となっているトランジスタをオン状態とすることにより、Ｐ−ＭＯＳトランジスタ２１１および２１２が同時にオン状態となることによる貫通電流の発生が抑制されるとともに、Ｐ−ＭＯＳトランジスタ２１３および２１４が同時にオン状態となることによる貫通電流の発生が抑制される。

このように、コモン電源部２１は、電源間に生じる貫通電流の発生を抑制するタイミング調整回路２０３を有するものの、近年における半導体装置に対する低電圧化の要求に伴いタイミング調整回路２０３によるタイミング調整機能によって貫通電流の発生を完全に防止することが困難となりつつある。すなわち、半導体装置１に供給される電源電圧が低電圧（例えば１Ｖ以下）となった場合、半導体装置１に形成された回路のスルーレート、配線長および容量負荷などに起因する遅延時間が顕著となり、タイミング調整回路２０３が適切に機能しない、あるいは、タイミング調整回路２０３の後段のレベルシフタ２０８、２０９およびインバータ２１０で発生する遅延時間の影響によって回路が意図したタイミングで動作しない、といった事象が生じ得る。その結果、上記の貫通電流が発生するおそれがある。

セグメント電源部２２は、コモン電源部２１と同様の構成を有する。セグメント電源部２２は、セグメント反転信号ｐｏｌ＿ｓの入力を受け付ける入力端２５３に入力端が接続されたインバータ２２１および２２２を有する。

インバータ２２１および２２２の出力端は、タイミング調整回路２２３に接続されている。タイミング調整回路２２３は、ＮＯＲゲート２２４、ＮＡＮＤゲート２２５、インバータ２２６および２２７を含んで構成されている。ＮＯＲゲート２２４の一方の入力端には、インバータ２２１の出力端が接続され、ＮＯＲゲート２２４の他方の入力端には、インバータ２２７の出力端が接続されている。ＮＯＲゲート２２４の出力端はインバータ２２６の入力端に接続されている。ＮＡＮＤゲート２２５の一方の入力端には、インバータ２２２の出力端が接続され、ＮＡＮＤゲート２２５の他方の入力端には、インバータ２２６の出力端が接続されている。ＮＡＮＤゲート２２５の出力端はインバータ２２７の入力端に接続されている。

タイミング調整回路２２３は、セグメント反転信号ｐｏｌ＿ｓの信号レベルがローレベルからハイレベルに遷移する場合には、インバータ２２７の出力信号Ｓ２ｓをハイレベルからローレベルに遷移させた後に、インバータ２２６の出力信号Ｓ１ｓをハイレベルからローレベルに遷移させる。また、タイミング調整回路２２３は、セグメント反転信号ｐｏｌ＿ｓの信号レベルがハイレベルからローレベルに遷移した場合には、インバータ２２６の出力信号Ｓ１ｓをローレベルからハイレベルに遷移させた後に、インバータ２２７の出力信号Ｓ２ｓをローレベルからハイレベルに遷移させる。

タイミング調整回路２２３の出力端であるインバータ２２６および２２７の出力端は、それぞれレベルシフタ２２８および２２９の入力端に接続されている。レベルシフタ２２８および２２９は、インバータ２２６および２２７から出力される信号のレベルを上昇させる機能を有する。

レベルシフタ２２８によって昇圧された信号は、Ｐ−ＭＯＳトランジスタ２３１および２３３のゲートに供給される。レベルシフタ２２９によって昇圧された信号は、インバータ２３０によって信号レベルが反転された後、Ｐ−ＭＯＳトランジスタ２３２および２３４のゲートに供給される。

Ｐ−ＭＯＳトランジスタ２３１は、ソースが電圧ｖｐｓ１を生ずる電源ラインに接続され、ドレインがセグメント電源部２２の出力端２５１に接続されている。Ｐ−ＭＯＳトランジスタ２３２は、ソースが電圧ｖｐｓ２を生ずる電源ラインに接続され、ドレインがセグメント電源部２２の出力端２５１に接続されている。

Ｐ−ＭＯＳトランジスタ２３３は、ソースが電圧ｖｎｓ１を生ずる電源ラインに接続され、ドレインがセグメント電源部２２の出力端２５２に接続されている。Ｐ−ＭＯＳトランジスタ２３４は、ソースが電圧ｖｎｓ２を生ずる電源ラインに接続され、ドレインがセグメント電源部２２の出力端２５２に接続されている。上記各電源ラインに生ずる電圧の大小関係は、ｖｐｓ１＞ｖｐｓ２＞ｖｎｓ１＞ｖｎｓ２である。なお、コモン電源部２１における出力電圧との関係については、例えば、ｖｐｓ１＝ｖｐｃ１、ｖｐｓ２＝ｖｐｃ２、ｖｎｓ１＝ｖｎｃ１、ｖｎｓ２＝ｖｎｃ２であってもよい。

セグメント電源部２２において、Ｐ−ＭＯＳトランジスタ２３１および２３２は、相補的にオンオフする。Ｐ−ＭＯＳトランジスタ２３１がオン状態となった場合には、電圧ｖｐｓ１がハイレベル電圧ＶＰＳとして出力端２５１から出力され、Ｐ−ＭＯＳトランジスタ２３２がオン状態となった場合には、電圧ｖｐｓ２がハイレベル電圧ＶＰＳとして出力端２５１から出力される。

一方、セグメント電源部２２において、Ｐ−ＭＯＳトランジスタ２３３および２３４は、相補的にオンオフする。Ｐ−ＭＯＳトランジスタ２３３がオン状態となった場合には、電圧ｖｎｓ１がローレベル電圧ＶＮＳとして出力端２５２から出力され、Ｐ−ＭＯＳトランジスタ２３４がオン状態となった場合には、電圧ｖｎｓ２がローレベル電圧ＶＮＳとして出力端２５２から出力される。

セグメント電源部２２は、セグメント反転信号ｐｏｌ＿ｓの信号レベルに応じてハイレベル電圧ＶＰＳとして出力する電圧を電圧ｖｐｓ１およびｖｐｓ２のうちから選択し、ローレベル電圧ＶＮＳとして出力する電圧を電圧ｖｎｓ１およびｖｎｓ２のうちから選択する。なお、本実施形態において、ハイレベル電圧ＶＰＳとして選択される電圧がｖｐｓ１である場合、ローレベル電圧ＶＮＳとして選択される電圧はｖｎｓ１であり、ハイレベル電圧ＶＰＣとして選択される電圧がｖｐｓ２である場合、ローレベル電圧ＶＮＣとして選択される電圧はｖｎｓ２である。

本実施形態において、セグメント反転信号ｐｏｌ＿ｓは、１フレーム期間の前半期間においてローレベルを呈し、これによってＰ−ＭＯＳトランジスタ２３２および２３４がオン状態となり、Ｐ−ＭＯＳトランジスタ２３１および２３３がオフ状態となる。これにより、１フレーム期間の前半期間において電圧ｖｐｓ２がハイレベル電圧ＶＰＳとして出力され、電圧ｖｎｓ２がローレベル電圧ＶＮＳとして出力される。また、本実施形態において、セグメント反転信号ｐｏｌ＿ｓは、１フレーム期間の後半期間においてハイレベルを呈し、これによってＰ−ＭＯＳトランジスタ２３１および２３３がオン状態となり、Ｐ−ＭＯＳトランジスタ２３２および２３４がオフ状態となる。これにより、１フレーム期間の後半期間において電圧ｖｐｓ１がハイレベル電圧ＶＰＳとして出力され、電圧ｖｎｓ１がローレベル電圧ＶＮＳとして出力される。このように、セグメント電源部２２は、制御部１０から出力されるセグメント反転信号ｐｏｌ＿ｓに応じて、ハイレベル電圧ＶＰＳおよびローレベル電圧ＶＮＳの電圧レベルを変化させる。

タイミング調整回路２２３によるタイミング調整機能により、Ｐ−ＭＯＳトランジスタ２３２および２３４がオフ状態からオン状態に移行する場合には、Ｐ−ＭＯＳトランジスタ２３１および２３３がオン状態からオフ状態に移行した後にＰ−ＭＯＳトランジスタ２３２および２３４がオフ状態からオン状態に移行する。また、Ｐ−ＭＯＳトランジスタ２３１および２３３がオフ状態からオン状態に移行する場合には、Ｐ−ＭＯＳトランジスタ２３２および２３４がオン状態からオフ状態に移行した後にＰ−ＭＯＳトランジスタ２３１および２３３がオフ状態からオン状態に移行する。

このように、オン状態となっているトランジスタをオフ状態とした後に、オフ状態となっているトランジスタをオン状態とすることにより、Ｐ−ＭＯＳトランジスタ２３１および２３２が同時にオン状態となることによる貫通電流の発生が抑制されるとともに、Ｐ−ＭＯＳトランジスタ２３３および２３４が同時にオン状態となることによる貫通電流の発生が抑制される。

このように、セグメント電源部２２は、コモン電源部２１と同様、電源間に生じる貫通電流の発生を抑制するタイミング調整回路２２３を有するものの、近年における半導体装置に対する低電圧化の要求に伴いタイミング調整回路２２３によるタイミング調整によって上記の貫通電流の発生を防止することが困難となりつつある。すなわち、半導体装置１に供給される電源電圧が低電圧（例えば１Ｖ以下）となった場合、半導体装置１に形成された回路のスルーレート、配線長および容量負荷などに起因する遅延時間が顕著となり、タイミング調整回路２２３が適切に機能しない、あるいは、タイミング調整回路２２３の後段のレベルシフタ２２８、２２９およびインバータ２３０で発生する遅延時間の影響によって回路が意図したタイミングで動作しない、といった事象が生じ得る。その結果、上記の貫通電流が発生するおそれがある。

図４は、コモン電圧出力部３１の詳細な構成を示す図である。コモン電圧出力部３１は、コモン電圧Ｖ_ＣＯＭ０を出力するコモン電圧出力端子３１０に接続されたＰ−ＭＯＳトランジスタ３００ＰＣおよびＮ−ＭＯＳトランジスタ３００ＮＣ、コモン電圧Ｖ_ＣＯＭ１を出力するコモン電圧出力端子３１０に接続されたＰ−ＭＯＳトランジスタ３０１ＰＣおよびＮ−ＭＯＳトランジスタ３０１ＮＣ、コモン電圧Ｖ_ＣＯＭ２を出力するコモン電圧出力端子３１０に接続されたＰ−ＭＯＳトランジスタ３０２ＰＣおよびＮ−ＭＯＳトランジスタ３０２ＮＣを有する。

Ｐ−ＭＯＳトランジスタ３００ＰＣ、３０１ＰＣおよび３０２ＰＣは、それぞれ、ソースがコモン電源部２１から出力されるハイレベル電圧ＶＰＣが入力される入力端３１１に接続され、ドレインが対応するコモン電圧出力端子３１０に接続されている。Ｎ−ＭＯＳトランジスタ３００ＮＣ、３０１ＮＣおよび３０２ＮＣは、それぞれ、ソースがコモン電源部２１から出力されるローレベル電圧ＶＮＣが入力される入力端３１２に接続され、ドレインが対応するコモン電圧出力端子３１０に接続されている。

コモン制御信号Ｓ_ＣＯＭ［２：０］の入力を受け付ける入力端３１３は、各トランジスタのゲートＧ０＿１Ｃ、Ｇ０＿２Ｃ、Ｇ１＿１Ｃ、Ｇ１＿２Ｃ、Ｇ２＿１ＣおよびＧ２＿２Ｃにより構成されている。また、コモン制御信号Ｓ_ＣＯＭ［２：０］は、上記各ゲートに供給されるコモン制御信号Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［０］＿２、Ｓ_ＣＯＭ［１］＿１、Ｓ_ＣＯＭ［１］＿２、Ｓ_ＣＯＭ［２］＿１およびＳ_ＣＯＭ［２］＿２を含んでいる。

コモン制御信号Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［０］＿２は、Ｐ−ＭＯＳトランジスタ３００ＰＣおよびＮ−ＭＯＳトランジスタ３００ＮＣのオンオフを独立に制御することによりコモン電圧Ｖ_ＣＯＭ０の電圧レベルを制御する信号である。制御信号Ｓ_ＣＯＭ［０］＿１およびＳ_ＣＯＭ［０］＿２に応じて例えば、Ｐ−ＭＯＳトランジスタ３００ＰＣがオン状態となり、Ｎ−ＭＯＳトランジスタ３００ＮＣがオフ状態となることで、コモン電圧Ｖ_ＣＯＭ０の電圧レベルは、ハイレベル電圧ＶＰＣとなる。一方、制御信号Ｓ_ＣＯＭ［０］＿１およびＳ_ＣＯＭ［０］＿２に応じてＮ−ＭＯＳトランジスタ３００ＮＣがオン状態となり、Ｐ−ＭＯＳトランジスタ３００ＰＣがオフ状態となることで、コモン電圧Ｖ_ＣＯＭ０の電圧レベルは、ローレベル電圧ＶＮＣとなる。

同様に、コモン制御信号Ｓ_ＣＯＭ［１］＿１、Ｓ_ＣＯＭ［１］＿２は、Ｐ−ＭＯＳトランジスタ３０１ＰＣおよびＮ−ＭＯＳトランジスタ３０１ＮＣのオンオフを独立に制御することによりコモン電圧Ｖ_ＣＯＭ１の電圧レベルを制御する信号である。コモン制御信号Ｓ_ＣＯＭ［２］＿１、Ｓ_ＣＯＭ［２］＿２は、Ｐ−ＭＯＳトランジスタ３０２ＰＣおよびＮ−ＭＯＳトランジスタ３０２ＮＣのオンオフを独立に制御することによりコモン電圧Ｖ_ＣＯＭ２の電圧レベルを制御する信号である。

なお、本実施形態では、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２の電圧レベルを選択するスイッチとしてＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタを用いているが、かかるスイッチをＰ−ＭＯＳトランジスタのみ、またはＮ−ＭＯＳトランジスタのみで構成することも可能である。また、バイポーラトランジスタを用いることも可能である。

図５は、セグメント電圧出力部３２の詳細な構成を示す図である。セグメント電圧出力部３２は、コモン電圧出力部３１と同様の構成を有する。セグメント電圧出力部３２は、セグメント電圧Ｖ_ＳＥＧ０を出力するセグメント電圧出力端子３２０に接続されたＰ−ＭＯＳトランジスタ３００ＰＳおよびＮ−ＭＯＳトランジスタ３００ＮＳ、セグメント電圧Ｖ_ＳＥＧ１を出力するセグメント電圧出力端子３２０に接続されたＰ−ＭＯＳトランジスタ３０１ＰＳおよびＮ−ＭＯＳトランジスタ３０１ＮＳ、・・・セグメント電圧Ｖ_{ＳＥＧ４９}を出力するセグメント電圧出力端子３２０に接続されたＰ−ＭＯＳトランジスタ３４９ＰＳおよびＮ−ＭＯＳトランジスタ３４９ＮＳを有する。なお、図５において、図示が省略されているが、セグメント出力部３２は、液晶パネル５００に設けられた５０本のセグメント電極５０１の各々に対応する５０個のセグメント電圧出力端子３２０と、これら５０個のセグメント電圧出力端子３２０の各々に接続されたＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタと、を有する。

Ｐ−ＭＯＳトランジスタ３００ＰＳ、３０１ＰＳ、・・・および３４９ＰＳは、それぞれ、ソースがセグメント電源部２２から出力されるハイレベル電圧ＶＰＳが入力される入力端３２１に接続され、ドレインが対応するセグメント電圧出力端子３２０に接続されている。Ｎ−ＭＯＳトランジスタ３００ＮＳ、３０１ＮＳ、・・・および３４９ＮＳは、それぞれ、ソースがセグメント電源部２２から出力されるローレベル電圧ＶＮＳが入力される入力端３２２に接続され、ドレインが対応するセグメント電圧出力端子３２０に接続されている。

セグメント制御信号Ｓ_ＳＥＧ［４９：０］の入力を受け付ける入力端３２３は、各トランジスタのゲートＧ０＿１Ｓ、Ｇ０＿２Ｓ、Ｇ１＿１Ｓ、Ｇ１＿２Ｓ、・・・Ｇ４９＿１ＳおよびＧ４９＿２Ｃにより構成されている。また、セグメント制御信号Ｓ_ＳＥＧ［４９：０］は、上記各ゲートに供給されるセグメント制御信号Ｓ_ＳＥＧ［０］＿１、Ｓ_ＳＥＧ［０］＿２、Ｓ_ＳＥＧ［１］＿１、Ｓ_ＳＥＧ［１］＿２、・・・Ｓ_ＳＥＧ［４９］＿１およびＳ_ＳＥＧ［４９］＿２を含んでいる。

セグメント制御信号Ｓ_ＳＥＧ［０］＿１、Ｓ_ＳＥＧ［０］＿２は、Ｐ−ＭＯＳトランジスタ３００ＰＳおよびＮ−ＭＯＳトランジスタ３００ＮＳのオンオフを独立に制御することによりセグメント電圧Ｖ_ＳＥＧ０の電圧レベルを制御する信号である。制御信号Ｓ_ＳＥＧ［０］＿１およびＳ_ＳＥＧ［０］＿２に応じて例えば、Ｐ−ＭＯＳトランジスタ３００ＰＳがオン状態となり、Ｎ−ＭＯＳトランジスタ３００ＮＳがオフ状態となることで、セグメント電圧Ｖ_ＳＥＧ０の電圧レベルは、ハイレベル電圧ＶＰＳとなる。一方、制御信号Ｓ_ＳＥＧ［０］＿１およびＳ_ＳＥＧ［０］＿２に応じてＮ−ＭＯＳトランジスタ３００ＮＳがオン状態となり、Ｐ−ＭＯＳトランジスタ３００ＰＳがオフ状態となることで、セグメント電圧Ｖ_ＳＥＧ０の電圧レベルは、ローレベル電圧ＶＮＳとなる。

同様に、制御信号Ｓ_ＳＥＧ［１］＿１、Ｓ_ＳＥＧ［１］＿２は、Ｐ−ＭＯＳトランジスタ３０１ＰＳおよびＮ−ＭＯＳトランジスタ３０１ＮＳのオンオフを独立に制御することによりセグメント電圧Ｖ_ＳＥＧ１の電圧レベルを制御する信号である。制御信号Ｓ_ＳＥＧ［４９］＿１、Ｓ_ＳＥＧ［４９］＿２は、Ｐ−ＭＯＳトランジスタ３４９ＰＳおよびＮ−ＭＯＳトランジスタ３４９ＮＳのオンオフを独立に制御することによりセグメント電圧Ｖ_{ＳＥＧ４９}の電圧レベルを制御する信号である。

なお、本実施形態では、セグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_ＣＯＭ２の電圧レベルを選択するスイッチとしてＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタを用いているが、かかるスイッチをＰ−ＭＯＳトランジスタのみ、またはＮ−ＭＯＳトランジスタのみで構成することも可能である。また、バイポーラトランジスタを用いることも可能である。

以下に、本実施形態に係る半導体装置１の動作について説明する。図６は、半導体装置１の動作の一例を示すタイムチャートである。半導体装置１は、制御部１０の内部において生成されるクロック信号ｃｌｋに同期して動作する。また、半導体装置１は、１フレーム期間Ｔ_Ｆの前半期間と後半期間とで、液晶パネル５００のコモン電極５０２に印加されるコモン電圧とセグメント電極に印加されるセグメント電圧の大小関係を反転させるフレーム反転を行う。

制御部１０は、クロック信号ｃｌｋを用いて１フレーム期間Ｔ_Ｆをカウントし、１フレーム期間Ｔ_Ｆの半分に相当する期間毎に信号レベルが変化するフレーム反転信号ｐｏｌを生成する。制御部１０は、フレーム反転信号ｐｏｌの信号レベルの変化に応じて信号レベルが変化するコモン反転信号ｐｏｌ＿ｃおよびセグメント反転信号ｐｏｌ＿ｓを生成し、それぞれ、コモン電源部２１およびセグメント電源部２２に供給する。

１フレーム期間Ｔ_Ｆの前半期間において、コモン反転信号ｐｏｌ＿ｃはハイレベルを呈する。これにより、コモン電源部２１のＰ−ＭＯＳトランジスタ２１１および２１３がオン状態となり、Ｐ−ＭＯＳトランジスタ２１２および２１４がオフ状態となる。従って、コモン電源部２１は、１フレーム期間Ｔ_Ｆの前半期間において電圧ｖｐｃ１をハイレベル電圧ＶＰＣとして出力し、電圧ｖｎｃ１をローレベル電圧ＶＮＣとして出力する。コモン電圧出力部３１は、制御部１０から供給されるコモン制御信号Ｓ_ＣＯＭ［２：０］に応じて、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２の電圧レベルをハイレベル電圧ＶＰＣ（ｖｐｃ１）またはローベル電圧ＶＮＣ（ｖｎｃ１）に設定して出力する。

本実施形態において、１フレーム期間Ｔ_Ｆの前半期間は３分割される。３分割された最初の期間においてコモン電圧Ｖ_ＣＯＭ０の電圧レベルがハイレベル電圧（ｖｐｃ１）に設定され、次の期間においてコモン電圧Ｖ_ＣＯＭ１の電圧レベルがハイレベル電圧（ｖｐｃ１）に設定され、３分割された最後の期間においてコモン電圧Ｖ_ＣＯＭ２の電圧レベルがハイレベル電圧（ｖｐｃ１）に設定される。１フレーム期間Ｔ_Ｆの前半期間においては、ハイレベル電圧（ｖｐｃ１）が印加されるコモン電極５０２に接続された画素が、点灯対象として選択される。

一方、１フレーム期間Ｔ_Ｆの前半期間において、セグメント反転信号ｐｏｌ＿ｓはローレベルを呈する。これにより、セグメント電源部２２のＰ−ＭＯＳトランジスタ２３２および２３４がオン状態となり、Ｐ−ＭＯＳトランジスタ２３１および２３３がオフ状態となる。従って、セグメント電源部２２は、１フレーム期間Ｔ_Ｆの前半期間において電圧ｖｐｓ２をハイレベル電圧ＶＰＳとして出力し、電圧ｖｎｓ２をローレベル電圧ＶＮＳとして出力する。セグメント電圧出力部３２は、制御部１０から供給されるセグメント制御信号Ｓ_ＳＥＧ［４９：０］に応じて、セグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_{ＳＥＧ４９}の電圧レベルをハイレベル電圧ＶＰＳ（ｖｐｓ２）またはローベル電圧ＶＮＳ（ｖｎｓ２）に設定して出力する。

１フレーム期間Ｔ_Ｆの前半期間においては、ローベル電圧ＶＮＳ（ｖｎｓ２）が印加されたセグメント電極５０１とハイレベル電圧（ｖｐｃ１）が印加されたコモン電極５０２との交差部に配置された画素が点灯し、ハイレベル電圧ＶＰＳ（ｖｐｓ２）が印加されたセグメント電極５０１とローレベル電圧ＶＮＣ（ｖｎｃ１）が印加されたコモン電極５０２との交差部に配置された画素が消灯する。すなわち、セグメント電極５０１とコモン電極５０２の電位差が最大となる部位に配置された画素が点灯し、それ以外の画素は消灯する。

一方、１フレーム期間Ｔ_Ｆの後半期間において、コモン反転信号ｐｏｌ＿ｃはローレベルを呈する。これにより、コモン電源部２１のＰ−ＭＯＳトランジスタ２１２および２１４がオン状態となり、Ｐ−ＭＯＳトランジスタ２１１および２１３がオフ状態となる。従って、コモン電源部２１は、１フレーム期間Ｔ_Ｆの後半期間において電圧ｖｐｃ２をハイレベル電圧ＶＰＣとして出力し、電圧ｖｎｃ２をローレベル電圧ＶＮＣとして出力する。コモン電圧出力部３１は、制御部１０から供給されるコモン制御信号Ｓ_ＣＯＭ［２：０］に応じて、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２の電圧レベルをハイレベル電圧ＶＰＣ（ｖｐｃ２）またはローベル電圧ＶＮＣ（ｖｎｃ２）に設定して出力する。

本実施形態において、１フレーム期間Ｔ_Ｆの後半期間は３分割される。３分割された最初の期間においてコモン電圧Ｖ_ＣＯＭ０の電圧レベルがローレベル電圧（ｖｎｃ２）に設定され、次の期間においてコモン電圧Ｖ_ＣＯＭ１の電圧レベルがローレベル電圧（ｖｎｃ２）に設定され、３分割された最後の期間においてコモン電圧Ｖ_ＣＯＭ２の電圧レベルがローレベル電圧（ｖｎｃ２）に設定される。１フレーム期間Ｔ_Ｆの後半期間においては、ローレベル電圧（ｖｎｃ２）が印加されるコモン電極５０２に接続された画素が、点灯対象として選択される。

一方、１フレーム期間Ｔ_Ｆの後半期間において、セグメント反転信号ｐｏｌ＿ｓはハイレベルを呈する。これにより、セグメント電源部２２のＰ−ＭＯＳトランジスタ２３１および２３３がオン状態となり、Ｐ−ＭＯＳトランジスタ２３２および２３４がオフ状態となる。従って、セグメント電源部２２は、１フレーム期間Ｔ_Ｆの後半期間において電圧ｖｐｓ１をハイレベル電圧ＶＰＳとして出力し、電圧ｖｎｓ１をローレベル電圧ＶＮＳとして出力する。セグメント電圧出力部３２は、制御部１０から供給されるセグメント制御信号Ｓ_ＳＥＧ［４９：０］に応じて、セグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_{ＳＥＧ４９}の電圧レベルをハイレベル電圧ＶＰＳ（ｖｐｓ１）またはローベル電圧ＶＮＳ（ｖｎｓ１）に設定して出力する。

１フレーム期間Ｔ_Ｆの後半期間においては、ハイベル電圧ＶＰＳ（ｖｐｓ１）が印加されたセグメント電極５０１とローレベル電圧（ｖｎｃ２）が印加されたコモン電極５０２との交差部に配置された画素が点灯し、ローレベル電圧ＶＮＳ（ｖｎｓ１）が印加されたセグメント電極５０１とハイレベル電圧ＶＰＣ（ｖｐｃ２）が印加されたコモン電極５０２との交差部に配置された画素が消灯する。すなわち、セグメント電極５０１とコモン電極５０２の電位差が最大となる部位に配置された画素が点灯し、それ以外の画素は消灯する。このように、１フレーム期間Ｔ_Ｆの前半期間と後半期間とで、ハイレベル電圧ＶＰＣ、ＶＰＳおよびローレベル電圧ＶＮＣ、ＶＮＳの電圧レベルが、それぞれ変化するとともにコモン電極に印加される電圧とセグメント電極に印加される電圧の大小関係が反転される。

以下において、フレーム反転時およびフレーム切り替え時における動作の詳細について説明する。

１フレーム期間Ｔ_Ｆの前半期間が終了すると、コモン反転信号ｐｏｌ＿ｃの信号レベルがハイレベルからローレベルに遷移するとともに、セグメント反転信号ｐｏｌ＿ｓの信号レベルがローレベルからハイレベルに遷移する。

コモン反転信号ｐｏｌ＿ｃの信号レベルがハイレベルからローレベルに遷移することにより、コモン電源部２１のタイミング調整回路２０３の出力信号Ｓ１ｃの信号レベルがローレベルからハイレベルに遷移する。そして、タイミング調整回路２０３によるタイミング調整機能により、出力信号Ｓ１ｃの信号レベルがローレベルからハイレベルに遷移した後に、出力信号Ｓ２ｃの信号レベルがローレベルからハイレベルに遷移する。

タイミング調整回路２０３の出力信号Ｓ１ｃは、レベルシフタ２０８に入力される。レベルシフタ２０８は、タイミング調整回路２０３の出力信号Ｓ１ｃの信号レベルを増大させ、出力信号Ｓ３ｃとして出力する。レベルシフタ２０８の出力信号Ｓ３ｃの信号レベルがローレベルからハイレベルに遷移するタイミングは、タイミング調整回路２０３の出力信号Ｓ１ｃの信号レベルがローレベルからハイレベルに遷移するタイミングに対して遅延している。

タイミング調整回路２０３の出力信号Ｓ２ｃは、レベルシフタ２０９に入力され、信号レベルが増大された後、インバータ２１０に入力される。インバータ２１０は、レベルシフタ２０９の出力信号を反転させた出力信号Ｓ４ｃを出力する。インバータ２１０の出力信号Ｓ４ｃの信号レベルがハイレベルからローレベルに遷移するタイミングは、タイミング調整回路２０３の出力信号Ｓ２ｃの信号レベルがローレベルからハイレベルに遷移するタイミングに対して遅延している。

図６に示す例では、コモン反転信号ｐｏｌ＿ｃのハイレベルからローレベルへの遷移に伴って、レベルシフタ２０８の出力信号Ｓ３ｃの信号レベルがローレベルからハイレベルに遷移するタイミングは、インバータ２１０の出力信号Ｓ４ｃの信号レベルがハイレベルからローレベルに遷移するタイミングよりも先となっており、タイミング調整回路２０３によって調整されたタイミングが維持されている。従って、コモン電源部２１において、Ｐ−ＭＯＳトランジスタ２１１および２１３がオン状態からオフ状態に移行した後に、Ｐ−ＭＯＳトランジスタ２１２および２１４がオフ状態からオン状態に移行する。コモン電源部２１において、各トランジスタが上記の順序でオンオフすることにより、Ｐ−ＭＯＳトランジスタ２１１および２１２が同時にオン状態となることによる貫通電流の発生が防止され、Ｐ−ＭＯＳトランジスタ２１３および２１４が同時にオン状態となることによる貫通電流の発生が防止される。

一方、セグメント反転信号ｐｏｌ＿ｓの信号レベルがローレベルからハイレベルに遷移することにより、セグメント電源部２２のタイミング調整回路２２３の出力信号Ｓ２ｓの信号レベルがハイレベルからローレベルに遷移する。そして、タイミング調整回路２２３によるタイミング調整機能により、出力信号Ｓ２ｓの信号レベルがハイレベルからローレベルに遷移した後に、出力信号Ｓ１ｓの信号レベルがハイレベルからローレベルに遷移する。

タイミング調整回路２２３の出力信号Ｓ１ｓは、レベルシフタ２２８に入力される。レベルシフタ２２８は、タイミング調整回路２２３の出力信号Ｓ１ｓの信号レベルを増大させ、出力信号Ｓ３ｓとして出力する。レベルシフタ２２８の出力信号Ｓ３ｃの信号レベルがハイレベルからローレベルに遷移するタイミングは、タイミング調整回路２２３の出力信号Ｓ１ｓの信号レベルがハイレベルからローレベルに遷移するタイミングに対して遅延している。

タイミング調整回路２２３の出力信号Ｓ２ｓは、レベルシフタ２２９に入力され、信号レベルが増大された後、インバータ２３０に入力される。インバータ２３０は、レベルシフタ２２９の出力信号を反転させた出力信号Ｓ４ｓを出力する。インバータ２３０の出力信号Ｓ４ｓの信号レベルがローレベルからハイレベルに遷移するタイミングは、タイミング調整回路２２３の出力信号Ｓ２ｓの信号レベルがハイレベルからローレベルに遷移するタイミングに対して遅延している。

図６に示す例では、セグメント反転信号ｐｏｌ＿ｓのローレベルからハイレベルへの遷移に伴って、レベルシフタ２２８の出力信号Ｓ３ｃの信号レベルがハイレベルからローレベルに遷移するタイミングは、インバータ２３０の出力信号Ｓ４ｓの信号レベルがローレベルからハイレベルに遷移するタイミングよりも先となっている。すなわち、出力信号Ｓ３ｓおよびＳ４ｓは、タイミング調整回路２２３によって設定された順序とは逆の順序で信号レベルが遷移している。これにより、セグメント電源部２２において、Ｐ−ＭＯＳトランジスタ２３１および２３３がオフ状態からオン状態に移行した後に、Ｐ−ＭＯＳトランジスタ２３２および２３４がオン状態からオフ状態に移行する。セグメント電源部２２において、各トランジスタが上記の順序でオンオフすることにより、Ｐ−ＭＯＳトランジスタ２３１および２３２が同時にオン状態となる期間が生じ、貫通電流が発生する。さらに、Ｐ−ＭＯＳトランジスタ２３３および２３４が同時にオン状態となる期間が生じ、貫通電流が発生する。

一方、１フレーム期間Ｔ_Ｆが終了すると、コモン反転信号ｐｏｌ＿ｃの信号レベルがローレベルからハイレベルに遷移するとともに、セグメント反転信号ｐｏｌ＿ｓの信号レベルがハイレベルからローレベルに遷移する。

図６に示す例では、コモン反転信号ｐｏｌ＿ｃのローレベルからハイレベルへの遷移に伴って、レベルシフタ２０８の出力信号Ｓ３ｃの信号レベルがハイレベルからローレベルに遷移するタイミングは、インバータ２１０の出力信号Ｓ４ｃの信号レベルがローレベルからハイレベルに遷移するタイミングよりも先となっている。すなわち、出力信号Ｓ３ｃおよびＳ４ｃは、タイミング調整回路２０３によって設定された順序とは逆の順序で信号レベルが遷移している。これにより、コモン電源部２１において、Ｐ−ＭＯＳトランジスタ２１１および２１３がオフ状態からオン状態に移行した後に、Ｐ−ＭＯＳトランジスタ２１２および２１４がオン状態からオフ状態に移行する。コモン電源部２１において、各トランジスタが上記の順序でオンオフすることにより、Ｐ−ＭＯＳトランジスタ２１１および２１２が同時にオン状態となる期間が生じ、貫通電流が発生する。さらに、Ｐ−ＭＯＳトランジスタ２１３および２１４が同時にオン状態となる期間が生じ、貫通電流が発生する。

上記の貫通電流を誘発する各トランジスタのオンオフのタイミングのずれは、半導体装置１に供給される電源電圧が低電圧（例えば１Ｖ以下）となった場合に顕著となる。低電圧化が要求される現状においては、上記の貫通電流の発生を完全に防止することは困難である。

図８は、上記の貫通電流による影響を示す図である。図８に示すように、１フレーム期間Ｔ_Ｆの前半期間が終了し、フレーム反転が行われるタイミングでセグメント電源部２２において上記の貫通電流が発生すると、セグメント電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ４９}の電圧レベルに乱れが生じ、これによって液晶パネル５００において、ちらつきなどの異常表示が発生するおそれがある。また、１フレーム期間Ｔ_Ｆが終了し、フレーム切り替えが行われるタイミングでコモン電源部２１において上記の貫通電流が発生すると、コモン電圧Ｖ_ＣＯＭ０〜Ｖ_ＣＯＭ２の電圧レベルに乱れが生じ、これによって液晶パネル５００において、ちらつきなどの異常表示が発生するおそれがある。

そこで、本実施形態に係る半導体装置１は、貫通電流が発生し得るフレーム反転およびフレーム切り替えのタイミングにおいて、コモン電圧出力部３１の各コモン電圧出力端子３１０をフローティング（ハイインピーダンス）にするとともに、セグメント電圧出力部３２の各セグメント電圧出力端子３２０をフローティング（ハイインピーダンス）にする。

すなわち、フレーム反転およびフレーム切り替えのタイミングにおいて、コモン電圧出力部３１の各コモン電圧出力端子３１０は、入力端３１１および３１２の双方に対して非接続とされ、フローティング（ハイインピーダンス）状態となり、これにより、ハイレベル電圧ＶＰＣおよびローレベル電圧ＶＮＣの出力が停止される。同様に、フレーム反転のタイミングおよびフレーム切り替えのタイミングにおいて、セグメント電圧出力部３２の各セグメント電圧出力端子３２０は、入力端３２１および３２２の双方に対して非接続とされ、フローティング（ハイインピーダンス）状態となり、これにより、ハイレベル電圧ＶＰＳおよびローレベル電圧ＶＮＳの出力が停止される。

図７は、フレーム反転およびフレーム切り替えのタイミングにおけるコモン制御信号Ｓ_ＣＯＭ［２：０］（Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［１］＿１、Ｓ_ＣＯＭ［１］＿１、Ｓ_ＣＯＭ［２］＿１、Ｓ_ＣＯＭ［２］＿１）の状態を示すタイムチャートであり、図６に示すタイムチャートに対応している。

制御部１０は、コモン反転信号ｐｏｌ＿ｃの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、コモン電圧出力部３１のＰ−ＭＯＳトランジスタ３００ＰＣ、３０１ＰＣおよび３０２ＰＣのゲートに供給されるコモン制御信号Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［１］＿１およびＳ_ＣＯＭ［２］＿１の信号レベルをハイレベルとし、コモン電圧出力部３１のＮ−ＭＯＳトランジスタ３００ＮＣ、３０１ＮＣおよび３０２ＮＣのゲートに供給されるコモン制御信号Ｓ_ＣＯＭ［０］＿２、Ｓ_ＣＯＭ［１］＿２およびＳ_ＣＯＭ［２］＿２の信号レベルをローレベルとする。これにより、Ｐ−ＭＯＳトランジスタ３００ＰＣ、３０１ＰＣおよび３０２ＰＣ並びにＮ−ＭＯＳトランジスタ３００ＮＣ、３０１ＮＣおよび３０２ＮＣは、一斉にオフ状態となる。これにより、コモン電圧出力部３１の各コモン電圧出力端子３１０は、入力端３１１および３１２の双方から切り離され、フローティング（ハイインピーダンス）状態となる。すなわち、コモン反転信号ｐｏｌ＿ｃの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２の出力が停止される。なお、液晶パネルの各画素は、直前に印加された電圧のレベルを一定期間保持するので、コモン電圧出力端子３１０を一時的にフローティング（ハイインピーダンス）状態にしても、画質には殆ど影響しない。

このように、フレーム反転およびフレーム切り替えのタイミングにおいて、コモン電圧出力部３１の各コモン電圧出力端子３１０を、入力端３１１および３１２の双方から切り離すことにより、コモン電源部２１において発生する貫通電流の影響が、コモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２に及ぶことを防止することができる。すなわち、本実施形態に係る半導体装置１によれば、貫通電流の発生自体を防止するためのタイミング調整に必要な膨大な作業工数およびコストを伴うことなく液晶パネル５００における異常表示の発生を抑制することが可能となる。

また、フレーム反転およびフレーム切り替えのタイミングと、コモン電圧出力端子３１０をフローティング（ハイインピーダンス）状態とするタイミングを共通のクロック信号ｃｌｋに同期させることにより、フレーム反転およびフレーム切り替えのタイミングに合わせてコモン電圧出力端子３１０をフローティング（ハイインピーダンス）状態とすることが容易となる。

なお、本実施形態では、コモン反転信号ｐｏｌ＿ｃの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、コモン電圧出力端子３１０をフローティング（ハイインピーダンス）状態としているが、この態様に限定されるものではない。コモン電圧出力端子３１０をフローティング（ハイインピーダンス）状態とする期間が、コモン電源部２１における各トランジスタのオンオフの切り替わりの開始から終了までの期間を含むように設定されていればよい。本実施形態のように、コモン反転信号ｐｏｌ＿ｃの信号レベルが遷移する前後期間に亘りコモン電圧出力端子３１０をフローティング（ハイインピーダンス）状態とすることにより、貫通電流の影響がコモン電圧Ｖ_ＣＯＭ０、Ｖ_ＣＯＭ１およびＶ_ＣＯＭ２に及ぶことを確実に防止することができる。

同様に、制御部１０は、セグメント反転信号ｐｏｌ＿ｓの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、セグメント電圧出力部３２のＰ−ＭＯＳトランジスタ３００ＰＳ、３０１ＰＳ、・・・および３４９ＰＳのゲートに供給されるセグメント制御信号Ｓ_ＳＥＧ［０］＿１、Ｓ_ＳＥＧ［１］＿１、・・・およびＳ_ＳＥＧ［４９］＿１の信号レベルをハイレベルとし、セグメント電圧出力部３２のＮ−ＭＯＳトランジスタ３００ＮＳ、３０１ＮＳ、・・・および３４９ＮＳのゲートに供給されるセグメント制御信号Ｓ_ＳＥＧ［０］＿２、Ｓ_ＳＥＧ［１］＿２、・・・およびＳ_ＳＥＧ［４９］＿２の信号レベルをローレベルとする（図示せず）。これにより、Ｐ−ＭＯＳトランジスタ３００ＰＳ、３０１ＰＳ、・・・および３４９ＰＳ並びにＮ−ＭＯＳトランジスタ３００ＮＳ、３０１ＮＳ、・・・および３４９ＮＳは、一斉にオフ状態となる。これにより、セグメント電圧出力部３２の各セグメント電圧出力端子３２０は、入力端３２１および３２２の双方から切り離され、フローティング（ハイインピーダンス）状態となる。すなわち、セグメント反転信号ｐｏｌ＿ｓの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、セグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_{ＳＥＧ４９}の出力が停止される。なお、液晶パネルの各画素は、直前に印加された電圧のレベルを一定期間保持するので、セグメント電圧出力端子３２０を一時的にフローティング（ハイインピーダンス）状態にしても、画質には殆ど影響しない。

このように、フレーム反転およびフレーム切り替えのタイミングにおいて、セグメント電圧出力部３２の各セグメント電圧出力端子３２０を、入力端３２１および３２２の双方から切り離すことにより、セグメント電源部２２において発生する貫通電流の影響が、セグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_{ＳＥＧ４９}に及ぶことを防止することができる。液晶パネル５００における異常表示の発生を抑制することが可能となる。すなわち、本実施形態に係る半導体装置１によれば、貫通電流の発生自体を防止するためのタイミング調整に必要な膨大な作業工数およびコストを伴うことなく液晶パネル５００における異常表示の発生を抑制することが可能となる。

また、フレーム反転およびフレーム切り替えのタイミングと、セグメント電圧出力端子３２０をフローティング（ハイインピーダンス）状態とするタイミングを共通のクロック信号ｃｌｋに同期させることにより、フレーム反転およびフレーム切り替えのタイミングに合わせてセグメント電圧出力端子３２０をフローティング（ハイインピーダンス）状態とすることが容易となる。

なお、本実施形態では、セグメント反転信号ｐｏｌ＿ｓの信号レベルが遷移する前後１／２クロック期間（合計１クロック期間）に亘り、セグメント電圧出力端子３２０をフローティング（ハイインピーダンス）状態としているが、この態様に限定されるものではない。セグメント電圧出力端子３２０をフローティング（ハイインピーダンス）状態とする期間が、セグメント電源部２２における各トランジスタのオンオフの切り替わりの開始から終了までの期間を含むように設定されていればよい。本実施形態のように、セグメント反転信号ｐｏｌ＿ｓの信号レベルが遷移する前後期間に亘りセグメント電圧出力端子３２０をフローティング（ハイインピーダンス）状態とすることにより、貫通電流の影響がセグメント電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１、・・・およびＶ_{ＳＥＧ４９}に及ぶことを確実に防止することができる。

以上のように、本実施形態に係る半導体装置１によれば、貫通電流の発生自体を完全に防止することは困難であるが、貫通電流に起因する異常表示の発生を抑制することが可能となる。

なお、本実施形態では、半導体装置１がコモン電源部２１およびコモン電圧出力部３１を含むユニットと、セグメント電源部２２およびセグメント出力部３２を含むユニットの双方を含む構成を例示したが、いずれか一方のユニットを含む構成としてもよい。

また、本実施形態では、コモン電圧出力部３１およびセグメント出力部３２が複数の電圧出力端子を有する構成を例示したが、コモン電圧出力部３１およびセグメント出力部３２は、少なくとも１つの電圧出力端子を有していればよい。

なお、コモン電源部２１は、本発明における第１の電源部の一例である。コモン電圧出力部３１は、本発明における第１の出力部の一例である。制御部１０は、本発明における制御部の一例である。コモン反転信号ｐｏｌ＿ｃおよびセグメント反転信号ｐｏｌ＿ｓは、本発明における第１の信号の一例である。コモン電源部２１の出力端２４１は、本発明における第１の電源出力端の一例である。コモン電源部２１の出力端２４２は、本発明における第２の電源出力端の一例である。コモン電圧出力端子３１０は、本発明における第１の電圧出力端子の一例である。コモン制御信号Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［１］＿１およびＳ_ＣＯＭ［２］＿１は、本発明における第２の信号の一例である。コモン制御信号Ｓ_ＣＯＭ［０］＿２、Ｓ_ＣＯＭ［１］＿２およびＳ_ＣＯＭ［２］＿２は、本発明における第３の信号の一例である。Ｐ−ＭＯＳトランジスタ３００ＰＣ、３０１ＰＣおよび３０２ＰＣは、本発明における第１の出力段スイッチの一例である。Ｎ−ＭＯＳトランジスタ３００ＮＣ、３０１ＮＣおよび３０２ＮＣは、本発明における第２の出力段スイッチの一例である。

Ｐ−ＭＯＳトランジスタ２１１は、本発明における第１の電源スイッチの一例である。Ｐ−ＭＯＳトランジスタ２１２は、本発明における第２の電源スイッチの一例である。Ｐ−ＭＯＳトランジスタ２１３は、本発明における第３の電源スイッチの一例である。Ｐ−ＭＯＳトランジスタ２１４は、本発明における第４の電源スイッチの一例である。タイミング調整回路２０３、インバータ２０１、２０２、２１０およびレベルシフタ２０８、２０９は、本発明における切り替え制御部の一例である。タイミング調整回路２０３は、本発明におけるタイミング調整回路の一例である。第１の信号生成部１１は、本発明における第１の信号生成部の一例である。第２の信号生成部１２は、本発明における第２の信号生成部の一例である。

セグメント電源部２２は、本発明における第２の電源部の一例である。セグメント電圧出力部３２は、本発明における第２の出力部の一例である。セグメント電源部２２の出力端２５１は、本発明における第３の電源出力端の一例である。セグメント電源部２２の出力端２５２は、本発明における第４の電源出力端の一例である。セグメント電圧出力端子２２０は、本発明における第２の電圧出力端子の一例である。セグメント制御信号Ｓ_ＳＥＧ［０］＿１、Ｓ_ＳＥＧ［１］＿１、・・・およびＳ_ＳＥＧ［４９］＿１は、本発明における第４の信号の一例である。セグメント制御信号Ｓ_ＳＥＧ［０］＿２、Ｓ_ＳＥＧ［１］＿２、・・・およびＳ_ＳＥＧ［４９］＿２は、本発明における第５の信号の一例である。Ｐ−ＭＯＳトランジスタ３００ＰＳ、３０１ＰＳ、・・・および３４９ＰＳは、本発明における第３の出力段スイッチの一例である。Ｎ−ＭＯＳトランジスタ３００ＮＳ、３０１ＮＳ、・・・および３４９ＮＣは、本発明における第４の出力段スイッチの一例である。

１半導体装置
１０制御部
１１第１の信号生成部
１２第２の信号生成部
２１コモン電源部
２２セグメント電源部
３１コモン電圧出力部
３２セグメント電圧出力部
２０３、２３３タイミング調整回路
２１１〜２１４Ｐ−ＭＯＳトランジスタ
２４１、２４２、２５１、２５２出力端
３１０コモン電圧出力端子
３２０セグメント電圧出力端子
３００ＰＣ、３０１ＰＣ、３０２ＰＣＰ−ＭＯＳトランジスタ
３００ＮＣ、３０１ＮＣ、３０２ＮＣＮ−ＭＯＳトランジスタ
３００ＰＳ、３０１ＰＳ、３４９ＰＳＰ−ＭＯＳトランジスタ
３００ＮＳ、３０１ＮＳ、３４９ＮＣＮ−ＭＯＳトランジスタ
ｐｏｌ＿ｃコモン反転信号
ｐｏｌ＿ｓセグメント反転信号
Ｓ_ＣＯＭ［０］＿１、Ｓ_ＣＯＭ［０］＿２、Ｓ_ＣＯＭ［１］＿１、Ｓ_ＣＯＭ［１］＿２、Ｓ_ＣＯＭ［２］＿１、Ｓ_ＣＯＭ［２］＿２コモン制御信号
Ｓ_ＳＥＧ［０］＿１、Ｓ_ＳＥＧ［０］＿２、Ｓ_ＳＥＧ［１］＿１、Ｓ_ＳＥＧ［１］＿２、Ｓ_ＳＥＧ［４９］＿１、Ｓ_ＳＥＧ［４９］＿２セグメント制御信号

Claims

互いに異なる電圧レベルの電圧を出力する第１の電源出力端および第２の電源出力端を有し、第１の信号の信号レベルの切り替わりに応じて前記第１の電源出力端および前記第２の電源出力端の各々から出力される電圧のレベルをそれぞれ変化させる第１の電源部と、
前記第１の電源出力端と第１の電圧出力端子との間に設けられた第１の出力段スイッチ、および前記第２の電源出力端と前記第１の電圧出力端子との間に設けられた第２の出力段スイッチを有する第１の出力部と、
前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方が前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記第１の出力段スイッチおよび前記第２の出力段スイッチのオンオフ制御を行う制御部と、
を含み、
前記第１の電源部は、
第１の電圧を生ずる第１の電源ラインと前記第１の電源出力端との間に設けられた第１の電源スイッチと、
前記第１の電圧よりも小さい第２の電圧を生ずる第２の電源ラインと前記第１の電源出力端との間に設けられた第２の電源スイッチと、
前記第２の電圧よりも小さい第３の電圧を生ずる第３の電源ラインと前記第２の電源出力端との間に設けられた第３の電源スイッチと、
前記第３の電圧よりも小さい第４の電圧を生ずる第４の電源ラインと前記第２の電源出力端との間に設けられた第４の電源スイッチと、
前記第１の信号の信号レベルの切り替わりに応じて、第１の電源スイッチおよび前記第２の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替えるとともに、前記第３の電源スイッチおよび前記第４の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替える切り替え制御部と、
を含む半導体装置。
前記切り替え制御部は、第１の電源スイッチのオンオフの切り替えと前記第２の電源スイッチのオンオフの切り替えを異なるタイミングで行い、第３の電源スイッチのオンオフの切り替えと前記第４の電源スイッチのオンオフの切り替えを異なるタイミングで行うタイミング調整回路を含む請求項１に記載の半導体装置。
前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方がオフ状態となる前記所定期間は、前記第１乃至第４の電源スイッチのオンオフの切り替わりの開始から終了までの期間を含む請求項１または請求項２に記載の半導体装置。
前記第１の信号は、クロック信号に同期した信号であり、
前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方は、前記クロック信号に同期してオフ状態となり、前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方がオフ状態となる前記所定期間は、前記クロック信号の周期に応じた期間である
請求項１から請求項３のいずれか１項に記載の半導体装置。
前記制御部は、
前記第１の信号を生成する第１の信号生成部と、
前記第１の出力段スイッチのオンオフを制御する第２の信号および前記第２の出力段スイッチのオンオフを制御する第３の信号を生成する第２の信号生成部と、
を有する請求項１から請求項４のいずれか１項に記載の半導体装置。
前記第１の出力部は、前記第１の電源出力端と複数の第１の電圧出力端子の各々との間に設けられた複数の第１の出力段スイッチ、および前記第２の電源出力端と前記複数の第１の電圧出力端子の各々との間に設けられた複数の第２の出力段スイッチを有し、
前記制御部は、前記複数の第１の出力段スイッチの各々および前記複数の第２の出力段スイッチの各々が、前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記複数の第１の出力段スイッチの各々および前記複数の第２の出力段スイッチの各々のオンオフ制御を行う
請求項１から請求項５のいずれか１項に記載の半導体装置。
互いに異なる電圧レベルの電圧を出力する第３の電源出力端および第４の電源出力端を有し、前記第１の信号の信号レベルの切り替わりに応じて前記第３の電源出力端および前記第４の電源出力端の各々から出力される電圧のレベルをそれぞれ変化させる第２の電源部と、
前記第３の電源出力端と第２の電圧出力端子との間に設けられた第３の出力段スイッチ、および前記第４の電源出力端と前記第２の電圧出力端子との間に設けられた第４の出力段スイッチを有する第２の出力部と、
を更に含み、
前記制御部は、前記第３の出力段スイッチおよび前記第４の出力段スイッチの双方が前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記第３の出力段スイッチおよび前記第２の出力段スイッチのオンオフ制御を行う
請求項１から請求項６のいずれか１項に記載の半導体装置。
前記第２の出力部は、前記第３の電源出力端と複数の第２の電圧出力端子の各々との間に設けられた複数の第３の出力段スイッチ、および前記第４の電源出力端と前記複数の第２の電圧出力端子の各々との間に設けられた複数の第４の出力段スイッチを有し、
前記制御部は、前記複数の第３の出力段スイッチの各々および前記複数の第４の出力段スイッチの各々が、前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記複数の第３の出力段スイッチの各々および前記複数の第４の出力段スイッチの各々のオンオフ制御を行う
請求項７に記載の半導体装置。
互いに異なる電圧レベルの電圧を出力する第１の電源出力端および第２の電源出力端を有し、第１の信号の信号レベルの切り替わりに応じて前記第１の電源出力端および前記第２の電源出力端から出力される電圧のレベルをそれぞれ変化させる電源部と、前記第１の電源出力端と電圧出力端子との間に設けられた第１の出力段スイッチおよび前記第２の電源出力端と前記電圧出力端子との間に設けられた第２の出力段スイッチを有する出力部と、を含む半導体装置の制御方法であって、
前記第１の出力段スイッチおよび前記第２の出力段スイッチの双方が前記第１の信号の信号レベルの切り替わり時点の前後期間を含む所定期間に亘りオフ状態となるように、前記第１の出力段スイッチおよび前記第２の出力段スイッチのオンオフ制御を行い、
前記電源部は、
第１の電圧を生ずる第１の電源ラインと前記第１の電源出力端との間に設けられた第１の電源スイッチと、
前記第１の電圧よりも小さい第２の電圧を生ずる第２の電源ラインと前記第１の電源出力端との間に設けられた第２の電源スイッチと、
前記第２の電圧よりも小さい第３の電圧を生ずる第３の電源ラインと前記第２の電源出力端との間に設けられた第３の電源スイッチと、
前記第３の電圧よりも小さい第４の電圧を生ずる第４の電源ラインと前記第２の電源出力端との間に設けられた第４の電源スイッチと、
前記第１の信号の信号レベルの切り替わりに応じて、第１の電源スイッチおよび前記第２の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替えるとともに、前記第３の電源スイッチおよび前記第４の電源スイッチの一方をオフ状態に切り替え、他方をオン状態に切り替える切り替え制御部と、
を含む制御方法。