JP3567568B2 - 液晶駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に関し、詳細には、マトリクス駆動方式により液晶表示パネルの各画素を駆動して表示制御を行う液晶駆動方法に関する。
【0002】
【従来の技術】
従来の単純マトリクス型の液晶表示装置は、例えば、図6に示すように、複数の走査電極(コモン電極)41と複数の信号電極(セグメント電極)42とが液晶層を挟んで互いに直交する方向に対向配置されて格子状をなしている。
上記信号電極Y1〜Ym及び走査電極X1〜Xnは、それぞれ信号側駆動回路42、走査側駆動回路40に接続され、信号側駆動回路42及び走査側駆動回路40は、表示駆動信号及び走査駆動信号を信号電極Y1〜m及び走査電極X1〜nに印加することによって液晶表示パネル44の各画素の液晶を駆動して表示制御を行っている。
【0003】
以上の構成からなる液晶表示装置においては、走査電極X1〜Xnに走査駆動信号を供給して選択状態とし、信号電極Y1〜Ymに対して表示階調数に応じてPWM処理された表示駆動信号を供給して所望の階調表示を行っている。
【0004】
ところが、従来の走査側駆動回路にあっては、図7の概略図に示される如く、そのドライバ回路には、一端側から駆動電圧が供給される構成であるため、電圧降下により後段側にいくに従って、電圧が低くなり、走査電極に均一な走査電圧を印加することができず、適正な表示画像が得られないという問題があった。
【0005】
そこで、従来、上記問題を解決すべく、図8に示されるような走査側駆動回路が提案されている。かかる図8に示される走査側駆動回路はドライバ出力回路43に、電圧供給線の両端側から単一電源により駆動電圧を供給する構成として、上記電圧降下の影響を排除している。
【0006】
以下、かかる走査側駆動回路の構成及び動作を簡単に説明する。
図8に示される走査側駆動回路40は、シフトレジスタ回路41a1〜n、レベルシフタ回路42a−1〜an+2、ドライバー出力回路43a1〜an、COMS44、45から構成されている。
【0007】
図示しない選択電圧供給回路は、選択電圧V0、V4を生成して、CMOS44、45に夫々供給する。
図示しないコントローラは、図8に示すような、1コモン(走査電極)毎に極性反転する極性反転信号CKFが供給され、インバータ回路46及びレベルシフタ回路42a−1〜an+1を介した後、スイッチング制御信号として、CMOS44、45のゲート電極に供給する。
【0008】
ここで、CMOS44及び45は、同じ特性であり、且つ、同一のスイッチング制御信号が供給されることから、理論上は、CMOS44及び45は、同一タイミングで切り替わり、CMOS44から出力される出力電圧VSLとCMOS45から出力される出力電圧VSRとは、同位相となる。
【0009】
【発明が解決しようとする課題】
しかし乍ら、実際上は、回路の配線遅延やトランジスタのスイッチング特性等のバラツキにより、CMOS44及び45は同一タイミングで切り替わらない場合がある。
【0010】
具体的には、例えば、図9に示されるようなタイミングで、CMOS44から出力電圧VSLが出力され、CMOS45からは、出力電圧VSLに対してΔt1だけ遅延した電圧VSRが出力される場合がある。かかる遅延時間Δt1に、CMOS44のPチャネル型MOSトランジスタ44aのソースとCMOS45のNチャネル型MOSトランジスタ45bのドレイン間、若しくはCMOS45のPチャネル型MOSトランジスタ45aのソースとCMOS44のNチャネル型MOSトランジスタ44bのドレイン間に、貫通電流が流れることになる。
【0011】
かかる貫通電流は、ドライバ回路の消費電力を増大させると共に、トランジスタ素子の劣化等の原因となり、更に、ドライバ出力にも必要電位以外の電位が生じて走査電極に印加されることになり異常画像の原因となるという問題がある。
【0012】
本発明は、上記問題に鑑みてなされたものであって、比較的簡単な回路構成で、 ドライバ回路の出力を安定させ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能な液晶駆動方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1記載の液晶駆動方法は、一対の基板間に液晶が封入され、一方の基板に形成された複数の走査電極と他方の基板に形成された信号電極とが格子状に配設された液晶表示パネルを走査側駆動手段及び信号側駆動手段により駆動する液晶駆動方法であって、前記走査側駆動手段は、電圧供給線を介して単一電源から複数箇所に供給される駆動電圧の電圧値を、該電圧供給線の両端に設けられ、出力端が前記電圧供給線に接続された2つのスイッチング手段により切換え、前記駆動電圧の電圧値の切換時に、前記各スイッチング手段を共にフローテイング状態とするフローテイング期間を設けることにより前記課題を解決する。
【0014】
即ち、請求項1記載の液晶駆動方法によれば、走査側駆動手段は、単一電源から複数箇所に供給される駆動電圧の電圧値を電圧供給線の両端に出力端が接続された2つのスイッチング手段により切換え、駆動電圧の電圧値の切換時に各スイッチング手段を共にフローテイング状態とするフローテイング期間を設ける。
【0015】
従って、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【0016】
また、この場合、請求項2記載の液晶駆動方法の如く、前記各スイッチング手段は、互いに位相差のある複数のスイッチング制御信号が供給されるようにすることが有効である。
【0017】
即ち、請求項2記載の液晶駆動方法によれば、互いに位相差のある複数のスイッチング制御信号により、単一電源から複数箇所に供給される駆動電圧の電圧値を切換えると共に、駆動電圧の電圧値の切換時にフローテイング期間を設けるようにすることが有効である。
【0018】
従って、簡単な構成でフローティング期間を設けることができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能となる。
【0019】
また、この場合、請求項3記載の液晶表示方法の如く、
前記走査側駆動手段は、前記フローティング期間は、前記走査電極に定電圧を供給することが有効である。
【0020】
即ち、請求項3記載の液晶表示方法によれば、
走査側駆動手段は、フローティング期間は、走査電極に定電圧を供給する。
【0021】
従って、ドライバ回路内部の素子の劣化を防止できるとともに、消費電力の低減が可能となる。さらに、ドライバ回路の出力を安定化することができ、走査電極には適正な電圧を印加することが可能となり、適正な表示画像を得ることができる。
【0022】
【発明の実施の形態】
以下、本発明に係る液晶駆動方法の実施の形態を図1乃至5を参照して説明する。
図1乃至図5は、本発明の液晶駆動方法が適用される液晶表示装置の実施の形態を示す図であり、液晶テレビ等に用いられる液晶表示装置に適用した例である。
図1は、液晶テレビ等に用いられる液晶表示装置の構成を示すブロック図である。
【0023】
図1における液晶表示装置1は、液晶表示パネル21、信号側駆動回路19、走査側駆動回路20、アンテナ11、チューナ12、受信回路13、A/D変換器14、階調制御回路15、同期回路16、コントローラ17、選択電圧供給回路18等から構成されている。
【0024】
先ず、信号について説明する。図1において、HSYNCは水平同期信号、VSYNCは垂直同期信号、Vは映像信号、CKFは走査電極X1〜nの極性を反転させるための極性反転信号、CKFDは、後述するが、図2に示される遅延回路301により生成されるCKF(極性反転信号)をΔt2だけ遅延させたCKF遅延信号、DINは走査駆動信号を生成するための走査開始信号、CKNは後述するが図2のシフトレジスタ31a1〜anより走査開始信号DINを入力及びシフトさせるタイミングのシフトクロック、ECは、後述するが図2のドライバ出力回路33a1〜anで、後述する非選択電圧V2の出力を制御するためのゼロバイアス制御信号、V0は正側選択電圧、V4は負側選択電圧、V2は非選択電圧、VSL’は、後述するが図2に示されるCMOS34から出力される出力電圧、VSR’は、後述するが図2に示されるCMOS35から出力される出力電圧、VSRは、後述するが図2に示される出力電圧VSL及び出力電圧VSRとによる実効電圧を夫々示している。
【0025】
液晶表示パネル21は、例えばガラス板で構成された2枚の透明基板間にTN液晶を封入し各基板の対向面にITOからなる信号電極(セグメント電極)Y1〜mと走査電極(コモン電極)X1〜Xnとをそれぞれ直交方向に格子状に配置した単純マトリックス型の液晶表示パネルが使用されており、後述する走査側駆動回路20及び信号側駆動回路19によって順次走査電極X1〜Xn及び信号電極Y1〜Ymが選択駆動されて、表示データに応じたカラー階調表示がなされる。
【0026】
走査側駆動回路20は、選択電圧供給回路18より正側選択電圧V0,負側選択電圧V4及び非選択電圧V2が供給されると共に、コントローラ17から極性反転信号CKF、走査開始信号DIN、シフトクロックCKN、及びゼロバイアス制御信号ECが供給され、これら各種信号に基づいて、走査駆動信号を生成して、液晶表示パネル21の各走査電極X1〜nに供給して、順次選択駆動する。尚、かかる走査側駆動回路20の詳細な構成は図2〜図5で後述する。
【0027】
信号側駆動回路19は、階調制御回路15から供給される4ビットの階調データおよびコントローラ17から供給される信号側駆動制御信号に基づいて、液晶を交流駆動するのに適した電圧波形を有する液晶駆動パルス(表示駆動信号)を生成して液晶表示パネル21の各信号電極Y1〜mに所定のタイミングで印加することにより16段階の階調表示を行なわせる。
【0028】
アンテナ11は、受信電波を受信して、チューナ12に供給する。
チューナ12は、コントローラ7から入力されるチューニング制御信号TCに従って指定チャネルを選択して、アンテナ11から供給される受信電波を中間周波数信号に変換して受信回路13に出力する。
【0029】
受信回路13は、中間周波数増幅回路、映像検波回路、映像増幅回路、クロマ回路等から構成されており、チューナ13から入力される中間周波信号を映像検波回路により映像検波を行なってカラー映像信号を取り出し、このカラー映像信号の中から音声信号を取り出して図示しない音声回路に出力するとともに、映像増幅回路によりカラー映像信号を増幅してクロマ回路に渡し、クロマ回路において、受信カラー映像信号からR,G,Bの各色映像信号を分離してA/D変換器14に出力する。また、受信回路13は、受信カラー映像信号を同期回路16に供給する。
【0030】
同期回路16は、受信カラー映像信号の中から水平同期信号Hsyncと垂直同期信号Vsyncを取り出してコントローラ17に出力する。
【0031】
A/D変換器14は、図示しないサンプリング回路とコンパレータ回路とエンコーダ回路等から構成されている。機能的にはR,G,Bのアナログ信号をサンプリングしてコンパレータにより基準電圧と比較することでA/D変換した後、エンコーダ回路で例えばR,G,B各4ビットのデジタル表示データに変換し、階調制御回路15に供給する。
【0032】
階調制御回路15は、入力されたR、G、B(レッド、グリーン、ブルー)の表示データに基づいて、4ビットの階調データ信号を生成して信号側駆動回路19に供給する。
【0033】
コントローラ17は、CPU(Central Processing Unit )が内蔵されており、同期分離回路16から供給される水平同期信号HSYNC及び垂直同期信号VSYNCに基づいて、各種タイミング信号を生成して、液晶表示装置1の各部を制御する。
【0034】
具体的には、コントローラ17は、チューニング制御信号TCを生成して、チューナ12に供給するとともに、サンプリングクロックSCを生成してA/D変換器14に供給したり、階調制御回路15及び選択電圧供給回路18に夫々タイミング信号を供給する。
また、コントローラ17は、図4に示されるような交流反転信号CKF、ゼロバイアス信号EC、シフトクロックCKN,走査開始信号DINを走査側駆動回路20に供給し、信号側駆動回路19には、信号側駆動制御信号を供給する。
【0035】
選択電圧供給回路18は、液晶表示パネル21の走査電極X1〜nを選択駆動するための正側選択電圧V0及び負側選択電圧V4を走査側駆動回路20のCMOS34及び35に供給すると共に、走査側駆動回路20に含まれるCMOS34及び35がフローティング状態にある時に、走査電極Y1〜nに安定した電圧を印加するための非選択電圧V2を走査側駆動回路20のドライバ出力回路33a1〜anに供給する。
【0036】
さて、図2は、走査側駆動回路20の具体的構成例を示す図である。
図2において、走査側駆動回路20は、遅延信号生成部30、シフトレジスタ回路31a1〜31an、NANDゲート37a1〜37an、レベルシフタ回路32a−1〜32a+2、ドライバー出力回路33a1〜33an、CMOS34、35等から構成されている。
【0037】
遅延信号生成部30は、遅延回路301、NANDゲート302、NORゲート303から構成されている。
遅延回路301は、コントローラ17から供給される図4に示されるような交流反転信号CKFを、例えば、Δt2(Δt2≧Δt1)だけ遅延せしめた、図4の如きCKFディレイ信号CKFDを生成して、NANDゲート302及びNORゲート302に夫々供給する。尚、遅延回路301は、アナログ回路及びディジタル回路のいずれでも良い。
【0038】
NANDゲート302は、コントローラ17から供給される極性反転信号CKF信号と遅延回路301から供給されるCKFディレイ信号CKFDとのNAND出力である、図4に示されるようなスイッチング制御信号Aを生成して、レベルシフタ回路32a−1及び32an+2に夫々供給する。
【0039】
NORゲート303は、コントローラ17から供給される極性反転信号CKFと遅延回路301から供給されるCKFディレイ信号CKFDとのNOR出力である、図4の如きスイッチング制御信号Bを生成して、レベルシフタ32a0及び32an+1に夫々供給する。
【0040】
シフトレジスタ回路31a1〜31anは、コントローラ17から供給される図5に示されるような走査開始信号DINを、図5に示すシフトクロックCKNのタイミングで保持する回路であり、入力する走査開始信号DINをシフトクロックCKNのタイミングでラッチしたデータをそのまま次段のシフトレジスタ及びNANDゲート37a1〜anに夫々供給する。
【0041】
NANDゲート37a1〜37anは、シフトレジスタ回路32a1〜32anから供給されるシフト出力とコントローラ17から供給される図5に示すようなゼロバイアス制御信号ECとのNAND出力をレベルシフタ回路32a1〜anに供給する。
【0042】
レベルシフタ回路32a−1〜32an+2は、供給される信号を所定の電圧レベルまで引き上げるための回路である。
レベルシフタ回路32a−1及び32an+2は、NANDゲート302から供給されるスイッチング制御信号Aを所定の電圧レベルに変換した後、CMOS34のPチャネル型MOSトランジスタ34a及びCMOS35のPチャネル型MOSトランジスタ35aのゲート電極に夫々供給する。
【0043】
レベルシフタ回路32a0、32an+1は、NORゲート303から供給されるスイッチング制御信号Bを所定の電圧レベルに変換した後、CMOS34のNチャネル型MOSトランジスタ34b及びCMOS35のNチャネル型MOSトランジスタ35bのゲート電極に供給する。
【0044】
レベルシフタ回路32a1〜32anは、NANDゲート37a1〜37anから供給されるNAND出力を所定の電圧レベルに変換した後、トライバ出力回路33a1〜33anの入力端子INに供給する。
【0045】
CMOS34においては、Pチャネル型MOSトランジスタ34aのソース電極には、電圧選択回路18から正側選択電圧V0が、Nチャネル型MOSトランジスタ34bのドレイン電極には、電圧選択回路18から負側選択電圧V4が夫々供給される。そして、Pチャネル型MOSトランジスタ34a及びNチャネル型MOSトランジスタ34bのゲート電極には、夫々スイッチング制御信号A及びBが供給される。CMOS34は、図4に示すような出力電圧VSL’をドライバ出力回路33a1〜anに供給する。具体的には、CMOS34は、スイッチング制御信号A及びBが「H」レベルの時、負側選択電圧V4を、「L」レベルの時、正側選択電圧V0を出力電圧VSL’として、ドライバ出力回路33a1〜anの選択電圧供給線LL1の一端に供給する。
【0046】
CMOS35は、図4に示すような、CMOS34からの出力電圧VSL’に対してΔt2だけ遅延した出力電圧VSR’をドライバ出力回路33a1〜anの選択電圧供給線LL1の他端に供給する。その結果、選択電圧供給線LL1には、両出力電圧VSL’及びVSR’の位相差により、実効的には、図4に示すような電圧VS’が印加されることになる。
【0047】
ドライバ出力回路33a1〜33anの各々は、選択電圧供給線LL1及び非選択電圧供給線LL2に対して並列に接続されており、具体的には、例えば、図3の如く構成される。
【0048】
図3において、ドライバ出力回路33は、CMOS33b、CMOS33d、及びインバータ回路33cから構成されている。
ドライバ出力回路33は、入力される選択電圧VS(正側選択電圧V0若しくは負側選択電圧V4)と非選択電圧V2)とを、レベルシフタ32a1〜anから供給される信号に応じて切り替える。
即ち、ドライバ出力回路は、レベルシフタ32a1〜32anから供給される信号が「L」レベルのとき、選択電圧供給線LL1から供給される電圧VS’を、「H」レベルのとき、非選択電圧供給線LL2から供給される非選択電圧V2を走査駆動信号X1’〜Xn’(図5にその一例として走査駆動信号X1’、X2’を示す。)を走査電極X1〜Xnに夫々出力する。
【0049】
次に、本実施の形態の動作を説明する。
本実施の形態の液晶表示装置1の図示しない主電源がONされると、図1に示した各ブロックに電源電圧が供給されて、各ブロックの動作が開始される。
【0050】
アンテナ11では、受信電波が受信され、チューナ12に供給される。
チューナ12では、コントローラ17から入力されるチューニング制御信号TCに従って指定チャネルが選択され、アンテナ12から供給される受信電波が中間周波数信号に変換されて受信回路13に出力される。
【0051】
受信回路13では、チューナ13から入力される中間周波信号が映像検波回路により映像検波されてカラー映像信号Vが抽出され、このカラー映像信号Vから音声信号が抽出されて図示しない音声回路に出力されると共に、映像増幅回路によりカラー映像信号Vが増幅されてクロマ回路に供給され、クロマ回路において、受信カラー映像信号VからR,G,Bの各色映像信号が分離されてA/D変換器14に供給される。
【0052】
同期回路16では、受信回路13から供給される受信カラー映像信号の中から水平同期信号HSYNCと垂直同期信号VSYNCとが抽出されて、コントローラ17に供給される。
コントローラ17では、同期分離回路16から供給される水平同期信号HSYNC及び垂直同期信号VSYNCに基づいて、各種タイミング信号及び制御信号が生成されて、液晶表示装置1の各部に供給される。
【0053】
A/D変換器14では、受信回路13から供給されるR,G,Bの映像信号がコントローラ17から供給されるタイミング信号に基づいて、R,G,B各4ビットのデジタル表示データに変換されて、階調制御回路15に供給される。
【0054】
階調制御回路15では、A/D変換器14から供給されるR、G、B(レッド、グリーン、ブルー)のディジタル表示データに基づいて、4ビットの階調データ信号が生成されて信号側駆動回路19に供給される。
【0055】
走査側駆動回路20では、コントローラ17から供給される各種タイミング信号及び選択電圧供給回路18から供給される正側選択電圧V0,負側選択電圧V4及び非選択電圧V2に基づいて、走査駆動信号が生成されて、液晶表示パネル21の走査電極X1〜Xnが順次選択的に駆動される。尚、走査側駆動回路20の詳細な動作は後述する。
【0056】
信号側駆動回路19では、上記階調制御回路15から供給される4ビットの階調データ及びコントローラ17から供給される信号側駆動制御信号に基づいて、液晶を交流駆動するのに適した電圧波形を有する液晶駆動パルス(表示駆動信号)が生成されて、液晶パネル21の各信号電極Y1〜Ymに印加される。
【0057】
液晶表示パネル21では、走査側駆動回路20及び信号側駆動回路19によって順次走査電極X1〜Xn及び信号電極Y1〜Ymが選択駆動されて、階調データに応じた16階調のカラー階調表示が為される。
【0058】
次に、図2に示した走査側駆動回路20の動作を、前記図7乃至図9で示した従来技術との対比において詳細に説明する。
【0059】
図8に示される従来例における走査側駆動回路にあっては、CMOS44、45のゲート電極には、図9に示されるような極性反転信号CKFがインバータ46で反転された信号がスイッチング制御信号として供給され、CMOS44からは、図9に示されるような電圧VSLが出力される。回路の配線遅延の影響や、トランジスタ素子のスイッチング特性のバラツキ等により、CMOS44及び45からの出力電圧は位相がずれることがある。
【0060】
ここでは、CMOS45からは、例えば、図9に示すような、出力電圧VSLに対して、Δt1だけ遅延した電圧VSRが出力される場合について説明する。この場合、ドライバ出力回路43a1〜43anの各々に選択電圧を供給する選択電圧供給線LL1には、実効的には図9に示されるような実効電圧VSが印加されることになる。かかる遅延時間Δt1に、両CMOS間に貫通電流が瞬時的に流れることになり、図9の▲5▼の期間には、CMOS44のPチャネル型MOSトランジスタ44aのソースとCMOS45のNチャネル型MOSトランジスタ45bのドレイン間に、▲6▼の期間には、CMOS45のPチャネル型MOSトランジスタ45aのソースとCMOS44のNチャネル型MOSトランジスタ44bのドレイン間に、貫通電流が流れることになる。その結果、Δt1期間は、図9に示されるような電位VKが生じることになる。
【0061】
かかる貫通電流は、ドライバーLSIの消費電流を増大させると共に、トランジスタ素子の劣化の原因等となり、更に、走査駆動信号として必要電位以外の電位が走査電極に印加されることになり異常画像の原因となる。
【0062】
これに対して、本実施の形態においては、図2に示す如く、CMOS34、35をそれぞれ2つのスイッチング制御信号A,Bにより制御する。
図2において、先ず、遅延回路301では、コントローラ17から供給される図4に示されるような交流反転信号CKFが、例えば、Δt2(ここで、Δt2≧Δt1に設定される。)だけ遅延した、図4の如きCKFディレイ信号CKFDが生成され、かかるCKFディレイ信号CKFD及び交流反転信号CKFが、NANDゲート302及びNORゲート302を介して、図4に示されるようなスイッチング制御信号A、Bが生成される。
【0063】
かかるスイッチング制御信号Aは、スイッチング信号Bに対して、立ち下がりのタイミングがΔt2だけ遅れ、立ち上がりのタイミングがΔt2だけ先行している。
スイッチング制御信号Aは、レベルシフタ32a−1及び32an+2を介して、CMOS34のPチャネル型MOSトランジスタ34a及びCMOS35のPチャネル型MOSトランジスタ35aのゲート電極に供給される一方、スイッチング制御信号Bは、レベルシフタ32a0及び32an+1を介して、CMOS34のNチャネル型MOSトランジスタ34b及びNチャネル型MOSトランジスタ35bのゲート電極に夫々供給される。
【0064】
その結果、CMOS34は、図4に示されるように、スイッチング制御信号A及びBが「H」レベルの時、負側選択電圧V4を、「L」レベルの時、正側選択電圧V0を出力電圧VSL’として、ドライバ出力回路33a1〜anの選択電圧供給線LL1の一端に供給する。
ここで、CMOS34の出力電圧VSL’は、スイッチング制御信号Bの立ち下がりタイミングで、負側選択電圧V4が非選択状態となるが、スイッチング制御信号Aの立ちさがりがΔt2だけ遅延して立ち下がるため、このΔt2の間はフローティング状態となり、また、スイッチング制御信号Aの立ち上がりのタイミングで、正側選択電圧V0が非選択状態となるが、スイッチング制御信号Bの立ち上がりがΔt2だけ遅延するため、Δt2間はフローティング状態となる。
即ち、CMOS34は、正側選択電圧V0と負側選択電圧V4との切り替わり時(立ち上がり時及び立ち下がり時)に、Δt2の期間だけ、フローティング状態となる。
【0065】
上記従来例と同様に、CMOS35は、図4に示すように、CMOS34の出力電圧VSL’に対してΔt1だけ遅延した出力電圧VSR’をドライバ出力回路33a1〜anの選択電圧供給線LL1の一端に供給する。
そして、両出力電圧VSL’及びVSR’の位相差により、ドライバ出力回路33a1〜33anの各々に選択電圧を供給する選択電圧供給線LL1には、実効的には図4に示されるような波形の電圧VS’が印加されることになる。
すなわち、かかる電圧VS’においては、負側選択電圧V4を非選択状態となる(立ち上がり)タイミングは、出力電圧VSR’のタイミング▲1▼と、正側選択電圧V0が選択されるタイミングは、出力電圧VSL’のタイミング▲2▼と、正側選択電圧V0が非選択状態となる(立ち下がり)タイミングは、出力電圧VSR’のタイミング▲3▼と、負側選択電圧V4が選択されるタイミングは、出力電圧VSL’のタイミング▲4▼と夫々一致する。
【0066】
従って、電圧VS’は、立ち上がり及び立ち上がり時には、Δt2−Δt1期間フローティング状態(不定電位)となり、CMOS34及びCMOS35間には、貫通電流が流れないことになる。よって、CMOS34及びCMOS35の出力電圧VSL’及びVSR’の立ち上がり時及び立ち下がり時に、両出力電圧の位相差であるΔt1以上のフローティング期間を設ける構成とすれば、貫通電流を防止することができるのである。換言すれば、CMOS34、35のスイッチングを制御するスイッチング制御信号の位相差Δt2をΔt1以上とすれば良いのである。
尚、かかる不定電位が走査電極X1〜Xnに印加されると異常画像等の原因となるので、以下の如く、かかる不定電位期間は一定の電位を走査電極X1〜Xnに印加する。
【0067】
さて、シフトレジスタ回路31a1〜31anでは、コントローラ17から供給される図5に示されるような走査信号DINが、シフトクロックCKNのタイミングでラッチされ、そのまま次段のシフトレジスタ及びNANDゲート37a1〜anに夫々供給される。
【0068】
NANDゲート37a1〜37anは、シフトレジスタ32a1〜32anから供給される出力とコントローラ17から供給される図5に示すようなゼロバイアス制御信号ECとのNAND出力を、レベルシフタ32a1〜32anを介した後、ドライバ出力回路33a1〜33anに供給する。
ここで、ゼロバイアス制御信号は、上記した実効電圧の立ち上がり時及び立ち下がり時のΔt2−Δt1の不定電位期間をなくすための制御信号であり、LレベルとなるΔt3の期間だけ、強制的に定電圧である非選択電圧V2を走査電極X1〜Xnを印加するためのものである。
尚、図5に示されるように、かかるゼロバイアス信号ECは、その立ち下がりが、シフトクロック信号CKNの立ち上がりタイミング対して、Δt0(Δt0≧0)だけ先行し、さらにΔt3≧Δt0+Δt2なる条件を満たすものである。
【0069】
ドライバ出力回路33a1〜33anは、レベルシフタ32a1〜32anから供給される信号が、「L」レベルのとき、電圧VS’を、「H」レベルのとき、非選択電圧V2を走査駆動信号として、走査電極X1〜Xnに夫々出力する。
その場合、例えば、走査電極X1、X2には、図5に示されるような走査駆動信号X1’X2’が印加されることになりる。
即ち、ゼロバイアス制御信号ECのLレベルの期間(Δt3)は、ドライバ出力回路33a1〜anは、強制的に非選択電圧V2が出力され、不安定電圧が走査電極X1〜nに印加されるのを防止することができ、異常画像が発生するのを防止することができる。
【0070】
以上説明したように、本実施の形態においては、CMOS34及び35のスイッチングを制御するスイッチング制御信号A,Bに位相差を設けて、一定期間(選択電圧V0,V4の切り替わり時)、CMOS34及び35をフローテイング状態としているので、CMOS34及びCMOS35間に貫通電流が流れるのを防止することができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【0071】
また、上記した実施の形態においては、上記フローテイング期間に走査電極X1〜Xnに一定電圧である非選択電圧V2を印加する構成であるので、走査電極に適正な電圧を印加することができ、適正な表示画像を表示することができる。
【0072】
尚、上記した実施の形態においては、スイッチング手段(CMOS34、35)のスイッチングを制御する2つの位相の異なるスイッチング制御信号を生成する方法として、遅延回路を用いたが、本発明はこれに限定されるものではなく、位相差のある信号を生成できるものであれば良い。
【0073】
また、上記した実施の形態においては、液晶表示パネルにTN型液晶を用いたが、これに限定されるものではなく、STN液晶を用いても良い。
【0074】
また、上記した実施の形態においては、液晶テレビについて説明したが、これに限定されるものではなく、これ以外の液晶表示装置に広く適用することができる。
【0075】
【発明の効果】
以上、説明したように、請求項1記載の液晶駆動方法によれば、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【0076】
また、請求項2記載の液晶駆動方法によれば、簡単な構成でフローティング期間を設けることができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能となる。
【0077】
また、この場合、請求項3記載の液晶駆動方法の如く、ドライバ回路内部の素子の劣化を防止できるとともに、消費電力の低減が可能となる。さらに、ドライバ回路の出力を安定化することができ、走査電極には適正な電圧を印加することが可能となり、適正な表示画像を得ることができる。
【図面の簡単な説明】
【図1】本発明の液晶駆動方法に好適な液晶表示装置の実施の形態を示すブロック図である。
【図2】図1の走査側駆動回路の具体的構成例を示す図である。
【図3】図2のドライバ出力回路の具体的構成を示す図である。
【図4】図2の走査側駆動回路の動作タイミングを示す第1のタイミングチャートである。
【図5】図2の走査側駆動回路の動作タイミングを示す第2のタイミングチャートである。
【図6】従来の液晶表示装置の構成を示すブロック図。
【図7】従来の液晶表示装置における走査側駆動回路の構成を示す図。
【図8】従来の他の液晶表示装置における走査側駆動回路の構成を示す図。
【図9】図8の走査側駆動回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
1 液晶表示装置
11 アンテナ
12 チューナ
13 受信回路
14 A/D変換器
15 階調制御回路
16 同期回路
17 コントローラ
18 選択電圧供給回路
19 信号側駆動回路
20 走査側駆動回路
21 液晶表示パネル
30 スイッチング制御信号生成部
31a1〜an シフトレジスタ
32a−1〜an+2 レベルシフタ
33 ドライバ出力回路
34、35 CMOS
301 遅延回路
302 NANDゲート
303 NORゲート
Claims (3)
- 一対の基板間に液晶が封入され、一方の基板に形成された複数の走査電極と他方の基板に形成された信号電極とが格子状に配設された液晶表示パネルを走査側駆動手段及び信号側駆動手段により駆動する液晶駆動方法であって、
前記走査側駆動手段は、電圧供給線を介して単一電源から複数箇所に供給される駆動電圧の電圧値を、該電圧供給線の両端に設けられ、出力端が前記電圧供給線に接続された2つのスイッチング手段により切換え、前記駆動電圧の電圧値の切換時に、前記各スイッチング手段を共にフローテイング状態とするフローテイング期間を設けたことを特徴とする液晶駆動方法。 - 前記各スイッチング手段は、互いに位相差のある複数のスイッチング制御信号が供給されることを特徴とする請求項1記載の液晶駆動方法。
- 前記走査側駆動手段は、前記フローテイング期間は、前記走査電極に定電圧を供給することを特徴とする請求項1又は2記載の液晶駆動方法。
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