JP4337447B2 - フラットディスプレイ装置及び集積回路 - Google Patents

Description

本発明は、フラットディスプレイ装置及び集積回路に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、電源電圧が高い側の回路ブロックからの処理結果を相補的にオンオフ動作するアクティブ素子により電源電圧の低い側に入力し、この高い側の電源電圧の立ち下がりによりこのアクティブ素子の出力を所定レベルに設定することにより、ディープスタンバイモード等において、一段と消費電力を少なくすることができるようにする。

近年、例えば携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、水平駆動回路、垂直駆動回路等である液晶表示パネルの駆動回路を一体に集積化して構成するものが提供されるようになされている。

すなわちこの種の液晶表示装置は、液晶セル、この液晶セルのスイッチング素子であるポリシリコンＴＦＴ（Thin Film Transistor；薄膜トランジスタ）、保持容量とによる画素をマトリックス状に配置して表示部が形成される。液晶表示装置では、このようにして形成されてなる表示部の各画素を垂直駆動回路によるゲート線の駆動によりライン単位で順次選択する。また各画素の階調を示す階調データを水平駆動回路により順次循環的にサンプリングしてライン単位でまとめ、この階調データのディジタルアナログ変換結果により各信号線を駆動することにより、ゲート線により選択された各画素を階調データに応じて駆動し、これらにより所望の画像を表示するようになされている。

このような液晶表示装置では、表示部の周囲に設けた駆動回路の一部であるＤＣ−ＤＣコンバータで、外部から供給される電源から動作に必要な電源を生成し、その結果得られる複数系統の電源により動作するようになされている。具体的には、例えば外部から供給される３〔Ｖ〕の電源から６〔Ｖ〕の電源と−３〔Ｖ〕の電源とを生成し、これら−３〔Ｖ〕、３〔Ｖ〕、６〔Ｖ〕の電源により動作するようになされている。

これによりこの種の液晶表示装置では、例えば図８に示すように、電源電圧が６〔Ｖ〕の回路ブロックである６Ｖ系ロジック電子回路１により高速度で各種処理を実行し、この高速度の処理結果により電源電圧が３〔Ｖ〕の回路ブロックである３Ｖ系ロジック電子回路２を駆動するようになされている。

このような液晶表示装置が適用される機器の１つである携帯電話においては、例えば特開平１０−２１０１１６号公報に開示されているように、待機状態において液晶表示部の表示を停止することにより、バッテリの無駄な消費を防止するようになされている。

具体的に、携帯電話では、全体の動作を制御するコントローラの制御により液晶表示装置のバックライトが消灯され、その分、消費電力を低減するようになされている。また液晶表示装置の動作モードをいわゆるディープスタンバイモードに設定するようになされている。

ここでディープスタンバイモードは、液晶表示装置において、外部から電源が供給されてはいるものの、動作基準である各種クロックの供給が停止されることにより駆動回路が動作を停止した状態の動作モードである。

すなわちこのように液晶表示装置の動作を停止する場合にあって、最も簡易な方法は、液晶表示装置に対する電源の供給を停止する方法である。しかしながらこのような電源の供給停止を液晶表示装置の外部で実行すると、その分、携帯電話においては構成が複雑になる。これに対して外部から供給される電源を液晶表示装置の内部で遮断する方法も考えられるが、この方法の場合、電源の制御に係るアクティブ素子の構成が大型化し、その分、液晶表示装置自体の形状が大型化する。

これによりこの種の液晶表示装置では、ディープスタンバイモードが設けられ、このディープスタンバイモードにより、クロックの供給が停止されて動作を停止し、電力消費を低減するようになされている。またこのディープスタンバイモードでは、液晶表示装置内で最も低い電源電圧を出力するようにＤＣ−ＤＣコンバータの動作を切り換え、これにより電源電圧の異なる回路ブロック間の貫通電流を防止するようになされている。

すなわち図９は、この種の液晶表示装置におけるディジタルアナログ変換回路の一部の構成を示すブロック図である。この種の液晶表示装置においては、所定の生成基準電圧を基準電圧発生回路で抵抗分圧して複数の基準電圧を生成し、これら複数の基準電圧を階調データに応じて選択出力することにより、階調データをディジタルアナログ変換処理するようになされ、このディジタルアナログ処理結果により各画素を駆動するようになされている。また例えばライン反転により画素を駆動する場合、この生成基準電圧の極性を水平走査周期で切り換えるようになされている。

図９は、このような生成基準電圧の極性の切り換え、基準電圧の生成に係る回路ブロックを示す図であり、液晶表示装置においては、階調データに同期した各種の基準信号を電源電圧が６〔Ｖ〕の回路ブロックにより処理することにより、生成基準電圧の極性切り換え信号を生成し、６〔Ｖ〕の電源電圧で動作するバッファ回路３、４を介して、この極性切り換え信号、極性切り換え信号の反転信号を基準電圧発生回路５に出力する。

基準電圧発生回路５は、３〔Ｖ〕の電源電圧で動作する回路ブロックであり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）によるスイッチ回路６及び７をバッファ回路３、４の出力信号により駆動することにより、これらスイッチ回路６及び７の接点を相補的に切り換えて、抵抗ブロック８に出力する生成基準電圧の極性を切り換える。しかしてこの図９に示す例では、＋３〔Ｖ〕と−３〔Ｖ〕とで生成基準電圧を切り換えることになる。

基準電圧発生回路５は、複数の抵抗の直列回路により抵抗ブロック８が作成され、この抵抗ブロック８により生成基準電圧を抵抗分圧することにより、基準電圧Ｖ１〜Ｖ３０を生成する。

このような構成において、単にＤＣ−ＤＣコンバータの動作を停止させると、電源電圧６〔Ｖ〕の回路ブロックにおいて電源電圧が０〔Ｖ〕に立ち下がり、その結果、バッファ回路３、４の出力が０〔Ｖ〕に立ち下がった状態に保持される。この場合このバッファ回路３、４の出力を受けるスイッチ回路６、７においては、各スイッチ回路６、７を構成するスイッチ回路６Ａ、６Ｂ、７Ａ、７Ｂの何れもオン状態に保持され、これによりスイッチ回路６、７で貫通電流Ｉ６、Ｉ７が発生する。

この場合、電源電圧３〔Ｖ〕の回路ブロックについても、電源を立ち下げることにより貫通電流を防止できるものの、このように電源電圧３〔Ｖ〕の回路ブロックの電源を立ち下げる場合にあっては、結局、液晶表示装置に供給する電源自体を遮断することに他ならず、上述したように液晶表示装置が大型化する等の問題がある。これにより液晶表示装置では、この場合、ＤＣ−ＤＣコンバータの動作の切り換えにより６〔Ｖ〕の電源を３〔Ｖ〕に立ち下げ、貫通電流を防止するようになされている。

しかしながらこのようにＤＣ−ＤＣコンバータの動作の切り換えにより６〔Ｖ〕の電源を３〔Ｖ〕に立ち下げる場合であっても、結局、各アクティブ素子においては、電源電圧３〔Ｖ〕によるリーク電流が流れ続けることになる。このようなリーク電流を少なくすることができれば、ディープスタンバイモードにおいて、一段と消費電力を少なくすることができる。
特開平１０−２１０１１６号公報

本発明は以上の点を考慮してなされたもので、ディープスタンバイモード等において、一段と消費電力を少なくすることができるフラットディスプレイ装置及び集積回路を提案しようとするものである。

係る課題を解決するため請求項１の発明においては、フラットディスプレイ装置に適用して、前記駆動回路は、第１の電源電圧により動作する第１の回路ブロックと、前記第１の回路ブロックによる出力信号を処理して前記表示部に出力する出力電圧を切り換える第２の回路ブロックであって、前記第１の電源電圧より低い第２の電源電圧により動作する第２の回路ブロックとを有し、前記第２の回路ブロックは、相補的にオンオフ動作するアクティブ素子を、前記第１の回路ブロックの１つの出力信号で制御して前記出力電圧を切り換え、前記第１の回路ブロックは、前記第１の電源電圧の立ち下がりにより、前記１つの出力信号のレベルを設定して前記出力電圧を所定電圧に設定するレベル設定回路を有し、さらに前記第１の回路ブロックは、前記第１の電源電圧により動作して、前記１つの出力信号の反転信号に対応する信号を出力する第１のインバータと、前記第１のインバータの出力信号を入力して前記１つの出力信号を前記第２の回路ブロックに出力する第２のインバータと、前記第１の電源電圧の立ち下がりにより、前記第２のインバータの電源電圧を前記第１の電源電圧から前記第２の電源電圧に切り換える電源切り換え回路とを有し、前記レベル設定回路は、前記第１の電源電圧の立ち下がりに連動して前記第２のインバータの入力レベルを０レベルに設定し、前記１つの出力信号のレベルを設定する。

また請求項６の発明においては、集積回路に適用して、前記第２の回路ブロックは、相補的にオンオフ動作するアクティブ素子を、前記第１の回路ブロックの１つの出力信号で制御して前記出力電圧を切り換え、前記第１の回路ブロックは、前記第１の電源電圧の立ち下がりにより、前記１つの出力信号のレベルを設定して前記出力電圧を所定電圧に設定するレベル設定回路を有し、さらに前記第１の回路ブロックは、前記第１の電源電圧により動作して、前記１つの出力信号の反転信号に対応する信号を出力する第１のインバータと、前記第１のインバータの出力信号を入力して前記１つの出力信号を前記第２の回路ブロックに出力する第２のインバータと、前記第１の電源電圧の立ち下がりにより、前記第２のインバータの電源電圧を前記第１の電源電圧から前記第２の電源電圧に切り換える電源切り換え回路とを有し、前記レベル設定回路は、前記第１の電源電圧の立ち下がりに連動して前記第２のインバータの入力レベルを０レベルに設定し、前記１つの出力信号のレベルを設定する。

請求項１、又は請求項６の構成によれば、第１の電源電圧の立ち下がりにより第１の処理結果が何れのレベルになる場合でも、アクティブ素子における貫通電流の発生を防止することができる。またこのアクティブ素子の出力を所定レベルに保持するように、１つの処理結果のレベルを設定するレベル設定回路を有することにより、このレベル設定回路により表示部の意図しない表示を防止するようにアクティブ素子の出力レベルを設定することができる。これらにより請求項１の構成によれば、各種の不都合を防止するようにして第１の電源電圧を完全に立ち下げることができ、その分、第１の電源電圧に係る回路ブロックにおけるリーク電流を低減して従来に比して一段と消費電力を少なくすることができる。

本発明によれば、ディープスタンバイモード等において、一段と消費電力を少なくすることができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例の構成
図２は、本発明の実施例１に係る液晶表示装置を示すブロック図である。この液晶表示装置１１においては、液晶セル１２、この液晶セル１２のスイッチング素子であるポリシリコンＴＦＴ１３、保持容量１４とにより画素が形成され、この画素をマトリックス状に配置して表示部１６が形成される。液晶表示装置１１は、この表示部１６を形成する各画素が、信号線ＬＳ及びゲート線ＬＧによりそれぞれ水平駆動回路１７及び垂直駆動回路１８に接続され、垂直駆動回路１８によるゲート線ＬＧの駆動により順次画素を選択して水平駆動回路１７からの駆動信号により各画素の階調を設定することにより、所望する画像を表示するようになされている。

すなわち液晶表示装置１１において、タイミング発生回路（ＴＧ）１９は、階調データＤ１に同期したマスタークロック、水平同期信号、垂直同期信号等の各種タイミング信号を入力し、これらの各種タイミング信号を処理してこの液晶表示装置１１の動作に必要な各種タイミング信号を出力する。

垂直駆動回路１８は、タイミング発生回路１９から出力されるタイミング信号により各ゲート線ＬＧを駆動することにより、水平駆動回路１７における処理に連動して順次ライン単位で画素を選択する。

水平駆動回路１７は、タイミング発生回路１９から出力されるタイミング信号により各画素の階調を示す階調データＤ１を順次循環的に取り込んで各信号線ＬＳを駆動する。すなわち水平駆動回路１７において、シフトレジスタ２０は、階調データＤ１を順次循環的にサンプリングすることにより、階調データをライン単位でまとめ、１ライン分の階調データを水平ブランキング期間の所定のタイミングでディジタルアナログ変換回路（ＤＡＣ）２１に出力する。

ディジタルアナログ変換回路２１は、シフトレジスタ２０から出力される階調データＤ１をそれぞれディジタルアナログ変換処理して出力する。バッファ回路部２２は、このディジタルアナログ変換回路２１の出力信号により各信号線ＬＳを駆動し、これにより水平駆動回路１７においては、階調データＤ１に応じた階調により表示部１６の各画素を駆動して所望の画像を表示するようになされている。

ＣＳ駆動回路２３、ＶＣＯＭ駆動回路２４は、それぞれ保持容量１４、液晶セル１２のＴＦＴ１３が接続されていない側の電極にそれぞれ接続されたＣＳ配線ＣＳ、ＶＣＯＭ配線ＶＣＯＭについて、ＣＳ配線ＣＳ、ＶＣＯＭ配線ＶＣＯＭの電位を例えば水平走査周期で切り換え、これによりこの液晶表示装置１１では、それぞれ保持容量１４、液晶セル１２の電極電位を切り換えてプリチャージの処理を実行し、各液晶セル１２の劣化を防止するようになされている。

ＤＣ−ＤＣコンバータ（ＤＣ−ＤＣ）２５は、この液晶表示装置１１の外部から入力される電源よりこの液晶表示装置１１の動作に必要な電源を生成して出力する。具体的に、ＤＣ−ＤＣコンバータ２５は、この外部から入力される電源として電圧３〔Ｖ〕の電源が適用され、この電圧３〔Ｖ〕の電源より電圧６〔Ｖ〕、電圧−３〔Ｖ〕の電源を生成する。これにより液晶表示装置１１では、内蔵の電源回路において、外部入力の電源より動作に必要な電源を生成して複数系統の電源により動作するようになされている。またＤＣ−ＤＣコンバータ２５は、上位のコントローラによるディープスタンバイモードへの動作モードの切り換えにより動作を停止し、それぞれ電圧６〔Ｖ〕、電圧−３〔Ｖ〕の電源については、電源電圧を０〔Ｖ〕に立ち下げるようになされている。なお液晶表示装置１１では、このディープスタンバイモードにおいても、電圧３〔Ｖ〕の電源については、引き続き供給されるようになされている。

図３は、ディジタルアナログ変換回路２１を周辺構成と共に示すブロック図である。このディジタルアナログ変換回路２１では、基準電圧発生回路３１で生成基準電圧を抵抗分圧して複数の基準電圧Ｖ１〜Ｖ３０を生成し、この基準電圧Ｖ１〜Ｖ３０を各階調データＤ１に応じて選択出力することにより、階調データＤ１をディジタルアナログ変換処理する。なおこの図３に示す構成において、図９について上述したディジタルアナログ変換回路と同一の構成は、対応する符号を付して示し、重複した説明は省略する。

すなわち基準電圧発生回路３１において、スイッチ回路３２は、タイミング発生回路１９から出力される切り換え信号により相補的にオンオフ状態に切り換わるスイッチ回路３２Ａ及び３２Ｂの一端がそれぞれ電圧３〔Ｖ〕の基準電圧ライン、グランドラインに接続され、これらスイッチ回路３２Ａ及び３２Ｂの他端が抵抗ブロック８の一端に接続される。またスイッチ回路３３は、タイミング発生回路１９から出力される切り換え信号の反転信号により相補的にオンオフ状態に切り換わるスイッチ回路３３Ａ及び３３Ｂの一端がそれぞれ電圧３〔Ｖ〕の基準電圧ライン、グランドラインに接続され、これらスイッチ回路３３Ａ及び３３Ｂの他端が抵抗ブロック８の他端に接続される。これらによりスイッチ回路３２、３３は、相補的に、スイッチ回路３２Ａ、３２Ｂ、スイッチ回路３３Ａ、３３Ｂにより基準電圧ライン、グランドラインを選択する。

これにより基準電圧発生回路３１では、抵抗ブロック８に印加される生成基準電圧が１水平走査期間毎に切り換えられるようになされ、この極性が切り換えられてなる生成基準電圧を抵抗ブロック８により抵抗分圧して複数の基準電圧Ｖ１〜Ｖ３０を生成するようになされている。

基準電圧発生回路３１では、これらスイッチ回路３２Ａ及び３３ＡがＰＭＯＳトランジスタにより形成されるのに対し、スイッチ回路３２Ｂ及び３３ＢがＮＭＯＳトランジスタにより構成される。これによりスイッチ回路３２、３３は、相補的にオンオフ動作するアクティブ素子であるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに、それぞれ前段の回路ブロックの１つの処理結果の入力を受け、前段の回路ブロックにおいて電源電圧が立ち下がって、アクティブ素子の入力レベルが何れのレベルになった場合でも、これらアクティブ素子における貫通電流の発生を防止することができるようになされている。

またさらに基準電圧発生回路３１では、タイミング発生回路１９から出力される切り換え信号及び切り換え信号の反転信号がディープスタンバイモードにおいてそれぞれ３〔Ｖ〕に保持されると、抵抗ブロック８の両端電位を０〔Ｖ〕に保持し、表示部１６に意図しない表示が表れないようになされている。

基準電圧セレクタ３５は、それぞれ基準電圧発生回路３１から出力される基準電圧Ｖ１〜Ｖ３０を入力し、この入力した基準電圧Ｖ１〜Ｖ３０を階調データにより選択出力し、これによりこのディジタルアナログ変換回路２１では、階調データＤ１のディジタルアナログ変換結果を出力するようになされている。

しかしてこの液晶表示装置１１においては、ディジタルアナログ変換回路２１の各回路ブロックが３〔Ｖ〕の電源電圧により動作するのに対し、このディジタルアナログ変換回路２１の動作基準を出力するタイミング発生回路１９においては、電源電圧６〔Ｖ〕により動作するようになされ、この動作基準である切り換え信号、切り換え信号の反転信号をバッファ回路４１Ａ、４１Ｂより出力するようになされている。

図１は、このバッファ回路４１Ａ、４１Ｂの構成を示す接続図である。なおバッファ回路４１Ａ、４１Ｂは、処理対象である信号が異なる点を除いて同一に構成されることにより、以下の説明においては、バッファ回路４１Ａについて説明し、重複した説明は省略する。

バッファ回路４１Ａは、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２からなるＣＭＯＳインバータと、同様のＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータとが直列に接続され、トランジスタＱ３及びＱ４によるＣＭＯＳインバータの出力を切り換え信号又は切り換え信号の反転信号として出力する。これらのＣＭＯＳインバータのうち、先頭段のトランジスタＱ１及びＱ２によるＣＭＯＳインバータは、電源電圧６〔Ｖ〕により動作するようになされ、これによりディープスタンバイモードによりＤＣ−ＤＣコンバータ２５が動作を停止すると、出力を０レベルに立ち下げるようになされている。

これに対してこのインバータの出力を基準電圧発生回路３１に出力するトランジスタＱ３及びＱ４によるインバータは、電源切り換え回路４６により、通常の動作状態においては、電源電圧６〔Ｖ〕により動作するのに対し、ディープスタンバイモードにおいては、電源電圧３〔Ｖ〕により動作するようになされている。またレベル設定回路４７により、ディープスタンバイモードにおいて入力レベルがＬレベルに設定され、これにより出力レベルを３〔Ｖ〕に保持するようになされている。

すなわちタイミング発生回路１９は、図４において時点ｔ１により示すように、コントローラによりディープスタンバイモードへの動作モードの切り換えが指示されると、ＤＣ−ＤＣコンバータ２５が動作を停止することにより、電源電圧６〔Ｖ〕の回路系より出力されるコントロール信号ＳＴＢの論理レベルが立ち下がり（図４（Ｃ））、その後、階調データＤ１、各種基準信号の供給が停止される（図４（Ａ）及び（Ｂ））。なおこの図４において、ＭＣＫは、階調データＤ１に同期したマスタークロックであり、Ｈｓｙｎｃ、Ｖｓｙｎｃはそれぞれ水平同期信号及び垂直同期信号である。

電源切り換え回路４６は、このコントロール信号ＳＴＢが、電源電圧６〔Ｖ〕の回路ブロックによるインバータ４８に入力され、トランジスタＱ３及びＱ４によるインバータの電源ラインと、６〔Ｖ〕の電源ラインとを接続するＰＭＯＳトランジスタＱ５に供給されるようになされている。これにより電源切り換え回路４６は、通常の動作モードによりコントロール信号ＳＴＢの論理レベルが立ち上がっている場合には、トランジスタＱ５をオン状態に保持し、トランジスタＱ３及びＱ４によるインバータの電源電圧を６〔Ｖ〕に保持するようになされている。またディープスタンバイモードによりコントロール信号ＳＴＢの論理レベルが立ち下がると（図５（Ｅ））、トランジスタＱ５をオフ状態に設定し、トランジスタＱ３及びＱ４によるインバータの電源ラインを０〔Ｖ〕に立ち下がってなる６〔Ｖ〕の電源ラインから切り離すようになされている。

さらに電源切り換え回路４６は、電源電圧６〔Ｖ〕の回路ブロックによるレベルシフト回路４９にコントロール信号ＳＴＢを入力し、電源電圧３〔Ｖ〕による回路ブロックに対応するようにこのコントロール信号ＳＴＢをレベルシフトさせ、このレベルシフト回路４９の出力を電源電圧３〔Ｖ〕の回路ブロックによるバッファ回路５０に入力する。電源切り換え回路４６は、トランジスタＱ３及びＱ４によるインバータの電源ラインと、３〔Ｖ〕の電源ラインとを接続するＰＭＯＳトランジスタＱ６に、このバッファ回路５０の出力が供給されるようになされている。これにより電源切り換え回路４６は、通常の動作モードによりコントロール信号ＳＴＢの論理レベルが立ち上がっている場合には、トランジスタＱ６をオフ状態に保持してトランジスタＱ３及びＱ４によるインバータの電源ラインを３〔Ｖ〕の電源ラインから切り離すのに対し、ディープスタンバイモードによりコントロール信号ＳＴＢの論理レベルが立ち下がると、トランジスタＱ６をオン状態に設定し、トランジスタＱ３及びＱ４によるインバータの電源ラインを３〔Ｖ〕の電源ラインに接続するようになされている。

これらにより電源切り換え回路４６は、コントロール信号ＳＴＢを基準にしてトランジスタＱ３、Ｑ４によるバッファ回路の電源電圧を通常の動作状態とディープスタンバイモードとで切り換えるようになされている。

レベル設定回路４７は、インバータ４８の出力により、トランジスタＱ１及びＱ２の出力ラインと６〔Ｖ〕の電源ラインとの間に配置されたＮＭＯＳトランジスタＱ８をオンオフ制御し、これにより通常の動作モードにおいては、トランジスタＱ８をオフ状態に設定してトランジスタＱ１及びＱ２によるインバータ出力をトランジスタＱ３及びＱ４によるインバータに出力し、ライン反転に対応するように基準電圧発生回路３１における生成基準電圧の極性を切り換える。これに対してディープスタンバイモードにおいては、トランジスタＱ８をオン状態に設定してトランジスタＱ３及びＱ４によるインバータ入力をＬレベルに保持し、電圧６〔Ｖ〕の電源ラインが完全に０〔Ｖ〕に立ち下がった場合にあって、基準電圧発生回路３１における抵抗ブロック８の両端電位を０〔Ｖ〕に保持し、さらにはスイッチ回路３２、３３における貫通電流を防止するようになされている。

なお図５は、図４との対比により、ディープスタンバイモードから通常の動作モードへの遷移を示すタイムチャートである。

これらによりこの液晶表示装置１１では、６〔Ｖ〕の電源電圧と３〔Ｖ〕の電源電圧とが、それぞれ第１の電源電圧と、この第１の電源電圧より低い第２の電源電圧とを構成し、階調データＤ１のディジタルアナログ変換処理に係る駆動回路において、タイミング発生回路１９が、第１の電源電圧により動作する第１の回路ブロックを構成し、基準電圧発生回路３１が、この第１の回路ブロックによる処理結果を処理する、第２の電源電圧により動作する第２の回路ブロックを構成するようになされている。

また基準電圧発生回路３１のスイッチ回路３２Ａ、３２Ｂ又はスイッチ回路３３Ａ、３３Ｂが、第１の回路ブロックの１つの処理結果の入力を受け、相補的にオンオフ動作するアクティブ素子を構成し、バッファ回路４１Ａ又は４１Ｂのレベル設定回路４７が、第１の電源電圧の立ち下がりにより、先のアクティブ素子の出力を所定レベルに保持するように、バッファ回路出力である処理結果のレベルを設定するレベル設定回路を構成するようになされている。

またバッファ回路４１Ａにおいて、トランジスタＱ１及びＱ２によるインバータが、第１の電源電圧により動作して、処理結果を出力する第１のインバータを構成し、トランジスタＱ３及びＱ４によるインバータが、第１のインバータの出力を第２の回路ブロックである基準電圧発生回路３１に出力する第２のインバータを構成し、電源切り換え回路４６が、第１の電源の立ち下がりにより、第２のインバータの電源電圧を第１の電源電圧から第２の電源電圧に切り換える電源切り換え回路を構成するようになされている。

図６は、ＣＳ駆動回路２３を周辺構成と共に示すブロック図である。ＣＳ駆動回路２３においては、タイミング発生回路１９から出力される切り換え信号により、水平走査期間毎に、ＣＳ線ＣＳの電位を３〔Ｖ〕と０〔Ｖ〕とで切り換える。すなわちＣＳ駆動回路２３は、基準電圧発生回路３１と同様に、相補的にオンオフ状態に切り換わるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによるスイッチ回路６０Ａ及び６０Ｂによるスイッチ回路６０と、同様のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによるスイッチ回路６１Ａ及び６１Ｂによるスイッチ回路６１とが設けられ、これらスイッチ回路６０、６１の出力がＣＳ線ＣＳに出力される。

このＣＳ駆動回路２３の構成に対応して、タイミング発生回路１９においては、図１について上述したと同一構成によるバッファ回路６３、６４により、これらスイッチ回路６０、６１の切り換え信号を出力する。これによりこの液晶表示装置１１では、ＣＳ駆動回路２３についても、電圧６〔Ｖ〕の電源ラインが完全に０〔Ｖ〕に立ち下がった場合にあって、スイッチ回路６０、６１における貫通電流を防止し、ＣＳ線ＣＳの電位を０〔Ｖ〕に保持するようになされている。

図７は、ＶＣＯＭ駆動回路２４を周辺構成と共に示すブロック図である。ＶＣＯＭ駆動回路２４においても、タイミング発生回路１９から出力される切り換え信号により、水平走査期間毎に、ＶＣＯＭ線ＶＣＯＭの電位を３〔Ｖ〕と０〔Ｖ〕とで切り換える。すなわちＶＣＯＭ駆動回路２４は、基準電圧発生回路３１と同様に、相補的にオンオフ状態に切り換わるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによるスイッチ回路６５Ａ及び６５Ｂによるスイッチ回路６５と、同様のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによるスイッチ回路６６Ａ及び６６Ｂによるスイッチ回路６６とが設けられ、これらスイッチ回路６５、６６の出力がＶＣＯＭ線ＶＣＯＭに出力される。

このＶＣＯＭ駆動回路２４の構成に対応して、タイミング発生回路１９においては、図１について上述したと同一構成によるバッファ回路６７、６８により、これらスイッチ回路６５、６６の切り換え信号を出力する。これによりこの液晶表示装置１１では、ＶＣＯＭ駆動回路２４についても、電圧６〔Ｖ〕の電源ラインが完全に０〔Ｖ〕に立ち下がった場合にあって、スイッチ回路６５、６６における貫通電流を防止し、ＶＣＯＭ線ＶＣＯＭの電位を０〔Ｖ〕に保持するようになされている。

これらにより液晶表示装置１１では、プリチャージの処理に係る駆動回路において、タイミング発生回路１９が、第１の電源電圧により動作する第１の回路ブロックを構成し、ＣＳ駆動回路２３、ＶＣＯＭ駆動回路２４が、それぞれこの第１の回路ブロックによる処理結果を処理する、第２の電源電圧により動作する第２の回路ブロックを構成するようになされている。

（２）実施例の動作
以上の構成において、この液晶表示装置１１では（図２）、描画に係るコントローラ等から各画素の階調を指示する階調データＤ１がラスタ走査順に入力され、この階調データＤ１が水平駆動回路１７のシフトレジスタ２０により順次サンプリングされてライン単位でまとめられ、ディジタルアナログ変換回路２１に転送される。階調データＤ１は、このディジタルアナログ変換回路２１におけるディジタルアナログ変換処理によりアナログ信号に変換され、このアナログ信号により表示部１６の各信号線ＬＳが駆動される。これにより液晶表示装置１１では、垂直駆動回路１８によるゲート線ＬＧの制御により順次選択されてなる表示部１６の各画素が、水平駆動回路１７により駆動されて階調データＤ１による画像が表示部１６に表示される。

このようにして表示部１６の信号線ＬＳを駆動する水平駆動回路１７においては（図３）、基準電圧発生回路３１において生成基準電圧を抵抗ブロック８で抵抗分圧して階調データＤ１の各階調に対応する基準電圧Ｖ１〜Ｖ３０が生成され、基準電圧セレクタ３５において、各階調データＤ１に応じてこの基準電圧Ｖ１〜Ｖ３０が選択されることにより、階調データＤ１がディジタルアナログ変換処理され、このディジタルアナログ変換処理結果がバッファ回路部２２を介して信号線ＬＳに供給される。

このようなディジタルアナログ変換処理において、液晶表示装置１１では、タイミング発生回路１９からの出力により、スイッチ回路３２、３３が相補的に出力電圧を切り換えることにより、水平走査周期毎に、抵抗ブロック８への印加電圧の極性が切り換えられ、これにより生成基準電圧の極性が水平走査周期毎に切り換えられる。またＣＳ駆動回路２３、ＶＣＯＭ駆動回路２４において（図６及び図７）、同様に、タイミング発生回路１９からの出力により、スイッチ回路６０、６１及びスイッチ回路６５、６６が相補的に出力電圧を切り換えることにより、水平走査毎に、保持容量１４の電極電位、液晶セル１２の電極電位がそれぞれ所定電位に切り換えられる。これにより液晶表示装置１１では、いわゆるライン反転により表示部１６を駆動し、またこのライン反転に対応するようにプリチャージの処理が実行されて各液晶セルの劣化が防止される。

液晶表示装置１１では、外部入力により３〔Ｖ〕の電源が入力され、ＤＣ−ＤＣコンバータ２５において、この外部入力の電源より６〔Ｖ〕及び−３〔Ｖ〕の電源が生成される。液晶表示装置１１では、タイミング発生回路１９が電圧６〔Ｖ〕により高速度で動作して各回路ブロックのタイミング信号を生成するのに対し、このタイミング発生回路１９の処理結果であるタイミング信号の入力を受ける基準電圧発生回路３１、ＣＳ駆動回路２３、ＶＣＯＭ駆動回路２４が３〔Ｖ〕の電源により動作し、これにより全体の電力消費が低減される。

液晶表示装置１１では、このようなタイミング発生回路１９からのタイミング信号の入力を受ける基準電圧発生回路３１、ＣＳ駆動回路２３、ＶＣＯＭ駆動回路２４において、各スイッチ回路３２、３３、６０、６１、６５、６６がそれぞれ相補的にオンオフ動作するアクティブ素子であるＰＭＯＳトランジスタによるスイッチ回路３２Ａ、３３Ａ、６０Ａ、６１Ａ、６５Ａ、６６Ａ、ＮＭＯＳトランジスタによるスイッチ回路３２Ｂ、３３Ｂ、６０Ｂ、６１Ｂ、６５Ｂ、６６Ｂにより構成されて、これらアクティブ素子にそれぞれ１つの制御信号の入力を受けるようになされ、これによりタイミング発生回路１９からの出力レベルが如何なるレベルを取る場合でも、各スイッチ回路３２、３３、６０、６１、６５、６６においては、それぞれアクティブ素子が同時にオン状態となる場合を確実に防止することができる。

これにより液晶表示装置１１では、ＤＣ−ＤＣコンバータ２５の動作を完全に停止して電源電圧６〔Ｖ〕による回路ブロックに対して電源の供給を停止するようにしても、電源電圧６〔Ｖ〕による回路ブロックと、電源電圧３〔Ｖ〕による回路ブロックとの間のインターフェースにおいて、貫通電流の発生を防止することができようになされている。これにより液晶表示装置１１では、上位のコントローラよりディープスタンバイモードへの動作の切り換えが指示されると、ＤＣ−ＤＣコンバータ２５が動作を完全に停止して電源電圧６〔Ｖ〕の回路ブロックであるタイミング発生回路１９への電源供給が停止され、従来に比して一段と消費電力が低減される。すなわち従来のディープスタンバイモードのように、６〔Ｖ〕の電源を３〔Ｖ〕に立ち下げる場合にあっては、結局、電源電圧６〔Ｖ〕の回路ブロックに電源電圧３〔Ｖ〕によるリーク電流が流れ続けるのに対し、この液晶表示装置１１のように、６〔Ｖ〕の電源を完全に立ち下げるようにすれば、このようなリーク電流をも防止し得、その分、従来に比して電力消費を一段と低減することができる。

しかしながらこのようにすると、各スイッチ回路３２、３３、６０、６１、６５、６６の貫通電流については防止し得るものの、各スイッチ回路３２、３３、６０、６１、６５、６６の出力電位が立ち上がる場合も発生し、これにより表示部１６に意図しない表示が表示され、さらにはディープスタンバイモードにおいて、液晶セル１２、保持容量１４に一定の電界を印加し続ける恐れがある。

これにより液晶表示装置１１では（図１）、これらスイッチ回路３２、３３、６０、６１、６５、６６の切り換え信号を出力するタイミング発生回路のバッファ回路４１Ａ、４１Ｂ、６３、６４、６７、６８において、これらスイッチ回路３２、３３、６０、６１、６５、６６の出力レベルが所定レベルとなるように、レベル設定回路４７によりバッファ回路４１Ａ、４１Ｂ、６３、６４、６７、６８の出力レベルが設定される。またこのようなレベル設定回路４７によるレベル設定の前提として、電源切り換え回路４６により最終段のインバータについては、６〔Ｖ〕の電源電圧の立ち下がりにより動作用電源が切り換えられる。

すなわちバッファ回路４１Ａ、４１Ｂ、６３、６４、６７、６８においては、トランジスタＱ１及びＱ２によるインバータと、トランジスタＱ３及びＱ４によるインバータとを順次介して、各スイッチ回路３２、３３、６０、６１、６５、６６に切り換え信号が出力され、トランジスタＱ１及びＱ２によるインバータが電源電圧６〔Ｖ〕により動作するのに対し、トランジスタＱ３及びＱ４によるインバータにおいては、トランジスタＱ５及びＱ６を介してそれぞれ６〔Ｖ〕及び３〔Ｖ〕の電源に接続される。

バッファ回路４１Ａ、４１Ｂ、６３、６４、６７、６８においては、通常の動作状態において、これらトランジスタＱ５及びＱ６がそれぞれオン状態及びオフ状態に保持され、これによりトランジスタＱ３及びＱ４によるインバータにおいては、この場合、電源電圧６〔Ｖ〕により動作して切り換え信号を各スイッチ回路３２、３３、６０、６１、６５、６６に出力する。これに対してディープスタンバイモードにおいては、トランジスタＱ５及びＱ６がそれぞれオフ状態及びオン状態に動作を切り換え、これにより６〔Ｖ〕の電源の立ち下がりにより前段側のトランジスタＱ１及びＱ２によるインバータにおいては、動作を停止するのに対し、最終段のトランジスタＱ３及びＱ４によるインバータにおいては、電源電圧が３〔Ｖ〕に切り換えられて動作状態に保持される。

この状態でトランジスタＱ３及びＱ４によるインバータにおいては、トランジスタＱ８による設定により、入力レベルが０レベルに保持され、その結果、スイッチ回路３２、３３、６０、６１、６５、６６の出力においては、０レベルに保持される。これにより液晶表示装置１１では、表示部１６に意図しない表示が表示され、液晶セル１２、保持容量１４に一定の電界を印加し続ける等の、電源電圧を立ち下げたことによる種々の悪影響が有効に回避される。

（３）実施例の効果
以上の構成によれば、電源電圧が高い側の回路ブロックからの処理結果を相補的にオンオフ動作するアクティブ素子により電源電圧の低い側に入力し、この高い側の電源電圧の立ち下がりによりこのアクティブ素子の出力を所定レベルに設定することにより、ディープスタンバイモードにおいて、一段と消費電力を少なくすることができる。

すなわちこの電源電圧が低い側の回路ブロックが、生成基準電圧を抵抗ブロックにより抵抗分圧して複数の基準電圧を生成する基準電圧発生回路と、画素の階調を示す階調データに応じて、複数の基準電圧を選択出力する基準電圧セレクタであり、相補的にオンオフ動作するアクティブ素子が、出力を抵抗ブロックに出力して、１つの処理結果により抵抗ブロックの端子電圧を切り換えることにより、生成基準電圧の極性を切り換えるスイッチ回路のアクティブ素子であることにより、例えばライン反転に係るディジタルアナログ変換処理に関して、ディープスタンバイモードにおける消費電力を一段と少なくすることができる。

また電源電圧が低い側の回路ブロックが、画素に設けられた保持容量の電極電位を切り換える駆動回路であり、相補的にオンオフ動作するアクティブ素子が、この保持容量の電極電位を切り換えるアクティブ素子であることにより、保持容量の電極電位の切り換えに関して、ディープスタンバイモードにおける消費電力を一段と少なくすることができる。

電源電圧が低い側の回路ブロックが、液晶セルの電極電位を切り換える駆動回路であり、相補的にオンオフ動作するアクティブ素子が、この液晶セルの電極電位を切り換えるアクティブ素子であることにより、液晶セルの電極電位の切り換えに関して、ディープスタンバイモードにおける消費電力を一段と少なくすることができる。

またこのようなアクティブ素子の駆動に係る電源電圧が高い側の回路ブロックについて、６〔Ｖ〕による第１の電源電圧により動作して、第１の処理結果を出力する第１のインバータと、第１のインバータの出力を第２の回路ブロックに出力する第２のインバータと、第１の電源の立ち下がりにより、第２のインバータの電源電圧を第１の電源電圧から３〔Ｖ〕である第２の電源電圧に切り換える電源切り換え回路４６とを設けるようにし、レベル設定回路４７により第２のインバータの入力レベルを設定して、アクティブ素子の出力を所定レベルに保持することにより、後段の回路ブロックにおいて種々の不都合が発生しないように、アクティブ素子の出力レベルを必要に応じて種々に設定することができ、これにより各種の不都合を防止して消費電力を低減することができる。

またこのような第１の電源電圧を内蔵の電源回路であるＤＣ−ＤＣコンバータで作成することにより、液晶表示装置の外部構成を簡略化することができる。

（４）他の実施例
なお上述の実施例においては、バッファ回路において、最終段のインバータの電源電圧を３〔Ｖ〕に切り換え、このインバータ入力をレベル設定回路により設定する場合について述べたが、本発明はこれに限らず、例えばこのインバータ出力のレベルを直接レベル設定回路により設定する場合等、レベル設定方法にあっては種々の手法を適用することができる。

また上述の実施例においては、６〔Ｖ〕及び３〔Ｖ〕により動作する場合について述べたが、本発明はこれに限らず、複数系統の電源電圧により動作する場合に広く適用することができる。

また上述の実施例においては、液晶表示装置において、ディジタルアナログ変換処理、プリチャージの処理に係る回路ブロックで異なる電源電圧による回路ブロックからの処理結果を入力して処理する場合について述べたが、本発明はこれに限らず、例えばシフトレジスタ回路等において、電源電圧の異なる回路ブロック間で階調データを送受する場合等にも広く適用することができる。

また上述の実施例においては、ガラス基板上に表示部等を作成してなるＴＦＴ液晶によるフラットディスプレイ装置に本発明を適用する場合について述べたが、本発明はこれに限らず、ＣＧＳ（Continuous Grain Silicon）液晶等、各種の液晶表示装置、さらにはＥＬ（Electro Luminescence）表示装置等、種々のフラットディスプレイ装置に広く適用することができる。またこのようなフラットディスプレイ装置に限らず、ＴＦＴ等による種々の集積回路に広く適用することができる。

本発明は、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。

本発明の実施例１の液晶表示装置に適用されるバッファ回路を示す接続図である。 本発明の実施例１に係る液晶表示装置を示すブロック図である。 図２の液晶表示装置の水平駆動回路の一部を示すブロック図である。 図１のバッファ回路における電源立ち下げ時の各部の遷移を示すタイムチャートである。 図１のバッファ回路における電源立ち上げ時の各部の遷移を示すタイムチャートである。 図２の液晶表示装置のＣＳ駆動回路を示すブロック図である。 図２の液晶表示装置のＶＣＯＭ駆動回路を示すブロック図である。 電源電圧の異なる回路ブロックの説明に供するブロック図である。 貫通電流の説明に供する接続図である。

符号の説明

１、２……電子回路、３、４、４１Ａ、４１Ｂ、６３、６４、６７、６８……バッファ回路、５、３１……基準電圧発生回路、６、６Ａ、６Ｂ、７、７Ａ、７Ｂ、３２、３２Ａ、３２Ｂ、３３、３３Ａ、３３Ｂ、６０、６０Ａ、６０Ｂ、６１、６１Ａ、６１Ｂ、６５、６５Ａ、６５Ｂ、６６、６６Ａ、６６Ｂ……スイッチ回路、８……抵抗ブロック、１１……液晶表示装置、１２……液晶セル、１４……保持容量、１６……表示部、１７……水平駆動回路、１８……垂直駆動回路、１９……タイミング発生回路、２１……ディジタルアナログ変換回路、２３……ＣＳ駆動回路、２４……ＶＣＯＭ駆動回路、２５……ＤＣ−ＤＣコンバータ、３５……基準電圧セレクタ、４６……電源切り換え回路、４７……レベル設定回路、Ｑ１〜Ｑ８……トランジスタ

Claims (6)

1. マトリックス状に画素を配置してなる表示部と、前記表示部を駆動する駆動回路とを有するフラットディスプレイ装置において、
   前記駆動回路は、
   第１の電源電圧により動作する第１の回路ブロックと、前記第１の回路ブロックによる出力信号を処理して前記表示部に出力する出力電圧を切り換える第２の回路ブロックであって、前記第１の電源電圧より低い第２の電源電圧により動作する第２の回路ブロックとを有し、
   前記第２の回路ブロックは、
   相補的にオンオフ動作するアクティブ素子を、前記第１の回路ブロックの１つの出力信号で制御して前記出力電圧を切り換え、
   前記第１の回路ブロックは、
   前記第１の電源電圧の立ち下がりにより、前記１つの出力信号のレベルを設定して前記出力電圧を所定電圧に設定するレベル設定回路を有し、
   さらに前記第１の回路ブロックは、
   前記第１の電源電圧により動作して、前記１つの出力信号の反転信号に対応する信号を出力する第１のインバータと、
   前記第１のインバータの出力信号を入力して前記１つの出力信号を前記第２の回路ブロックに出力する第２のインバータと、
   前記第１の電源電圧の立ち下がりにより、前記第２のインバータの電源電圧を前記第１の電源電圧から前記第２の電源電圧に切り換える電源切り換え回路とを有し、
   前記レベル設定回路は、
   前記第１の電源電圧の立ち下がりに連動して前記第２のインバータの入力レベルを０レベルに設定し、前記１つの出力信号のレベルを設定する
   フラットディスプレイ装置。
2. 前記第２の回路ブロックが、
   生成基準電圧を抵抗ブロックにより抵抗分圧して複数の基準電圧を生成する基準電圧発生回路と、
   前記画素の階調を示す階調データに応じて、前記複数の基準電圧を選択出力する基準電圧セレクタを有し、
   前記相補的にオンオフ動作するアクティブ素子が、
   出力を前記抵抗ブロックに出力して、前記１つの出力信号により前記抵抗ブロックの端子電圧を切り換えることにより、前記生成基準電圧の極性を切り換えるスイッチ回路のアクティブ素子である
   請求項１に記載のフラットディスプレイ装置。
3. 前記第２の回路ブロックが、
   前記画素に設けられた保持容量の電極電位を切り換える駆動回路であり、
   前記相補的にオンオフ動作するアクティブ素子が、
   出力を前記保持容量に出力して、前記１つの出力信号により前記電極電位を切り換えるアクティブ素子である
   請求項１に記載のフラットディスプレイ装置。
4. 前記第２の回路ブロックが、
   前記画素の液晶セルの電極電位を切り換える駆動回路であり、
   前記相補的にオンオフ動作するアクティブ素子が、
   出力を前記液晶セルに出力して、前記１つの出力信号により前記電極電位を切り換えるアクティブ素子である
   請求項１に記載のフラットディスプレイ装置。
5. 前記第２の電源電圧による電源より、前記第１の電源電圧による電源を生成する電源回路を有し、
   前記第２の電源電圧による電源が、外部より供給される電源である
   請求項１に記載のフラットディスプレイ装置。
6. 第１の電源電圧により動作する第１の回路ブロックと、前記第１の回路ブロックによる出力信号を処理して出力電圧を切り換える第２の回路ブロックであって、前記第１の電源電圧より低い第２の電源電圧により動作する第２の回路ブロックとを有してなる集積回路であって、
   前記第２の回路ブロックは、
   相補的にオンオフ動作するアクティブ素子を、前記第１の回路ブロックの１つの出力信号で制御して前記出力電圧を切り換え、
   前記第１の回路ブロックは、
   前記第１の電源電圧の立ち下がりにより、前記１つの出力信号のレベルを設定して前記出力電圧を所定電圧に設定するレベル設定回路を有し、
   さらに前記第１の回路ブロックは、
   前記第１の電源電圧により動作して、前記１つの出力信号の反転信号に対応する信号を出力する第１のインバータと、
   前記第１のインバータの出力信号を入力して前記１つの出力信号を前記第２の回路ブロックに出力する第２のインバータと、
   前記第１の電源電圧の立ち下がりにより、前記第２のインバータの電源電圧を前記第１の電源電圧から前記第２の電源電圧に切り換える電源切り換え回路とを有し、
   前記レベル設定回路は、
   前記第１の電源電圧の立ち下がりに連動して前記第２のインバータの入力レベルを０レベルに設定し、前記１つの出力信号のレベルを設定する
   集積回路。

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