JP2005031522A - フラットディスプレイ装置 - Google Patents

Abstract

【課題】 本発明は、フラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用して、従来に比して構成を簡略化、小型化することができるようにする。
【解決手段】 本発明は、ＰＭＯＳ又はＮＭＯＳによるソースフォロワ回路２０により信号線ＬＳを駆動し、この信号線ＬＳの駆動に対応するように、一定周期で、信号線ＬＳの電位を一定の電位に設定する。
【選択図】 図１

Description

本発明は、フラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、ＰＭＯＳ又はＮＭＯＳによるソースフォロワ回路により信号線を駆動し、この信号線の駆動に対応するように、一定周期で、信号線の電位を一定の電位に設定することにより、従来に比して構成を簡略化、小型化することができるようにする。

近年、例えばＰＤＡ、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に集積化して構成するものが提供されるようになされている。

すなわちこの種の液晶表示装置は、液晶セル、この液晶セルのスイッチング素子であるポリシリコンＴＦＴ（Thin Film Transistor；薄膜トランジスタ）、保持容量とによる画素をマトリックス状に配置して表示部が形成され、この表示部の周囲に配置した各種の駆動回路により表示部を駆動して各種の画像を表示するようになされている。液晶表示装置においては、特開平７−２９５５２１号公報等に開示されているように、プリチャージの処理により、例えば１ライン毎に、各画素の信号線を所定電位に設定して保持容量を充放電した後、各画素の階調を示す階調データによるアナログ信号により各画素を駆動するようになされ、これにより液晶の劣化を有効に回避して所望する画像を表示するようになされている。

液晶表示装置においては、このようなプリチャージの処理を実行しながら、表示部に形成された各画素を垂直駆動回路によるゲート線の駆動によりライン単位で順次選択するようになされ、また各画素の階調を示す階調データを水平駆動回路により順次循環的にサンプリングすることによりライン単位でまとめてディジタルアナログ変換処理し、このディジタルアナログ変換結果により各信号線を駆動してゲート線により選択された画素を駆動するようになされている。

このようなディジタルアナログ変換結果による信号線の駆動に供するアナログバッファ回路においては、従来、ＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）によるソースフォロワ回路と、ＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）によるソースフォロワ回路とにより構成され、プリチャージの処理に係る極性の設定に対応してＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路を用いて信号線を駆動するようになされている。

ところでこのように１つのアナログバッファ回路をＰＭＯＳによるソースフォロワ回路とＮＭＯＳによるソースフォロワ回路とにより構成する場合、基板上の占有面積が大きくなり、その分、液晶表示装置が大型化する問題がある。特に、低温ポリシリコンＴＦＴを用いる場合にあっては、デザインルールが粗いことにより、占有面積が大きくなり、その分、液晶表示装置においては、いわゆる額縁の幅が広くなる問題がある。

これに対してこのような液晶表示パネルの絶縁基板上に駆動回路を一体に集積化してなる液晶表示装置においては、携帯電話等に使用され、構成の簡略化、小型化が求められるようになされている。
特開平７−２９５５２１号公報

本発明は以上の点を考慮してなされたもので、従来に比して構成を簡略化、小型化することができるフラットディスプレイ装置を提案しようとするものである。

かかる課題を解決するため請求項１の発明においては、フラットディスプレイ装置に適用して、アナログ信号による信号線の駆動が、ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による信号線の駆動であり、ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による信号線の駆動に対応するように、一定周期で、信号線の電位を一定の電位に設定する。

請求項１の構成により、アナログ信号による信号線の駆動が、ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による信号線の駆動であり、ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による信号線の駆動に対応するように、一定周期で、信号線の電位を一定の電位に設定すれば、アナログ信号による信号線の駆動においては、この一定の電位を基準にした所定電位との間で実行し得、これにより信号線の駆動に供するアナログバッファ回路の構成を簡略化することができ、その分、従来に比して構成を簡略化、小型化することができる。

本発明によれば、従来に比して構成を簡略化、小型化することができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例１の構成
図２は、本発明の実施例１に係る液晶表示装置を示すブロック図である。この液晶表示装置１においては、液晶セル２、この液晶セル２のスイッチング素子であるポリシリコンＴＦＴ３、保持容量４とによる画素が形成され、この画素をマトリックス状に配置して表示部６が形成される。液晶表示装置１は、この表示部６を形成する各画素が、信号線ＬＳ及びゲート線ＬＧによりそれぞれ水平駆動回路７及び垂直駆動回路８に接続され、垂直駆動回路８により順次画素を選択して水平駆動回路７からの駆動信号により各画素の階調を設定することにより、所望する画像を表示するようになされている。

このため垂直駆動回路８は、図示しないタイミング発生回路から出力されるタイミング信号により各ゲート線ＬＧを駆動することにより、水平駆動回路７における処理に連動して順次ライン単位で画素を選択する。

水平駆動回路７は、各画素の階調を示す階調データＤ１を順次循環的に取り込んで各信号線ＬＳの駆動信号を生成する。すなわち水平駆動回路７において、シフトレジスタ９は、階調データＤ１を順次循環的にサンプリングすることにより、階調データＤ１をライン単位でまとめ、１ライン分の階調データＤ１を水平ブランキング期間の所定のタイミングでディジタルアナログ変換回路（ＤＡＣ）１０に出力する。

ディジタルアナログ変換回路１０は、シフトレジスタ９から出力される階調データＤ１をそれぞれディジタルアナログ変換処理して出力する。バッファ回路部１１は、このディジタルアナログ変換回路１０の出力信号により各信号線ＬＳを駆動し、これにより水平駆動回路７においては、階調データＤ１に応じた階調により表示部６の各画素を駆動して所望の画像を表示できるようになされている。バッファ回路部１１は、このようにしてディジタルアナログ変換回路１０の出力信号により各信号線ＬＳを駆動し、またこのときいわゆるプリチャージの処理に供するように各信号線ＬＳを駆動する。

図３は、水平駆動回路７のディジタルアナログ変換回路１０、バッファ回路部１１を詳細に示すブロック図である。ディジタルアナログ変換回路１０において、基準電圧発生回路１５は、例えば所定の生成基準電圧を抵抗分圧することにより、階調データＤ１による階調に対応する複数の基準電圧Ｖ０〜Ｖ６３を生成して出力する。基準電圧セレクタ１６は、それぞれこれら複数の基準電圧Ｖ０〜Ｖ６３を受け、シフトレジスタ９から出力される階調データＤ１に応じて、何れかの基準電圧を選択出力する。これによりディジタルアナログ変換回路１０は、階調データＤ１に対応する基準電圧の選択により、階調データＤ１をディジタルアナログ変換処理するようになされている。

バッファ回路部１１は、タイミング発生回路１７から出力される各種タイミング信号により動作する各バッファ回路１８により基準電圧セレクタ１６の出力信号を処理し、各信号線ＬＳに出力する。なおこの図３において、それぞれ符号Ｒ、Ｇ、Ｂは、赤色、緑色、青色の画素に対応する系であることを示すものである。

図１は、このバッファ回路１８の構成を詳細に示す接続図である。バッファ回路１８は、アナログバッファ回路２０に基準電圧セレクタ１６の出力信号（符号Ｖｉｎにより示す）が入力され、この入力信号Ｖｉｎにより対応する信号線ＬＳを駆動する。また水平ブランキング期間の間で、１ライン毎に、図示しないＣＳ駆動回路と共に信号線ＬＳの電位を切り換えてプリチャージの処理を実行する。このためバッファ回路１８においては、入力信号Ｖｉｎによる画素の階調設定に係る処理を実行するアナログバッファ回路２０と、プリチャージの処理に係るプリチャージ回路２１とにより構成される。なお、以下の説明において、スイッチ回路は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタにより構成され、タイミング発生回路１７から出力されるタイミング信号の符号を各スイッチ回路等に付して、各スイッチ回路等の制御に係るタイミング信号を示す。

すなわちこの液晶表示装置１では、図４に示すように、いわゆるライン反転により表示部６を駆動して、水平ブランキング期間の間でプリチャージの処理を実行し、このため図示しないＣＳ駆動回路により、保持容量４のトランジスタ３が設けられていない側の端子電圧（図２参照、図４においては、符号ＣＳによるこの端子側の配線であるＣＳ線の電位により示す）が水平走査期間毎に、グランドレベルと正側所定電位との間で切り換える（図４（Ａ））。このためアナログバッファ回路２０は、出力段に設けられたスイッチ回路２２により、このプリチャージの処理を実行する期間（以下プリチャージ期間と呼ぶ）Ｔ１の間、信号線ＬＳより切り離される（図４（Ｆ）及び（Ｇ））。

プリチャージ回路２１は、プリチャージ期間Ｔ１のほぼ前半の期間の間、それぞれタイミング発生回路１７から出力されるタイミング信号ＰＣＧ１、ＰＣＧ２により、信号線ＬＳに接続されたスイッチ回路２３及び２４がそれぞれオフ状態及びオン状態に設定し（図４（Ｂ）〜（Ｅ））、これによりＣＳ線ＣＳを信号線ＬＳに接続してＣＳ駆動回路によりＣＳ線ＣＳの電位を切り換える（図４（Ｈ））。これによりプリチャージ回路２１は、信号線ＬＳと保持容量４とに蓄積された電荷を有効に利用してＣＳ線ＣＳの電位を切り換え、その分、全体の消費電力を少なくするようになされている。

また続いてタイミング信号ＰＣＧ１、ＰＣＧ２により、スイッチ回路２３及び２４がそれぞれオン状態及びオフ状態に設定され（図４（Ｂ）〜（Ｅ））、これにより信号線ＬＳをＣＳ線ＣＳから切り離して、信号線ＬＳの電位をグランドレベルに設定する（図４（Ｈ））。これによりこの実施の形態では、グランドレベルと正側所定電位とでＣＳ線ＣＳの電位を切り換え、また信号制御ＬＳについては、このプリチャージの周期でグランドの電位に設定し、これらによりグランドレベルより正側電源側だけで信号線ＬＳを駆動できるようになされ、その分、後述するように、信号線ＬＳの駆動に係るアナログバッファ回路２０の構成を簡略化できるようになされている。

アナログバッファ回路２０は、ＮＭＯＳトランジスタＱ１１によるソースフォロワにより構成され、このＮＭＯＳトランジスタＱ１１のソースに図５（Ａ）に示す定電流回路２６が接続される。ここでこの定電流回路２６は、タイミング信号ｘＮｃｎｔ１をゲートに入力してなるＰＭＯＳトランジスタＱ１３により基準電流源が形成され、このＰＭＯＳトランジスタＱ１３に直列にＮＭＯＳトランジスタＱ１４が接続されて、このＮＭＯＳトランジスタＱ１４にＰＭＯＳトランジスタＱ１３による基準電流が流入するように形成される。

またこの定電流回路２６は、ＮＭＯＳトランジスタＱ１４のゲート−ソース間に、サンプリング用コンデンサＣ３が設けられ、ＰＭＯＳトランジスタＱ１３による基準電流をこのサンプリング用コンデンサＣ３に流入させるスイッチ回路２２が設けられるようになされている。定電流回路２６において、このスイッチ回路２２は、所定のタイミング信号Ｎｃｎｔ２によりオン動作し、ＰＭＯＳトランジスタＱ１３による基準電流をＮＭＯＳトランジスタＱ１４に流している状態の、ＮＭＯＳトランジスタＱ１４のゲート−ソース間電圧Ｖｇｓをサンプリング用コンデンサＣ３にサンプリングするようになされ、またその後、オフ状態に切り換わって、このサンプリング用コンデンサＣ３にサンプリングしてなるゲート−ソース間電圧Ｖｇｓを保持するようになされている。

この定電流回路２６は、スイッチ回路２３を介して、このＮＭＯＳトランジスタＱ１４のドレインが、バッファ回路を構成するＮＭＯＳトランジスタＱ１１のソースに接続され、このスイッチ回路２３は、所定のタイミング信号Ｎａｃｔにより、サンプリング用コンデンサＣ３でＮＭＯＳトランジスタＱ１４のゲート−ソース間電圧Ｖｇｓをサンプリングし、さらにタイミング信号ｘＮｃｎｔ１によりＰＭＯＳトランジスタＱ１３から基準電流が出力されなくなった後、オン状態に切り換わるように設定され、これによりサンプリング用コンデンサＣ３でサンプリングしたゲート−ソース間電圧Ｖｇｓによる電流をトランジスタＱ１１より流出させるようになされている。

しかして図６は、この定電流回路２６の制御に係るタイミング信号ｘＮｃｎｔ１、Ｎａｃｔ、Ｎｃｎｔ２と各スイッチ回路２２、２３、トランジスタＱ１３の遷移を示すタイムチャートである。この定電流回路２６は、初期状態である動作を開始した直後においては、図５（Ｂ）に示すように、タイミング信号ｘＮｃｎｔ１がＬレベルに保持されてトランジスタＱ１３がオフ状態に保持され（図６（Ａ）及び（Ｂ））、またタイミング信号Ｎａｃｔ、Ｎｃｎｔ２がそれぞれＨレベル、Ｌレベルに保持され、これによりスイッチ回路２２、２３がそれぞれオフ状態、オン状態に保持される（図６（Ｃ）〜（Ｆ））。これにより定電流回路２６は、この場合、何らトランジスタＱ１１から電流を流出させない状態に保持される。

定電流回路２６は、所定のタイミングでこれらタイミング信号ｘＮｃｎｔ１、Ｎａｃｔ、Ｎｃｎｔ２の論理値が同時に切り換わり、これにより図５（Ｃ）に示すように、スイッチ回路２２、２３がそれぞれオン状態、オフ状態に動作を切り換え、またトランジスタＱ１３が動作を開始して基準電流の出力を開始する。これにより定電流回路２６は、トランジスタＱ１３による基準電流Ｉ１がサンプリング用コンデンサＣ３を充電すると共に、トランジスタＱ１４を介して流出する。このサンプリング用コンデンサＣ３の充電電流においては、充電によりサンプリング用コンデンサＣ３の両端電圧が上昇するに従って徐々に減少し、トランジスタＱ１４から基準電流Ｉ１を流出させるに必要な、トランジスタＱ１４のゲート−ソース間電圧Ｖｇｓとなると、サンプリング用コンデンサＣ３に充電電流が流入しなくなり、この状態ではトランジスタＱ１３による基準電流Ｉ１のその全てがトランジスタＱ１４に流入することになる。これにより定電流回路２６では、基準電流Ｉ１をトランジスタＱ１４に流入させながら、このトランジスタＱ１４のゲート−ソース間に接続されたサンプリング用コンデンサＣ３を基準電流Ｉ１により充電することにより、トランジスタＱ１４に基準電流Ｉ１を流入させるに必要なトランジスタＱ１４のゲート−ソース間電圧Ｖｇｓをサンプリング用コンデンサＣ３に設定するようになされている。

定電流回路２６は、このようにタイミング信号ｘＮｃｎｔ１、Ｎａｃｔ、Ｎｃｎｔ２の論理値を切り換えて、トランジスタＱ１４のゲート−ソース間電圧Ｖｇｓをサンプリング用コンデンサＣ３に保持するに十分な期間が経過すると、タイミング信号Ｎａｃｔ、Ｎｃｎｔ２が元の論理値に戻り、これにより基準電流Ｉ１の供給が停止され、またサンプリング用コンデンサＣ３がトランジスタＱ１４のドレインから切り離される。また続いてタイミング信号ｘＮｃｎｔ１が元の論理値に戻り、トランジスタＱ１４のドレインがこの定電流回路２６の駆動対象であるトランジスタＱ１１に接続される。これにより定電流回路２６は、図５（Ｄ）に示すように、サンプリング用コンデンサＣ３に設定されてなる基準電流Ｉ１によるトランジスタＱ１４のゲート−ソース間電圧Ｖｇｓにより、トランジスタＱ１１から電流を流出させ、定電流回路として機能するようになされている。

しかして図４について上述したように、この液晶表示装置１においては、水平ブランキング期間に設けられたプリチャージ期間Ｔ１よりプリチャージの処理を実行することにより、定電流回路として機能させるに必要な基準電流Ｉ１によるトランジスタＱ１４のゲート−ソース間電圧Ｖｇｓをサンプリング用コンデンサＣ３に設定する期間Ｔ３をこのプリチャージ期間Ｔ１に割り当て、このゲート−ソース間電圧Ｖｇｓを設定する期間Ｔ３と定電流回路として機能する期間Ｔ４との繰り返しにより動作するように各タイミング信号ｘＮｃｎｔ１、Ｎａｃｔ、Ｎｃｎｔ２が供給されるようになされている。

アナログバッファ回路２０は（図１）、トランジスタＱ１１のゲート−ソース間に、それぞれソース側にスイッチ回路３１及び３２を設けてなるコンデンサＣ１、Ｃ２が設けられる。またトランジスタＱ１１のゲート、コンデンサＣ１、Ｃ２の各スイッチ回路３１、３２側にそれぞれスイッチ回路３３、３４、３５が設けられ、これらスイッチ回路３３、３４、３５の他端に基準電圧セレクタ１６からの信号Ｖｉｎが入力されるようになされている。アナログバッファ回路２０は、これらスイッチ回路３１〜３５の切り換えによりトランジスタＱ１１のばらつきをキャンセルして入力信号Ｖｉｎにより信号線ＬＳを駆動するようになされている。

すなわち図４、図６について上述したプリチャージに係る処理、定電流回路２６に係る処理との対比により図７に示すように、バッファ回路１８においては、プリチャージ回路２１におけるプリチャージ期間Ｔ１の開始に対応して（図７（Ａ）、（Ｊ）〜（Ｌ））、定電流回路２６でトランジスタＱ１３に係るサンプリング処理が開始する（図７（Ｃ）〜（Ｅ））。アナログバッファ回路２０においては、これらの処理が開始されると、全てのスイッチ回路２２、３１〜３５がオフ状態に設定される。

またその後、期間Ｔ３だけ経過して定電流回路２６が定電流回路としての機能を開始すると、図８に示すように、スイッチ回路３１、３２、３３がオン状態に切り換わる。なお図７においては、各スイッチ回路２２、３１〜３５を制御するタイミング信号Ｎ１〜Ｎ５の立ち上がりにより、オン状態を示す。これによりアナログバッファ回路２０では、この状態でのトランジスタＱ１１のゲート−ソース間電圧ＶｏｓＡをコンデンサＣ１、Ｃ２でサンプリングし、ソースフォロワによる動作する際のオフセットを検出するようになされている。

また続いて図９に示すように、スイッチ回路３３がオフ状態に切り換えられ、スイッチ回路３５がオン状態に切り換えられる。これによりアナログバッファ回路２０では、入力で電圧Ｖｉｎに対して、コンデンサＣ１にサンプリングされている電圧ＶｏｓＡの分、トランジスタＱ１１のゲート電圧をオフセットさせた状態にて定電流回路２６による電流でトランジスタＱ１１が動作し、この状態におけるトランジスタＱ１１のゲート−ソース間電圧ＶｏｓＢをＣ２でサンプリングする。これによりトランジスタＱ１１のソース電圧は、Ｖｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。これによりこのアナログバッファ回路２０は、コンデンサＣ１で先に検出したオフセット電圧をキャンセルするようにした状態で、さらにソースフォロワにより動作する際のオフセットをコンデンサＣ２により検出するようになされている。

続いてアナログバッファ回路２０は、図１０に示すように、全てのスイッチ回路２２、３１〜３５がオフ状態となった後、図１１に示すように、スイッチ回路２２、３４がオン状態に設定される。これによりバッファ回路２０は、コンデンサＣ２で検出したオフセット電圧により入力電圧Ｖｉｎをオフセットしてソースフォロワにより信号線ＬＳを駆動するようになされ、２回のオフセット検出を繰り返したことにより、その分、高い精度により入力電圧Ｖｉｎに対するオフセット電圧を小さくして信号線ＬＳを駆動し、トランジスタＱ１１のばらつきによる影響を十分小さなものとするようになされている。

しかして図１１による示す状態において、アナログバッファ回路２０は、トランジスタＱ１１より定電流回路２６及び信号線ＬＳにソース電流を出力し、このソース電流の出力により保持容量４を充電する。またこの保持容量４の充電によりソース電位が上昇すると、その分、トランジスタＱ１１からのソース電流出力を徐々に低下させ、ソース電位が入力電位Ｖｉｎと等しくなると、ソース電流の信号線ＬＳの出力が停止され、ソース電流を定電流回路２６にだけ出力するようになされ、これにより入力信号Ｖｉｎに応じて対応する信号線ＬＳを駆動するようになされている。

アナログバッファ回路２０においては、この図１１に示す状態により信号線ＬＳを駆動する期間が、プリチャージ期間Ｔ１以降の期間に設定されるようになされている。
（２）実施例１の動作
以上の構成において、この液晶表示装置１では（図２）、描画に係るコントローラ等から各画素の階調を指示する階調データＤ１がラスタ走査順に入力され、この階調データＤ１が水平駆動回路７のシフトレジスタ９により順次サンプリングされてライン単位でまとめられ、ディジタルアナログ変換回路１０に転送される。階調データＤ１は、このディジタルアナログ変換回路１０において、アナログ信号に変換され、このアナログ信号により表示部６の各信号線ＬＳが駆動される。これにより液晶表示装置１では、垂直駆動回路８によるゲート線ＬＧの制御により順次選択されてなる表示部６の各画素が、水平駆動回路７により駆動されて階調データＤ１による画像が表示部６に表示される。

このようにして表示部６の信号線ＬＳを駆動する水平駆動回路７においては（図３）、基準電圧発生回路１５により階調データＤ１の各階調に対応する基準信号Ｖ０〜Ｖ６３が生成され、基準電圧セレクタ１６において、各階調データＤ１に応じてこの基準信号Ｖ０〜Ｖ６３が選択されることにより、階調データＤ１がディジタルアナログ変換処理され、このディジタルアナログ変換処理結果がバッファ回路１８に入力されて各信号線ＬＳが駆動される。

このバッファ回路１８では（図１、図４）、水平ブランキング期間の間で、アナログバッファ回路２０が信号線ＬＳより切り離されて、スイッチ回路２３の設定により、保持容量４のトランジスタ３とは逆側のＣＳ線ＣＳが信号線ＬＳに接続された状態で、水平走査周期毎に、このＣＳ線ＣＳが正側所定電位又はグランド電位に設定される。またその後、ＣＳ線ＣＳが信号線ＬＳから切り離され、スイッチ回路２４の設定により、信号線ＬＳがグランド電位に保持される。

すなわち所定のタイミングでゲート線ＬＧにより選択された所定のラインにおいては、ＣＳ線ＣＳ及び信号線ＬＳが接続されて、このラインに係る保持容量４の両端電極がグランドレベルに設定された後、この信号線ＬＳがグランドレベルに設定されて基準電圧セレクタ１６から出力されるアナログ信号により駆動されるのに対し、続くラインにおいては、この保持容量４の両端電位が正側所定電位に設定された後、信号線ＬＳがグランドレベルに設定されて基準電圧セレクタ１６から出力されるアナログ信号により駆動され、これらによりこの液晶表示装置１では、いわゆるライン反転に係る駆動によるプリチャージの処理が実行され、液晶セル２の劣化が防止される。

しかしてこのようにＣＳ線ＣＳを信号線ＬＳに接続して、水平走査周期毎に正側所定電位又はグランド電位に交互に設定した後、信号線ＬＳをグランド電位に設定することにより、信号線ＬＳにおいては、ＮＭＯＳによるソースフォロワ回路によるアナログバッファ回路２０の構成に対応した一定の電位に、ライン反転に係る一定周期で設定され、これにより液晶表示装置１では、グランド電位を基準にした片側電源側だけで各画素を駆動するようになされ、その分、アナログバッファ回路２０の構成を簡略化するようになされている。すなわちこのように構成すれば、アナログバッファ回路２０においては、グランド電位からこの正側所定電位間で信号線ＬＳを駆動すれば足り、ＮＭＯＳソースフォロワ回路構成により構成して、グランド電位から負側電源側の駆動に係る構成を省略することができる。

従って液晶表示装置１では、その分、表示部６の周辺構成を簡略化して狭額縁化することができ、また消費電力を低減することができる。

しかしてこのようにしてプリチャージの処理を完了すると、液晶表示装置１では、アナログバッファ回路２０により対応する信号線ＬＳが駆動され、階調データＤ１に対応する階調に対応する画素の階調が設定される。

この信号線ＬＳの駆動において、アナログバッファ回路２０では（図７〜図１１）、プリチャージの処理期間の間でオフセットを補正する処理が実行され、この処理によりオフセットを補正して信号線ＬＳが駆動される。すなわちアナログバッファ回路２０では（図７及び図８）、始めに、定電流回路２６による定電流によりトランジスタＱ１１を駆動した状態で、スイッチ回路３１、３２の設定によりトランジスタＱ１１のゲート−ソース間に並列にコンデンサＣ１、Ｃ２が配置され、この状態でディジタルアナログ変換回路出力ＶｉｎがトランジスタＱ１１に供給され、これによりこの駆動に係るトランジスタＱ１１のゲート−ソース間電圧がコンデンサＣ１、Ｃ２に設定される。

またスイッチ回路３１、３３、３５の設定により、このようにしてゲート−ソース間電圧を保持してなるコンデンサＣ２を介して、トランジスタＱ１１のゲートにディジタルアナログ変換回路出力Ｖｉｎが供給され、これによりコンデンサＣ２に保持した電圧によりオフセットをキャンセルした状態によるトランジスタＱ１１のゲート−ソース間電圧がコンデンサＣ１に設定される。

アナログバッファ回路２０では（図１０、図１１）、プリチャージの処理が完了すると、このようにしてコンデンサＣ１に保持されてなる電圧によりディジタルアナログ変換回路出力ＶｉｎがオフセットされてトランジスタＱ１１のゲートに供給され、これによりトランジスタＱ１１のばらつきによる影響を十分に抑圧して、各信号線ＬＳを駆動することができるようになされている。

これらによりこの液晶表示装置１では、ＮＭＯＳソースフォロワ回路による簡易な構成によりアナログバッファ回路２０を構成して、その分、狭額縁化し、また消費電力を少なくするようになされている。

このようにして信号線ＬＳを駆動するにつき、アナログバッファ回路２０の定電流回路２６では（図１）、プリチャージの期間であって、かつアナログバッファ回路２０における動作開始の期間で、トランジスタＱ１４のゲート−ソース間に接続されたサンプリング用コンデンサＣ３と、このトランジスタＱ１４のドレインとを基準電流源Ｑ１３に接続し、トランジスタＱ１４を基準電流Ｉ１により駆動した際のゲート−ソース間の電圧にサンプリング用コンデンサＣ３の両端電圧を設定した後、このサンプリング用コンデンサＣ３、トランジスタＱ１４と基準電流源Ｑ１３との接続を遮断すると共に、トランジスタＱ１４のドレインを駆動対象に接続し、サンプリング用コンデンサＣ３に設定されたゲート−ソース間の電圧によるトランジスタＱ１４の電流で駆動対象を駆動する。

これによりこの定電流回路２６では、トランジスタＱ１４の特性がばらついている場合でも、このばらつきの影響を受けることなく、基準電流Ｉ１により駆動対象を駆動することができる。実際上、図１９、図２０の構成による定電流回路においては、それぞれトランジスタＱ１〜Ｑ３、Ｑ４〜Ｑ６のばらつきにより出力電流がばらつくのに対し、この定電流回路２６では、基準電流源のトランジスタＱ１３のばらつきだけが出力電流に影響を与えることにより、出力電流のばらつきを図１９、図２０に示す構成に比して１／３に低減することができる。

またばらつきを少なくするために基準電流値を増大させるような設定を回避し得ることにより、その分、全体の消費電力も少なくすることができる。
（３）実施例１の効果
以上の構成によれば、ＰＭＯＳによるソースフォロワ回路により信号線を駆動し、この信号線の駆動に対応するように、一定周期で、信号線の電位を一定の電位に設定することにより、アナログバッファ回路の構成を簡略化することができ、その分、従来に比して構成を簡略化、小型化することができ、特にいわゆる狭額縁化することができる。

図１２は、本発明の実施例２に係る液晶表示装置に適用されるアナログバッファ回路の構成を示すブロック図である。このアナログバッファ回路４０は、実施例１に係るＮＭＯＳソースフォロワ回路によるアナログバッファに代えて、ＰＭＯＳソースフォロワ回路により構成される。このためこの実施例２に係る液晶表示装置では、実施例１に係る液晶表示装置１におけるグランド電位と正側所定電位との間の切り換えに係るプリチャージの処理に代えて、グランド電位と負側所定電位との間の切り換えに係るプリチャージの処理を実行する。

アナログバッファ回路４０においては、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタにより構成する点、この構成に対応して正側電源及び負側電源に対する各部の接続が異なる点を除いて、実施例１のアナログバッファ回路２０と同一に構成される。また図１３に示すように、定電流回路４６においても、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタが適用され、これに対応して正側電源及び負側電源に対する各部の接続が異なる点を除いて、実施例１の定電流回路２６と同一に構成される。

なおこのアナログバッファ回路に係るタイムチャートを図７との対比により図１４に示す。また図１２においては、プリチャージ回路の記載を省略して保持容量等に係る接続を符号Ｃｓｉｇ等により示す。

この実施の形態のようにＰＭＯＳによるソースフォロワ回路によりアナログバッファ回路を構成する場合でも、実施例１と同一の構成を得ることができる。

図１５は、本発明の実施例３に係る液晶表示装置に適用されるアナログディジタル変換回路及びバッファ回路の構成を示すブロック図である。この実施例に係る液晶表示装置においては、基準電圧発生回路１５から出力される基準電圧Ｖ０〜Ｖ６３を実施例１又は２４について上述したアナログバッファ回路５７により処理した後、各基準電圧セレクタ１６により選択する。なおプリチャージ回路においては、各基準電圧セレクタ１６の出力に設けられる。

この実施例のように、基準電圧発生回路１５で生成される基準電圧をアナログバッファ回路により処理する場合に適用しても、上述の実施例と同様の効果を得ることができる。

なお上述の実施の形態においては、ゲートソース間電圧のサンプリングに係る定電流回路を用いてアナログバッファ回路を構成する場合について述べたが、本発明はこれに限らず、従来構成に係るカレントミラー回路構成による定電流回路を用いてアナログバッファ回路を構成する場合等にも広く適用することができる。

なお上述の実施例においては、ライン反転により表示部を駆動する場合について述べたが、本発明はこれに限らず、フィールド反転等により駆動する場合にも広く適用することができる。

また上述の実施例においては、保持容量をプリチャージする場合について述べたが、本発明はこれに限らず、プリチャージの処理を省略する構成にあっても広く適用することができる。

また上述の実施例においては、グランド電位を基準にして信号線を駆動する場合について述べたが、本発明はこれに限らず、例えば負側電位を基準にして負側電位とグランド電位との間の電位で信号線を駆動する場合等、この基準の電位は必要に応じて種々の電位に設定することができる。

また上述の実施例においては、ガラス基板上に表示部等を作成してなるＴＦＴ液晶によるフラットディスプレイ装置に本発明を適用する場合について述べたが、本発明はこれに限らず、ＣＧＳ（Continuous Grain Silicon）液晶等、各種の液晶表示装置、さらにはＥＬ（Electro Luminescence）表示装置等、種々のフラットディスプレイ装置に広く適用することができる。

本発明は、ＴＦＴ、ＣＧＳ等によるアクティブ素子による液晶表示装置、さらにはＥＬ表示装置等の種々のフラットディスプレイ装置に適用することができる。

本発明の実施例１に適用されるバッファ回路を示す接続図である。 本発明の実施例１に係る液晶表示装置を示すブロック図である。 図２の液晶表示装置の水平駆動回路の一部を示すブロック図である。 図４のバッファ回路におけるプリチャージ回路の動作の説明に供するタイムチャートである。 図１のバッファ回路に適用される定電流回路を示す接続図である。 図５の定電流回路の動作の説明に供するタイムチャートである。 図１のバッファ回路におけるアナログバッファ回路の動作の説明に供するタイムチャートである。 図１のバッファ回路におけるアナログバッファ回路の動作の説明に供する接続図である。 図８の続きの説明に供する接続図である。 図９の続きの説明に供する接続図である。 図１０の続きの説明に供する接続図である。 本発明の実施例２に適用されるアナログバッファ回路を示す接続図である。 図１２のアナログバッファ回路に適用される定電流回路を示す接続図である。 図１２のアナログバッファ回路の動作の説明に供するタイムチャートである。 本発明の実施例３に適用される水平駆動回路の一部構成を示すブロック図である。

符号の説明

１……液晶表示装置、２……液晶セル、３、Ｑ１１〜Ｑ１４Ｃ……トランジスタ、４……保持容量、６……表示部、７……水平駆動回路、８……垂直駆動回路、９……シフトレジスタ、１０……ディジタルアナログ変換回路、１１……バッファ回路部、１５……基準電圧発生回路、１６……基準電圧セレクタ、１７……タイミング発生回路、１８……バッファ回路、２０、４０、５７……アナログバッファ回路、２１……プリチャージ回路、２２、２３、２４、３１〜３５……スイッチ回路、２６、４６……定電流回路、Ｃ１〜Ｃ３、Ｃ３Ａ〜Ｃ３Ｃ……コンデンサ

Claims (1)

1. マトリックス状に画素を配置してなる表示部と、
   前記表示部の画素をゲート線により順次選択する垂直駆動回路と、
   前記画素の階調を示す階調データを順次サンプリングしてアナログ信号に変換し、前記表示部の信号線を前記アナログ信号により駆動することにより、前記ゲート線により選択された画素を駆動する水平駆動回路とを一体に基板上に形成してなるフラットディスプレイ装置において、
   前記アナログ信号による前記信号線の駆動が、ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による前記信号線の駆動であり、
   前記ＰＭＯＳによるソースフォロワ回路又はＮＭＯＳによるソースフォロワ回路による前記信号線の駆動に対応するように、一定周期で、前記信号線の電位を一定の電位に設定する
   ことを特徴とするフラットディスプレイ装置。
   

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