JP2000194327A - 表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 電気的特性のばらつきによる出力電圧の変動
が少ないアナログバッファを備えた表示装置を提供す
る。 【解決手段】 本発明の表示装置は、信号線駆動回路を
有し、その内部には、信号線に画素データを供給するア
ナログバッファが設けられる。アナログバッファ１３
は、ソースフォロワ回路２０と、ソースフォロワ回路２
０内のＴＦＴ２１のゲート端子と電源端子Ｖ３との間に
接続された第１のＴＦＴスイッチ２２と、ＴＦＴ２１の
ソース端子と画素データ入力端子との間に直列に接続さ
れた第２および第３のＴＦＴスイッチ２３，２４と、第
２および第３のＴＦＴスイッチ２３，２４の接続点とＴ
ＦＴ２１のゲート端子との間に接続されたキャパシタＣ
１とを有する。ソースフォロワ回路の出力電圧がＴＦＴ
２１のしきい値電圧の影響を影響を受けないように、第
１〜第３のＴＦＴスイッチ２２〜２４を切替制御する。
が少ないアナログバッファを備えた表示装置を提供す
る。 【解決手段】 本発明の表示装置は、信号線駆動回路を
有し、その内部には、信号線に画素データを供給するア
ナログバッファが設けられる。アナログバッファ１３
は、ソースフォロワ回路２０と、ソースフォロワ回路２
０内のＴＦＴ２１のゲート端子と電源端子Ｖ３との間に
接続された第１のＴＦＴスイッチ２２と、ＴＦＴ２１の
ソース端子と画素データ入力端子との間に直列に接続さ
れた第２および第３のＴＦＴスイッチ２３，２４と、第
２および第３のＴＦＴスイッチ２３，２４の接続点とＴ
ＦＴ２１のゲート端子との間に接続されたキャパシタＣ
１とを有する。ソースフォロワ回路の出力電圧がＴＦＴ
２１のしきい値電圧の影響を影響を受けないように、第
１〜第３のＴＦＴスイッチ２２〜２４を切替制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示素子に画素デ
ータを供給する信号線の駆動回路に関し、例えば、液晶
表示部と駆動回路とが同一基板上に形成された駆動回路
一体型の液晶表示装置などを対象とする。
ータを供給する信号線の駆動回路に関し、例えば、液晶
表示部と駆動回路とが同一基板上に形成された駆動回路
一体型の液晶表示装置などを対象とする。
【０００２】
【従来の技術】液晶表示部とその駆動回路を一体に集積
化して、小型化および消費電力の低減を図る技術が提案
されている。この種の駆動回路一体型の液晶表示装置
は、マトリクス配置された画素ＴＦＴ(Thin Film Trans
istor)と、画素ＴＦＴのゲート端子に接続された走査線
を駆動する走査線駆動回路と、画素ＴＦＴのソース端子
に接続された信号線を駆動する信号線駆動回路とを備
え、走査線駆動回路および信号線駆動回路内のＴＦＴは
画素ＴＦＴと同一工程により形成される。
化して、小型化および消費電力の低減を図る技術が提案
されている。この種の駆動回路一体型の液晶表示装置
は、マトリクス配置された画素ＴＦＴ(Thin Film Trans
istor)と、画素ＴＦＴのゲート端子に接続された走査線
を駆動する走査線駆動回路と、画素ＴＦＴのソース端子
に接続された信号線を駆動する信号線駆動回路とを備
え、走査線駆動回路および信号線駆動回路内のＴＦＴは
画素ＴＦＴと同一工程により形成される。
【０００３】信号線駆動回路は、外部から供給される映
像信号をサンプリングして各信号線に供給するアナログ
スイッチ群と、各アナログスイッチのオン・オフ制御用
のタイミング信号を出力するタイミング信号発生回路と
を有し、アナログスイッチ群には映像信号バスが接続さ
れる。
像信号をサンプリングして各信号線に供給するアナログ
スイッチ群と、各アナログスイッチのオン・オフ制御用
のタイミング信号を出力するタイミング信号発生回路と
を有し、アナログスイッチ群には映像信号バスが接続さ
れる。
【０００４】アナログスイッチやタイミング信号発生回
路はＴＦＴにより形成されるため、アナログスイッチの
電流駆動能力やタイミング信号発生回路の動作周波数
は、ＴＦＴの電気的特性による制限を受ける。このた
め、アナログスイッチの動作周波数には限界があり、解
像度が高い場合、すなわち、信号線の本数が多い場合に
は、アナログスイッチ群を複数のブロックに分割し、各
ブロックを並列駆動することにより、タイミング信号発
生回路の動作周波数を低くする等の対策が取られる。
路はＴＦＴにより形成されるため、アナログスイッチの
電流駆動能力やタイミング信号発生回路の動作周波数
は、ＴＦＴの電気的特性による制限を受ける。このた
め、アナログスイッチの動作周波数には限界があり、解
像度が高い場合、すなわち、信号線の本数が多い場合に
は、アナログスイッチ群を複数のブロックに分割し、各
ブロックを並列駆動することにより、タイミング信号発
生回路の動作周波数を低くする等の対策が取られる。
【０００５】最近、大画面サイズで高解像度の液晶表示
装置の開発が盛んに行われているが、画面サイズを大き
くしたり、画素数を増やしたりすると、信号線容量が大
きくなり、映像信号バスの伝送帯域が不足したり、信号
線容量に十分な量の電荷を蓄積できない等の問題が生じ
る。
装置の開発が盛んに行われているが、画面サイズを大き
くしたり、画素数を増やしたりすると、信号線容量が大
きくなり、映像信号バスの伝送帯域が不足したり、信号
線容量に十分な量の電荷を蓄積できない等の問題が生じ
る。
【０００６】
【発明が解決しようとする課題】このような問題を解消
する一手法として、アナログスイッチと信号線との間に
アナログバッファを接続し、アナログスイッチを通過し
た映像信号をアナログバッファで増幅してから各信号線
に供給する手法が提案されている。
する一手法として、アナログスイッチと信号線との間に
アナログバッファを接続し、アナログスイッチを通過し
た映像信号をアナログバッファで増幅してから各信号線
に供給する手法が提案されている。
【０００７】アナログバッファの入力負荷は、信号線の
負荷に比べて十分に小さいので、映像信号の伝送に適し
ているが、電気的特性のばらつきの少ない高精度のアナ
ログバッファを形成することが技術的に困難であったた
め、アナログバッファを用いても、表示ムラ等の画像品
質の劣化が起きるおそれがあった。
負荷に比べて十分に小さいので、映像信号の伝送に適し
ているが、電気的特性のばらつきの少ない高精度のアナ
ログバッファを形成することが技術的に困難であったた
め、アナログバッファを用いても、表示ムラ等の画像品
質の劣化が起きるおそれがあった。
【０００８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、電気的特性のばらつきによる
出力電圧の変動が少ないアナログバッファを備えた表示
装置を提供することにある。
ものであり、その目的は、電気的特性のばらつきによる
出力電圧の変動が少ないアナログバッファを備えた表示
装置を提供することにある。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、列設された表示素子と、前
記表示素子のそれぞれに画素データを供給する複数の信
号線と、各信号線を駆動する信号線駆動回路と、を備え
た表示装置において、前記信号線駆動回路は、信号線の
それぞれに対応して設けられ各信号線に画素データを供
給する複数のアナログバッファを有し、前記アナログバ
ッファは、ソースフォロワ回路と、前記ソースフォロワ
回路の入力端子と第１の電圧端子との間に接続される第
１のスイッチと、前記ソースフォロワ回路の出力端子と
画素データ入力端子との間に直列に接続される第２およ
び第３のスイッチと、前記ソースフォロワ回路の入力端
子と前記第１のスイッチとの接続点に一端が接続され、
前記第２および第３のスイッチの接続点に他端が接続さ
れるキャパシタと、を有し、前記ソースフォロワ回路の
出力電圧が前記画素データ入力端子に入力される電圧と
略等しくなるように、前記第１、第２および第３のスイ
ッチを切替制御する。
ために、請求項１の発明は、列設された表示素子と、前
記表示素子のそれぞれに画素データを供給する複数の信
号線と、各信号線を駆動する信号線駆動回路と、を備え
た表示装置において、前記信号線駆動回路は、信号線の
それぞれに対応して設けられ各信号線に画素データを供
給する複数のアナログバッファを有し、前記アナログバ
ッファは、ソースフォロワ回路と、前記ソースフォロワ
回路の入力端子と第１の電圧端子との間に接続される第
１のスイッチと、前記ソースフォロワ回路の出力端子と
画素データ入力端子との間に直列に接続される第２およ
び第３のスイッチと、前記ソースフォロワ回路の入力端
子と前記第１のスイッチとの接続点に一端が接続され、
前記第２および第３のスイッチの接続点に他端が接続さ
れるキャパシタと、を有し、前記ソースフォロワ回路の
出力電圧が前記画素データ入力端子に入力される電圧と
略等しくなるように、前記第１、第２および第３のスイ
ッチを切替制御する。
【００１０】また、請求項７の発明は、表示素子と、前
記表示素子に画素データを供給する信号線と、信号線を
駆動する信号線駆動回路と、を備え、前記信号線駆動回
路は、信号線のそれぞれに対応して設けられ画素データ
を対応する信号線に供給するか否かを切り替えるアナロ
グスイッチと、前記アナログスイッチと対応する信号線
との間にそれぞれ接続される複数のアナログバッファ
と、を有する表示装置において、前記アナログバッファ
は、ボルテージフォロワ接続された差動増幅回路と、前
記差動増幅回路の一方の差動入力端子と電源端子との間
に接続された第１のスイッチと、画素データ入力端子と
前記差動増幅回路の出力端子との間に直列に接続された
第２および第３のスイッチと、前記一方の差動入力端子
と前記第１のスイッチとの接続点に一端が接続され、前
記第２および第３のスイッチの接続点に他端が接続され
るキャパシタと、を有し、前記差動増幅回路の出力電圧
が前記画素データ入力端子に入力される電圧と略等しく
なるように、前記第１、第２および第３のスイッチを切
替制御する。
記表示素子に画素データを供給する信号線と、信号線を
駆動する信号線駆動回路と、を備え、前記信号線駆動回
路は、信号線のそれぞれに対応して設けられ画素データ
を対応する信号線に供給するか否かを切り替えるアナロ
グスイッチと、前記アナログスイッチと対応する信号線
との間にそれぞれ接続される複数のアナログバッファ
と、を有する表示装置において、前記アナログバッファ
は、ボルテージフォロワ接続された差動増幅回路と、前
記差動増幅回路の一方の差動入力端子と電源端子との間
に接続された第１のスイッチと、画素データ入力端子と
前記差動増幅回路の出力端子との間に直列に接続された
第２および第３のスイッチと、前記一方の差動入力端子
と前記第１のスイッチとの接続点に一端が接続され、前
記第２および第３のスイッチの接続点に他端が接続され
るキャパシタと、を有し、前記差動増幅回路の出力電圧
が前記画素データ入力端子に入力される電圧と略等しく
なるように、前記第１、第２および第３のスイッチを切
替制御する。
【００１１】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、液晶表示装置について説明
する。
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、液晶表示装置について説明
する。
【００１２】（第１の実施形態）図１は液晶表示装置の
信号線駆動回路に内蔵されるアナログバッファの第１の
実施形態の回路図、図２は液晶表示装置の概略構成を示
すブロック図である。
信号線駆動回路に内蔵されるアナログバッファの第１の
実施形態の回路図、図２は液晶表示装置の概略構成を示
すブロック図である。
【００１３】本実施形態の液晶表示装置は、図２に示す
ように、画素ＴＦＴ１がマトリクス状に配置された画素
アレイ部２と、画素ＴＦＴ１のゲート端子に接続された
走査線を駆動する走査線駆動回路３と、画素ＴＦＴ１の
ソース端子に接続された信号線を駆動する信号線駆動回
路４とを、同一の透明基板上に形成したものである。
ように、画素ＴＦＴ１がマトリクス状に配置された画素
アレイ部２と、画素ＴＦＴ１のゲート端子に接続された
走査線を駆動する走査線駆動回路３と、画素ＴＦＴ１の
ソース端子に接続された信号線を駆動する信号線駆動回
路４とを、同一の透明基板上に形成したものである。
【００１４】信号線駆動回路４は、シフトレジスタ１１
と、シフトレジスタ１１の各出力端子によりオン・オフ
制御されるアナログスイッチ１２と、アナログスイッチ
１２と対応する信号線との間に接続されたアナログバッ
ファ１３とを有する。
と、シフトレジスタ１１の各出力端子によりオン・オフ
制御されるアナログスイッチ１２と、アナログスイッチ
１２と対応する信号線との間に接続されたアナログバッ
ファ１３とを有する。
【００１５】各アナログスイッチ１２には映像信号バス
Ｂ１が接続される。図２では省略しているが、映像信号
バスＢ１は複数本設けられ、異なる映像信号バスＢ１に
接続された複数のアナログスイッチ１２を同時にオン・
オフすることにより、複数画素分の画素データが同時に
信号線に供給される。
Ｂ１が接続される。図２では省略しているが、映像信号
バスＢ１は複数本設けられ、異なる映像信号バスＢ１に
接続された複数のアナログスイッチ１２を同時にオン・
オフすることにより、複数画素分の画素データが同時に
信号線に供給される。
【００１６】図２のアナログバッファ１３は、図１に詳
細構成を示すように、ソースフォロワ回路２０と、ソー
スフォロワ回路２０内のＴＦＴ２１のゲート端子と電源
端子Ｖ３との間に接続された第１のＴＦＴスイッチ２２
と、ＴＦＴ２１のソース端子と画素データ入力端子ＶＩ
Ｎとの間に直列に接続された第２および第３のＴＦＴス
イッチ２３，２４と、第２および第３のＴＦＴスイッチ
２３，２４の接続点（ノードＮ１）とＴＦＴ２１のゲー
ト端子（ノードＮ２）との間に接続されたキャパシタＣ
１とを有する。また、ソースフォロワ回路２０は、負荷
回路として作用する定電流源Ｉ１を有する。
細構成を示すように、ソースフォロワ回路２０と、ソー
スフォロワ回路２０内のＴＦＴ２１のゲート端子と電源
端子Ｖ３との間に接続された第１のＴＦＴスイッチ２２
と、ＴＦＴ２１のソース端子と画素データ入力端子ＶＩ
Ｎとの間に直列に接続された第２および第３のＴＦＴス
イッチ２３，２４と、第２および第３のＴＦＴスイッチ
２３，２４の接続点（ノードＮ１）とＴＦＴ２１のゲー
ト端子（ノードＮ２）との間に接続されたキャパシタＣ
１とを有する。また、ソースフォロワ回路２０は、負荷
回路として作用する定電流源Ｉ１を有する。
【００１７】第１および第２のＴＦＴスイッチ２２，２
３のゲート端子には、ＴＦＴのしきい値キャンセル用の
制御信号φ１，φ２が入力され、第３のＴＦＴスイッチ
２４のゲート端子には、サンプリング用の制御信号φ３
が入力される。
３のゲート端子には、ＴＦＴのしきい値キャンセル用の
制御信号φ１，φ２が入力され、第３のＴＦＴスイッチ
２４のゲート端子には、サンプリング用の制御信号φ３
が入力される。
【００１８】制御信号φ１〜φ３は、図２に点線で示す
タイミング調整回路１０から出力される。
タイミング調整回路１０から出力される。
【００１９】ここで、電源端子Ｖ３は第１の電圧端子
に、ＴＦＴスイッチ２２〜２４はそれぞれ第１〜第３の
スイッチに対応する。
に、ＴＦＴスイッチ２２〜２４はそれぞれ第１〜第３の
スイッチに対応する。
【００２０】図３は図１の各ＴＦＴスイッチ２２〜２４
の切り替えタイミングを示すタイミング図である。以
下、この図を用いてアナログバッファ１３の動作を説明
する。
の切り替えタイミングを示すタイミング図である。以
下、この図を用いてアナログバッファ１３の動作を説明
する。
【００２１】まず、図３の時刻ｔ１では、第３のＴＦＴ
スイッチ２４をオフし、第１および第２のＴＦＴスイッ
チ２２，２３をオンする。これにより、ＴＦＴ２１のゲ
ート端子（ノードＮ２）は電圧Ｖ３になり、ＴＦＴ２１
がオンしてＴＦＴ２１のソース端子は電圧ＶOUT＝Ｖ３
−Ｖthになる。ここで、Ｖthは、ＴＦＴ２１のしきい値
電圧である。
スイッチ２４をオフし、第１および第２のＴＦＴスイッ
チ２２，２３をオンする。これにより、ＴＦＴ２１のゲ
ート端子（ノードＮ２）は電圧Ｖ３になり、ＴＦＴ２１
がオンしてＴＦＴ２１のソース端子は電圧ＶOUT＝Ｖ３
−Ｖthになる。ここで、Ｖthは、ＴＦＴ２１のしきい値
電圧である。
【００２２】また、第２のＴＦＴスイッチ２３がオンす
ることにより、ノードＮ１の電圧は（Ｖ３−Ｖth）にな
る。したがって、キャパシタＣ１の両端には、ＴＦＴ２
０のしきい値電圧Ｖthと略等しい電圧が印加される。
ることにより、ノードＮ１の電圧は（Ｖ３−Ｖth）にな
る。したがって、キャパシタＣ１の両端には、ＴＦＴ２
０のしきい値電圧Ｖthと略等しい電圧が印加される。
【００２３】次に、時刻ｔ２では、全ＴＦＴスイッチ２
２〜２４をともにオフする。これにより、ノードＮ１，
Ｎ２には時刻ｔ２の直前の電圧が保持される。
２〜２４をともにオフする。これにより、ノードＮ１，
Ｎ２には時刻ｔ２の直前の電圧が保持される。
【００２４】次に、時刻ｔ３では、第３のＴＦＴスイッ
チ２４をオンする。これにより、ノードＮ１の電圧は画
素データ入力電圧Ｖsigになる。また、ノードＮ２の電
圧は、Ｖsigにキャパシタの両端電圧Ｖthを加えた電圧
（Ｖsig＋Ｖth）になる。
チ２４をオンする。これにより、ノードＮ１の電圧は画
素データ入力電圧Ｖsigになる。また、ノードＮ２の電
圧は、Ｖsigにキャパシタの両端電圧Ｖthを加えた電圧
（Ｖsig＋Ｖth）になる。
【００２５】このため、ソースフォロワ回路２０の出力
電圧Ｖoutは、（１）式に示すように、ＴＦＴ２１のし
きい値電圧の影響を受けなくなる。
電圧Ｖoutは、（１）式に示すように、ＴＦＴ２１のし
きい値電圧の影響を受けなくなる。
【００２６】 Ｖout＝（Ｖsig＋Ｖth）−Ｖth＝Ｖsig …（１） このように、第１の実施形態では、信号線駆動回路４内
のアナログバッファ１３の出力電圧がアナログバッファ
１３内のＴＦＴのしきい値電圧の影響を受けないように
したため、信号線電圧の変動を抑制でき、表示品質を向
上できる。
のアナログバッファ１３の出力電圧がアナログバッファ
１３内のＴＦＴのしきい値電圧の影響を受けないように
したため、信号線電圧の変動を抑制でき、表示品質を向
上できる。
【００２７】（第２の実施形態）図１ではソースフォロ
ワ回路２０の負荷回路として定電流源を用いる例を示し
たが、抵抗素子を用いてもよい。
ワ回路２０の負荷回路として定電流源を用いる例を示し
たが、抵抗素子を用いてもよい。
【００２８】図４はアナログバッファ１３の第２の実施
形態の回路図であり、アナログバッファ１３内のソース
フォロワ回路２０の負荷回路として、抵抗素子Ｒ１を用
いた例を示している。
形態の回路図であり、アナログバッファ１３内のソース
フォロワ回路２０の負荷回路として、抵抗素子Ｒ１を用
いた例を示している。
【００２９】定電流源の代わりに抵抗素子Ｒ１を用いる
ことにより、回路構成を簡略化でき、実装面積を削減で
きる。
ことにより、回路構成を簡略化でき、実装面積を削減で
きる。
【００３０】（第３の実施形態）第２の実施形態のよう
に、ソースフォロワ回路の負荷回路として抵抗を用いた
場合には、出力インピーダンスを下げるために、ある程
度定常的に電流を流す必要があり、消費電力が問題にな
る。このため、以下に説明する第３の実施形態は、消費
電力の低減を図ったものである。
に、ソースフォロワ回路の負荷回路として抵抗を用いた
場合には、出力インピーダンスを下げるために、ある程
度定常的に電流を流す必要があり、消費電力が問題にな
る。このため、以下に説明する第３の実施形態は、消費
電力の低減を図ったものである。
【００３１】図５はアナログバッファ１３の第３の実施
形態の回路図である。図５の回路は、抵抗素子Ｒ１に並
列に第４のＴＦＴスイッチ２５を接続し、かつ、抵抗素
子Ｒ１の抵抗値を大きくして抵抗素子Ｒ１にあまり電流
が流れないようにしている。
形態の回路図である。図５の回路は、抵抗素子Ｒ１に並
列に第４のＴＦＴスイッチ２５を接続し、かつ、抵抗素
子Ｒ１の抵抗値を大きくして抵抗素子Ｒ１にあまり電流
が流れないようにしている。
【００３２】図６は図５のアナログバッファ１３の動作
タイミングを示すタイミング図である。以下、この図を
用いて図６のアナログバッファ１３の動作を説明する。
まず、図６の時刻ｔ０において、第４のＴＦＴスイッチ
２５をオンし、ＴＦＴ２１のソース電圧、すなわちアナ
ログバッファ１３の出力電圧Ｖoutを所定の基準電圧Ｖ
２に設定する。その後、時刻ｔ１以降は、図３の時刻ｔ
１以降と同様の処理を行う。
タイミングを示すタイミング図である。以下、この図を
用いて図６のアナログバッファ１３の動作を説明する。
まず、図６の時刻ｔ０において、第４のＴＦＴスイッチ
２５をオンし、ＴＦＴ２１のソース電圧、すなわちアナ
ログバッファ１３の出力電圧Ｖoutを所定の基準電圧Ｖ
２に設定する。その後、時刻ｔ１以降は、図３の時刻ｔ
１以降と同様の処理を行う。
【００３３】このように、第３の実施形態は、第４のＴ
ＦＴスイッチ２５によりアナログバッファ１３を所定の
基準電圧Ｖ２に初期設定するため、その後は抵抗素子Ｒ
１にあまり電流を流さなくても出力電圧Ｖoutが変動す
るおそれはなく、ソースフォロワ回路２０に常時流れる
電流がわずかで済むことから、アナログバッファ１３の
消費電力を低減できる。
ＦＴスイッチ２５によりアナログバッファ１３を所定の
基準電圧Ｖ２に初期設定するため、その後は抵抗素子Ｒ
１にあまり電流を流さなくても出力電圧Ｖoutが変動す
るおそれはなく、ソースフォロワ回路２０に常時流れる
電流がわずかで済むことから、アナログバッファ１３の
消費電力を低減できる。
【００３４】上述した各実施形態では、NMOS型のＴＦＴ
を用いて回路を構成する例を説明したが、PMOS型のＴＦ
Ｔを用いて回路を構成してもよい。また、NMOS型とPMOS
型のＴＦＴを混在させてもよい。
を用いて回路を構成する例を説明したが、PMOS型のＴＦ
Ｔを用いて回路を構成してもよい。また、NMOS型とPMOS
型のＴＦＴを混在させてもよい。
【００３５】（第４の実施形態）第４の実施形態は、ソ
ースフォロワ回路２０の代わりにボルテージフォロワ回
路を設けたことを特徴とする。
ースフォロワ回路２０の代わりにボルテージフォロワ回
路を設けたことを特徴とする。
【００３６】図７はアナログバッファ１３の第４の実施
形態の回路図である。図７のアナログバッファ１３は、
ボルテージフォロワ構成の差動増幅器ＯＰ１と、電源端
子Ｖ３と差動増幅器ＯＰ１の正側入力端子との間に接続
された第１のＴＦＴスイッチ２２と、差動増幅器ＯＰ１
の出力端子と画素データ入力端子ＶＩＮとの間に直列接
続された第１および第２のＴＦＴスイッチ２３，２４
と、第１および第２のＴＦＴスイッチ２３，２４の接続
点（ノードＮ１）と差動増幅器ＯＰ１の正側入力端子と
の間に接続されたコンデンサＣ１とを備える。
形態の回路図である。図７のアナログバッファ１３は、
ボルテージフォロワ構成の差動増幅器ＯＰ１と、電源端
子Ｖ３と差動増幅器ＯＰ１の正側入力端子との間に接続
された第１のＴＦＴスイッチ２２と、差動増幅器ＯＰ１
の出力端子と画素データ入力端子ＶＩＮとの間に直列接
続された第１および第２のＴＦＴスイッチ２３，２４
と、第１および第２のＴＦＴスイッチ２３，２４の接続
点（ノードＮ１）と差動増幅器ＯＰ１の正側入力端子と
の間に接続されたコンデンサＣ１とを備える。
【００３７】図７のＴＦＴスイッチ２２〜２４は、第１
の実施形態と同様に、図３のタイミング図に従って切り
替え制御される。すなわち、まず、図３の時刻ｔ１にお
いて、ＴＦＴスイッチ２２，２３をオンしてＴＦＴスイ
ッチ２４をオフする。これにより、差動増幅器ＯＰ１の
正側入力端子（ノードＮ２）は電圧Ｖ３になり、差動増
幅器ＯＰ１の出力Ｖoutは、（Ｖ３−Ｖoffset）にな
る。ここで、電圧Ｖoffsetは、差動増幅器ＯＰ１のオフ
セット電圧である。このため、キャパシタＣ１の両端電
圧は、Ｖ３−（Ｖ３−Ｖoffset）＝Ｖoffsetになる。
の実施形態と同様に、図３のタイミング図に従って切り
替え制御される。すなわち、まず、図３の時刻ｔ１にお
いて、ＴＦＴスイッチ２２，２３をオンしてＴＦＴスイ
ッチ２４をオフする。これにより、差動増幅器ＯＰ１の
正側入力端子（ノードＮ２）は電圧Ｖ３になり、差動増
幅器ＯＰ１の出力Ｖoutは、（Ｖ３−Ｖoffset）にな
る。ここで、電圧Ｖoffsetは、差動増幅器ＯＰ１のオフ
セット電圧である。このため、キャパシタＣ１の両端電
圧は、Ｖ３−（Ｖ３−Ｖoffset）＝Ｖoffsetになる。
【００３８】次に、時刻ｔ３において、ＴＦＴスイッチ
２２，２３をオフしてＴＦＴスイッチ２４をオンする。
これにより、図７のノードＮ１は画素入力電圧Ｖsigに
なり、差動増幅器ＯＰ１の正側入力端子（ノードＮ２）
の電圧は、（Ｖsig＋Ｖoffset）になる。このため、差
動増幅器ＯＰ１の出力電圧Ｖoutは、電圧Ｖsigになり、
オフセット電圧の影響を受けなくなる。
２２，２３をオフしてＴＦＴスイッチ２４をオンする。
これにより、図７のノードＮ１は画素入力電圧Ｖsigに
なり、差動増幅器ＯＰ１の正側入力端子（ノードＮ２）
の電圧は、（Ｖsig＋Ｖoffset）になる。このため、差
動増幅器ＯＰ１の出力電圧Ｖoutは、電圧Ｖsigになり、
オフセット電圧の影響を受けなくなる。
【００３９】このように、第４の実施形態は、各ＴＦＴ
スイッチ２２〜２４を切り替えることにより、差動増幅
器ＯＰ１のオフセット電圧を相殺するような制御を行う
ため、差動増幅器ＯＰ１の出力電圧を画素データ入力端
子ＶＩＮの電圧と略等しくすることができる。
スイッチ２２〜２４を切り替えることにより、差動増幅
器ＯＰ１のオフセット電圧を相殺するような制御を行う
ため、差動増幅器ＯＰ１の出力電圧を画素データ入力端
子ＶＩＮの電圧と略等しくすることができる。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、信号線に画素データを供給するアナログバッファ
内にソースフォロワ回路を設け、このソースフォロワ回
路の出力電圧が画素データ入力端子に入力される電圧に
略等しくなるように第１〜第３のスイッチを切替制御す
るため、アナログバッファの特性がばらついても、信号
線電圧は変動しなくなり、表示品質が向上する。
れば、信号線に画素データを供給するアナログバッファ
内にソースフォロワ回路を設け、このソースフォロワ回
路の出力電圧が画素データ入力端子に入力される電圧に
略等しくなるように第１〜第３のスイッチを切替制御す
るため、アナログバッファの特性がばらついても、信号
線電圧は変動しなくなり、表示品質が向上する。
【００４１】また、ソースフォロワ回路や第１〜第３の
スイッチはすべてＴＦＴで形成可能なため、表示素子が
形成される基板上に一体に形成でき、実装面積を削減で
きる。
スイッチはすべてＴＦＴで形成可能なため、表示素子が
形成される基板上に一体に形成でき、実装面積を削減で
きる。
【図１】信号線駆動回路に内蔵されるアナログバッファ
の第１の実施形態の回路図。
の第１の実施形態の回路図。
【図２】液晶表示装置の概略構成を示すブロック図。
【図３】図２の各ＴＦＴスイッチの切り替えタイミング
を示すタイミング図。
を示すタイミング図。
【図４】アナログバッファの第２の実施形態の回路図。
【図５】アナログバッファの第３の実施形態の回路図。
【図６】図５のアナログバッファの動作タイミングを示
すタイミング図。
すタイミング図。
【図７】アナログバッファの第４の実施形態の回路図。
１ 画素ＴＦＴ ２ 画素アレイ部 ３ 走査線駆動回路 ４ 信号線駆動回路 １１ シフトレジスタ １２ アナログスイッチ １３ アナログバッファ ２０ ソースフォロワ回路 ２１ ＴＦＴ ２２ 第１のＴＦＴスイッチ ２３ 第２のＴＦＴスイッチ ２４ 第３のＴＦＴスイッチ ２５ 第４のＴＦＴスイッチ
Claims (7)
- 【請求項１】列設された表示素子と、 前記表示素子のそれぞれに画素データを供給する複数の
信号線と、 各信号線を駆動する信号線駆動回路と、を備えた表示装
置において、 前記信号線駆動回路は、信号線のそれぞれに対応して設
けられ各信号線に画素データを供給する複数のアナログ
バッファを有し、 前記アナログバッファは、 ソースフォロワ回路と、 前記ソースフォロワ回路の入力端子と第１の電圧端子と
の間に接続される第１のスイッチと、 前記ソースフォロワ回路の出力端子と画素データ入力端
子との間に直列に接続される第２および第３のスイッチ
と、 前記ソースフォロワ回路の入力端子と前記第１のスイッ
チとの接続点に一端が接続され、前記第２および第３の
スイッチの接続点に他端が接続されるキャパシタと、を
有し、 前記ソースフォロワ回路の出力電圧が前記画素データ入
力端子に入力される電圧と略等しくなるように、前記第
１、第２および第３のスイッチを切替制御することを特
徴とする表示装置。 - 【請求項２】前記ソースフォロワ回路の出力電圧が前記
ソースフォロワ回路内のトランジスタのしきい値電圧の
影響を受けて変動しないように、前記第１、第２および
第３のスイッチを切替制御することを特徴とする請求項
１に記載の表示装置。 - 【請求項３】前記ソースフォロワ回路は、その出力端子
と第２の電圧端子との間に接続される定電流源を有する
ことを特徴とする請求項１または２に記載の表示装置。 - 【請求項４】前記ソースフォロワ回路は、その出力端子
と第２の電圧端子との間に接続されるインピーダンス素
子を有することを特徴とする請求項１または２に記載の
表示装置。 - 【請求項５】前記第１および第２のスイッチをオンし、
かつ、前記第３のスイッチをオフして前記キャパシタを
充電し、その後、前記第１および第２のスイッチをオフ
し、かつ前記第３のスイッチをオンするスイッチ制御回
路を備えることを特徴とする請求項１〜４のいずれかに
記載の表示装置。 - 【請求項６】前記ソースフォロワ回路の出力端子と第２
の電圧端子との間に接続される第４のスイッチを備え、 前記第４のスイッチをオンして前記ソースフォロワ回路
の出力端子を前記第２の電圧端子と略等しい電圧に設定
した後、前記第１および第２のスイッチをオンし、か
つ、前記第３のスイッチをオフして前記キャパシタを充
電し、その後、前記第１および第２のスイッチをオフ
し、かつ前記第３のスイッチをオンするスイッチ制御回
路を備えることを特徴とする請求項４に記載の表示装
置。 - 【請求項７】表示素子と、 前記表示素子に画素データを供給する信号線と、 信号線を駆動する信号線駆動回路と、を備え、 前記信号線駆動回路は、 信号線のそれぞれに対応して設けられ画素データを対応
する信号線に供給するか否かを切り替えるアナログスイ
ッチと、 前記アナログスイッチと対応する信号線との間にそれぞ
れ接続される複数のアナログバッファと、を有する表示
装置において、 前記アナログバッファは、 ボルテージフォロワ接続された差動増幅回路と、 前記差動増幅回路の一方の差動入力端子と電源端子との
間に接続された第１のスイッチと、 画素データ入力端子と前記差動増幅回路の出力端子との
間に直列に接続された第２および第３のスイッチと、 前記一方の差動入力端子と前記第１のスイッチとの接続
点に一端が接続され、前記第２および第３のスイッチの
接続点に他端が接続されるキャパシタと、を有し、 前記差動増幅回路の出力電圧が前記画素データ入力端子
に入力される電圧と略等しくなるように、前記第１、第
２および第３のスイッチを切替制御することを特徴とす
る表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374700A JP2000194327A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374700A JP2000194327A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000194327A true JP2000194327A (ja) | 2000-07-14 |
Family
ID=18504289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10374700A Pending JP2000194327A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000194327A (ja) |
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-
1998
- 1998-12-28 JP JP10374700A patent/JP2000194327A/ja active Pending
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