KR100779663B1 - 아날로그 버퍼 - Google Patents

Abstract

본 발명은 출력전압의 편차가 적은 오프셋 보상방식을 이용한 아날로그 버퍼에 관한 것으로, 게이트에 제1 입력전압이 인가되고, 드레인에 제1 공급전압이 인가되는 제1 트랜지스터와; 게이트에 제2 입력전압이 인가되고, 드레인이 상기 제1 트랜지스터의 소스와 접속되고, 소스에 제2 공급전압이 인가되는 제2 트랜지스터와; 상기 제1 입력전압이 상기 제1 트랜지스터의 게이트로 인가되는 것을 스위칭 하는 제1 스위칭소자와; 상기 제2 입력전압이 상기 제2 트랜지스터의 게이트로 인가되는 것을 스위칭 하는 제2 스위칭소자와; 상기 제1 트랜지스터의 게이트와 드레인 사이의 전압과 동일한 전압이 충전되도록 하는 제1 캐패시터와; 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 게이트 사이의 전압과 동일한 전압이 충전되도록 하는 제2 캐패시터와; 제3 스위칭소자 및 제4 스위칭소자를 포함하는 것을 특징으로 한다.

아날로그 버퍼, 오프셋, 문턱전압, 포화영역

Description

아날로그 버퍼{ANALOG BUFFER}

도 1은 종래기술에 따른 아날로그 버퍼의 회로구성도 및 동작타이밍도,

도 2는 도 1을 개선한 종래기술에 따른 아날로그 버퍼의 회로구성도 및 동작타이밍도,

도 3은 본 발명에 따른 아날로그 버퍼의 회로구성도 및 동작타이밍도.

본 발명은 아날로그 버퍼에 관한 것으로, 특히 출력전압의 편차가 적은 오프셋 보상방식을 이용한 아날로그 버퍼에 관한 것이다.

능동형 액정 디스플레이(Active Matrix Liquid Crystal Display: AM-LCD)나 능동형 유기 발광 다이오드(Active Matrix Organic Light Emission Diode: AMOLED)의 화소행렬은 큰 로드를 가지고 있다. 이러한 화소행렬이 가지고 있는 큰 부하로 인하여 데이터를 화소에 전달하는 시간을 줄이는데 어려움이 있다.

따라서, 일정시간에 데이터를 화소에 전달하기 위하여 데이터 구동 회로부에 아날로그 버퍼를 채용하여 빠른 시간에 화소행렬이 가지고 있는 부하를 충전한다.

특히, 저온 다결정실리콘 박막 트랜지스터를 사용할 경우 아날로그 버퍼를 패널 내에 내장할 수 있기 때문에 외부의 구동IC의 부담감소 및 공정비용을 절감하는 효과가 있다.

아날로그 버퍼로 많이 사용되는 대표적인 회로인 소스 폴로우(source follow) 타입의 아날로그 버퍼는, 저온 다결정실리콘 박막 트랜지스터의 문턱전압의 불균일성을 해소하기 위해 문턱전압 보상방식을 이용한다.

문턱전압 보상방식을 이용한 소스 폴로어 타입의 아날로그 버퍼는 구성이 단순한 장점이 있으나, 저온 다결정실리콘 박막 트랜지스터의 sub-threshold 전류로 인하여 목표한 전압을 정확하게 전달하지 못하는 단점이 있다.

sub-threshold 전류로 인한 문제를 해결하기 위하여 오프셋 보상방식(offset cancellation scheme)이 제안되었다.

도 1은 종래 오프셋 보상방식 아날로그 버퍼의 가장 일반적인 회로구성을 나타낸 도면이다.

도 1을 참조하면, 스위칭 신호 S1이 로우(low)가 되는 구간에서 버퍼 트랜지스터인 P1 박막트랜지스터의 게이트단에 입력전압(V_IN)이 인가된다. 이때, P1 트랜지스터의 드레인-소스 전류(I_DS)는 정전류원에서 공급되는 I_SOURCE와 동일해야 하기 때문에 P1 트랜지스터의 게이트-소스 전압(Vgs)은 I_SOURCE를 흘릴 수 있는 일정한 전압인 α로 정해진다. 즉, 노드 A의 전압은 V-α가 된다. 이후 스위칭 신호 S1에 연결된 스위칭 트랜지스터가 오프(off) 되고 스위칭 신호 S2에 의해 제어되는 트랜지 스터가 켜질 경우 P1 트랜지스터의 게이트단은 캐패시터 커플링에 의해 V+α가 된다. 이때, P1 트랜지스터의 드레인-소스 전류는 여전히 정전류원인 I_SOURCE와 동일해야 하므로 노드 A는 입력전압(V_IN)에 가까운 값을 가지게 되며 I_SOURCE를 통해 출력단의 부하를 충전한다. 그러나 이 과정에서 P1의 드레인-소스 전압이 변하게 되는데 이로 인해 I_SOURCE와 동일하게 P1의 드레인-소스 전류를 흘릴 수 있는 게이스-소스전압(V_GS)이 바뀌어 결과적으로 입력전압(V_IN)과 출력전압(V_OUT)의 차이를 가져오게 된다.

도 2는 도 1을 개선한 종래기술에 따른 아날로그 버퍼의 회로구성도 및 동작타이밍도이다.

도 2는, 도 1의 구성에서 초래되는 드레인-소스전압의 변화를 억제하기 위해 이중 오프셋 보상방식을 채용한 것이다. 즉, 오프셋 보상동작을 한 차례 더 실시함으로써 P1 트랜지스터의 게이트-소스 전압(V_GS)의 변화량을 감소시키며, 이에 따라 도 1의 구성에 비해 출력전압의 편차를 줄일 수 있다.

그러나, 상기 종래 구조는 추가적인 오프셋 보상동작을 위해 S3, S4의 추가적인 스위칭 신호선이 필요한 단점이 있다.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출 된 것으로, 본 발명의 목적은 복잡한 신호선의 추가 없이 간단한 구성을 통해 출력전압의 편차를 최소화한 오프셋 보상방식을 이용한 아날로그 버퍼를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 아날로그 버퍼는 게이트에 제1 입력전압(V_IN1)이 인가되고, 드레인에 제1 공급전압(V_DD)이 인가되는 제1 트랜지스터(P1)와; 게이트에 제2 입력전압(V_IN2)이 인가되고, 드레인이 상기 제1 트랜지스터의 소스와 접속되고, 소스에 제2 공급전압(V_SS)이 인가되는 제2 트랜지스터(P2)와; 게이트에 제1 클럭신호가 인가되고, 상기 제1 입력전압(V_IN1)이 상기 제1 트랜지스터(P1)의 게이트로 인가되는 것을 스위칭 하는 제1 스위칭소자와; 게이트에 제1 클럭신호가 인가되고, 상기 제2 입력전압(V_IN2)이 상기 제2 트랜지스터(P2)의 게이트로 인가되는 것을 스위칭 하는 제2 스위칭소자와; 상기 제1 트랜지스터의 게이트와 드레인 사이의 전압과 동일한 전압이 충전되도록 하는 제1 캐패시터(C1)과; 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 게이트 사이의 전압과 동일한 전압이 충전되도록 하는 제2 캐패시터(C2)와; 게이트에 제1 클럭신호가 인가되고, 상기 제1 트랜지스터의 게이트와 드레인 사이의 전압과 동일한 전압이 충전되도록 스위칭 하는 제3 스위칭소자; 및 게이트에 제2 클럭신호가 인가되고, 상기 제1 입력전압과 커패시터커플링에 의한 전압이 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인으로 인가되는 것을 스위칭 하는 제4 스위칭소자를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 제1 공급전압(V_DD)과 상기 제1 트랜지스터의 드레인 사이에 접속된 전류원을 더 포함하는 것을 특징으로 한다.

바람직하게는, 상기 제2 클록신호는 상기 제1 클록신호가 로우인 구간에서 하이이며, 상기 제1 클록신호가 하이인 구간에서 로우인 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 3은 본 발명에 따른 아날로그 버퍼의 회로구성도 및 동작타이밍도이다.

도 3을 참조하면, 본 발명에 따른 아날로그 버퍼(300)는 각각의 게이트로 제1 입력전압(V_IN1)과 제2 입력전압(V_IN2)이 인가되며, 제1 공급전압(V_DD)과 제2 공급전압(V_SS)과의 사이에 직렬로 접속된 제1 트랜지스터(P1) 및 제2 트랜지스터(P2)와; 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트와 상기 제1 및 제2 입력전압(V_IN1, V_IN2)단 사이에 접속된 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)와; 상기 제1 입력전압(V_IN1)단과 상기 제1 공급전압(V_DD)단 사이에 직렬로 접속된 제3 스위칭 소자(SW3) 및 제4 스위칭 소자(SW4)와; 상기 제1 스위칭소자(SW1)와 상기 제1 트랜지스터(P1)의 게이트와의 사이 및 상기 제3 스위칭소자(SW3)와 상기 제4 스위칭소자(SW4)와의 사이에 접속된 제1 캐패시터(C1)와; 상기 제2 스위칭소자(SW2)와 상기 제2 트랜지스터(P2)의 게이트와의 사이 및 상기 제3 스위칭소자(SW3)와 상기 제4 스위칭소자(SW4)와의 사이에 접속된 제2 캐패시터(C2)를 포함한다.

상기 구성을 갖는 아날로그 버퍼(300)의 동작은 다음과 같다.

다시 도 3을 참조하면, S1 신호(제1 클록신호)가 로우(low)가 되는 구간에서 S2 신호(제2 클록신호)는 하이(high)이므로 P1 트랜지스터의 게이트단에 입력전압 V_IN 이 인가될 때 P2 트랜지스터의 게이트단에는 추가적인 입력신호인 V_IN2=V_IN-β가 함께 인가된다. 이 때 β값은 P1 트랜지스터와 P2 트랜지스터가 포화영역에서 동작하게 하는 전압값으로, 구동환경에 따라 임의로 변화시킬 수 있다.

결국 P1 트랜지스터와 P2 트랜지스터의 드레인-소스 전류(I_DS)는 정전류원에서 공급되는 I_source 와 동일해야 하므로 P1 트랜지스터와 P2 트랜지스터의 게이트-소스 전압(V_GS)은 동일하며 일정한 전압인 α로 정해진다. 즉, I_DS = I_source 에 해당하는 게이트-소스 전압(V_GS)인 α값이 반영되어 노드 A의 전압은 V_IN-α값이 되고, 노드 B의 전압은 V_IN-β-α값이 된다. 따라서, P1 트랜지스터의 드레인-소스 전압(V_DS) 은 노드 A의 전압에서 노드 B의 전압을 뺀 값이므로 β와 동일한 값을 가진다. 즉, 두 입력전압의 차이(V_IN1-V_IN2)가 버퍼 TFT인 P1 트랜지스터의 드레인-소스 전압으로 결정된다.

이후 S1 신호(제1 클록신호)가 하이(high)가 되고 S2 신호(제2 클록신호)가 로우(low)가 되면 P1 트랜지스터와 P2 트랜지스터의 게이트단의 전압은 캐패시터 커플링(capacitor coupling)에 의하여 각각 V_IN+α, V_IN-β+α로 바뀐다. 또한 P1 트랜지스터와 P2 트랜지스터에 정전류원에서 공급되는 I_source 와 동일한 드레인-소스 전류(I_DS)를 흘리기 위하여 노드 A와 노드 B의 전압은 V_IN 과 V_IN -β가 된다. 이전 단계에서 β로 고정된 P1 트랜지스터의 드레인-소스 전압이 여전히 기존의 β로 유지가 되기 때문이다.

즉, 전술한 도 1에서와 같은 오프셋 보상방식에서의 문제점인 버퍼 TFT의 드레인-소스 전압 (V_DS)의 변화로 인한 영향을 본 발명에 따른 도 3의 구조에서는 버퍼 TFT인 P1 트랜지스터의 드레인-소스 전압(V_DS)을 일정한 값으로 고정시킴으로써 그 영향을 최소화 할 수 있다. 최종적으로 노드 A의 전압인 V_IN과 동일한 출력전압 V_OUT이 결정된다.

도 3에서 미설명부호 SW5는, 스위칭 소자로서 S5 신호에 의해 제어되며, V_OUT을 출력할 경우에만 턴-온(turn-on)된다.

도 4는 도 1, 도 2 및 도 3의 아날로그 버퍼 회로들의 동작특성을 비교하여 나타낸 것으로, 입력전압을 0에서 9V로 변화시켰을 경우 각 회로의 출력전압의 편차를 보여준다.

도 4를 참조하면, 도 1의 일반적인 오프셋 보상 방식 (offset cancellation scheme)의 아날로그 버퍼 회로의 출력전압 편차는 약 90mV 이며, 도 2의 이중 오프셋 보상 방식(double offset cancellation scheme)을 사용한 아날로그 버퍼 회로의 출력전압 편차는 40mV 이하이다. 도 1의 아날로그 버퍼의 경우 출력전압 편차가 도 2 및 도 3의 아날로그 버퍼에 비하여 큰 편차를 보여주고 있다. 이와 같이 도 1의 오프셋 보상방식의 출력전압 특성이 좋지 않은 것은, 버퍼 TFT의 드레인-소스 전압(V_DS)의 변화로 인한 것이다.

반면 본 발명에 따른 도 3의 아날로그 버퍼의 경우 이중 오프셋 보상 방식을 이용하지 않고도 도 2의 이중 오프셋 보상방식의 아날로그 버퍼와 유사한 출력 특성을 보여준다. 즉, 본 발명에 따른 아날로그 버퍼는 신호선 등의 증가 없이도 이중 오프셋 보상 방식과 유사한 구동 능력을 가지고 있음을 확인할 수 있다.

도 5는 본 발명에 따른 도 3의 아날로그 버퍼의 버퍼 TFT인 P1 트랜지스터의 문턱전압 변화에 따른 출력전압의 편차를 나타낸 도면이다.

P1 트랜지스터의 문턱전압이 -1.1V에서 -3.1V까지 불균일한 경우, 출력전압은 40mV 이하의 편차가 나타난다. 즉, 본 발명에 따른 아날로그 버퍼는 문턱전압의 변화 역시 성공적으로 보상한다는 것을 확인할 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 기존의 이중 오프셋 보상방식과 대등한 출력특성을 나타내며, 이를 위해 추가적인 신호선을 사용하지 않는다. 따라서, 회로 집적면에서 유리하며, 각 신호선 간의 부정합(mismatching) 문제로 인한 누설전류 및 오차를 최소화할 수 있고, 구동이 간단하다.

더욱이, 본 발명에 따른 아날로그 버퍼는 N 타입 소자만으로도 구성할 수 있으므로 N 타입 다결정 실리콘 박막 트랜지스터 및 비정질 실리콘 박막 트랜지스터를 이용한 회로설계에도 적용 가능하다.

Claims (3)

1. 게이트에 제1 입력전압이 인가되고, 드레인에 제1 공급전압이 인가되는 제1 트랜지스터와;

   게이트에 제2 입력전압이 인가되고, 드레인이 상기 제1 트랜지스터의 소스와 접속되고, 소스에 제2 공급전압이 인가되는 제2 트랜지스터와;

   게이트에 제1 클럭신호가 인가되고, 상기 제1 입력전압이 상기 제1 트랜지스터의 게이트로 인가되는 것을 스위칭 하는 제1 스위칭소자와;

   게이트에 제1 클럭신호가 인가되고, 상기 제2 입력전압이 상기 제2 트랜지스터의 게이트로 인가되는 것을 스위칭 하는 제2 스위칭소자와;

   상기 제1 트랜지스터의 게이트와 드레인 사이의 전압과 동일한 전압이 충전되도록 하는 제1 캐패시터와;

   상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 게이트 사이의 전압과 동일한 전압이 충전되도록 하는 제2 캐패시터와;

   게이트에 제1 클럭신호가 인가되고, 상기 제1 트랜지스터의 게이트와 드레인 사이의 전압과 동일한 전압이 충전되도록 스위칭 하는 제3 스위칭소자; 및

   게이트에 제2 클럭신호가 인가되고, 상기 제1 입력전압과 커패시터커플링에 의한 전압이 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인으로 인가되는 것을 스위칭 하는 제4 스위칭소자를 포함하는 것을 특징으로 하는 아날로그버퍼.
2. 제 1 항에 있어서, 상기 제1 공급전압과 상기 제1 트랜지스터의 드레인 사이에 접속된 전류원을 더 포함하는 것을 특징으로 하는 아날로그 버퍼.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제2 클록신호는

   상기 제1 클록신호가 로우인 구간에서 하이이며, 상기 제1 클록신호가 하이인 구간에서 로우인 것을 특징으로 하는 아날로그 버퍼.

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