KR20050009977A - 아날로그 버퍼 회로, 표시 장치 및 휴대 단말기 - Google Patents

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KR20050009977A
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요시하루 나까지마
요시또시 기다
도시까즈 마에까와
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소니 가부시끼 가이샤
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Abstract

절연 기판 상에 TFT로 형성하는 경우에도, 입출력 오프셋이 작으며 또한 소비 전력이 적은 아날로그 버퍼 회로, 이것을 표시부의 주변 구동 회로에 이용한 표시 장치 및 상기 표시 장치를 화면 표시부로서 탑재한 휴대 단말기이다. 소스 팔로워인 NMOS 트랜지스터 Qn11의 게이트에, 예를 들면 2개의 캐패시터 Cn1, Cn2를 접속하며, 스위치 Sn1~Sn5의 도통/비도통의 제어를 적절히 행함으로써, 소스 팔로워의 오프셋 검출을 2회에 걸쳐 분할하여 행하고, 그 검출한 오프셋을 순서대로 캔슬함으로써, 최종 오프셋 전압을 충분히 작게 하여, 고정밀도의 오프셋 캔슬을 실현한다.

Description

아날로그 버퍼 회로, 표시 장치 및 휴대 단말기{ANALOG BUFFER CIRCUIT, DISPLAY DEVICE AND MOBILE TERMINAL}
액정 표시 장치나 EL(electroluminescence) 표시 장치로 대표되는 플랫 패널형 표시 장치 분야에서는 최근, 패널의 협액연화 및 박형화를 도모하기 위해, 화소가 매트릭스 형태로 배치되어 이루어지는 표시부와 동일한 투명 절연 기판 상에, 상기 표시부를 구동하는 주변 구동 회로를 일체로 탑재하는 소위, 구동 회로 일체형 표시 장치의 개발이 진행되고 있다. 액정 표시 장치나 EL 표시 장치에서는 화소 트랜지스터로서 TFT가 이용되기 때문에, 구동 회로를 투명 절연 기판 상에 탑재할 때에는 상기 구동 회로도 TFT를 이용하여 형성되게 된다.
표시 장치의 주변 구동 회로에는, 구동 능력을 높이기 위해 아날로그 버퍼 회로가 이용되는 경우가 많다. 여기서, 아날로그 버퍼 회로를 절연 기판 상에 TFT를 이용하여 형성하는 경우에 대하여 생각한다. TFT는 임계값 Vth의 절대값이 크며 또한 그 변동이 매우 크다. 또한, 유리 기판 등의 절연 기판 상에 형성하면, 실리콘 기판 상에 형성하는 경우에 비해 TFT의 소자 특성이 더 악화되는 것으로 알려져 있다. 이와 같이, TFT의 임계값 Vth의 절대값이 크며 또한 그 변동이 매우 크면, TFT를 이용하여 절연 기판 위에 아날로그 버퍼 회로를 형성하면, 아날로그 버퍼 회로의 입출력 오프셋 및 그 변동이 커진다.
이 아날로그 버퍼 회로를, 예를 들면 구동 회로 일체형 표시 장치의 데이터 드라이버(수평 드라이버)의 출력부에, 표시부의 데이터선(신호선)에 대응하여 복수개 배치하여 이용하는 것으로 한다. 이 경우, 아날로그 버퍼 회로의 입출력 오프셋의 변동이 크면, 회로 개개의 출력 전위 오차가 커진다. 이와 같이 하면, 이 출력 전위 오차가 표시부의 열(列) 간의 전위차로 되어, 화면 상에 세로줄로 표시되기 때문에, 표시 품위(균일성)를 현저히 악화시키게 된다.
또한, 절연 기판 상에 TFT를 이용하여 아날로그 회로를 형성한 경우, TFT의 임계값 Vth의 절대값이 크면, 회로를 구동하기 위해 높은 전원 전압과 큰 아이들링 전류가 필요해지기 때문에, 소비 전력이 커져서, 구동 회로 일체형의 구성을 채용하면서 표시 장치의 저소비 전력화를 도모하는 데 불리해진다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은 절연 기판 상에 TFT로 형성하는 경우에도, 입출력 오프셋이 작으며 또한 소비 전력이 적은 아날로그 버퍼 회로, 이것을 표시부의 주변 구동 회로에 이용한 표시 장치 및 상기 표시 장치를 화면 표시부로서 탑재한 휴대 단말기를 제공하는 것에 있다.
<발명의 개시>
본 발명에 따른 아날로그 버퍼 회로는 출력 부하를 구동하는 소스 팔로워 수단과, 이 소스 팔로워 수단의 오프셋 검출을 복수회에 걸쳐 분할하여 행하고, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 포함한 구성으로 되어 있다. 이 아날로그 버퍼 회로는, 디지털 표시 신호를 아날로그 표시 신호로 변환하여 표시부의 데이터선에 공급하는 DA 변환 회로를 표시부와 동일한 투명 절연 기판 상에 탑재하여 이루어지는 표시 장치에서, 상기 DA 변환 회로의, 예를 들면 출력부에 이용된다. 또한, 이 아날로그 버퍼 회로를 이용한 DA 변환 회로를 갖는 표시 장치는, PDA(Personal Digital Assistants)나 휴대 전화기로 대표되는 휴대 단말기에 그 화면 표시부로서 탑재된다.
상기 구성의 아날로그 버퍼 회로, 이것을 DA 변환 회로의 일부로서 이용하여 표시 장치, 또는 상기 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에서, 소스 팔로워의 오프셋 검출을 복수회에 걸쳐 분할하여 행함으로써, 최초로 검출하는 오프셋 전압보다도 마지막으로 검출하는 오프셋 전압 쪽이 훨씬 최종 출력 시의 동작점 근처에서 검출된다. 따라서, 최종 오프셋 전압이 마지막으로 검출한 오프셋 전압과 매우 가까워져서, 대부분 캔슬되기 때문에, 최종 오프셋 전압이 충분히 작아진다.
본 발명은 아날로그 버퍼 회로, 표시 장치 및 휴대 단말기에 관한 것으로, 특히 절연 기판 상에 박막 트랜지스터(Thin Film Transistor; TFT)로 형성되어 이루어지는 아날로그 버퍼 회로, 이것을 표시부의 주변 구동 회로에 이용한 표시 장치 및 상기 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에 관한 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 2는 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 동작 설명에 제공되는 타이밍도.
도 3은 본 발명의 제1 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 4는 제1 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로의 동작 설명에 제공되는 타이밍도.
도 5는 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 6은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로의 동작 설명에 제공되는 타이밍도.
도 7은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(1).
도 8은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(2).
도 9는 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(3).
도 10은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(4).
도 11은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 P형 소스 팔로워의 동작 설명도(1).
도 12는 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 P형 소스팔로워의 동작 설명도(2).
도 13은 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 P형 소스 팔로워의 동작 설명도(3).
도 14는 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 P형 소스 팔로워의 동작 설명도(4).
도 15는 N형 소스 팔로워용 전류원의 회로예를 도시하는 회로도.
도 16은 P형 소스 팔로워용 전류원의 회로예를 도시하는 회로도.
도 17은 본 발명의 제2 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 18은 제2 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 동작 설명에 제공되는 타이밍도.
도 19는 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(1).
도 20은 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(2).
도 21은 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(3).
도 22는 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스 팔로워의 동작 설명도(4).
도 23은 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서의 N형 소스팔로워의 동작 설명도(그 5).
도 24는 본 발명의 제2 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 25는 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로의 구성예를 도시하는 회로도.
도 26은 본 발명에 따른 구동 회로 일체형 액정 표시 장치의 구성예를 도시하는 블록도.
도 27은 표시부에서의 화소 구성의 일례를 도시하는 회로도.
도 28은 본 발명의 제1 적용예에 따른 기준 전압 선택형 DA 변환 회로의 구성예를 도시하는 블록도.
도 29는 기준 전압 셀렉터의 구성예를 도시하는 회로도.
도 30은 본 발명의 제2 적용예에 따른 기준 전압 선택형 DA 변환 회로의 구성예를 도시하는 블록도.
도 31은 본 발명의 제3 적용예에 따른 스위치드 캐패시터형(switched capacitor type) DA 변환 회로의 구성예를 도시하는 블록도.
도 32는 제3 적용예에 따른 스위치드 캐패시터형 DA 변환 회로의 내부 구성의 구체예를 도시하는 회로도.
도 33은 제3 적용예에 따른 스위치드 캐패시터형 DA 변환 회로의 동작 설명에 제공되는 타이밍도.
도 34는 본 발명의 제3 적용예의 응용예에 따른 기준 전압 선택형 DA 변환회로의 구성예를 도시하는 블록도.
도 35는 본 발명에 따른 PDA의 개략적 구성을 도시하는 외관도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세히 설명한다.
[제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도이다. 이 N형 버퍼 타입 아날로그 버퍼 회로는 NMOS 트랜지스터로 구성되며, 출력 신호 전위가 비교적 높을 때, 구체적으로는 후술하는 특정 고정 전위 PSIG보다도 높을 때에 이용된다.
도 1에서, 제1 전원(예를 들면, 플러스측 전원 VDD)과 제2 전원(예를 들면, 마이너스측 전원 VSS)과의 사이에는, 소스 팔로워인 NMOS 트랜지스터 Qn1과 전류원 In1이 직렬로 접속되어 있다. 회로 입력 단자 INn1과 NMOS 트랜지스터 Qn1의 게이트 사이에는 스위치 Sn1이 접속되어 있다. 회로 입력 단자 INn1과 NMOS 트랜지스터 Qn1의 소스 사이에는 스위치 Sn2 및 스위치 Sn3이 직렬로 접속되며, 또한 스위치 Sn4 및 스위치 Sn5가 직렬로 접속되어 있다.
NMOS 트랜지스터 Qn1의 게이트(스위치 Sn1의 출력단)와 스위치 Sn4의 출력단(스위치 Sn5의 입력단)과의 사이에는 캐패시터 Cn1이 접속되어 있다. NMOS 트랜지스터 Qn1의 게이트와 스위치 Sn2의 출력단(스위치 Sn3의 입력단)과의 사이에는 캐패시터 Cn2가 접속되어 있다. 이들 5개의 스위치 Sn1∼Sn5 및 2개의 캐패시터 Cn1, Cn2는 소스 팔로워(NMOS 트랜지스터 Qn1)의 오프셋 검출을 2회에 걸쳐 분할하여 행하여, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구성하고 있다.
NMOS 트랜지스터 Qn1의 소스와 회로 출력 단자 OUTn1과의 사이에는 스위치 Sn6이 접속되어 있다. 회로 출력 단자 OUTn1(스위치 Sn6의 출력단)에는 스위치 Sn7의 일단이 접속되어 있다. 스위치 Sn7의 타단에는 출력 부하의 프리차지 전위로서 로우 레벨(이하, "L" 레벨로 기재함)의 고정 전위 PSIG가 공급된다.
다음으로, 상기 구성의 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 회로 동작에 대하여 도 2의 타이밍도를 이용하여 설명한다. 본 발명의 아날로그 버퍼 회로는 기본적으로, 다음의 4개의 동작을 순서대로 행함으로써 1 사이클의 동작을 완료하여 1회의 출력을 행한다.
먼저, 구간 A에서, 스위치 Sn7이 도통 상태로 되어, 출력 부하에 대하여 고정 전위 PSIG가 프리차지되기 시작한다. 또한, 스위치 Sn1, Sn3, 및 Sn5가 도통 상태로 되어, NMOS 트랜지스터 Qn1의 게이트에 신호 Vin이 입력되며, NMOS 트랜지스터 Qn1의 게이트-소스 사이에 2개의 캐패시터 Cn1, Cn2가 접속된다. 이것에 의해, 이 때의 NMOS 트랜지스터 Qn1의 게이트-소스 전압(VosA)이 캐패시터 Cn1, Cn2에 축적된다.
다음으로, 구간 B에서, 스위치 Sn1, Sn5는 비도통 상태로 되며, 스위치 Sn4가 도통 상태로 된다. 이 때, 좌측 캐패시터 Cn1의 다른 쪽의 전극으로 입력 신호 Vin이 공급되기 때문에, NMOS 트랜지스터 Qn1의 게이트 전압은 캐패시터 Cn1에 축적된 전압에 따라 변화한다. 또한, 또 하나의 캐패시터 Cn2는 여전히 NMOS 트랜지스터 Qn1의 게이트-소스 사이에 접속된 상태이며, 이 시점에서의 게이트-소스 전압(VosB)이 이 캐패시터 Cn2에 축적된다. 이 때의 소스 전압은 대략 Vin+(VosA-VosB)로 된다.
다음으로, 구간 C에서 스위치 Sn3, Sn4가 비도통 상태로 되며, 스위치 Sn2가 도통 상태로 된다. 이것에 의해, 우측 캐패시터 Cn2의 다른 쪽의 전극으로 신호 Vin이 입력되어, 이 캐패시터 Cn2에 축적된 전압에 따라 게이트 전위가 변화한다. 이 때의 게이트-소스 전압을 VosC라고 하면, 소스 전압은 대략 Vin+(VosB-VosC)로 된다.
마지막으로, 구간 D에서 스위치 Sn6이 도통 상태로 되며, 스위치 Sn7이 비도통 상태로 된다. 이것에 의해, 출력 부하가 NMOS 트랜지스터 Qn1의 소스 팔로워 출력(소스)에 접속되어, 소스 전압 Vin+(VosB-VosC)가 부하로 출력된다. 이 구간 D에서의 동작에 대해서는 구간 C의 시작에서부터 오버랩시켜 행하게 하는 것도 가능하다.
상술한 동작에서 중요한 점은 소스 팔로워의 오프셋 검출을 복수회, 본예의 경우에는 2회에 걸쳐 분할하여 행함으로써, 최초로 검출하는 오프셋 전압 VosA보다도 2회째에 검출하는 오프셋 전압 VosB쪽이 훨씬 최종 출력 시의 동작점 근처에서 검출된다는 것이다. 이것에 의해, 오프셋 전압 VosC는 오프셋 전압 VosB와 매우 가까워져서, 최종 오프셋 전압(VosB-VosC)이 충분히 작아진다. 즉, 매우 고정밀도의 오프셋 캔슬을 달성할 수 있다.
또한, 소스 팔로워가 NMOS 트랜지스터 단체로 이루어지는 기본형인 경우에는, NMOS 트랜지스터의 게이트-소스 전압 Vgs분의 입출력 오프셋이 발생한다. 또한, 소스 팔로워의 오프셋 검출을 1회 행하는 오프셋 캔슬의 경우에는, 오프셋 검출 시와 최종 출력 시의 NMOS 트랜지스터의 동작점이 다르며, 이것에 수반하여 드레인 전압에 대한 게이트 전압이 오프셋 검출 시와 최종 출력 시에 다르기 때문에, 오프셋분을 완전히 캔슬할 수 없어서, 기본형에 비해 어느 정도 오프셋 캔슬의 효과를 얻을 수 있지만 여전히 입출력 오프셋이 발생하게 된다.
이것에 대하여, 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로에서는 소스 팔로워의 오프셋 검출을 2회에 걸쳐 분할하여 행하는 구성을 채용함으로써, 최종 오프셋 전압을 충분히 작게 할 수 있어서, 고정밀도의 오프셋 캔슬을 행할 수 있기 때문에, 매우 낮은 오프셋으로 출력 전위 변동이 적은 아날로그 버퍼 회로를 실현할 수 있다. 또, 이 효과는 NMOS 트랜지스터 Qn1의 동작점의 차이(예를 들면, 드레인-소스 전압 Vds의 차이)에 의한 오프셋 전압의 차가 큰 경우보다 크게 된다.
따라서, 본 실시 형태에 따른 아날로그 버퍼 회로는 임계값 Vth의 절대값이 크며 또한 그 변동이 매우 큰 TFT를 이용하여 구성하는 경우, 특히 그 소자 특성이 보다 악화되기 쉬운 유리 기판 등의 절연 기판 상에 TFT를 이용하여 형성하는 경우에 유용하다. 단, 본 발명은 TFT로 형성되는 회로, 혹은 절연 기판 상에 TFT를 이용하여 형성되는 회로에의 적용에 한정되는 것은 아니며, 그것 이외의 회로의 경우에도, 고정밀도의 오프셋 캔슬을 행할 수 있는 것은 전술한 동작 설명으로부터 분명하다.
도 3은 본 발명의 제1 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도이다. 이 P형 버퍼 타입 아날로그 버퍼 회로는 PMOS 트랜지스터로 구성되며, 출력 신호 전위가 비교적 낮을 때, 구체적으로는 특정 고정 전위 PSIG보다도 낮을 때에 이용된다.
도 3에서, 전원 VDD와 전원 VSS 사이에는 전류원 Ip1과 소스 팔로워인 PMOS 트랜지스터 Qp1이 직렬로 접속되어 있다. 회로 입력 단자 INp1과 PMOS 트랜지스터 Qp1의 게이트 사이에는 스위치 Sp1이 접속되어 있다. 회로 입력 단자 INp1과 PMOS 트랜지스터 Qp1의 소스 사이에는 스위치 Sp2 및 스위치 Sp3이 직렬로 접속되며, 또한 스위치 Sp4 및 스위치 Sp5가 직렬로 접속되어 있다.
PMOS 트랜지스터 Qp1의 게이트(스위치 Sp1의 출력단)와 스위치 Sp4의 출력단(스위치 Sp5의 입력단)과의 사이에는 캐패시터 Cp1이 접속되어 있다. PMOS 트랜지스터 Qp1의 게이트와 스위치 Sp2의 출력단(스위치 Sp3의 입력단) 사이에는 캐패시터 Cp2가 접속되어 있다. 이들 5개의 스위치 Sp1∼Sp5 및 2개의 캐패시터 Cp1, Cp2는 소스 팔로워(PMOS 트랜지스터 Qp1)의 오프셋 검출을 2회에 걸쳐 분할하여 행하여, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구성하고 있다.
PMOS 트랜지스터 Qp1의 소스와 회로 출력 단자 OUTp1과의 사이에는 스위치 Sp6이 접속되어 있다. 회로 출력 단자 OUTp1(스위치 Sp6의 출력단)에는 스위치 Sp7의 일단이 접속되어 있다. 스위치 Sp7의 타단에는 출력 부하의 프리차지 전위로서 하이 레벨(이하, "H" 레벨로 기재함)의 고정 전위 PSIG가 공급된다.
상기 구성의 P형 버퍼 타입 아날로그 버퍼 회로에서, 스위치 Sp1∼Sp7 및 캐패시터 Cp1, Cp2는 전술한 N형 버퍼 타입 아날로그 버퍼 회로(도 1을 참조)에서의 스위치 Sn1∼Sn7 및 캐패시터 Cn1, Cn2에 각각 대응하고 있으며, 회로 동작에 대해서는 N형 버퍼 타입 아날로그 버퍼 회로와 전적으로 동일하다. 그 타이밍도를 도 4에 나타낸다. 이것에 의해, N형 버퍼 타입 아날로그 버퍼 회로의 경우와 전적으로 마찬가지의 작용 효과를 발휘한다.
(제1 실시 형태의 응용예)
도 5는 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로의 구성예를 도시하는 회로도이며, 도면에서, 도 1 및 도 3과 동등 부분에는 동일한 부호를 붙여서 나타내고 있다. 본 응용예에 따른 아날로그 버퍼 회로에서는 출력 부하의 프리차지를 번갈아 행하기 위해, N형 버퍼 타입 아날로그 버퍼 회로와 P형 버퍼 타입 아날로그 버퍼 회로를 병용한 구성을 채용하고 있다.
즉, 도 5에서, 회로 입력 단자 IN1과 회로 출력 단자 OUT1과의 사이에는 도 1에 도시한 N형 버퍼 타입 아날로그 버퍼 회로(이하, N형 소스 팔로워 NSF로 기재함)와, 도 3에 도시한 P형 버퍼 타입 아날로그 버퍼 회로(이하, P형 소스 팔로워 PSF로 기재함)가 병렬로 접속되어 있다. 또한, 회로 출력 단자 OUT1(스위치 Sn6, Sp6의 각 출력단)에는 스위치 S7(스위치 Sn7, Sp7에 상당)의 일단이 접속되어 있다. 스위치 S7의 타단에는 출력 부하의 프리차지 전위로서 교류 전위 CS가 공급된다.
다음으로, 상기 구성의 응용예에 따른 아날로그 버퍼 회로의 회로 동작에 대하여, 도 6의 타이밍도를 참조하면서 도 7∼도 14의 동작 설명도를 이용하여 설명한다. 도 6의 타이밍도에서, 구간 OA부터 구간 OD까지는 N형 소스 팔로워 NSF가 액티브되 되며, P형 소스 팔로워 PSF가 비액티브로 된다. 또한, 구간 EA∼구간 ED에서는 P형 소스 팔로워 PSF가 액티브로 되며, N형 소스 팔로워 NSF가 비액티브로 된다.
이들 소스 팔로워 NSF, PSF의 액티브, 비 액티브는 제어 신호 Ncont/Pcont로 각 소스 팔로워의 전류원 In1, Ip1을 제어함으로써 실현된다. 제어 신호 Ncont/Pcont는 프리차지 전위 CS의 극성에 따라 출력되어, 프리차지 전위 CS가 "L" 레벨일 때 "H" 레벨로 되어 N형 소스 팔로워 NSF를 액티브로 하며, 프리차지 전위 CS가 "H" 레벨일 때 "L" 레벨로 되어 P형 소스 팔로워 PSF를 액티브로 한다.
구체적인 회로 동작은 이하와 같다. 먼저, 구간 OA에서는 아날로그 버퍼 회로는 도 7에 도시한 바와 같은 접속 상태가 된다. 즉, N형 소스 팔로워 NSF의 스위치 Sn1, Sn3, Sn5 및 Sn7이 도통(폐(閉)) 상태로 되며, Sn2, Sn4 및 Sn6이 비도통(개(開)) 상태로 된다. 이 때, P형 소스 팔로워 PSF에서는 모든 스위치가 비도통 상태에 있으며, 이 상태가 구간 OD까지 계속된다.
이 상태에서는, 출력 부하에 "L" 레벨의 CS 전위가 프리차지되기 시작하며, 그 프리차지는 구간 OD까지 계속된다. 또한, NMOS 트랜지스터 Qn1의 게이트에 신호 Vin이 입력되며, NMOS 트랜지스터 Qn1의 게이트-소스 사이에 2개의 캐패시터 Cn1, Cn2가 접속된다. 이것에 의해, 이 때의 NMOS 트랜지스터 Qn1의 게이트-소스 전압(VosnA)이 캐패시터 Cn1, Cn2에 축적된다.
다음으로, 구기간 OB에서, 아날로그 버퍼 회로는 도 8에 도시한 바와 같은 접속 상태가 된다. 즉, N형 소스 팔로워 NSF측의 스위치 Sn1, Sn5가 비도통 상태로 되며, 스위치 Sn4가 도통 상태로 된다. 이 때, 좌측 캐패시터 Cn1의 다른 쪽의 전극으로 입력 신호 Vin이 공급되기 때문에, NMOS 트랜지스터 Qn1의 게이트 전압은 캐패시터 Cn1에 축적된 전압에 따라 변화한다. 또한, 또 하나의 캐패시터 Cn2는 여전히 NMOS 트랜지스터 Qn1의 게이트-소스 사이에 접속된 상태이며, 이 시점에서의 게이트-소스 전압(VosB)이 이 캐패시터 Cn2에 축적된다. 이 때의 소스 전압은 대략 Vin+(VosA-VosB)로 된다.
계속해서, 구간 OC에서, 아날로그 버퍼 회로는 도 9에 도시한 바와 같은 접속 상태가 된다. 즉, N형 소스 팔로워 NSF측의 스위치 Sn3, Sn4가 비도통 상태로 되며, 스위치 Sn2가 도통 상태로 된다. 이것에 의해, 우측 캐패시터 Cn2의 다른 쪽의 전극으로 신호 Vin이 입력되며, 이 캐패시터 Cn2에 축적된 전압에 따라 게이트 전위가 변화한다. 이 때의 게이트-소스 전압을 VosC로 하면, 소스 전압은 대략 Vin+(VosB-VosC)로 된다.
마지막으로, 구간 OD에서, 아날로그 버퍼 회로는 도 10에 도시한 바와 같은 접속 상태가 된다. 즉, N형 소스 팔로워 NSF측의 스위치 Sn6이 도통 상태로 되며, 스위치 S7이 비도통 상태로 된다. 이것에 의해, 출력 부하가 NMOS 트랜지스터 Qn1의 소스 팔로워 출력(소스)에 접속되어, 소스 전압 Vin+(VosB-VosC)가 부하로 출력된다.
여기서, 출력 시의 NMOS 트랜지스터 Qn1의 동작점과 최종적으로 오프셋 검출되었을 때의 NMOS 트랜지스터 Qn1의 동작점은 매우 가깝기 때문에, VosB-VosC는 매우 작아져서, 낮은 오프셋화를 실현할 수 있다.
구간 EA, EB, EC, ED에서는 출력 부하에는 "H" 레벨의 CS 전위가 프리차지되어, P형 소스 팔로워 PSF가 N형 소스 팔로워 NSF와 전적으로 마찬가지의 동작을 행하여 신호를 출력한다. 이 구간 EA∼ED에서의 회로 동작에 대해서는 중복되기 때문에 그 설명을 생략한다. 또, 도 11∼도 14는 구간 EA∼ED의 각 동작 설명도이다.
이상과 같이, 프리차지 회로(스위치 S7)와 출력 전압의 극성에 따라 전류 제어·접속 제어되는 N형 소스 팔로워 NSF 및 P형 소스 팔로워 PSF를 조합하여 사용함으로써, 출력 부하를 출력 전압의 극성에 대응한 바람직한 전위("H" 레벨/"L" 레벨)로 프리차지하는 것이 가능해진다.
또, N형 소스 팔로워 NSF의 전류원 In1 및 P형 소스 팔로워 PSF의 전류원 Ip1로서는, 각각 단일 NMOS 트랜지스터, PMOS 트랜지스터로 이루어지는 1 트랜지스터형을 이용할 수 있다. 또한, 도 15 및 도 16에 도시한 바와 같은 3 트랜지스터형인 것을 이용하면, 전류 변동이 작아져서, 오프셋 전압 및 출력 전위 오차를 보다 저감시킬 수 있다.
도 15에 도시하는 회로는 N형 소스 팔로워 NSF용 전류원이다. 도 15에서, 전원 VDD와 전원 VSS와의 사이에 PMOS 트랜지스터 Qp11 및 NMOS 트랜지스터 Qn11이 직렬로 접속되어 있다. PMOS 트랜지스터 Qp11의 게이트에는 "L" 레벨의 제어 신호 Ncont가 공급된다. NMOS 트랜지스터 Qn11은 게이트-드레인 사이가 단락되며, 게이트끼리 접속된 NMOS 트랜지스터 Qn12와 함께 전류 미러 회로를 형성하고 있다. NMOS 트랜지스터 Qn12는 소스 팔로워인 NMOS 트랜지스터 Qn1에 대하여 직렬로 접속되며, 그 소스가 전원 VSS에 접속되어 있다.
도 16에 도시하는 회로는 P형 소스 팔로워 PSF용 전류원이다. 도 16에서, 전원 VDD와 전원 VSS와의 사이에 PMOS 트랜지스터 Qp12 및 NMOS 트랜지스터 Qn13이 직렬로 접속되어 있다. NMOS 트랜지스터 Qn13의 게이트에는 "H" 레벨의 제어 신호 Pcont가 공급된다. PMOS 트랜지스터 Qp12는 게이트-드레인 사이가 단락되며, 게이트끼리 접속된 PMOS 트랜지스터 Qp13과 함께 전류 미러 회로를 형성하고 있다. PMOS 트랜지스터 Qp13은 소스 팔로워인 PMOS 트랜지스터 Qp1에 대하여 직렬로 접속되며, 그 소스가 전원 VDD에 접속되어 있다.
이상 설명한 제1 실시 형태 및 그 응용예에 따른 아날로그 버퍼 회로에서는 소스 팔로워의 오프셋 검출을 2회에 걸쳐 분할하여 행하는 경우를 예로 들어 설명하였지만, 오프셋 검출의 횟수는 2회에 한정되는 것은 아니며, 3회 이상이어도 되고, 그 횟수가 증가할수록, 보다 고정밀도의 오프셋 캔슬을 달성할 수 있다. 이하에, 오프셋 검출을 3회 행하는 경우의 아날로그 버퍼 회로에 대하여, 제2 실시 형태로서 설명한다.
[제2 실시 형태]
도 17은 본 발명의 제2 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도이다. 이 N형 버퍼 타입 아날로그 버퍼 회로는 NMOS 트랜지스터로 구성되며, 출력 신호 전위가 비교적 높을 때, 구체적으로는 후술하는특정 고정 전위 PSIG보다도 높을 때에 이용된다.
도 17에서, 전원 VDD와 전원 VSS 사이에는 소스 팔로워인 NMOS 트랜지스터 Qn21과 전류원 In21이 직렬로 접속되어 있다. 회로 입력 단자 INn21과 NMOS 트랜지스터 Qn21의 게이트 사이에는 스위치 Sn21이 접속되어 있다. 회로 입력 단자 INn21과 NMOS 트랜지스터 Qn21의 소스 사이에는 스위치 Sn22 및 스위치 Sn23이 직렬로 접속되며, 또한 스위치 Sn24 및 스위치 Sn25가 직렬로 접속되고, 또한 스위치 Sn26 및 스위치 Sn27이 직렬로 접속되어 있다.
NMOS 트랜지스터 Qn21의 게이트(스위치 Sn21의 출력단)와 스위치 Sn26의 출력단(스위치 Sn27의 입력단)과의 사이에는 캐패시터 Cn21이 접속되어 있다. NMOS 트랜지스터 Qn21의 게이트와 스위치 Sn24의 출력단(스위치 Sn25의 입력단)과의 사이에는 캐패시터 Cn22가 접속되어 있다. NMOS 트랜지스터 Qn21의 게이트와 스위치 Sn22의 출력단(스위치 Sn23의 입력단)과의 사이에는 캐패시터 Cn23이 접속되어 있다.
이들 7개의 스위치 Sn21∼Sn27 및 3개의 캐패시터 Cn21∼Cn23은 소스 팔로워(NMOS 트랜지스터 Qn21)의 오프셋 검출을 3회에 걸쳐 분할하여 행하며, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구성하고 있다.
NMOS 트랜지스터 Qn21의 소스와 회로 출력 단자 OUTn21 사이에는 스위치 Sn28이 접속되어 있다. 회로 출력 단자 OUTn21(스위치 Sn28의 출력단)에는 스위치 Sn29의 일단이 접속되어 있다. 스위치 Sn29의 타단에는 "L" 레벨의 고정 전위 PSIG가 공급된다.
계속해서, 상기 구성의 제2 실시 형태에 따른 아날로그 버퍼 회로의 회로 동작에 대하여, 도 18의 타이밍도를 참조하면서 도 19∼도 23의 동작 설명도를 이용하여 설명한다. 본 아날로그 버퍼 회로는 기본적으로, 다음의 5개의 동작을 순서대로 행함으로써 1 사이클의 동작을 완료하여 1회의 출력을 행한다.
먼저, 구간 A에서는 도 19에 도시한 바와 같이, 스위치 Sn29가 도통 상태로 되어, 출력 부하에 대하여 고정 전위 PSIG가 프리차지되기 시작한다. 또한, 스위치 Sn21, Sn23, Sn25, 및 Sn27이 도통 상태로 되어, NMOS 트랜지스터 Qn21의 게이트에 신호 Vin이 입력되고, NMOS 트랜지스터 Qn21의 게이트-소스 사이에 3개의 캐패시터 Cn21, Cn22, Cn23이 접속된다. 이것에 의해, 이 때의 NMOS 트랜지스터 Qn21의 게이트-소스 전압(VosA)이 캐패시터 Cn21, Cn22, Cn23에 축적된다.
다음으로, 구간 B에서는 도 20에 도시한 바와 같이, 스위치 Sn21, Sn27은 비도통 상태로 되며, 스위치 Sn26이 도통 상태로 된다. 이 때, 가장 좌측 캐패시터 Cn21의 다른 쪽의 전극으로 입력 신호 Vin이 공급되기 때문에, NMOS 트랜지스터 Qn21의 게이트 전압은 캐패시터 Cn21에 축적된 전압에 따라 변화한다. 또한, 다른 2개의 캐패시터 Cn22, Cn23은 여전히 NMOS 트랜지스터 Qn21의 게이트-소스 사이에 접속된 상태이며, 이 시점에서의 게이트-소스 전압(VosB)이 이들 캐패시터 Cn22, Cn23에 축적된다. 이 때의 NMOS 트랜지스터 Qn21의 소스 전압은 대략 Vin+(VosA-VosB)로 된다.
다음으로, 구간 C에서는 도 21에 도시한 바와 같이 스위치 Sn25, Sn26이 비도통 상태로 되며, 스위치 Sn24가 도통 상태로 된다. 이것에 의해, 한가운데의 캐패시터 Cn22의 다른 쪽의 전극으로 신호 Vin이 입력되어, 이 캐패시터 Cn22에 축적된 전압에 따라 게이트 전위가 변화한다. 이 때의 게이트-소스 전압을 VosC라고 하면, 소스 전압은 대략 Vin+(VosB-VosC)로 된다.
다음으로, 구간 D에서는 도 22에 도시한 바와 같이, 스위치 Sn23, Sn24가 비도통 상태로 되며, 스위치 Sn22가 도통 상태로 된다. 이것에 의해, 가장 우측 캐패시터 Cn23의 다른 쪽의 전극으로 신호 Vin이 입력되어, 이 캐패시터 Cn23에 축적된 전압에 따라 게이트 전위가 변화한다. 이 때의 게이트-소스 전압을 VosD라고 하면, 소스 전압은 대략 Vin+(VosC-VosD)로 된다.
마지막으로, 구간 E에서는 도 23에 도시한 바와 같이, 스위치 Sn28이 도통 상태로 되며, 스위치 Sn29가 비도통 상태로 된다. 이것에 의해, 출력 부하가 NMOS 트랜지스터 Qn21의 소스 팔로워 출력(소스)에 접속되며, 소스 전압 Vin+(VosC-VosD)가 부하로 출력된다. 이 구간 E에서의 동작에 대해서는 구간 D의 시작에서부터 오버랩시켜 행하는 것도 가능하다.
상술한 동작에서, 중요한 점은, 최초로 검출하는 오프셋 전압 VosA보다도 3회째에 검출하는 오프셋 전압 VosC 쪽이 훨씬 최종 출력 시의 동작점의 근처에서 검출된다는 것이다. 이것에 의해, 오프셋 전압 VosD는 오프셋 전압 VosC와 매우 가까워져서, 최종 오프셋 전압(VosC-VosD)이 충분히 작아진다. 즉, 소스 팔로워의 오프셋 검출을 2회에 걸쳐 분할하여 행하는 경우보다도 훨씬 고정밀도의 오프셋 캔슬을 달성할 수 있다.
이와 같이, 제2 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로에 따르면, 소스 팔로워의 오프셋 검출을 3회에 걸쳐 분할하여 행함으로써, 최종 오프셋 전압을 2회 검출한 경우보다도 훨씬 작게 할 수 있어서, 보다 고정밀도의 오프셋 캔슬을 행할 수 있기 때문에, 매우 낮은 오프셋으로 출력 전위 변동이 적은 아날로그 버퍼 회로를 실현할 수 있다.
도 24는 본 발명의 제2 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로의 구성예를 도시하는 회로도이다. 이 P형 버퍼 타입 아날로그 버퍼 회로는 PMOS 트랜지스터로 구성되며, 출력 신호 전위가 비교적 낮을 때, 구체적으로는 특정 고정 전위 PSIG보다도 낮을 때에 이용된다.
도 24에서, 플러스 전원 VDD와 마이너스 전원 VSS 사이에는 전류원 Ip21과 소스 팔로워인 PMOS 트랜지스터 Qp21이 직렬로 접속되어 있다. 회로 입력 단자 INp21과 PMOS 트랜지스터 Qp21의 게이트 사이에는 스위치 Sp21이 접속되어 있다. 회로 입력 단자 INp21과 PMOS 트랜지스터 Qp21의 소스 사이에는 스위치 Sp22 및 스위치 Sp23이 직렬로 접속되며, 또한 스위치 Sp24 및 스위치 Sp25가 직렬로 접속되고, 또한 스위치 Sp26 및 스위치 Sp27이 직렬로 접속되어 있다.
PMOS 트랜지스터 Qp21의 게이트(스위치 Sp21의 출력단)와 스위치 Sp26의 출력단(스위치 Sp27의 입력단)과의 사이에는 캐패시터 Cp21이 접속되어 있다. PMOS 트랜지스터 Qp21의 게이트와 스위치 Sp24의 출력단(스위치 Sp25의 입력단)과의 사이에는 캐패시터 Cp22가 접속되어 있다. PMOS 트랜지스터 Qp21의 게이트와 스위치 Sp22의 출력단(스위치 Sp23의 입력단)과의 사이에는 캐패시터 Cp23이 접속되어 있다.
이들 7개의 스위치 Sp21∼Sp27 및 3개의 캐패시터 Cp21∼Cp23은 소스 팔로워(PMOS 트랜지스터 Qp21)의 오프셋 검출을 3회에 걸쳐 분할하여 행하여, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구성하고 있다.
PMOS 트랜지스터 Qp21의 소스와 회로 출력 단자 OUTp21 사이에는 스위치 Sp28이 접속되어 있다. 회로 출력 단자 OUTp21(스위치 Sp28의 출력단)에는 스위치 Sp29의 일단이 접속되어 있다. 스위치 Sp29의 타단에는 "H" 레벨의 고정 전위 PSIG가 공급된다.
상기 구성의 P형 버퍼 타입 아날로그 버퍼 회로에서, 스위치 Sp21∼Sp29 및 캐패시터 Cp21, Cp22, Cp23은 전술한 N형 버퍼 타입 아날로그 버퍼 회로(도 17을 참조)에서의 스위치 Sn21∼Sn29 및 캐패시터 Cn21, Cn22, Cn23에 각각 대응하고 있으며, 회로 동작에 대해서는 N형 버퍼 타입 아날로그 버퍼 회로와 전적으로 동일하다. 단, 도 18의 타이밍도에서, 입력 신호 Vin이 "L" 레벨이 되며, 프리차지 전위 PSIG가 "H" 레벨이 된다. 이 P형 버퍼 타입 아날로그 버퍼 회로인 경우에도, N형 버퍼 타입 아날로그 버퍼 회로인 경우와 전적으로 마찬가지의 작용 효과를 얻을 수 있다.
(제2 실시 형태의 응용예)
도 25는 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로의 구성예를 도시하는 회로도이며, 도면에서, 도 17 및 도 24와 동등 부분에는 동일한 부호를 붙여서 나타내고 있다. 본 응용예에 따른 아날로그 버퍼 회로에서는 출력 부하의 프리차지를 번갈아 행하기 위해, N형 버퍼 타입 아날로그 버퍼 회로와 P형 버퍼 타입아날로그 버퍼 회로를 병용한 구성을 채용하고 있다.
즉, 도 25에서, 회로 입력 단자 IN21과 회로 출력 단자 OUT21과의 사이에는, 도 17에 도시한 N형 버퍼 타입 아날로그 버퍼 회로(N형 소스 팔로워 NSF)와, 도 24에 도시한 P형 버퍼 타입 아날로그 버퍼 회로(P형 소스 팔로워 PSF)가 병렬로 접속되어 있다. 또한, 회로 출력 단자 OUT21(스위치 Sn28, Sp28의 각 출력단)에는 스위치 S29(스위치 Sn29, Sp29에 상당)의 일단이 접속되어 있다. 스위치 S29의 타단에는 출력 부하의 프리차지 전위로서 교류 전위 CS가 공급된다.
본 응용예에 따른 아날로그 버퍼 회로에서는, 도 6의 타이밍도를 참조하면서 도 19∼도 23의 동작 설명도를 이용하여 설명한 N형 버퍼 타입 아날로그 버퍼 회로의 회로 동작과, 마찬가지의 P형 버퍼 타입 아날로그 버퍼 회로의 회로 동작이 프리차지 전위 CS의 극성 반전에 동기하여 교대로 행해지게 된다. 이와 같이, 프리차지 회로(스위치 S29)와 출력 전압의 극성에 따라 전류 제어·접속 제어되는 N형 소스 팔로워 NSF 및 P형 소스 팔로워 PSF를 조합하여 사용함으로써, 출력 부하를 바람직한 전위("H" 레벨/"L" 레벨)로 프리차지하는 것이 가능해진다.
이상 설명한 제1, 제2 실시 형태에 따른 아날로그 버퍼 회로는 그 용도가 특별히 한정되는 것은 아니지만, 예를 들면 구동 회로 일체형 표시 장치에서, 표시부를 구동하는 주변 구동 회로의 일부로서 이용하기 적합한 것이다. 단, 본 발명은 표시 장치의 구동 회로에의 적용에 한정되는 것은 아니며, 특히 절연 기판 상에 TFT로 형성되는 아날로그 버퍼 회로 단체로서 이용하는 데 유용하다.
도 26은 본 발명에 따른 구동 회로 일체형 표시 장치, 예를 들면 액정 표시장치의 구성예를 도시하는 블록도이다. 도 26에서, 투명 절연 기판, 예를 들면 유리 기판(11) 상에는 화소가 매트릭스 형태로 배치되어 이루어지는 표시부(화소부)(12)가 형성되어 있다. 유리 기판(11)은 또 하나의 유리 기판과 소정의 간극을 갖고 대향 배치되며, 양 기판 사이에 액정 재료를 밀봉함으로써 표시 패널(LCD 패널)을 구성하고 있다.
표시부(12)에서의 화소 구성의 일례를 도 27에 도시한다. 매트릭스 형태로 배치된 화소(20) 각각은 화소 트랜지스터인 TFT(Thin Film Transistor; 박막 트랜지스터)(21)와, 이 TFT(21)의 드레인 전극에 화소 전극이 접속된 액정 셀(22)과, TFT(21)의 드레인 전극에 한쪽의 전극이 접속된 유지 용량(23)을 갖는 구성으로 되어 있다. 여기서, 액정 셀(22)은 화소 전극과 이것에 대향하여 형성되는 대향 전극과의 사이에서 발생하는 액정 용량을 의미한다.
이 화소 구조에서, TFT(21)는 게이트 전극이 게이트선(주사선)(24)에 접속되고, 소스 전극이 데이터선(신호선)(25)에 접속되어 있다. 액정 셀(22)은 대향 전극이 VCOM선(26)에 대하여 각 화소 공통으로 접속되어 있다. 그리고, 액정 셀(22)의 대향 전극에는, VCOM선(26)을 통해 공통 전압 VCOM(VCOM 전위)이 각 화소 공통으로 공급된다. 유지 용량(23)은 다른 쪽의 전극(대향 전극측의 단자)이 CS선(27)에 대하여 각 화소 공통으로 접속되어 있다.
여기서, 1H(H는 수평 기간) 반전 구동 또는 1F(F는 필드 기간) 반전 구동을 행하는 경우에는, 각 화소에 기입되는 표시 신호는 VCOM 전위를 기준으로 하여 극성 반전을 행하게 된다. 또한, VCOM 전위의 극성을 1H 주기 또는 1F 주기로 반전시키는 VCOM 반전 구동을 1H 반전 구동 또는 1F 반전 구동과 병용하는 경우에는, CS선(27)에 공급되는 CS 전위의 극성도 VCOM 전위에 동기하여 교류 반전한다.
여기서, VCOM 전위로서는 CS 전위와 거의 동일한 진폭의 교류 전압이 이용된다. 단, 실제로는 데이터선(25)으로부터 TFT(21)를 통해 액정 셀(22)의 화소 전극에 신호를 기입할 때, 기생 용량 등에 기인하여 TFT(21)에서 전압 강하가 발생하기 때문에, VCOM 전위로서는 그 전압 강하분만큼 DC 시프트한 교류 전압이 이용된다.
다시 도 26에서, 표시부(12)와 동일한 유리 기판(11) 상에는 예를 들면, 표시부(12)의 좌측에 데이터 처리 회로(13)가, 표시부(12)의 상하측에 수평(H) 드라이버(수평 구동 회로)(14A, 14B)가, 표시부(12)의 우측에 수직(V) 드라이버(수직 구동 회로)(15)가 각각 주변 구동 회로로서 탑재되어 있다. 여기서는, 주변 구동 회로로서 일부를 예시한 것에 지나지 않으므로, 이들에 한정되는 것은 아니다. 또한, 수평 드라이버(14A, 14B)에 대해서는 표시부(12)의 상하 어느 한쪽에 배치해도 된다. 이들 주변 구동 회로는 표시부(12)의 화소 트랜지스터와 함께 저온 폴리실리콘 혹은 CG(Continuous Grain; 연속 입계 결정) 실리콘을 이용하여 제작된다.
상기 구성의 액정 표시 장치에서, 유리 기판(11)에 대하여, 저전압 진폭(예를 들면, 0V-3.3V 진폭)의 R(적) G(녹) B(청) 병렬 입력의 표시 데이터 Data가 입력 패드(PAD)부(16)를 통해 기판 외부로부터 입력되며, 데이터 처리 회로(13)에서 고전압 진폭(예를 들면, 0V-6.5V)으로 레벨 시프트(레벨 변환)된다. 레벨 시프트된 표시 데이터 Data는 수평 드라이버(14A, 14B)에 공급된다.
수평 드라이버(14A)는 예를 들면, 수평 시프트 레지스터(141), 데이터 샘플링 래치부(142), 제2 래치부(143), 레벨 시프터(144) 및 DA(디지털-아날로그) 변환 회로(DAC)(145)를 갖는 디지털 드라이버 구성으로 되어 있다. 수평 드라이버(14B)도, 수평 드라이버(14A)와 전적으로 동일한 구성으로 되어 있다.
수평 시프트 레지스터(141)는, 타이밍 발생 회로(도시 생략)로부터 공급되는 수평 스타트 펄스 HST에 응답하여 시프트 동작을 개시하여, 상기 타이밍 발생 회로로부터 공급되는 수평 클럭 펄스 HCK에 동기하여 1 수평 기간에 순차 전송해 가는 샘플링 펄스를 생성한다. 데이터 샘플링 래치부(142)는 수평 시프트 레지스터(141)에서 생성된 샘플링 펄스에 동기하여, 데이터 처리 회로(13)로부터 공급되는 표시 데이터 Data를 1 수평 기간 동안 순차 샘플링하여 래치한다.
이 래치된 1 라인분의 디지털 데이터는 수평 블랭킹 기간 동안 제2 래치부(143)로 전달된다. 제2 래치부(143)로부터는 1 라인분의 디지털 데이터가 일제히 출력된다. 이 출력된 1 라인분의 디지털 데이터는 레벨 시프터(144)에 의해 레벨 업되어 DA 변환 회로(145)로 공급되며, 여기서 아날로그 표시 신호로 변환된다. DA 변환 회로(145)로부터 출력되는 1 라인분의 아날로그 표시 신호는 표시부(12)의 수평 방향 화소 수 n에 대응하여 배선된 데이터선(25-1∼25-n)으로 출력된다.
수직 드라이버(15)는 수직 시프트 레지스터 및 게이트 버퍼에 의해 구성된다. 이 수직 드라이버(15)에서, 수직 시프트 레지스터는 타이밍 발생 회로(도시 생략)로부터 공급되는 수직 스타트 펄스 VST에 응답하여 시프트 동작을 개시하여, 상기 타이밍 발생 회로로부터 공급되는 수직 클럭 펄스 VCK에 동기하여 1 수직 기간 동안 순차 전송해 가는 주사 펄스를 생성한다. 이 생성된 주사 펄스는 표시부(12)의 수직 방향 화소 수 m에 대응하여 배선된 게이트선(24-1∼24-m)으로 게이트 버퍼를 통해 순차적으로 출력된다.
이 수직 드라이버(15)에 의한 수직 주사에 의해, 주사 펄스가 게이트선(24-1∼24-m)으로 순차적으로 출력되면, 표시부(12)의 각 화소가 행(라인) 단위로 순서대로 선택된다. 그리고, 이 선택된 1 라인분의 화소에 대하여, DA 변환 회로(145)로부터 출력되는 1 라인분의 아날로그 표시 신호가 데이터선(25-1∼25-n)을 경유하여 일제히 기입된다. 이 라인 단위의 기입 동작이 반복됨으로써, 1 화면분의 화상 표시가 행해진다.
상기 구성의 액정 표시 장치에서는, 표시부(12)와 동일한 패널(유리 기판(11)) 상에, 데이터 처리 회로(13), 수평 드라이버(14A, 14B), 및 수직 드라이버(15) 등의 주변 구동 회로를 일체로 탑재함으로써, 전체 구동 회로 일체형의 표시 패널을 구성할 수 있어서, 외부에 별도의 기판이나 IC, 트랜지스터 회로를 구비할 필요가 없기 때문에, 시스템 전체의 소형화 및 저비용화가 가능해진다.
이 구동 회로 일체형 액정 표시 장치에서, 예를 들면, DA 변환 회로(145)를 구성하는 데 전술한 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로가 이용된다.
[제1 적용예]
도 28은 기준 전압 선택형 DA 변환 회로의 구성예를 도시하는 블록도이다. 여기서는 표시 데이터 Data로서, 예를 들면 R(적) G(녹) B(청) 각각 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5가 공급되는 것으로 한다.
도 28에서, 기준 전압 발생 회로(31)는 6 비트의 표시 데이터 Data에 대응하여 64 계조분의 기준 전압 V0∼V63을 발생한다. 이들 기준 전압 V0∼V63은 기준 전압 셀렉터(32R, 32G, 32B)에 공급된다. 기준 전압 셀렉터(32R, 32G, 32B)는 표시부(12)의 데이터선(25-1∼25-n)에 대응하여 구비되어 있으며, 64 계조분의 기준 전압 V0∼V63 중에서 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5에 대응한 기준 전압을 선택하여 아날로그 표시 신호로서 출력한다. 도 29에 기준 전압 셀렉터(32R, 32G, 32B)의 구성의 일례를 나타낸다.
기준 전압 셀렉터(32R, 32G, 32B)의 출력측, 즉 표시부(12)의 데이터선(25-1∼25-n)과의 사이에는 버퍼 회로(33R, 33G, 33B)가 구비되어 있다. 버퍼 회로(33R, 33G, 33B)가 구비되는 이유는 다음과 같다. 즉, 액정 표시 장치의 화면 사이즈가 커지거나, 혹은 해상도가 높아지면, 데이터선(25-1∼25-n)에 생기는 기생 용량 등의 용량 부하가 늘어난다. 이 용량 부하를 정해진 시간 내에 충방전하기 위해서는 그것에 상응하는 구동 능력이 요구된다. 따라서, 버퍼 회로(33R, 33G, 33B)가 필요하게 된다.
본 적용예에서는 이 버퍼 회로(33R, 33G, 33B)로서, 전술한 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로를 이용한다. 상기 아날로그 버퍼 회로는 전술한 바와 같이, 매우 낮은 오프셋으로 출력 전위의 변동이 적기 때문에, 유리 기판(11) 등의 절연 기판 위에 TFT로 형성하여도 아무런 문제가 없다.
따라서, 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로를버퍼 회로(33R, 33G, 33B)로서 배치하여도, 각 버퍼 회로 간의 오프셋의 변동을 억제할 수 있기 때문에, 해당 오프셋 변동에 기인하는 세로줄이 발생하지 않아서, 표시 품위(균일성)을 향상할 수 있다. 또한, 버퍼 회로(33R, 33G, 33B)를 탑재할 수 있음으로써, 데이터선(25-1∼25-n)의 용량 부하에 대한 구동 능력을 높일 수 있기 때문에, 대형이며 고해상도의 구동 회로 일체형 액정 표시 장치의 실현이 가능해진다.
또한, VCOM 반전 구동을 행하는 수평 드라이버(14A, 14B)에서, 제1, 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로를 이용한 경우에 매우 적합하게 된다. 왜냐하면, 데이터선(25-1∼25-n)은 임의의 특정한 계조 레벨(예를 들면, 노멀 화이트형 액정 표시 장치에서는 백 레벨, 노멀 블랙형 액정 표시 장치에서는 흑 레벨)로 프리차지되는 것이 소비 전력의 관점에서 바람직하며, 이 백 레벨 또는 흑 레벨은 VCOM 반전에 대응하여 번갈아 변화하기 때문이다.
즉, 도 5 혹은 도 25의 프리차지 전위 CS로서, 도 27의 CS선(27)에 공급하는 CS 전위(전술한 바와 같이, VCOM 전위에 동기하여 교류 반전하는 전위임)를 이용함으로써, 상기 CS 전위는 액정으로의 전압 비인가 시의 계조 레벨(노멀 화이트형 액정 표시 장치에서는 백 레벨, 노멀 블랙형 액정 표시 장치에서는 흑 레벨)이며, 그 계조 신호 레벨로부터 데이터선(25-1∼25-n)의 구동을 개시할 수 있게 되어, 구동 전류가 적어지기 때문에, 소비 전력의 저감이 가능해진다.
이 적용예의 경우, 도 5의 스위치 S7 및 도 25의 스위치 S29가 프리차지 스위치로 된다. 그리고, 제1, 제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로에서, 각 스위치를 ON/OFF 구동하는 스위치 신호, 전류원을 ON/OFF 구동하는 제어 신호 Ncont, Pcont, 및 프리차지 스위치를 ON/OFF 구동하는 프리차지 신호는 타이밍 발생 회로(34)(도 28을 참조)에서 발생된다.
[제2 적용예]
기준 전압 선택형 DA 변환 회로에서는 특히, 표시부(12)의 수평 방향 화소 수가 많아지면, 그것에 따라 기준 전압 셀렉터(32R, 32G, 32B)의 수가 증가하며, 그것에 수반하여 기준 전압 V0∼V63을 전송하는 배선의 길이가 길어지기 때문에, 도 30에 도시한 바와 같이 구동 능력을 높이기 위해 기준 전압 발생 회로(31)의 후단에 버퍼 회로(35)가 구비된다. 여기서는, 버퍼 회로(35)를 하나의 블록으로 나타내고 있지만, 실제로는 기준 전압 V0∼V63 각각에 대하여 버퍼 회로(35)가 구비된다.
그리고, 본 적용예에서는 이 버퍼 회로(35)로서, 전술한 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로를 이용한다. 제1 적용예에서는, 버퍼 회로(33R, 33G, 33B)가 기준 전압 셀렉터(32R, 32G, 32B)에 의해 선택된 후의 기준 전압 V0∼V63을 취급하고 있던 것에 비해, 본 적용예에서는 버퍼 회로(35)가 기준 전압 셀렉터(32R, 32G, 32B)에 의해 선택되기 전의 기준 전압 V0∼V63을 취급하게 된다.
결국에는, 동일한 기준 전압 V0∼V63을 취급하기 때문에, 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로의 사용 방법으로서는 제1 적용예의 경우와 동일하게 된다. 따라서, 전술한 이유와 동일한 이유에 의해, 특히 제1,제2 실시 형태의 응용예에 따른 아날로그 버퍼 회로를 이용한 경우에 매우 적합하게 된다.
이와 같이, 기준 전압 발생 회로(31)용 버퍼 회로(35)로서, 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로를 이용함으로써, 상기 아날로그 버퍼 회로는 매우 낮은 오프셋으로 출력 전위의 변동이 적기 때문에, 기준 전압 V0∼V63 상호간의 상대적인 전위의 변동을 억제할 수 있다. 이것에 의해, 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5에 정확히 대응하는 아날로그 표시 신호 레벨로 표시 구동을 행할 수 있기 때문에, 보다 고화질의 화상을 표시할 수 있게 된다.
[제3 적용예]
도 31은 스위치드 캐패시터형 DA 변환 회로의 구성예를 도시하는 블록도이다. 여기서는, 표시 데이터 Data로서, 예를 들면 R(적) G(녹) B(청) 각각 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5가 공급되는 것으로 한다.
도 31에서, 스위치드 캐패시터형 DA 변환 회로(41R, 41G, 41B)가 표시부(12)의 데이터선(25-1∼25-n)에 대응하여 구비되어 있다. 스위치드 캐패시터형 DA 변환 회로(41R, 41G, 41B)는 기준 전압 선택형 DA 변환 회로인 경우와 마찬가지의 이유에 의해 버퍼 회로를 내장하고 있다. 본 적용예에서는 이 버퍼 회로로서, 전술한 제1, 제2 실시 형태에 따른 아날로그 버퍼 회로를 이용한다.
도 32는 제3 적용예에 따른 스위치드 캐패시터형 DA 변환 회로의 내부 구성의 구체예를 도시하는 회로도이다. 본 구체예에서는 이해를 쉽게 하기 위해, 스위치드 캐패시터형 DA 변환 회로를 2 비트 구성으로 하여, 이 2 비트의 스위치드 캐패시터형 DA 변환 회로에 대하여 도 1의 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로를 조합한 경우를 예로 들어 나타내고 있다.
도 32에서, 도 1의 회로와 대응시켜 보면, 하위 비트(LSB)의 입력 데이터 Vin0측에는 스위치 Sn2-0, Sn3-0, Sn4-0, Sn5-0 및 캐패시터 Cn1-0, Cn2-0으로 이루어지는 제1 스위치/캐패시터군이 구비되며, 상위 비트(MSB)의 입력 데이터 Vin1측에는 스위치 Sn2-1, Sn3-1, Sn4-1, Sn5-1 및 캐패시터 Cn1-1, Cn2-1로 이루어지는 제2 스위치/캐패시터군이 구비되어 있다. 또한, 수 정합을 위해 고정 전위 Vin1(initial)에 접속된 스위치 Sn1-i, Sn2-i, Sn3-i, Sn4-i, Sn5-i 및 캐패시터 Cn1-i, Cn2-i로 이루어지는 제3 스위치/캐패시터군이 구비되어 있다. 버퍼 부분의 NMOS 트랜지스터 Qn1 및 전류원 In1, 그 출력부의 스위치 Sn6, Sn7에 대해서는 도 1의 경우와 동일하다.
상기 구성의 버퍼 내장된 스위치드 캐패시터형 DA 변환 회로에서, 제3 스위치/캐패시터군의 캐패시터 Cn1-i, Cn2-i의 용량값과 제1 스위치/캐패시터군의 캐패시터 Cn1-0, Cn2-0의 용량값은 동일하게 설정되며, 이들에 대하여 제2 스위치/캐패시터군의 캐패시터 Cn1-1, Cn2-1의 용량값은 1/2로 설정된다. 또한, 입력 데이터 Vin0, Vin1은 1("H" 레벨)/0("L" 레벨)의 2치 데이터이기 때문에, 그 입력에 의해 스위칭이 행해진다. 그 결과, 입력 데이터 VinO, Vin1의 각 전위의 차분에 따라 아날로그 전압이 출력된다. 또, 스위치드 캐패시터형 DA 변환 회로의 동작에 대해서는 주지의 사실이므로, 여기서는 그 설명을 생략한다.
또한, 버퍼 회로 부분은 오프셋 캔슬 기능을 가지며, 그 회로 동작은 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로의 경우와 동일하다. 그 타이밍도를 도 33에 나타낸다. 또, 각 스위치를 ON/OFF 구동하는 스위치 신호, 전류원을 ON/OFF 구동하는 제어 신호 Ncont, Pcont, 및 프리차지 스위치를 ON/OFF 구동하는 프리차지 신호는 타이밍 발생 회로(42)에서 발생된다.
이 오프셋 캔슬 동작에 의해, 오프셋을 저감하여, 출력 전위의 변동을 적게 할 수 있다. 따라서, 스위치드 캐패시터형 DA 변환 회로에 대하여 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로를 조합함으로써, 제1 적용예의 경우와 마찬가지의 작용 효과를 발휘하게 된다. 이에 덧붙여서, 도 32의 회로 구성으로부터 분명한 바와 같이, 도 1의 캐패시터 Cn2에 상당하는 캐패시터 Cn2-0, Cn2-1을 스위치드 캐패시터로서 겸용할 수 있다는 장점도 있다.
또, 본 적용예에서는 스위치드 캐패시터형 DA 변환 회로에 대하여 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로를 조합한 경우를 예로 들었지만, 제1 실시 형태에 따른 P형 버퍼 타입 아날로그 버퍼 회로, 제1 실시 형태의 응용예에 따른 아날로그 버퍼 회로, 또한 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로에 대해서도 마찬가지로 조합하여 이용할 수 있다.
(제3 적용예의 응용예)
도 34는 제3 적용예의 응용예에 따른 기준 전압 선택형 DA 변환 회로의 구성예를 도시하는 블록도이다. 본 응용예에 따른 기준 전압 선택형 DA 변환 회로는 기준 전압 셀렉터와 스위치드 캐패시터와의 병용형 DA 변환 회로이다. 여기서는, 표시 데이터 Data로서, 예를 들면 RGB 각각 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5가 공급되는 것으로 한다.
기준 전압 발생 회로(51)는 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5에 대하여 64 계조분이 아니라, 그것보다도 세분화하지 못한 예를 들면 9 계조분의 기준 전압 V0∼V8을 발생한다. 이 기준 전압 V0∼V8은 기준 전압 셀렉터(52R, 52G, 52B)에 공급된다. 기준 전압 셀렉터(52R, 52G, 52B)는 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5 중, 예를 들면 상위 3 비트분의 데이터 bR3∼bR5, bG3∼bG5, bB3∼bB5에 대하여, 기준 전압 V0∼V8 중 근접한 2개의 기준 전압을 선택하여 출력한다.
이 선택된 2개의 기준 전압은 6 비트의 디지털 데이터 bR0∼bR5, bG0∼bG5, bB0∼bB5 중, 하위 3 비트분의 데이터 bR0∼bR2, bG0∼bG2, bB0∼bB2와 함께, 스위치드 캐패시터형 DA 변환 회로(53R, 53G, 53B)에 입력된다. 스위치드 캐패시터형 DA 변환 회로(53R, 53G, 53B)는 그 입력단에, 2개의 기준 전압 사이에서 하위 3 비트분의 데이터 bR0∼bR2, bG0∼bG2, bB0∼bB2에 대응한 레벨을 갖는 3 비트의 데이터 Vin0, Vin1, Vin2를 생성하는 회로 부분을 갖고 있다.
그리고, 이 생성된 3 비트의 데이터 Vin0, Vin1, Vin2는 본래의 스위치드 캐패시터형 DA 변환 부분에 공급된다. 이 스위치드 캐패시터형 DA 변환 부분에 대하여, 제1 실시 형태에 따른 N형 버퍼 타입 아날로그 버퍼 회로를 조합한 경우의 기본 회로를 도시한 것이 도 32의 회로이다. 단, 도 32의 회로는 2 비트의 데이터 Vin0, Vin1에 대응한 것이며, 3 비트 대응인 경우에는 캐패시터 및 스위치의 회로 부분이 또 하나 추가되게 된다.
이와 같이, 기준 전압 셀렉터와 스위치드 캐패시터와의 병용형 DA 변환 회로에서도, 그 스위치드 캐패시터형 DA 변환 회로(53R, 53G, 53B)에 대하여, 제1, 제2 실시 형태 혹은 그 응용예에 따른 아날로그 버퍼 회로를 조합하는 것이 가능하다.
또, 이상 설명한 각 적용예에서는, 표시 소자로서 액정 셀을 이용하여 이루어지는 액정 표시 장치에 적용한 경우를 예로 들어 설명하였지만, 이 적용예에 한정되는 것은 아니며, 표시 소자로서 EL(electroluminescence) 소자를 이용하여 이루어지는 EL 표시 장치 등, 표시부와 동일한 기판 위에 아날로그 버퍼 회로를 탑재하여 이루어지는 표시 장치 전반에 적용 가능하다.
상술한 적용예에 따른 액정 표시 장치를 대표하는 표시 장치는, 휴대 전화기나 PDA(Personal Digital Assistants)에 대표되는 소형·경량의 휴대 단말기의 화면 표시부로서 이용하기 적합한 것이다.
도 35는 본 발명에 따른 휴대 단말기, 예를 들면 PDA의 개략적 구성을 도시하는 외관도이다.
본 예에 따른 PDA는 예를 들면, 장치 본체(61)에 대하여 덮개(62)가 개폐 가능하게 제공된 절첩식 구성으로 되어 있다. 장치 본체(61)의 상면에는 키보드 등의 각종 키가 배치되어 이루어지는 조작부(63)가 배치되어 있다. 한편, 덮개(62)에는 화면 표시부(64)가 배치되어 있다. 이 화면 표시부(64)로서, 전술한 제1, 제2, 및 제3 적용예에 따른 DA 변환 회로를 표시부와 동일한 기판 상에 탑재하여 이루어지는 액정 표시 장치가 이용된다.
이들 적용예에 따른 DA 변환 회로를 탑재한 액정 표시 장치에서는, 전술한바와 같이, 구동 회로 일체형을 용이하게 실현할 수 있으며, 또한 화면 사이즈의 대형화, 고해상도화, 및 고화질화를 도모할 수 있음과 함께, 저소비 전력화도 가능하다. 따라서, 액정 표시 장치를 화면 표시부(64)로서 탑재함으로써, PDA 전체의 구성의 간략화, 화면 사이즈의 대형화, 고해상도화 및 고화질화에 기여할 수 있음과 함께, 화면 표시부(64)의 저소비 전력화에 따라 배터리 전원에 의한 연속 사용 가능 시간의 장시간화를 도모할 수 있게 된다.
또, 여기서는 PDA에 적용한 경우를 예로 채용하여 설명하였지만, 이 적용예에 한정되는 것은 아니며, 본 발명에 따른 액정 표시 장치는 특히 휴대 전화기 등 소형·경량의 휴대 단말기 전반에 이용하기 적합하다.
이상 설명한 바와 같이, 본 발명에 따르면, 소스 팔로워의 오프셋 검출을 복수회에 걸쳐 분할하여 행함으로써, 최종 오프셋 전압을 충분히 작게 할 수 있어서, 고정밀도의 오프셋 캔슬을 행할 수 있기 때문에, 매우 낮은 오프셋으로 출력 전위 변동이 적은 아날로그 버퍼 회로를 실현할 수 있다.

Claims (13)

  1. 출력 부하를 구동하는 소스 팔로워 수단과,
    상기 소스 팔로워 수단의 오프셋 검출을 복수회에 걸쳐 분할하여 행하고, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단
    을 포함하는 것을 특징으로 하는 아날로그 버퍼 회로.
  2. 제1항에 있어서,
    절연 기판 상에 박막 트랜지스터로 형성되어 이루어지는 것을 특징으로 하는 아날로그 버퍼 회로.
  3. 제1항에 있어서,
    상기 소스 팔로워 수단은, NMOS 트랜지스터로 이루어지는 제1 소스 팔로워 수단과 PMOS 트랜지스터로 이루어지는 제2 소스 팔로워 수단을 가지며, 상기 제1 소스 팔로워 수단과 상기 제2 소스 팔로워 수단은 상기 출력 부하를 프리차지하는 프리차지 전위의 극성에 따라 액티브 상태로 되는 것을 특징으로 하는 아날로그 버퍼 회로.
  4. 제1항에 있어서,
    상기 소스 팔로워 수단은, 제어 신호의 극성에 따라 도통 상태/비도통 상태가 되는 제1 MOS 트랜지스터와, 소스 팔로워의 MOS 트랜지스터에 대하여 직렬로 접속된 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터에 대하여 직렬로 접속되며, 상기 제2 MOS 트랜지스터와 함께 전류 미러 회로를 형성하는 제3 MOS 트랜지스터로 이루어지는 전류원을 갖는 것을 특징으로 하는 아날로그 버퍼 회로.
  5. 투명 절연 기판 상에 화소가 매트릭스 형태로 배치되어 이루어지는 표시부와,
    상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 디지털 표시 신호를 아날로그 표시 신호로 변환하여 상기 표시부의 데이터선에 공급하는 DA 변환 회로를 포함하며,
    상기 DA 변환 회로는,
    상기 데이터선을 구동하는 소스 팔로워 수단과,
    상기 소스 팔로워 수단의 오프셋 검출을 복수회에 걸쳐 분할하여 행하고, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구비한 아날로그 버퍼 회로를 갖는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서,
    상기 아날로그 버퍼 회로는 박막 트랜지스터로 형성되어 있는 것을 특징으로 하는 표시 장치.
  7. 제5항에 있어서,
    상기 화소가 액정 셀을 포함하여 이루어지는 액정 표시 장치에서,
    상기 데이터선에 대하여 액정으로의 전압 비인가 시의 계조 레벨의 프리차지 전위를 프리차지하는 수단을 포함하며,
    상기 소스 팔로워 수단은, NMOS 트랜지스터로 이루어지는 제1 소스 팔로워 수단과 PMOS 트랜지스터로 이루어지는 제2 소스 팔로워 수단을 갖고, 상기 제1 소스 팔로워 수단과 상기 제2 소스 팔로워 수단은 상기 프리차지 전위의 극성에 따라 액티브 상태로 되는 것을 특징으로 하는 표시 장치.
  8. 제5항에 있어서,
    상기 DA 변환 회로는, 계조 수에 대응한 복수의 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 복수의 기준 전압 중에서 디지털 표시 신호에 대응한 기준 전압을 선택하여 출력하는 기준 전압 셀렉터를 갖는 기준 전압 선택형 DA 변환 회로이며, 상기 기준 전압 셀렉터의 출력측에 상기 아날로그 버퍼 회로를 배치하여 이루어지는 것을 특징으로 하는 표시 장치.
  9. 제5항에 있어서,
    상기 DA 변환 회로는, 계조 수에 대응한 복수의 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 복수의 기준 전압 중에서 디지털 표시 신호에 대응한 기준 전압을 선택하여 출력하는 기준 전압 셀렉터를 갖는 기준 전압 선택형 DA 변환 회로이며, 상기 기준 전압 발생 회로의 출력측에 상기 아날로그 버퍼 회로를 배치하여 이루어지는 것을 특징으로 하는 표시 장치.
  10. 제5항에 있어서,
    상기 DA 변환 회로는, 스위치와 캐패시터가 조합하여 이루어지는 스위치드 캐패시터형 DA 변환 회로이며, 그 출력단에 상기 아날로그 버퍼 회로를 배치하여 이루어지는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서,
    상기 스위치드 캐패시터형 DA 변환 회로에서, 그 DA 변환부의 캐패시터와 상기 아날로그 버퍼 회로의 캐패시터를 겸용하는 것을 특징으로 하는 표시 장치.
  12. 제5항에 있어서,
    상기 DA 변환 회로는, 계조 수에 대응한 복수의 기준 전압을 발생하는 기준 전압 발생 회로와, 상기 복수의 기준 전압 중에서 디지털 표시 신호의 상위측 비트에 대응한 2개의 근접한 기준 전압을 선택하여 출력하는 기준 전압 셀렉터와, 상기 기준 전압 셀렉터에 의해 선택된 상기 2개의 근접한 기준 전압을 이용하여 상기 디지털 표시 신호의 하위측 비트에 대응한 아날로그 표시 신호를 생성하여 출력하는 스위치드 캐패시터 회로를 갖는 기준 전압 선택/스위치드 캐패시터 병용형 DA 변환 회로이며, 상기 스위치드 캐패시터 회로의 출력단에 상기 아날로그 버퍼 회로를 배치하여 이루어지는 것을 특징으로 하는 표시 장치.
  13. 투명 절연 기판 상에 화소가 매트릭스 형태로 배치되어 이루어지는 표시부와,
    상기 투명 절연 기판 상에 상기 표시부와 함께 탑재되며, 디지털 표시 신호를 아날로그 표시 신호로 변환하여 상기 표시부의 데이터선에 공급하는 DA 변환 회로를 포함하며,
    상기 DA 변환 회로가,
    상기 데이터선을 구동하는 소스 팔로워 수단과,
    상기 소스 팔로워 수단의 오프셋 검출을 복수회에 걸쳐 분할하여 행하고, 그 검출한 오프셋을 순서대로 캔슬하는 오프셋 캔슬 수단을 구비한 아날로그 버퍼 회로를 갖는,
    표시 장치를 화면 표시부로서 탑재하는 것을 특징으로 하는 휴대 단말기.
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