JP3373835B2 - 補償Ｖｇｓを具えたソースフォロワ - Google Patents
補償Ｖｇｓを具えたソースフォロワInfo
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- JP3373835B2 JP3373835B2 JP2000215987A JP2000215987A JP3373835B2 JP 3373835 B2 JP3373835 B2 JP 3373835B2 JP 2000215987 A JP2000215987 A JP 2000215987A JP 2000215987 A JP2000215987 A JP 2000215987A JP 3373835 B2 JP3373835 B2 JP 3373835B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一種の補償Ｖｇｓを
具えたソースフォロワに係り、特に、異なるＭＯＳトラ
ンジスタ、切り換えスイッチ及びコンデンサの連接を運
用して、出力値を入力値と正確に同じとする目的を達成
するようにしたソースフォロワに関する。
具えたソースフォロワに係り、特に、異なるＭＯＳトラ
ンジスタ、切り換えスイッチ及びコンデンサの連接を運
用して、出力値を入力値と正確に同じとする目的を達成
するようにしたソースフォロワに関する。
【０００２】
【従来の技術】光電技術の進歩により表示器の技術も飛
躍的に発展し、ＴＦＴ液晶ディスプレイに関しては、液
晶ディスプレイの駆動回路が非常に重要となっている。
また駆動回路については、回路設計中のソースフォロワ
の回路連接方式が改善のための研究に値する部分とされ
ている。
躍的に発展し、ＴＦＴ液晶ディスプレイに関しては、液
晶ディスプレイの駆動回路が非常に重要となっている。
また駆動回路については、回路設計中のソースフォロワ
の回路連接方式が改善のための研究に値する部分とされ
ている。
【０００３】図１は一般的なソースフォロワの回路図で
あり、それは単一のｐＭＯＳ或いはｎＭＯＳを使用し、
そのうちドレインの電圧は固定され、ゲートで電圧を入
力し、ソースで電圧が出力される。このようなＭＯＳの
バイアス電流は固定値とされ、即ち流れる電流Ｉは一定
値とされ、こうしてＶｇｓが維持され、Ｖｉｎがゲート
に連接する時、Ｖｏｕｔはまたソースの電圧とされ、こ
れにより、Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓの等式が成り立
つ。
あり、それは単一のｐＭＯＳ或いはｎＭＯＳを使用し、
そのうちドレインの電圧は固定され、ゲートで電圧を入
力し、ソースで電圧が出力される。このようなＭＯＳの
バイアス電流は固定値とされ、即ち流れる電流Ｉは一定
値とされ、こうしてＶｇｓが維持され、Ｖｉｎがゲート
に連接する時、Ｖｏｕｔはまたソースの電圧とされ、こ
れにより、Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓの等式が成り立
つ。
【０００４】しかし、このような構造の欠点は、（１）
ＶｏｕｔとＶｉｎの間に差の値Ｖｇｓがあること、及
び、（２）もし大面積である時は、非常に多くのバッフ
ァを使用し、異なる位置のＭＯＳが異なったＶｔ値を有
しうるために、Ｖｇｓの値がそれにつれて変動し、Ｖｇ
ｓ＝Ｖｔ＋△Ｖ（そのうち△Ｖは変動電圧を示す）とな
り、誤差と一致性の不良を形成すること、（３）Ｖｉｎ
が変動する時、Ｖｏｕｔもそれに伴い変動し、この時Ｖ
ｄｓの値の変化によりＶｇｓも改変し、Ｖｏｕｔ＝Ｖｉ
ｎ−Ｖｇｓ−△Ｖｇｓとなり、△Ｖｇｓ（Ｖｉｎ０〜１
０ｖ，微量変化のｄＶｇｓは５０ｍｖ程度）の変化に伴
い、Ｖｏｕｔが変動し、誤差を形成すること、である。
ゆえにこの構造を使用すると速度上はデータドライバの
要求に符合するが、しかし正確度については極めて大き
な改善の余地を有していた。
ＶｏｕｔとＶｉｎの間に差の値Ｖｇｓがあること、及
び、（２）もし大面積である時は、非常に多くのバッフ
ァを使用し、異なる位置のＭＯＳが異なったＶｔ値を有
しうるために、Ｖｇｓの値がそれにつれて変動し、Ｖｇ
ｓ＝Ｖｔ＋△Ｖ（そのうち△Ｖは変動電圧を示す）とな
り、誤差と一致性の不良を形成すること、（３）Ｖｉｎ
が変動する時、Ｖｏｕｔもそれに伴い変動し、この時Ｖ
ｄｓの値の変化によりＶｇｓも改変し、Ｖｏｕｔ＝Ｖｉ
ｎ−Ｖｇｓ−△Ｖｇｓとなり、△Ｖｇｓ（Ｖｉｎ０〜１
０ｖ，微量変化のｄＶｇｓは５０ｍｖ程度）の変化に伴
い、Ｖｏｕｔが変動し、誤差を形成すること、である。
ゆえにこの構造を使用すると速度上はデータドライバの
要求に符合するが、しかし正確度については極めて大き
な改善の余地を有していた。
【０００５】この技術領域に関係する論文には以下の三
つがある。（１）１９９８ ＳＩＤ１６．４ Ａ Ｌｏ
ｗ−Ｐｏｗｅｒ Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ ｗ
ｉｔｈ Ｉｎｔｅｇｒａｔｅｄ ８−ｂｉｔ Ｄｉｇｉ
ｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ． （２）１９９９
ＳＩＤ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ，Ｌｏｗ−
Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ ８−ｂｉｔ Ｄｉ
ｇｉｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ ｆｏｒ Ｐｏｌ
ｙ−Ｓｉ ＴＦＴ−ＬＣＤ’ｓ． 及び、（３） １９
９９ ＥＤ Ａ Ｎｏｖｅｌ Ｉｎｔｅｇｒａｔｅｄ
ＳｅｒｉａｌＤｉｇｉｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ
Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ’ｓ。これらは韓国
Ｔａｅｊｏｎ大学 のＳｅｕｎｇ−Ｗｏｏ Ｌｅｅがリ
ーダーの研究団体により提出された技術である。
つがある。（１）１９９８ ＳＩＤ１６．４ Ａ Ｌｏ
ｗ−Ｐｏｗｅｒ Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ ｗ
ｉｔｈ Ｉｎｔｅｇｒａｔｅｄ ８−ｂｉｔ Ｄｉｇｉ
ｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ． （２）１９９９
ＳＩＤ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ，Ｌｏｗ−
Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ ８−ｂｉｔ Ｄｉ
ｇｉｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ ｆｏｒ Ｐｏｌ
ｙ−Ｓｉ ＴＦＴ−ＬＣＤ’ｓ． 及び、（３） １９
９９ ＥＤ Ａ Ｎｏｖｅｌ Ｉｎｔｅｇｒａｔｅｄ
ＳｅｒｉａｌＤｉｇｉｔａｌ Ｄａｔａ Ｄｒｉｖｅｒ
Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ’ｓ。これらは韓国
Ｔａｅｊｏｎ大学 のＳｅｕｎｇ−Ｗｏｏ Ｌｅｅがリ
ーダーの研究団体により提出された技術である。
【０００６】これら３編の論文の最も重要な技術につい
て、図３及び図４を参照されたい。図３は回路連接図で
あり、図４は二つの切り換えスイッチの切り換え波形図
である。その基本原理は以下のとおりである。出力電圧
を０〜５Ｖと５〜１０Ｖと仮定すると、ｎＭＯＳは５〜
１０Ｖの部分を請け負い、ｐＭＯＳは０〜５Ｖの部分を
請け負い、毎回のデータ進入時に、ｐＭＯＳとｎＭＯＳ
はそのうちのいずれか一方のみが飽和区で操作され、も
う一方が挟止区で操作され、いずれの一方のＭＯＳを飽
和区で操作するかは、入出力電圧の開始値により決定さ
れる。
て、図３及び図４を参照されたい。図３は回路連接図で
あり、図４は二つの切り換えスイッチの切り換え波形図
である。その基本原理は以下のとおりである。出力電圧
を０〜５Ｖと５〜１０Ｖと仮定すると、ｎＭＯＳは５〜
１０Ｖの部分を請け負い、ｐＭＯＳは０〜５Ｖの部分を
請け負い、毎回のデータ進入時に、ｐＭＯＳとｎＭＯＳ
はそのうちのいずれか一方のみが飽和区で操作され、も
う一方が挟止区で操作され、いずれの一方のＭＯＳを飽
和区で操作するかは、入出力電圧の開始値により決定さ
れる。
【０００７】ＭＯＳトランジスタがどの区において操作
されるかに関し、以下に説明する。（１）アナログ入力
電圧＞データ線電圧であれば、ｎＭＯＳが飽和区にあ
り、ｐＭＯＳが挟止区で操作される。（２）アナログ電
圧＜データ線電圧であれば、ｐＭＯＳが飽和区にあり、
ｎＭＯＳが挟止区で操作される。
されるかに関し、以下に説明する。（１）アナログ入力
電圧＞データ線電圧であれば、ｎＭＯＳが飽和区にあ
り、ｐＭＯＳが挟止区で操作される。（２）アナログ電
圧＜データ線電圧であれば、ｐＭＯＳが飽和区にあり、
ｎＭＯＳが挟止区で操作される。
【０００８】図４に示されるＳＷ１とＳＷ２の波形図を
参照されたい。我々は、この波形図よりこの回路の操作
形式を解釈できる。さらに図５、６を参照されたい。そ
のうち図５では二つのＳＷ１がオンとされ、ＳＷ２はオ
フとされ、図６では二つのＳＷ１がオフとされ、ＳＷ１
はオンとされる。これら２種類の状況について以下に説
明する。（１）二つのＳＷ１がオンとされる時、ＳＷ２
はオフとされ、アナログ入力は電圧Ｖｉｎとされ、それ
を５〜１０Ｖ区間のアナログ電圧値と仮説し、且つデー
タ線上の電圧を０〜５Ｖとすると、この時、アナログ電
圧＞データ線電圧とされ、ゆえにｎＭＯＳがオンとな
り、データ電圧が上昇して、ｎＭＯＳのＶｇｓ＝Ｖｎｔ
ｈ（ｎＭＯＳのスレショルド電圧）となり、このときｎ
ＭＯＳは挟止区に接近し、及びこの時Ｃｖｔの保存する
電圧はＶｎｔｈとされ、データ線上の電圧はＶｉｎ〜Ｖ
ｎｔｈとされる。（２）ＣｖｔがＶｎｔｈの保存に成功
すると、ＳＷ１が切断され、ＳＷ２がオンとなり、ＤＡ
Ｃ電圧は不変で、この時のＶｇｓはＣｖｔがＶｎｔｈを
保存したことにより、ｎＭＯＳのゲート電圧がＶｉｎ＋
Ｖｎｔｈに変わり、ｎＭＯＳもまた飽和状態を呈し、デ
ータ線電圧がＶｉｎと等しくなるまで上昇する。
参照されたい。我々は、この波形図よりこの回路の操作
形式を解釈できる。さらに図５、６を参照されたい。そ
のうち図５では二つのＳＷ１がオンとされ、ＳＷ２はオ
フとされ、図６では二つのＳＷ１がオフとされ、ＳＷ１
はオンとされる。これら２種類の状況について以下に説
明する。（１）二つのＳＷ１がオンとされる時、ＳＷ２
はオフとされ、アナログ入力は電圧Ｖｉｎとされ、それ
を５〜１０Ｖ区間のアナログ電圧値と仮説し、且つデー
タ線上の電圧を０〜５Ｖとすると、この時、アナログ電
圧＞データ線電圧とされ、ゆえにｎＭＯＳがオンとな
り、データ電圧が上昇して、ｎＭＯＳのＶｇｓ＝Ｖｎｔ
ｈ（ｎＭＯＳのスレショルド電圧）となり、このときｎ
ＭＯＳは挟止区に接近し、及びこの時Ｃｖｔの保存する
電圧はＶｎｔｈとされ、データ線上の電圧はＶｉｎ〜Ｖ
ｎｔｈとされる。（２）ＣｖｔがＶｎｔｈの保存に成功
すると、ＳＷ１が切断され、ＳＷ２がオンとなり、ＤＡ
Ｃ電圧は不変で、この時のＶｇｓはＣｖｔがＶｎｔｈを
保存したことにより、ｎＭＯＳのゲート電圧がＶｉｎ＋
Ｖｎｔｈに変わり、ｎＭＯＳもまた飽和状態を呈し、デ
ータ線電圧がＶｉｎと等しくなるまで上昇する。
【０００９】上述の内容から、Ｖｔｈがどのようであ
れ、データ線上の最終的電圧がＤＡＣの出力電圧Ｖｉｎ
に接近し、これによりスレショルド電圧が一定値となら
ない問題を克服する。しかし、このような技術は以下の
ような二つの欠点を有しており、その改善が待たれてい
た。１．回路はＶｔｈを保存することにより修正を行う
が、Ｖｔｈは一定値でなく、実際に電流がサブスレショ
ルド区域に進入する時、該Ｖｔｈ電圧はそれに伴い変動
し、且つ非常に長い時間をかけなければ安定した状態を
達成できず、一般の時間の応用上、誤差が過大であっ
た。２．操作上、デッドゾーンを有し、即ち毎回操作時
にＶｉｎ入力電圧が少なくとも、
れ、データ線上の最終的電圧がＤＡＣの出力電圧Ｖｉｎ
に接近し、これによりスレショルド電圧が一定値となら
ない問題を克服する。しかし、このような技術は以下の
ような二つの欠点を有しており、その改善が待たれてい
た。１．回路はＶｔｈを保存することにより修正を行う
が、Ｖｔｈは一定値でなく、実際に電流がサブスレショ
ルド区域に進入する時、該Ｖｔｈ電圧はそれに伴い変動
し、且つ非常に長い時間をかけなければ安定した状態を
達成できず、一般の時間の応用上、誤差が過大であっ
た。２．操作上、デッドゾーンを有し、即ち毎回操作時
にＶｉｎ入力電圧が少なくとも、
【数４】
より大きく変動することが必要で、これにより二つのＭ
ＯＳが同時にカットオフ区域に進入するのを防止する。
ＯＳが同時にカットオフ区域に進入するのを防止する。
【００１０】並びに我々は、図５、６に示される操作方
式に対して実際の回路でシュミレートしたところ、異な
るＶｄｓ下では電流対Ｖｇｓの曲線に差異が発生し、も
し充電時間が十分長ければ、ＶｏｕｔがＶｉｎを超過す
ることさえあり、また線形区域に進入して小さからぬ誤
差を形成しうるため、高解析度の回路に対しては実際に
は適用が難しく、改善の必要があることが分かった。
式に対して実際の回路でシュミレートしたところ、異な
るＶｄｓ下では電流対Ｖｇｓの曲線に差異が発生し、も
し充電時間が十分長ければ、ＶｏｕｔがＶｉｎを超過す
ることさえあり、また線形区域に進入して小さからぬ誤
差を形成しうるため、高解析度の回路に対しては実際に
は適用が難しく、改善の必要があることが分かった。
【００１１】
【発明が解決しようとする課題】本発明は一種の補償Ｖ
ｇｓを具えたソースフォロワを提供することを課題と
し、即ち、異なるＭＯＳトランジスタの連接方式により
ソースフォロワの入力と出力の電圧値を同じとする目的
を達成し、即ち、出力電圧が入力電圧と正確に同じにな
るようにし、並びに並びに過多の素子の増加による密度
への影響を形成しない原則の下で、有効に、ソースフォ
ロワの出力電圧が正確に入力電圧と同じくなるようにす
ることを課題としている。
ｇｓを具えたソースフォロワを提供することを課題と
し、即ち、異なるＭＯＳトランジスタの連接方式により
ソースフォロワの入力と出力の電圧値を同じとする目的
を達成し、即ち、出力電圧が入力電圧と正確に同じにな
るようにし、並びに並びに過多の素子の増加による密度
への影響を形成しない原則の下で、有効に、ソースフォ
ロワの出力電圧が正確に入力電圧と同じくなるようにす
ることを課題としている。
【００１２】
【課題を解決するための手段】請求項１の発明は、補償
Ｖｇｓを有しオフセット電圧を除去し速度を増加するソ
ースフォロワにおいて、相補式トランジスタＭ１、Ｍ２
とされ、両者のゲートが連接され、及びトランジスタＭ
１、Ｍ２のソースがいずれも定電流源に連接され、この
共同ゲートの相互連接端がさらに一つの第１切り換えス
イッチＳＷ１と一つのコンデンサＣｓに連接され、該第
１切り換えスイッチＳＷ１のもう一端がさらに入力電圧
Ｖｉｎと一つの第２切り換えスイッチＳＷ２に連接さ
れ、該第２切り換えスイッチＳＷ２のもう一端がさらに
コンデンサＣｓの一端に連接された、上記相補式トラン
ジスタＭ１、Ｍ２と、相補式トランジスタＭ３、Ｍ４と
され、両者のソースが直列に連接され、トランジスタＭ
３のゲートがトランジスタＭ１のソースに連接され、ト
ランジスタＭ４のゲートがトランジスタＭ２のソースに
連接され、トランジスタＭ３、Ｍ４の共同ソース連接端
が出力電圧Ｖｏｕｔ端とされた、上記別の相補式トラン
ジスタＭ３、Ｍ４と、もう一つの第１切り換えスイッチ
ＳＷ１とされ、上記コンデンサＣｓと出力電圧Ｖｏｕｔ
端の間に連接された、上記もう一つの第１切り換えスイ
ッチＳＷ１と、を具えたことを特徴とする、補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワとしている。請求項２の発明は、請求項１に記載
の補償Ｖｇｓを有しオフセット電圧を除去し速度を増加
するソースフォロワにおいて、相補式トランジスタＭ
１、Ｍ２及びＭ３、Ｍ４、第１及び第２切り換えスイッ
チＳＷ１、ＳＷ２及びコンデンサＣｓの連接は、第１時
間ｔ１の第１位相Ｐｈａ ｓｅ １のモードで操作可能
で、入力電圧ＶｉｎがトランジスタＭ１を経過してある
電圧Ｖｇｓ１が上昇し、さらにトランジスタＭ３により
ある電圧Ｖｇｓ３が下降し、もう一条の経路において、
Ｖｇｓを有しオフセット電圧を除去し速度を増加するソ
ースフォロワにおいて、相補式トランジスタＭ１、Ｍ２
とされ、両者のゲートが連接され、及びトランジスタＭ
１、Ｍ２のソースがいずれも定電流源に連接され、この
共同ゲートの相互連接端がさらに一つの第１切り換えス
イッチＳＷ１と一つのコンデンサＣｓに連接され、該第
１切り換えスイッチＳＷ１のもう一端がさらに入力電圧
Ｖｉｎと一つの第２切り換えスイッチＳＷ２に連接さ
れ、該第２切り換えスイッチＳＷ２のもう一端がさらに
コンデンサＣｓの一端に連接された、上記相補式トラン
ジスタＭ１、Ｍ２と、相補式トランジスタＭ３、Ｍ４と
され、両者のソースが直列に連接され、トランジスタＭ
３のゲートがトランジスタＭ１のソースに連接され、ト
ランジスタＭ４のゲートがトランジスタＭ２のソースに
連接され、トランジスタＭ３、Ｍ４の共同ソース連接端
が出力電圧Ｖｏｕｔ端とされた、上記別の相補式トラン
ジスタＭ３、Ｍ４と、もう一つの第１切り換えスイッチ
ＳＷ１とされ、上記コンデンサＣｓと出力電圧Ｖｏｕｔ
端の間に連接された、上記もう一つの第１切り換えスイ
ッチＳＷ１と、を具えたことを特徴とする、補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワとしている。請求項２の発明は、請求項１に記載
の補償Ｖｇｓを有しオフセット電圧を除去し速度を増加
するソースフォロワにおいて、相補式トランジスタＭ
１、Ｍ２及びＭ３、Ｍ４、第１及び第２切り換えスイッ
チＳＷ１、ＳＷ２及びコンデンサＣｓの連接は、第１時
間ｔ１の第１位相Ｐｈａ ｓｅ １のモードで操作可能
で、入力電圧ＶｉｎがトランジスタＭ１を経過してある
電圧Ｖｇｓ１が上昇し、さらにトランジスタＭ３により
ある電圧Ｖｇｓ３が下降し、もう一条の経路において、
【数５】
であり、即ち回路自身が入力電圧Ｖｉｎに接近する定値
に収斂することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワとして
いる。請求項３の発明は、請求項１に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワにおいて、相補式トランジスタＭ１、Ｍ２及びＭ
３、Ｍ４、第１及び第２切り換えスイッチＳＷ１、ＳＷ
２及びコンデンサＣｓの連接は、第２時間ｔ２の第２位
相Ｐｈａｓｅ ２のモードで操作可能で、コンデンサＣ
ｓを利用し第１位相の時に入力電圧Ｖｉｎと出力電圧Ｖ
ｏｕｔの誤差値を保存して電圧差値を補償し、これによ
り正確な出力電圧Ｖｏｕｔ値を獲得し、並びに異なるス
レショルド電圧Ｖｔの形成する誤差を除去し、出力の一
致性を増すことを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワとして
いる。請求項４の発明は、請求項１に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワにおいて、トランジスタＭ１とトランジスタＭ４
はｐＭＯＳとされ、トランジスタＭ２とトランジスタＭ
３はｎＭＯＳとされることを特徴とする、補償Ｖｇｓを
有しオフセット電圧を除去し速度を増加するソースフォ
ロワとしている。請求項５の発明は、補償Ｖｇｓを有し
オフセット電圧を除去し速度を増加するソースフォロワ
において、相補式トランジスタＭ１、Ｍ２とされ、両者
のゲートが連接されると共に、入力電圧Ｖｉｎに連接さ
れ、ソースは個別に定電流源に連接された、上記相補式
トランジスタＭ１、Ｍ２と、相補式トランジスタＭ３、
Ｍ４とされ、両者のソースが直列に連接され、且つ 串接
点が出力電圧Ｖｏｕｔ端とされ、両者のゲートは個別に
第１切り換えスイッチＳＷ１、第１コンデンサＣｓ１と
第２コンデンサＣｓ２及びもう一つの第１切り換えスイ
ッチＳＷ１に連接され、即ちトランジスタＭ３、Ｍ４の
ゲート間に直列に第１コンデンサＣｓ１と第２コンデン
サＣｓ２が連接された、上記相補式トランジスタＭ３、
Ｍ４と、複数の第１切り換えスイッチＳＷ１とされ、そ
の一つがトランジスタＭ１のソースとトランジスタＭ３
のゲートの間に連接され、もう一つがトランジスタＭ２
のソースとトランジスタＭ４のゲートの間に連接され、
さらにもう一つがコンデンサＣｓ１とＣｓ２の串接点と
出力電圧Ｖｏｕｔ端の間に連接された、上記複数の第１
切り換えスイッチＳＷ１と、第２切り換えスイッチＳＷ
２とされ、入力電圧Ｖｉｎと二つのコンデンサＣｓ１、
Ｃｓ２の串接点の間に連接された、上記第２切り換えス
イッチＳＷ２と、トランジスタＭ３、Ｍ４のゲートの間
に串接されたコンデンサＣｓ１とＣｓ２と、を具えたこ
とを特徴とする、補償Ｖｇｓを有しオフセット電圧を除
去し速度を増加するソースフォロワとしている。請求項
６の発明は、請求項５に記載の補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワにおい
て、トランジスタＭ１とトランジスタＭ４がｐＭＯＳと
され、トランジスタＭ２とトランジスタＭ３がｎＭＯＳ
とされたことを特徴とする、補償Ｖｇｓを有しオフセッ
ト電圧を除去し速度を増加するソースフォロワとしてい
る。請求項７の発明は、補償Ｖｇｓを有しオフセット電
圧を除去し速度を増加しフィードバック節電のソースフ
ォロワにおいて、相補式トランジスタＭ１、Ｍ２とさ
れ、両者のゲートが連接され、両者のドレインもまた連
接され、及びトランジスタＭ１、Ｍ２のソースがいずれ
も定電流源に連接され、この共同ゲートの相互連接端が
さらに一つの第１切り換えスイッチＳＷ１と一つのコン
デンサＣｓに連接され、該第１切り換えスイッチＳＷ１
のもう一端がさらに入力電圧Ｖｉｎと一つの第２切り換
えスイッチＳＷ２に連接され、該第２切り換えスイッチ
ＳＷ２のもう一端がさらにコンデンサＣｓの一端に連 接
された、上記相補式トランジスタＭ１、Ｍ２と、相補式
トランジスタＭ３、Ｍ４とされ、両者のソースが串接さ
れ、トランジスタＭ３のゲートがトランジスタＭ１のソ
ースに連接され、トランジスタＭ４のゲートがトランジ
スタＭ２のソースに連接され、トランジスタＭ３、Ｍ４
の共同ソース連接端が出力電圧Ｖｏｕｔ端とされた、上
記相補式トランジスタＭ３、Ｍ４と、もう一つの第１切
り換えスイッチＳＷ１とされ、それはコンデンサＣｓと
出力電圧Ｖｏｕｔ端の間に連接された、上記もう一つの
第１切り換えスイッチＳＷ１と、を具え、上述の出力電
圧端がさらにフィードバックして該トランジスタＭ１、
Ｍ２のドレイン相互連接端に連接されて、一つのフィー
ドバック回路を形成し、電源の消耗を節約することを特
徴とする、補償Ｖｇｓを有しオフセット電圧を除去し速
度を増加しフィードバック節電のソースフォロワとして
いる。請求項８の発明は、請求項７に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加しフィードバ
ック節電のソースフォロワにおいて、相補式トランジス
タＭ１、Ｍ２及びＭ３、Ｍ４、第１及び第２切り換えス
イッチＳＷ１、ＳＷ２及びコンデンサＣｓの連接は、第
１時間ｔ１の第１位相Ｐｈａｓｅ １のモードで操作可
能で、入力電圧ＶｉｎがトランジスタＭ１を経過してあ
る電圧Ｖｇｓ１が上昇し、さらにトランジスタＭ３によ
りある電圧Ｖｇｓ３が下降し、もう一条の経路におい
て、
に収斂することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワとして
いる。請求項３の発明は、請求項１に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワにおいて、相補式トランジスタＭ１、Ｍ２及びＭ
３、Ｍ４、第１及び第２切り換えスイッチＳＷ１、ＳＷ
２及びコンデンサＣｓの連接は、第２時間ｔ２の第２位
相Ｐｈａｓｅ ２のモードで操作可能で、コンデンサＣ
ｓを利用し第１位相の時に入力電圧Ｖｉｎと出力電圧Ｖ
ｏｕｔの誤差値を保存して電圧差値を補償し、これによ
り正確な出力電圧Ｖｏｕｔ値を獲得し、並びに異なるス
レショルド電圧Ｖｔの形成する誤差を除去し、出力の一
致性を増すことを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワとして
いる。請求項４の発明は、請求項１に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加するソースフ
ォロワにおいて、トランジスタＭ１とトランジスタＭ４
はｐＭＯＳとされ、トランジスタＭ２とトランジスタＭ
３はｎＭＯＳとされることを特徴とする、補償Ｖｇｓを
有しオフセット電圧を除去し速度を増加するソースフォ
ロワとしている。請求項５の発明は、補償Ｖｇｓを有し
オフセット電圧を除去し速度を増加するソースフォロワ
において、相補式トランジスタＭ１、Ｍ２とされ、両者
のゲートが連接されると共に、入力電圧Ｖｉｎに連接さ
れ、ソースは個別に定電流源に連接された、上記相補式
トランジスタＭ１、Ｍ２と、相補式トランジスタＭ３、
Ｍ４とされ、両者のソースが直列に連接され、且つ 串接
点が出力電圧Ｖｏｕｔ端とされ、両者のゲートは個別に
第１切り換えスイッチＳＷ１、第１コンデンサＣｓ１と
第２コンデンサＣｓ２及びもう一つの第１切り換えスイ
ッチＳＷ１に連接され、即ちトランジスタＭ３、Ｍ４の
ゲート間に直列に第１コンデンサＣｓ１と第２コンデン
サＣｓ２が連接された、上記相補式トランジスタＭ３、
Ｍ４と、複数の第１切り換えスイッチＳＷ１とされ、そ
の一つがトランジスタＭ１のソースとトランジスタＭ３
のゲートの間に連接され、もう一つがトランジスタＭ２
のソースとトランジスタＭ４のゲートの間に連接され、
さらにもう一つがコンデンサＣｓ１とＣｓ２の串接点と
出力電圧Ｖｏｕｔ端の間に連接された、上記複数の第１
切り換えスイッチＳＷ１と、第２切り換えスイッチＳＷ
２とされ、入力電圧Ｖｉｎと二つのコンデンサＣｓ１、
Ｃｓ２の串接点の間に連接された、上記第２切り換えス
イッチＳＷ２と、トランジスタＭ３、Ｍ４のゲートの間
に串接されたコンデンサＣｓ１とＣｓ２と、を具えたこ
とを特徴とする、補償Ｖｇｓを有しオフセット電圧を除
去し速度を増加するソースフォロワとしている。請求項
６の発明は、請求項５に記載の補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワにおい
て、トランジスタＭ１とトランジスタＭ４がｐＭＯＳと
され、トランジスタＭ２とトランジスタＭ３がｎＭＯＳ
とされたことを特徴とする、補償Ｖｇｓを有しオフセッ
ト電圧を除去し速度を増加するソースフォロワとしてい
る。請求項７の発明は、補償Ｖｇｓを有しオフセット電
圧を除去し速度を増加しフィードバック節電のソースフ
ォロワにおいて、相補式トランジスタＭ１、Ｍ２とさ
れ、両者のゲートが連接され、両者のドレインもまた連
接され、及びトランジスタＭ１、Ｍ２のソースがいずれ
も定電流源に連接され、この共同ゲートの相互連接端が
さらに一つの第１切り換えスイッチＳＷ１と一つのコン
デンサＣｓに連接され、該第１切り換えスイッチＳＷ１
のもう一端がさらに入力電圧Ｖｉｎと一つの第２切り換
えスイッチＳＷ２に連接され、該第２切り換えスイッチ
ＳＷ２のもう一端がさらにコンデンサＣｓの一端に連 接
された、上記相補式トランジスタＭ１、Ｍ２と、相補式
トランジスタＭ３、Ｍ４とされ、両者のソースが串接さ
れ、トランジスタＭ３のゲートがトランジスタＭ１のソ
ースに連接され、トランジスタＭ４のゲートがトランジ
スタＭ２のソースに連接され、トランジスタＭ３、Ｍ４
の共同ソース連接端が出力電圧Ｖｏｕｔ端とされた、上
記相補式トランジスタＭ３、Ｍ４と、もう一つの第１切
り換えスイッチＳＷ１とされ、それはコンデンサＣｓと
出力電圧Ｖｏｕｔ端の間に連接された、上記もう一つの
第１切り換えスイッチＳＷ１と、を具え、上述の出力電
圧端がさらにフィードバックして該トランジスタＭ１、
Ｍ２のドレイン相互連接端に連接されて、一つのフィー
ドバック回路を形成し、電源の消耗を節約することを特
徴とする、補償Ｖｇｓを有しオフセット電圧を除去し速
度を増加しフィードバック節電のソースフォロワとして
いる。請求項８の発明は、請求項７に記載の補償Ｖｇｓ
を有しオフセット電圧を除去し速度を増加しフィードバ
ック節電のソースフォロワにおいて、相補式トランジス
タＭ１、Ｍ２及びＭ３、Ｍ４、第１及び第２切り換えス
イッチＳＷ１、ＳＷ２及びコンデンサＣｓの連接は、第
１時間ｔ１の第１位相Ｐｈａｓｅ １のモードで操作可
能で、入力電圧ＶｉｎがトランジスタＭ１を経過してあ
る電圧Ｖｇｓ１が上昇し、さらにトランジスタＭ３によ
りある電圧Ｖｇｓ３が下降し、もう一条の経路におい
て、
【数６】
であり、即ち回路自身が入力電圧Ｖｉｎに接近する定値
に収斂し、及びフィードバック経路の作用により、トラ
ンジスタＭ１及びＭ２が飽和区域に保持され、トランジ
スタＭ１、Ｍ２のドレインが出力電圧Ｖｏｕｔに等し
く、非常に入力電圧Ｖｉｎに接近し、ゲート電圧が即ち
入力電圧Ｖｉｎに等しく、これによりトランジスタＭ
１、Ｍ２の作用が、整流ダイオードの如きものとされ、
Ｖｇｓ＝Ｖｄｓ＝定値となり、ゆえに入力電圧Ｖｉｎが
どのような値であっても、即ち、
に収斂し、及びフィードバック経路の作用により、トラ
ンジスタＭ１及びＭ２が飽和区域に保持され、トランジ
スタＭ１、Ｍ２のドレインが出力電圧Ｖｏｕｔに等し
く、非常に入力電圧Ｖｉｎに接近し、ゲート電圧が即ち
入力電圧Ｖｉｎに等しく、これによりトランジスタＭ
１、Ｍ２の作用が、整流ダイオードの如きものとされ、
Ｖｇｓ＝Ｖｄｓ＝定値となり、ゆえに入力電圧Ｖｉｎが
どのような値であっても、即ち、
【数７】
で、こうして、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに従
い変動することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加しフィードバック節電のソ
ースフォロワとしている。請求項９の発明は、請求項７
に記載の補償Ｖｇｓを有しオフセット電圧を除去し速度
を増加しフィードバック節電のソースフォロワにおい
て、相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第
１及び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデ
ンサＣｓの連接は、第１時間ｔ１の第１位相Ｐｈａｓｅ
２のモードで操作可能で、即ちコンデンサＣｓを利用
し第１位相時に入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの誤
差値を保存することにより、値を補償し、さらに正確な
出力値を獲得し、並びに異なるスレショルド電圧Ｖｔの
形成する誤差を解消し、回路の一致性を増加することを
特徴とする、補償Ｖｇｓを有しオフセット電圧を除去し
速度を増加しフィードバック節電のソースフォロワとし
ている。請求項１０の発明は、請求項７に記載の補償Ｖ
ｇｓを有しオフセット電圧を除去し速度を増加しフィー
ドバック節電のソースフォロワにおいて、トランジスタ
Ｍ１とＭ４がｐＭＯＳとされ、トランジスタＭ２とトラ
ンジスタＭ３がｎＭＯＳとされたことを特徴とする、補
償Ｖｇｓを有しオフセット電圧を除去し速度を増加しフ
ィードバック節電のソースフォロワとしている。請求項
１１の発明は、補償Ｖｇｓを有しオフセット電圧を除去
し速度を増加しフィードバック節電のソースフォロワに
おいて、相補式トランジスタＭ１、Ｍ２とされ、両者の
ゲートが連接されると共に入力電圧Ｖｉｎに連接され、
ソースが個別に定電流源に連接され、及びドレインが相
互に連接された、上記相補式トランジスタＭ１、Ｍ２
と、相補式トランジスタＭ３、Ｍ４とされ、両者のソー
スが串接され、且つ串接点が一つの出力電圧Ｖｏｕｔ端
とされ、両者のゲートが個別に第１切り換えスイッ チＳ
Ｗ１、第１コンデンサＣｓ１と第２コンデンサＣｓ２及
びもう一つの第１切り換えスイッチＳＷ１に連接され、
即ちトランジスタＭ３、Ｍ４のゲートが直列に第１コン
デンサＣｓ１と第２コンデンサＣｓ２に連接された、上
記相補式トランジスタＭ３、Ｍ４と、複数の第１切り換
えスイッチＳＷ１とされ、その一つがトランジスタＭ１
のソースとトランジスタＭ３のゲートの間に連接され、
もう一つがトランジスタＭ２のソースとトランジスタＭ
４のゲートの間に連接され、さらにもう一つが二つのコ
ンデンサＣｓ１、Ｃｓ２の串接点と出力電圧Ｖｏｕｔ端
の間に連接された、上記複数の第１切り換えスイッチＳ
Ｗ１と、第２切り換えスイッチＳＷ２とされ、入力電圧
Ｖｉｎと二つのコンデンサＣｓ１、Ｃｓ２の串接点の間
に連接された、上記第２切り換えスイッチＳＷ２と、コ
ンデンサＣｓ１、Ｃｓ２とされ、トランジスタＭ３、Ｍ
４のゲートの間に連接された、上記コンデンサＣｓ１、
Ｃｓ２と、を具え、上述の出力電圧Ｖｏｕｔ端がさらに
フィードバックして該トランジスタＭ１、Ｍ２のドレイ
ン相互連接端に連接されて、一つのフィードバック回路
を形成し、これにより電源消耗を節約することを特徴と
する、補償Ｖｇｓを有しオフセット電圧を除去し速度を
増加しフィードバック節電のソースフォロワとしてい
る。請求項１２の発明は、請求項１１に記載の補償Ｖｇ
ｓを有しオフセット電圧を除去し速度を増加しフィード
バック節電のソースフォロワにおいて、トランジスタＭ
１とＭ４がｐＭＯＳとされ、トランジスタＭ２とトラン
ジスタＭ３がｎＭＯＳとされたことを特徴とする、補償
Ｖｇｓを有しオフセット電圧を除去し速度を増加しフィ
ードバック節電のソースフォロワとしている。
い変動することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加しフィードバック節電のソ
ースフォロワとしている。請求項９の発明は、請求項７
に記載の補償Ｖｇｓを有しオフセット電圧を除去し速度
を増加しフィードバック節電のソースフォロワにおい
て、相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第
１及び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデ
ンサＣｓの連接は、第１時間ｔ１の第１位相Ｐｈａｓｅ
２のモードで操作可能で、即ちコンデンサＣｓを利用
し第１位相時に入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの誤
差値を保存することにより、値を補償し、さらに正確な
出力値を獲得し、並びに異なるスレショルド電圧Ｖｔの
形成する誤差を解消し、回路の一致性を増加することを
特徴とする、補償Ｖｇｓを有しオフセット電圧を除去し
速度を増加しフィードバック節電のソースフォロワとし
ている。請求項１０の発明は、請求項７に記載の補償Ｖ
ｇｓを有しオフセット電圧を除去し速度を増加しフィー
ドバック節電のソースフォロワにおいて、トランジスタ
Ｍ１とＭ４がｐＭＯＳとされ、トランジスタＭ２とトラ
ンジスタＭ３がｎＭＯＳとされたことを特徴とする、補
償Ｖｇｓを有しオフセット電圧を除去し速度を増加しフ
ィードバック節電のソースフォロワとしている。請求項
１１の発明は、補償Ｖｇｓを有しオフセット電圧を除去
し速度を増加しフィードバック節電のソースフォロワに
おいて、相補式トランジスタＭ１、Ｍ２とされ、両者の
ゲートが連接されると共に入力電圧Ｖｉｎに連接され、
ソースが個別に定電流源に連接され、及びドレインが相
互に連接された、上記相補式トランジスタＭ１、Ｍ２
と、相補式トランジスタＭ３、Ｍ４とされ、両者のソー
スが串接され、且つ串接点が一つの出力電圧Ｖｏｕｔ端
とされ、両者のゲートが個別に第１切り換えスイッ チＳ
Ｗ１、第１コンデンサＣｓ１と第２コンデンサＣｓ２及
びもう一つの第１切り換えスイッチＳＷ１に連接され、
即ちトランジスタＭ３、Ｍ４のゲートが直列に第１コン
デンサＣｓ１と第２コンデンサＣｓ２に連接された、上
記相補式トランジスタＭ３、Ｍ４と、複数の第１切り換
えスイッチＳＷ１とされ、その一つがトランジスタＭ１
のソースとトランジスタＭ３のゲートの間に連接され、
もう一つがトランジスタＭ２のソースとトランジスタＭ
４のゲートの間に連接され、さらにもう一つが二つのコ
ンデンサＣｓ１、Ｃｓ２の串接点と出力電圧Ｖｏｕｔ端
の間に連接された、上記複数の第１切り換えスイッチＳ
Ｗ１と、第２切り換えスイッチＳＷ２とされ、入力電圧
Ｖｉｎと二つのコンデンサＣｓ１、Ｃｓ２の串接点の間
に連接された、上記第２切り換えスイッチＳＷ２と、コ
ンデンサＣｓ１、Ｃｓ２とされ、トランジスタＭ３、Ｍ
４のゲートの間に連接された、上記コンデンサＣｓ１、
Ｃｓ２と、を具え、上述の出力電圧Ｖｏｕｔ端がさらに
フィードバックして該トランジスタＭ１、Ｍ２のドレイ
ン相互連接端に連接されて、一つのフィードバック回路
を形成し、これにより電源消耗を節約することを特徴と
する、補償Ｖｇｓを有しオフセット電圧を除去し速度を
増加しフィードバック節電のソースフォロワとしてい
る。請求項１２の発明は、請求項１１に記載の補償Ｖｇ
ｓを有しオフセット電圧を除去し速度を増加しフィード
バック節電のソースフォロワにおいて、トランジスタＭ
１とＭ４がｐＭＯＳとされ、トランジスタＭ２とトラン
ジスタＭ３がｎＭＯＳとされたことを特徴とする、補償
Ｖｇｓを有しオフセット電圧を除去し速度を増加しフィ
ードバック節電のソースフォロワとしている。
【００１３】
【発明の実施の形態】本発明の補償Ｖｇｓを具えたソー
スフォロワは、相補式トランジスタとコンデンサを具
え、該相補式トランジスタの一つのトランジスタＭ１の
ゲートは入力電圧に連接し、もう一つのトランジスタＭ
２のゲートはコンデンサと第１切り換えスイッチＳＷ１
に連接し、この第１切り換えスイッチＳＷ１の別端は定
電流源とトランジスタＭ１のソースに連接している。該
コンデンサは、その一端がトランジスタＭ２のゲートと
第１切り換えスイッチＳＷ１の間に連接され、もう一端
が第２切り換えスイッチＳＷ２ともう一つの第１切り換
えスイッチＳＷ１の間に連接され、該第２切り換えスイ
ッチＳＷ２の別端が入力電圧Ｖｉｎに連接し、該もう一
つの第１切り換えスイッチＳＷ１の別端がもう一つの定
電流源とトランジスタＭ２のソースに連接され及び出力
電圧端Ｖｏｕｔとされている。
スフォロワは、相補式トランジスタとコンデンサを具
え、該相補式トランジスタの一つのトランジスタＭ１の
ゲートは入力電圧に連接し、もう一つのトランジスタＭ
２のゲートはコンデンサと第１切り換えスイッチＳＷ１
に連接し、この第１切り換えスイッチＳＷ１の別端は定
電流源とトランジスタＭ１のソースに連接している。該
コンデンサは、その一端がトランジスタＭ２のゲートと
第１切り換えスイッチＳＷ１の間に連接され、もう一端
が第２切り換えスイッチＳＷ２ともう一つの第１切り換
えスイッチＳＷ１の間に連接され、該第２切り換えスイ
ッチＳＷ２の別端が入力電圧Ｖｉｎに連接し、該もう一
つの第１切り換えスイッチＳＷ１の別端がもう一つの定
電流源とトランジスタＭ２のソースに連接され及び出力
電圧端Ｖｏｕｔとされている。
【００１４】望ましい実施例では、前述の相補式トラン
ジスタ、切り換えスイッチ及びコンデンサの連接は、第
１位相（Ｐｈａｓｅ１，第１時間ｔ１に対応）のモード
で操作されて、入力電圧ＶｉｎがトランジスタＭ１を経
過して、
ジスタ、切り換えスイッチ及びコンデンサの連接は、第
１位相（Ｐｈａｓｅ１，第１時間ｔ１に対応）のモード
で操作されて、入力電圧ＶｉｎがトランジスタＭ１を経
過して、
【数８】
上昇し、さらに、トランジスタＭ２を経過して電圧Ｖｇ
ｓ２下降し、このとき、
ｓ２下降し、このとき、
【数９】
で、この時コンデンサ両端の電圧値はトランジスタＭ２
のＶｇｓ２（ｔ１）値とされる。
のＶｇｓ２（ｔ１）値とされる。
【００１５】また望ましい実施例では、前述の相補式ト
ランジスタ、切り換えスイッチ及びコンデンサの連接
が、第２位相（Ｐｈａｓｅ２，第２時間ｔ２に対応）の
モードで操作されて、入力電圧Ｖｉｎがコンデンサの一
端に連接され、このときトランジスタＭ２のゲート電圧
Ｖｇａｔｅは、
ランジスタ、切り換えスイッチ及びコンデンサの連接
が、第２位相（Ｐｈａｓｅ２，第２時間ｔ２に対応）の
モードで操作されて、入力電圧Ｖｉｎがコンデンサの一
端に連接され、このときトランジスタＭ２のゲート電圧
Ｖｇａｔｅは、
【数１０】
であり、出力電圧Ｖｏｕｔは、
【数１１】
で非常にＶｉｎに接近する。
【００１６】また望ましい実施例では、前述の相補式ト
ランジスタＭ１、Ｍ２の実施に関して、トランジスタＭ
１がｐＭＯＳとされ、トランジスタＭ２がｎＭＯＳとさ
れる。
ランジスタＭ１、Ｍ２の実施に関して、トランジスタＭ
１がｐＭＯＳとされ、トランジスタＭ２がｎＭＯＳとさ
れる。
【００１７】また望ましい実施例では、前述の相補式ト
ランジスタＭ１、Ｍ２の実施に関して、トランジスタＭ
１がｎＭＯＳとされ、トランジスタＭ２がｐＭＯＳとさ
れる。
ランジスタＭ１、Ｍ２の実施に関して、トランジスタＭ
１がｎＭＯＳとされ、トランジスタＭ２がｐＭＯＳとさ
れる。
【００１８】
【実施例】本発明は、一種の補償Ｖｇｓを具えたソース
フォロワであり、それは、周知の技術の異なるＭＯＳト
ランジスタの連接方式を改変することにより、該ソース
フォロワの入力と出力の電圧値を正確に同じにする目的
を達成し、即ち、出力電圧と入力電圧を正確に同じく
し、並びに過多の素子の増加による密度への影響を形成
しない原則の下で、有効に、ソースフォロワの出力電圧
を正確に入力電圧と同じにする。
フォロワであり、それは、周知の技術の異なるＭＯＳト
ランジスタの連接方式を改変することにより、該ソース
フォロワの入力と出力の電圧値を正確に同じにする目的
を達成し、即ち、出力電圧と入力電圧を正確に同じく
し、並びに過多の素子の増加による密度への影響を形成
しない原則の下で、有効に、ソースフォロワの出力電圧
を正確に入力電圧と同じにする。
【００１９】本発明の主要な技術については、まず図６
を参照されたい。図６は本発明の第１実施例の回路連接
図であり、全体構造はｐＭＯＳが前に置かれる構造とさ
れている。図７には本発明の第１実施例に関して異なる
形式のＭＯＳトランジスタを使用した回路連接図であ
り、即ちｎＭＯＳが前に置かれた構造とされる。図６中
には、一対の相補式トランジスタＭ１、Ｍ２が含まれ、
そのうち一つのトランジスタＭ１のゲートに入力電圧Ｖ
ｉｎが連接され、もう一つのトランジスタＭ２のゲート
に一つのコンデンサＣと一つの第１切り換えスイッチＳ
Ｗ１が連接され、この第１切り換えスイッチＳＷ１のも
う一端が定電流源とトランジスタＭ１のソースに連接し
ている。
を参照されたい。図６は本発明の第１実施例の回路連接
図であり、全体構造はｐＭＯＳが前に置かれる構造とさ
れている。図７には本発明の第１実施例に関して異なる
形式のＭＯＳトランジスタを使用した回路連接図であ
り、即ちｎＭＯＳが前に置かれた構造とされる。図６中
には、一対の相補式トランジスタＭ１、Ｍ２が含まれ、
そのうち一つのトランジスタＭ１のゲートに入力電圧Ｖ
ｉｎが連接され、もう一つのトランジスタＭ２のゲート
に一つのコンデンサＣと一つの第１切り換えスイッチＳ
Ｗ１が連接され、この第１切り換えスイッチＳＷ１のも
う一端が定電流源とトランジスタＭ１のソースに連接し
ている。
【００２０】上述のコンデンサＣは、その一端がトラン
ジスタＭ２のゲートと第１切り換えスイッチＳＷ１の間
に連接され、もう一端が第２切り換えスイッチＳＷ２と
もう一つの第１切り換えスイッチＳＷ１の間に連接さ
れ、該第２切り換えスイッチＳＷ２のもう一端が一つの
入力電圧Ｖｉｎ端に連接され、該もう一つの第１切り換
えスイッチＳＷ１のもう一端がもう一つの定電流源とト
ランジスタＭ２のソースに連接され及び出力電圧Ｖｏｕ
ｔ端とされている。
ジスタＭ２のゲートと第１切り換えスイッチＳＷ１の間
に連接され、もう一端が第２切り換えスイッチＳＷ２と
もう一つの第１切り換えスイッチＳＷ１の間に連接さ
れ、該第２切り換えスイッチＳＷ２のもう一端が一つの
入力電圧Ｖｉｎ端に連接され、該もう一つの第１切り換
えスイッチＳＷ１のもう一端がもう一つの定電流源とト
ランジスタＭ２のソースに連接され及び出力電圧Ｖｏｕ
ｔ端とされている。
【００２１】このほか、トランジスタに採用されるｐＭ
ＯＳ或いはｎＭＯＳ、即ち図６に示される相補式トラン
ジスタＭ１、Ｍ２の実施は、即ちトランジスタＭ１がｐ
ＭＯＳとされ、トランジスタＭ２がｎＭＯＳとされる。
ＯＳ或いはｎＭＯＳ、即ち図６に示される相補式トラン
ジスタＭ１、Ｍ２の実施は、即ちトランジスタＭ１がｐ
ＭＯＳとされ、トランジスタＭ２がｎＭＯＳとされる。
【００２２】図７に示される構造では、ｎＭＯＳが前端
に置かれる構造方式とされ、その連接構造は図６の連接
方式と対称的で、この構造中の相補式トランジスタＭ
１、Ｍ２の実施は、即ちトランジスタＭ１がｎＭＯＳと
され、トランジスタＭ２がｐＭＯＳとされる。
に置かれる構造方式とされ、その連接構造は図６の連接
方式と対称的で、この構造中の相補式トランジスタＭ
１、Ｍ２の実施は、即ちトランジスタＭ１がｎＭＯＳと
され、トランジスタＭ２がｐＭＯＳとされる。
【００２３】図６の回路動作方式は、第１位相（Ｐｈａ
ｓｅ １）と第２位相（Ｐｈａｓｅ２）の操作モードに
分けられ、そのうち図１０に示されるのは本発明の実施
例が第１位相において操作される回路図である。第１位
相について以下に説明する。 第１位相： 入力電圧ＶｉｎがトランジスタＭ１を経過して、ある電
圧
ｓｅ １）と第２位相（Ｐｈａｓｅ２）の操作モードに
分けられ、そのうち図１０に示されるのは本発明の実施
例が第１位相において操作される回路図である。第１位
相について以下に説明する。 第１位相： 入力電圧ＶｉｎがトランジスタＭ１を経過して、ある電
圧
【数１２】
昇圧し、さらにトランジスタＭ２を経過して、ある電圧
Ｖｇｓ２降圧し、この時
Ｖｇｓ２降圧し、この時
【数１３】
で、このときコンデンサ両端の電圧値はトランジスタＭ
２のＶｇｓ２（ｔ１）値となる。 第２位相： 入力電圧Ｖｉｎがコンデンサの一端に連接され、この
時、トランジスタＭ２のゲート電圧Ｖｇａｔｅは、
２のＶｇｓ２（ｔ１）値となる。 第２位相： 入力電圧Ｖｉｎがコンデンサの一端に連接され、この
時、トランジスタＭ２のゲート電圧Ｖｇａｔｅは、
【数１４】
で、出力電圧Ｖｏｕｔは、
【数１５】
で、この値は非常にＶｉｎに接近する。
【００２４】図７、８及び図９、１０に示される回路連
接方式は、周知の技術の韓国が提出した論文の回路構造
よりもさらに正確である。その原因は以下のとおりであ
る。 ａ．回路システム内において、一定値電流があり、ＭＯ
Ｓトランジスタがずっと飽和区域にあって操作され、安
定したＶｇｓ値を有し、線形区域に進入することによる
Ｖｇｓの正確なコントロールの難しさや誤差の形成と速
度への影響が発生しない。 ｂ．ｔ１及びｔ２の二つの時間のＶｇ値がほぼ等しく、
このため同じＶｇｓ値を有することができ、Ｖｇｓの変
動（ゲート電圧Ｖｇａｔｅが一つのＶｇｓの値を跳動す
ることにより引き起こされる）により形成される誤差を
改善し、高い正確度を要する回路への応用の要求を達成
することができる。
接方式は、周知の技術の韓国が提出した論文の回路構造
よりもさらに正確である。その原因は以下のとおりであ
る。 ａ．回路システム内において、一定値電流があり、ＭＯ
Ｓトランジスタがずっと飽和区域にあって操作され、安
定したＶｇｓ値を有し、線形区域に進入することによる
Ｖｇｓの正確なコントロールの難しさや誤差の形成と速
度への影響が発生しない。 ｂ．ｔ１及びｔ２の二つの時間のＶｇ値がほぼ等しく、
このため同じＶｇｓ値を有することができ、Ｖｇｓの変
動（ゲート電圧Ｖｇａｔｅが一つのＶｇｓの値を跳動す
ることにより引き起こされる）により形成される誤差を
改善し、高い正確度を要する回路への応用の要求を達成
することができる。
【００２５】また一方で、注意を要することとして、Ｖ
ｇｓの違いはトランジスタＭ２のゲートの電圧が入力の
違いにより変動することによりもたらされることであ
る。そのうち、
ｇｓの違いはトランジスタＭ２のゲートの電圧が入力の
違いにより変動することによりもたらされることであ
る。そのうち、
【数１６】
で、異なるＶｇに対しては異なるＶｓを有しうるし、異
なるＶｄｓは一様でないＶｇｓを形成する。
なるＶｄｓは一様でないＶｇｓを形成する。
【００２６】本発明の構造設計はスレショルド電圧Ｖｔ
の変動に対しても考慮しなければならない。トランジス
タＭ１、Ｍ２のソースは随時変動するため、基体（ｂｏ
ｄｙ）とソースの間に電圧Ｖｓｂが発生しうる。この電
圧がＶｔ電圧を大きく変える。これが所謂基体効果（ｂ
ｏｄｙ ｅｆｆｅｃｔ）である。我々の構造中、
の変動に対しても考慮しなければならない。トランジス
タＭ１、Ｍ２のソースは随時変動するため、基体（ｂｏ
ｄｙ）とソースの間に電圧Ｖｓｂが発生しうる。この電
圧がＶｔ電圧を大きく変える。これが所謂基体効果（ｂ
ｏｄｙ ｅｆｆｅｃｔ）である。我々の構造中、
【数１７】
である。もしトランジスタＭ１（ｐＭＯＳ基体がＶｄｄ
に連接）に基体効果があれば、即ち、入力電圧が高い
時、Ｖｓｂは小さくなり、
に連接）に基体効果があれば、即ち、入力電圧が高い
時、Ｖｓｂは小さくなり、
【数１８】
は小さく変わり、このときのトランジスタＭ２（ｎＭＯ
Ｓ基体がｇｎｄに連接）はＶｓの電圧上昇によりＶｓｂ
が大きく変わり、
Ｓ基体がｇｎｄに連接）はＶｓの電圧上昇によりＶｓｂ
が大きく変わり、
【数１９】
がこれにより大きくなり、この結果、Ｖｇ２が一つの非
常に大きな跳動を有し、Ｖｇｓ２が二つの時間ｔ１、ｔ
２にあって、比較的大きな変動を有して誤差が形成され
る。実際の応用上は、シリコンウエハーの高圧製造工程
では、独立したウェルを設けて基体とソースを連接する
ことで、Ｖｓｂ＝０を得て、ＶｔがＶｓｂに伴い変動し
ないようにすることにより、正確な使用が行えない。ま
たＬＴ−ｐｏｌｙの工程であれば、各ＭＯＳトランジス
タが独立しているため基体効果がなく、本回路は直接適
用可能である。
常に大きな跳動を有し、Ｖｇｓ２が二つの時間ｔ１、ｔ
２にあって、比較的大きな変動を有して誤差が形成され
る。実際の応用上は、シリコンウエハーの高圧製造工程
では、独立したウェルを設けて基体とソースを連接する
ことで、Ｖｓｂ＝０を得て、ＶｔがＶｓｂに伴い変動し
ないようにすることにより、正確な使用が行えない。ま
たＬＴ−ｐｏｌｙの工程であれば、各ＭＯＳトランジス
タが独立しているため基体効果がなく、本回路は直接適
用可能である。
【００２７】本発明の回路連接方式に対して、実際にシ
ュミレーションテスト操作を行った。我々は、ｕｍｃ．
３５ ２ｐ３ｍ ｈｖのモデルでシュミレートし、ソー
スフォロワのソースと基体を連接し、基体効果を除去し
た。すると、Ｖｇｓの違いにより形成される誤差はほぼ
完全に除去され（もとの誤差は約５ｍｖ）、剰余の誤差
は切り換えスイッチから来るもので、現在５ｍｖ以内と
され、クロックフィードスルー（ｃｌｏｃｋ ｆｅｅｄ
−ｔｈｒｏｕｇｈ）制御と電荷注入（ｃｈａｒｇｅ ｉ
ｎｊｅｃｔｉｏｎ）の回路を加えることでより良好な結
果が得られる。
ュミレーションテスト操作を行った。我々は、ｕｍｃ．
３５ ２ｐ３ｍ ｈｖのモデルでシュミレートし、ソー
スフォロワのソースと基体を連接し、基体効果を除去し
た。すると、Ｖｇｓの違いにより形成される誤差はほぼ
完全に除去され（もとの誤差は約５ｍｖ）、剰余の誤差
は切り換えスイッチから来るもので、現在５ｍｖ以内と
され、クロックフィードスルー（ｃｌｏｃｋ ｆｅｅｄ
−ｔｈｒｏｕｇｈ）制御と電荷注入（ｃｈａｒｇｅ ｉ
ｎｊｅｃｔｉｏｎ）の回路を加えることでより良好な結
果が得られる。
【００２８】さらに、図１１を参照されたい。図１１は
本発明の第２実施例の回路連接図である。それは、補償
Ｖｇｓとオフセット電圧のソースフォロワであり、この
回路連接は、相補式トランジスタＭ１、Ｍ２を包括し、
そのうち一つのトランジスタＭ１のゲートに一つの第１
切り換えスイッチＳＷ１とコンデンサＣｓが連接され、
該第１切り換えスイッチＳＷ１の別端に入力電圧Ｖｉｎ
と一つの第２切り換えスイッチＳＷ２が連接され、該ト
ランジスタＭ１のソースに一つの定電流源が連接され及
びもう一つのトランジスタＭ２のゲートに連接され、該
もう一つのトランジスタＭ２のソースにも一つの定電流
源が連接されると共に、出力電圧Ｖｏｕｔに連接され
る。該コンデンサＣｓは、二つの第１切り換えスイッチ
ＳＷ１、ＳＷ１の間に連接され、且つ一端と第２切り換
えスイッチＳＷ２が連接されている。
本発明の第２実施例の回路連接図である。それは、補償
Ｖｇｓとオフセット電圧のソースフォロワであり、この
回路連接は、相補式トランジスタＭ１、Ｍ２を包括し、
そのうち一つのトランジスタＭ１のゲートに一つの第１
切り換えスイッチＳＷ１とコンデンサＣｓが連接され、
該第１切り換えスイッチＳＷ１の別端に入力電圧Ｖｉｎ
と一つの第２切り換えスイッチＳＷ２が連接され、該ト
ランジスタＭ１のソースに一つの定電流源が連接され及
びもう一つのトランジスタＭ２のゲートに連接され、該
もう一つのトランジスタＭ２のソースにも一つの定電流
源が連接されると共に、出力電圧Ｖｏｕｔに連接され
る。該コンデンサＣｓは、二つの第１切り換えスイッチ
ＳＷ１、ＳＷ１の間に連接され、且つ一端と第２切り換
えスイッチＳＷ２が連接されている。
【００２９】図１１に示される回路の基本原理は、入力
電圧と出力電圧の誤差をコンデンサＣｓに保存し、次の
位相で誤差値を加えて誤差値を補償することにある。我
々はＶｇｓ１を調整してＶｇｓ２に接近させて、即ちＶ
ｇｓ１の電圧変動を小さくし、二つの位相の作業環境を
類似となし、電圧跳動により誤差の形成を回避する。
電圧と出力電圧の誤差をコンデンサＣｓに保存し、次の
位相で誤差値を加えて誤差値を補償することにある。我
々はＶｇｓ１を調整してＶｇｓ２に接近させて、即ちＶ
ｇｓ１の電圧変動を小さくし、二つの位相の作業環境を
類似となし、電圧跳動により誤差の形成を回避する。
【００３０】図１１は第１位相（Ｐｈａｓｅ１，第１時
間ｔ１に対応）のモード下で操作可能で、入力電圧Ｖｉ
ｎがトランジスタＭ１を経過して電圧Ｖｇｓ１だけ降下
し、さらにトランジスタＭ２を経過して電圧Ｖｇｓ２だ
け上昇すると、即ち、出力電圧Ｖｏｕｔは、
間ｔ１に対応）のモード下で操作可能で、入力電圧Ｖｉ
ｎがトランジスタＭ１を経過して電圧Ｖｇｓ１だけ降下
し、さらにトランジスタＭ２を経過して電圧Ｖｇｓ２だ
け上昇すると、即ち、出力電圧Ｖｏｕｔは、
【数２０】
で、このときコンデンサの両端の電圧値ＶＣｓは、
【数２１】
となる。また一方で、図１１が第２位相（Ｐｈａｓｅ
２，第２時間ｔ２に対応）のモードで操作される時、入
力電圧Ｖｉｎがコンデンサの一端に連接され、出力電圧
Ｖｏｕｔは、
２，第２時間ｔ２に対応）のモードで操作される時、入
力電圧Ｖｉｎがコンデンサの一端に連接され、出力電圧
Ｖｏｕｔは、
【数２２】
で、それは非常に入力電圧Ｖｉｎに接近する。
【００３１】図１１に示される回路に関して、そのうち
の相補式トランジスタＭ１、Ｍ２の実施は、トランジス
タＭ１がｎＭＯＳとされ、トランジスタＭ２がｐＭＯＳ
とされる。また図１２に示される本発明の第２実施例対
応し異なる形式のＭＯＳトランジスタを使用した回路に
よると、ｐＭＯＳが前端素子とされ、即ちトランジスタ
Ｍ１がｐＭＯＳとされ、トランジスタＭ２がｎＭＯＳに
改められている。
の相補式トランジスタＭ１、Ｍ２の実施は、トランジス
タＭ１がｎＭＯＳとされ、トランジスタＭ２がｐＭＯＳ
とされる。また図１２に示される本発明の第２実施例対
応し異なる形式のＭＯＳトランジスタを使用した回路に
よると、ｐＭＯＳが前端素子とされ、即ちトランジスタ
Ｍ１がｐＭＯＳとされ、トランジスタＭ２がｎＭＯＳに
改められている。
【００３２】図１３は本発明の第３実施例の回路連接図
であり、図１１に示される回路では、一辺は固定された
電流源とされ、もう一辺の充電又は放電電流は一定値と
され、電流源が下方にある時、放電速度は非常に緩慢で
あり、上方に置かれた時も、充電速度は非常に緩慢であ
った。この欠点を改善するため、我々は回路をプッシュ
プルの形式に改め、図１３に示されるように、有効に速
度を増進できるようにした。その基本原理は図１１と回
路と同じであり、Ｍ１とＭ４、Ｍ２とＭ３の大きさは同
じである。
であり、図１１に示される回路では、一辺は固定された
電流源とされ、もう一辺の充電又は放電電流は一定値と
され、電流源が下方にある時、放電速度は非常に緩慢で
あり、上方に置かれた時も、充電速度は非常に緩慢であ
った。この欠点を改善するため、我々は回路をプッシュ
プルの形式に改め、図１３に示されるように、有効に速
度を増進できるようにした。その基本原理は図１１と回
路と同じであり、Ｍ１とＭ４、Ｍ２とＭ３の大きさは同
じである。
【００３３】図１３は補償Ｖｇｓとオフセット電圧を具
え並びに速度増進したソースフォロワであり、それは、
相補式トランジスタＭ１、Ｍ２を包括し、両者のゲート
が連接され、及びトランジスタＭ１、Ｍ２のソースがい
ずれも定電流源に連接され、この共同ゲートの相互連接
端がさらに一つの第１切り換えスイッチＳＷ１と一つの
コンデンサＣｓに連接され、該第１切り換えスイッチＳ
Ｗ１のもう一端がさらに入力電圧Ｖｉｎと一つの第２切
り換えスイッチＳＷ２に連接され、該第２切り換えスイ
ッチＳＷ２のもう一端がさらにコンデンサＣｓの一端に
連接されている。及び、相補式トランジスタＭ３、Ｍ４
を包括し、両者のソースが直列に連接され、トランジス
タＭ３のゲートがトランジスタＭ１のソースに連接さ
れ、トランジスタＭ４のゲートがトランジスタＭ２のソ
ースに連接され、トランジスタＭ３、Ｍ４の共同ソース
連接端が出力電圧Ｖｏｕｔ端とされている。図１３中の
もう一つの第１切り換えスイッチＳＷ１はコンデンサＣ
ｓと出力電圧Ｖｏｕｔの間に連接されている。
え並びに速度増進したソースフォロワであり、それは、
相補式トランジスタＭ１、Ｍ２を包括し、両者のゲート
が連接され、及びトランジスタＭ１、Ｍ２のソースがい
ずれも定電流源に連接され、この共同ゲートの相互連接
端がさらに一つの第１切り換えスイッチＳＷ１と一つの
コンデンサＣｓに連接され、該第１切り換えスイッチＳ
Ｗ１のもう一端がさらに入力電圧Ｖｉｎと一つの第２切
り換えスイッチＳＷ２に連接され、該第２切り換えスイ
ッチＳＷ２のもう一端がさらにコンデンサＣｓの一端に
連接されている。及び、相補式トランジスタＭ３、Ｍ４
を包括し、両者のソースが直列に連接され、トランジス
タＭ３のゲートがトランジスタＭ１のソースに連接さ
れ、トランジスタＭ４のゲートがトランジスタＭ２のソ
ースに連接され、トランジスタＭ３、Ｍ４の共同ソース
連接端が出力電圧Ｖｏｕｔ端とされている。図１３中の
もう一つの第１切り換えスイッチＳＷ１はコンデンサＣ
ｓと出力電圧Ｖｏｕｔの間に連接されている。
【００３４】図１３は第１位相（Ｐｈａｓｅ １，第１
時間に対応）のモードで操作される時、入力電圧Ｖｉｎ
がトランジスタＭ１を経過してある電圧Ｖｇｓ１が上昇
し、さらにトランジスタＭ３によりある電圧Ｖｇｓ３が
下降し、もう一条の経路は、
時間に対応）のモードで操作される時、入力電圧Ｖｉｎ
がトランジスタＭ１を経過してある電圧Ｖｇｓ１が上昇
し、さらにトランジスタＭ３によりある電圧Ｖｇｓ３が
下降し、もう一条の経路は、
【数２３】
で、即ち回路自身が入力電圧Ｖｉｎに接近する一定値に
収斂する。及び、第２位相（Ｐｈａｓｅ ２，第２時間
に対応）のモードで操作される時、コンデンサＣｓを利
用して第１位相において入力電圧Ｖｉｎと出力電圧Ｖｏ
ｕｔの誤差値を保存し、電圧差値を補償し、これにより
正確な出力電圧Ｖｏｕｔ値を獲得でき、並びに異なるス
レショルド電圧Ｖｔの形成する誤差を除去し、出力の一
致性を増す。
収斂する。及び、第２位相（Ｐｈａｓｅ ２，第２時間
に対応）のモードで操作される時、コンデンサＣｓを利
用して第１位相において入力電圧Ｖｉｎと出力電圧Ｖｏ
ｕｔの誤差値を保存し、電圧差値を補償し、これにより
正確な出力電圧Ｖｏｕｔ値を獲得でき、並びに異なるス
レショルド電圧Ｖｔの形成する誤差を除去し、出力の一
致性を増す。
【００３５】このほか、図１３中に示されるトランジス
タＭ１とトランジスタＭ４はｐＭＯＳとされ、トランジ
スタＭ２とトランジスタＭ３はｎＭＯＳとされる。
タＭ１とトランジスタＭ４はｐＭＯＳとされ、トランジ
スタＭ２とトランジスタＭ３はｎＭＯＳとされる。
【００３６】図１４は本発明の第３実施例に関して、異
なるコンデンサ連接を採用し異なる切り換えスイッチ連
接を使用した回路連接図である。それは、相補式トラン
ジスタＭ１、Ｍ２を具え、両者のゲートは連接されると
共に、入力電圧Ｖｉｎに連接され、ソースは個別に定電
流源に連接され、さらに相補式トランジスタＭ３、Ｍ４
を具え、両者のソースは直列に連接され、且つ串接点が
出力電圧Ｖｏｕｔ端とされ、両者のゲートは個別に第１
切り換えスイッチＳＷ１、第１コンデンサＣｓ１と第２
コンデンサＣｓ２及びもう一つの第１切り換えスイッチ
ＳＷ１に連接され、即ちトランジスタＭ３、Ｍ４のゲー
ト間に直列に第１コンデンサＣｓ１と第２コンデンサＣ
ｓ２が連接されている。
なるコンデンサ連接を採用し異なる切り換えスイッチ連
接を使用した回路連接図である。それは、相補式トラン
ジスタＭ１、Ｍ２を具え、両者のゲートは連接されると
共に、入力電圧Ｖｉｎに連接され、ソースは個別に定電
流源に連接され、さらに相補式トランジスタＭ３、Ｍ４
を具え、両者のソースは直列に連接され、且つ串接点が
出力電圧Ｖｏｕｔ端とされ、両者のゲートは個別に第１
切り換えスイッチＳＷ１、第１コンデンサＣｓ１と第２
コンデンサＣｓ２及びもう一つの第１切り換えスイッチ
ＳＷ１に連接され、即ちトランジスタＭ３、Ｍ４のゲー
ト間に直列に第１コンデンサＣｓ１と第２コンデンサＣ
ｓ２が連接されている。
【００３７】図１４はまた複数の第１切り換えスイッチ
ＳＷ１を具え、図１４中には三つの第１切り換えスイッ
チが設けられている。そのうちの一つはトランジスタＭ
１のソースとトランジスタＭ３のゲートの間に連接さ
れ、もう一つはトランジスタＭ２のソースとトランジス
タＭ４のゲートの間に連接され、残る一つはコンデンサ
Ｃｓ１とＣｓ２の串接点と出力電圧Ｖｏｕｔ端の間に連
接されている。及び、第２切り換えスイッチＳＷ２は、
入力電圧Ｖｉｎと二つのコンデンサＣｓ１、Ｃｓ２の串
接点の間に連接され、コンデンサＣｓ１とＣｓ２はトラ
ンジスタＭ３、Ｍ４のゲートの間に串接されている。
ＳＷ１を具え、図１４中には三つの第１切り換えスイッ
チが設けられている。そのうちの一つはトランジスタＭ
１のソースとトランジスタＭ３のゲートの間に連接さ
れ、もう一つはトランジスタＭ２のソースとトランジス
タＭ４のゲートの間に連接され、残る一つはコンデンサ
Ｃｓ１とＣｓ２の串接点と出力電圧Ｖｏｕｔ端の間に連
接されている。及び、第２切り換えスイッチＳＷ２は、
入力電圧Ｖｉｎと二つのコンデンサＣｓ１、Ｃｓ２の串
接点の間に連接され、コンデンサＣｓ１とＣｓ２はトラ
ンジスタＭ３、Ｍ４のゲートの間に串接されている。
【００３８】このほか、図１４において、トランジスタ
Ｍ１とトランジスタＭ４はｐＭＯＳとされ、トランジス
タＭ２とトランジスタＭ３はｎＭＯＳとされる。
Ｍ１とトランジスタＭ４はｐＭＯＳとされ、トランジス
タＭ２とトランジスタＭ３はｎＭＯＳとされる。
【００３９】図１５は本発明の第４実施例の図１３に対
応する回路連接図である。図１５の回路は、電源を節約
するために、第１級の２条の電流経路を１条となし、そ
の原理と前述の回路は類似するが、図中のフィードバッ
ク経路に注意されたい。図１５に示される回路は、補償
Ｖｇｓとオフセット電圧を具え並びに速度を増加し且つ
フィードバック節電のソースフォロワであり、それは、
相補式トランジスタＭ１、Ｍ２を具え、両者のゲートが
連接され、両者のドレインもまた連接され、及びトラン
ジスタＭ１、Ｍ２のソースがいずれも定電流源に連接さ
れ、この共同ゲートの相互連接端がさらに一つの第１切
り換えスイッチＳＷ１と一つのコンデンサＣｓに連接さ
れ、該第１切り換えスイッチＳＷ１のもう一端がさらに
入力電圧Ｖｉｎと一つの第２切り換えスイッチＳＷ２に
連接され、該第２切り換えスイッチＳＷ２のもう一端が
さらにコンデンサＣｓの一端に連接され、及び、相補式
トランジスタＭ３、Ｍ４を具え、両者のソースが串接さ
れ、トランジスタＭ３のゲートがトランジスタＭ１のソ
ースに連接され、トランジスタＭ４のゲートがトランジ
スタＭ２のソースに連接され、トランジスタＭ３、Ｍ４
の共同ソース連接端が出力電圧Ｖｏｕｔ端とされる。
応する回路連接図である。図１５の回路は、電源を節約
するために、第１級の２条の電流経路を１条となし、そ
の原理と前述の回路は類似するが、図中のフィードバッ
ク経路に注意されたい。図１５に示される回路は、補償
Ｖｇｓとオフセット電圧を具え並びに速度を増加し且つ
フィードバック節電のソースフォロワであり、それは、
相補式トランジスタＭ１、Ｍ２を具え、両者のゲートが
連接され、両者のドレインもまた連接され、及びトラン
ジスタＭ１、Ｍ２のソースがいずれも定電流源に連接さ
れ、この共同ゲートの相互連接端がさらに一つの第１切
り換えスイッチＳＷ１と一つのコンデンサＣｓに連接さ
れ、該第１切り換えスイッチＳＷ１のもう一端がさらに
入力電圧Ｖｉｎと一つの第２切り換えスイッチＳＷ２に
連接され、該第２切り換えスイッチＳＷ２のもう一端が
さらにコンデンサＣｓの一端に連接され、及び、相補式
トランジスタＭ３、Ｍ４を具え、両者のソースが串接さ
れ、トランジスタＭ３のゲートがトランジスタＭ１のソ
ースに連接され、トランジスタＭ４のゲートがトランジ
スタＭ２のソースに連接され、トランジスタＭ３、Ｍ４
の共同ソース連接端が出力電圧Ｖｏｕｔ端とされる。
【００４０】さらにもう一つの第１切り換えスイッチＳ
Ｗ１を具え、それはコンデンサＣｓと出力電圧Ｖｏｕｔ
端の間に連接されている。上述の出力電圧Ｖｏｕｔ端が
さらにフィードバックして該トランジスタＭ１、Ｍ２の
ドレイン相互連接端に連接されて、一つのフィードバッ
ク回路を形成し、電源の消耗を節約する。
Ｗ１を具え、それはコンデンサＣｓと出力電圧Ｖｏｕｔ
端の間に連接されている。上述の出力電圧Ｖｏｕｔ端が
さらにフィードバックして該トランジスタＭ１、Ｍ２の
ドレイン相互連接端に連接されて、一つのフィードバッ
ク回路を形成し、電源の消耗を節約する。
【００４１】図１５に示される回路は、第１位相（Ｐｈ
ａｓｅ １，第１時間に対応）のモードにおいて操作可
能で、該入力電圧ＶｉｎはトランジスタＭ１を経過して
ある電圧Ｖｇｓ１上昇し、さらにある電圧Ｖｇｓ３降下
し、もう１条の経路では、
ａｓｅ １，第１時間に対応）のモードにおいて操作可
能で、該入力電圧ＶｉｎはトランジスタＭ１を経過して
ある電圧Ｖｇｓ１上昇し、さらにある電圧Ｖｇｓ３降下
し、もう１条の経路では、
【数２４】
とされ、回路自身が収斂して入力電圧Ｖｉｎに接近する
一定値を得る。及びフィードバック経路の作用により、
トランジスタＭ１及びＭ２が飽和区域に保持され、トラ
ンジスタＭ１、Ｍ２のドレインが出力電圧Ｖｏｕｔに等
しく、非常に入力電圧Ｖｉｎに接近し、ゲート電圧が即
ち入力電圧Ｖｉｎに等しく、これによりトランジスタＭ
１、Ｍ２の作用が、整流ダイオードの如きものとされ、
Ｖｇｓ＝Ｖｄｓ＝定値となり、ゆえに入力電圧Ｖｉｎが
どのような値であっても、即ち、
一定値を得る。及びフィードバック経路の作用により、
トランジスタＭ１及びＭ２が飽和区域に保持され、トラ
ンジスタＭ１、Ｍ２のドレインが出力電圧Ｖｏｕｔに等
しく、非常に入力電圧Ｖｉｎに接近し、ゲート電圧が即
ち入力電圧Ｖｉｎに等しく、これによりトランジスタＭ
１、Ｍ２の作用が、整流ダイオードの如きものとされ、
Ｖｇｓ＝Ｖｄｓ＝定値となり、ゆえに入力電圧Ｖｉｎが
どのような値であっても、即ち、
【数２５】
で、こうして、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに従
い変動する。
い変動する。
【００４２】図１５はまた第２位相（Ｐｈａｓｅ ２，
第２時間に対応）のモードで操作可能で、即ちコンデン
サＣｓを利用し第１位相時に入力電圧Ｖｉｎと出力電圧
Ｖｏｕｔの誤差値を保存することにより、値を補償し、
さらに正確な出力値を獲得し、並びに異なるスレショル
ド電圧Ｖｔの形成する誤差を解消し、回路の一致性を増
加する。
第２時間に対応）のモードで操作可能で、即ちコンデン
サＣｓを利用し第１位相時に入力電圧Ｖｉｎと出力電圧
Ｖｏｕｔの誤差値を保存することにより、値を補償し、
さらに正確な出力値を獲得し、並びに異なるスレショル
ド電圧Ｖｔの形成する誤差を解消し、回路の一致性を増
加する。
【００４３】また、図１５に記載のトランジスタＭ１と
Ｍ４はｐＭＯＳとされ、トランジスタＭ２とトランジス
タＭ３はｎＭＯＳとされる。
Ｍ４はｐＭＯＳとされ、トランジスタＭ２とトランジス
タＭ３はｎＭＯＳとされる。
【００４４】図１６を参照されたい。図６は本発明の第
４実施例中の図１４に対応する回路連接図である。それ
は補償Ｖｇｓとオフセット電圧を具え並びに速度を増加
し且つフィードバック節電のソースフォロワであり、そ
れは、相補式トランジスタＭ１、Ｍ２を具え、両者のゲ
ートが連接されると共に入力電圧Ｖｉｎに連接され、ソ
ースが個別に定電流源に連接され、及びドレインが相互
に連接され、及び、相補式トランジスタＭ３、Ｍ４を具
え、両者のソースが串接され、且つ串接点が一つの出力
電圧Ｖｏｕｔ端とされ、両者のゲートが個別に第１切り
換えスイッチＳＷ１、第１コンデンサＣｓ１と第２コン
デンサＣｓ２及びもう一つの第１切り換えスイッチＳＷ
１に連接され、即ちトランジスタＭ３、Ｍ４のゲートが
直列に第１コンデンサＣｓ１と第２コンデンサＣｓ２に
連接されている。
４実施例中の図１４に対応する回路連接図である。それ
は補償Ｖｇｓとオフセット電圧を具え並びに速度を増加
し且つフィードバック節電のソースフォロワであり、そ
れは、相補式トランジスタＭ１、Ｍ２を具え、両者のゲ
ートが連接されると共に入力電圧Ｖｉｎに連接され、ソ
ースが個別に定電流源に連接され、及びドレインが相互
に連接され、及び、相補式トランジスタＭ３、Ｍ４を具
え、両者のソースが串接され、且つ串接点が一つの出力
電圧Ｖｏｕｔ端とされ、両者のゲートが個別に第１切り
換えスイッチＳＷ１、第１コンデンサＣｓ１と第２コン
デンサＣｓ２及びもう一つの第１切り換えスイッチＳＷ
１に連接され、即ちトランジスタＭ３、Ｍ４のゲートが
直列に第１コンデンサＣｓ１と第２コンデンサＣｓ２に
連接されている。
【００４５】図１６は複数の第１切り換えスイッチＳＷ
１を具え、図１６中には三つの第１切り換えスイッチＳ
Ｗ１が設置され、その一つはトランジスタＭ１のソース
とトランジスタＭ３のゲートの間に連接され、二つ目は
トランジスタＭ２のソースとトランジスタＭ４のゲート
の間に連接され、三つ目は二つのコンデンサＣｓ１、Ｃ
ｓ２の串接点と出力電圧Ｖｏｕｔ端の間に連接される。
第２切り換えスイッチＳＷ２は入力電圧Ｖｉｎと二つの
コンデンサＣｓ１、Ｃｓ２の串接点の間に連接され、二
つのコンデンサＣｓ１、Ｃｓ２はトランジスタＭ３、Ｍ
４のゲートの間に連接される。上述の出力電圧Ｖｏｕｔ
端はさらにフィードバックして該トランジスタＭ１、Ｍ
２のドレイン相互連接端に連接されて、一つのフィード
バック回路を形成し、これにより電源消耗を節約する。
１を具え、図１６中には三つの第１切り換えスイッチＳ
Ｗ１が設置され、その一つはトランジスタＭ１のソース
とトランジスタＭ３のゲートの間に連接され、二つ目は
トランジスタＭ２のソースとトランジスタＭ４のゲート
の間に連接され、三つ目は二つのコンデンサＣｓ１、Ｃ
ｓ２の串接点と出力電圧Ｖｏｕｔ端の間に連接される。
第２切り換えスイッチＳＷ２は入力電圧Ｖｉｎと二つの
コンデンサＣｓ１、Ｃｓ２の串接点の間に連接され、二
つのコンデンサＣｓ１、Ｃｓ２はトランジスタＭ３、Ｍ
４のゲートの間に連接される。上述の出力電圧Ｖｏｕｔ
端はさらにフィードバックして該トランジスタＭ１、Ｍ
２のドレイン相互連接端に連接されて、一つのフィード
バック回路を形成し、これにより電源消耗を節約する。
【００４６】このほか、図１６に示されるトランジスタ
Ｍ１とＭ４はｐＭＯＳとされ、トランジスタＭ２とトラ
ンジスタＭ３はｎＭＯＳとされる。及び図１５と図１６
に示される回路の優れた点は演算増幅器（ＯＰ）と比較
すると、面積が小さく、節電の効果を有することであ
る。
Ｍ１とＭ４はｐＭＯＳとされ、トランジスタＭ２とトラ
ンジスタＭ３はｎＭＯＳとされる。及び図１５と図１６
に示される回路の優れた点は演算増幅器（ＯＰ）と比較
すると、面積が小さく、節電の効果を有することであ
る。
【００４７】
【発明の効果】総合すると、本発明の補償Ｖｇｓを具え
たソースフォロワは、正確な入出力値を液晶ディスプレ
イの駆動回路に提供でき、周知の技術における誤差の問
題を改善する。ゆえに本発明は十分にその目的と機能
上、実施の進歩性を有しており、極めて産業上の利用価
値を有している。且つ周知の技術にはない新発明であ
り、特許の要件を具備している。なお、以上の説明は本
発明の望ましい実施例に係るものであり、本発明に基づ
きなしうる細部の修飾或いは改変は、いずれも本発明の
請求範囲に属するものとする。
たソースフォロワは、正確な入出力値を液晶ディスプレ
イの駆動回路に提供でき、周知の技術における誤差の問
題を改善する。ゆえに本発明は十分にその目的と機能
上、実施の進歩性を有しており、極めて産業上の利用価
値を有している。且つ周知の技術にはない新発明であ
り、特許の要件を具備している。なお、以上の説明は本
発明の望ましい実施例に係るものであり、本発明に基づ
きなしうる細部の修飾或いは改変は、いずれも本発明の
請求範囲に属するものとする。
【図１】周知の技術の一般的なソースフォロワの回路図
である。
である。
【図２】図１のソースフォロワ中に異なる形式のＭＯＳ
を使用した回路図である。
を使用した回路図である。
【図３】周知の技術の韓国論文に提出されたソースフォ
ロワの主要な回路図である。
ロワの主要な回路図である。
【図４】図３の回路操作の波形図である。
【図５】図３の周知の技術の第１操作モード回路連接図
である。
である。
【図６】図３の周知の技術の第２操作モード回路連接図
である。
である。
【図７】本発明の第１実施例の回路連接図である。
【図８】本発明の第１実施例に対応して異なる形式のＭ
ＯＳトランジスタを使用した回路連接図である。
ＯＳトランジスタを使用した回路連接図である。
【図９】本発明の第１実施例の第１位相における操作の
回路図である。
回路図である。
【図１０】本発明の第１実施例の第２位相における操作
の回路図である。
の回路図である。
【図１１】本発明の第２実施例の回路連接図である。
【図１２】本発明の第２実施例に対応して異なる形式の
ＭＯＳトランジスタを使用した回路連接図である。
ＭＯＳトランジスタを使用した回路連接図である。
【図１３】本発明の第３実施例の回路連接図である。
【図１４】本発明の第３実施例に対応して異なるコンデ
ンサを連接し、異なる切り換えスイッチを連接した回路
連接図である。
ンサを連接し、異なる切り換えスイッチを連接した回路
連接図である。
【図１５】本発明の第４実施例の回路連接図である。
【図１６】本発明の第４実施例において異なるコンデン
サを連接し、異なる切り換えスイッチを連接した回路連
接図である。
サを連接し、異なる切り換えスイッチを連接した回路連
接図である。
Ｍ１、Ｍ２、Ｍ３、Ｍ４ トランジスタ
ＳＷ１ 第１切り換えスイッチ
ＳＷ２ 第２切り換えスイッチ
Ｃ、Ｃｓ、Ｃｓ１、Ｃｓ２ コンデンサ
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｃｌｏａｄ ロードコンデンサ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (12)
- 【請求項１】 補償Ｖｇｓを有しオフセット電圧を除去
し速度を増加するソースフォロワにおいて、 相補式トランジスタＭ１、Ｍ２とされ、両者のゲートが
連接され、及びトランジスタＭ１、Ｍ２のソースがいず
れも定電流源に連接され、この共同ゲートの相互連接端
がさらに一つの第１切り換えスイッチＳＷ１と一つのコ
ンデンサＣｓに連接され、該第１切り換えスイッチＳＷ
１のもう一端がさらに入力電圧Ｖｉｎと一つの第２切り
換えスイッチＳＷ２に連接され、該第２切り換えスイッ
チＳＷ２のもう一端がさらにコンデンサＣｓの一端に連
接された、上記相補式トランジスタＭ１、Ｍ２と、 相補式トランジスタＭ３、Ｍ４とされ、両者のソースが
直列に連接され、トランジスタＭ３のゲートがトランジ
スタＭ１のソースに連接され、トランジスタＭ４のゲー
トがトランジスタＭ２のソースに連接され、トランジス
タＭ３、Ｍ４の共同ソース連接端が出力電圧Ｖｏｕｔ端
とされた、上記別の相補式トランジスタＭ３、Ｍ４と、 もう一つの第１切り換えスイッチＳＷ１とされ、上記コ
ンデンサＣｓと出力電圧Ｖｏｕｔ端の間に連接された、
上記もう一つの第１切り換えスイッチＳＷ１と、 を具えたことを特徴とする、補償Ｖｇｓを有しオフセッ
ト電圧を除去し速度を増加するソースフォロワ。 - 【請求項２】 請求項１に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加するソースフォロワにお
いて、 相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第１及
び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデンサ
Ｃｓの連接は、第１時間ｔ１の第１位相Ｐｈａｓｅ １
のモードで操作可能で、入力電圧Ｖｉｎがトランジスタ
Ｍ１を経過してある電圧Ｖｇｓ１が上昇し、さらにトラ
ンジスタＭ３によりある電圧Ｖｇｓ３が下降し、もう一
条の経路において、 【数１】 であり、即ち回路自身が入力電圧Ｖｉｎに接近する定値
に収斂することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加するソースフォロワ。 - 【請求項３】 請求項１に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加するソースフォロワにお
いて、 相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第１及
び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデンサ
Ｃｓの連接は、第２時間ｔ２の第２位相Ｐｈａｓｅ ２
のモードで操作可能で、コンデンサＣｓを利用し第１位
相の時に入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの誤差値を
保存して電圧差値を補償し、これにより正確な出力電圧
Ｖｏｕｔ値を獲得し、並びに異なるスレショルド電圧Ｖ
ｔの形成する誤差を除去し、出力の一致性を増すことを
特徴とする、補償Ｖｇｓを有しオフセット電圧を除去し
速度を増加するソースフォロワ。 - 【請求項４】 請求項１に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加するソースフォロワにお
いて、 トランジスタＭ１とトランジスタＭ４はｐＭＯＳとさ
れ、トランジスタＭ２とトランジスタＭ３はｎＭＯＳと
されることを特徴とする、補償Ｖｇｓを有しオフセット
電圧を除去し速度を増加するソースフォロワ。 - 【請求項５】 補償Ｖｇｓを有しオフセット電圧を除去
し速度を増加するソースフォロワにおいて、 相補式トランジスタＭ１、Ｍ２とされ、両者のゲートが
連接されると共に、入力電圧Ｖｉｎに連接され、ソース
は個別に定電流源に連接された、上記相補式トランジス
タＭ１、Ｍ２と、 相補式トランジスタＭ３、Ｍ４とされ、両者のソースが
直列に連接され、且つ串接点が出力電圧Ｖｏｕｔ端とさ
れ、両者のゲートは個別に第１切り換えスイッチＳＷ
１、第１コンデンサＣｓ１と第２コンデンサＣｓ２及び
もう一つの第１切り換えスイッチＳＷ１に連接され、即
ちトランジスタＭ３、Ｍ４のゲート間に直 列に第１コン
デンサＣｓ１と第２コンデンサＣｓ２が連接された、上
記相補式トランジスタＭ３、Ｍ４と、 複数の第１切り換えスイッチＳＷ１とされ、その一つが
トランジスタＭ１のソースとトランジスタＭ３のゲート
の間に連接され、もう一つがトランジスタＭ２のソース
とトランジスタＭ４のゲートの間に連接され、さらにも
う一つがコンデンサＣｓ１とＣｓ２の串接点と出力電圧
Ｖｏｕｔ端の間に連接された、上記複数の第１切り換え
スイッチＳＷ１と、 第２切り換えスイッチＳＷ２とされ、入力電圧Ｖｉｎと
二つのコンデンサＣｓ１、Ｃｓ２の串接点の間に連接さ
れた、上記第２切り換えスイッチＳＷ２と、トランジス
タＭ３、Ｍ４のゲートの間に串接されたコンデンサＣｓ
１とＣｓ２と、 を具えたことを特徴とする、補償Ｖｇｓを有しオフセッ
ト電圧を除去し速度を増加するソースフォロワ。 - 【請求項６】 請求項５に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加するソースフォロワにお
いて、 トランジスタＭ１とトランジスタＭ４がｐＭＯＳとさ
れ、トランジスタＭ２とトランジスタＭ３がｎＭＯＳと
されたことを特徴とする、補償Ｖｇｓを有しオフセット
電圧を除去し速度を増加するソースフォロワ。 - 【請求項７】 補償Ｖｇｓを有しオフセット電圧を除去
し速度を増加しフィードバック節電のソースフォロワに
おいて、 相補式トランジスタＭ１、Ｍ２とされ、両者のゲートが
連接され、両者のドレインもまた連接され、及びトラン
ジスタＭ１、Ｍ２のソースがいずれも定電流源に連接さ
れ、この共同ゲートの相互連接端がさらに一つの第１切
り換えスイッチＳＷ１と一つのコンデンサＣｓに連接さ
れ、該第１切り換えスイッチＳＷ１のもう一端がさらに
入力電圧Ｖｉｎと一つの第２切り換えスイッチＳＷ２に
連接され、該第２切り換えスイッチＳＷ２のもう一端が
さらにコンデンサＣｓの一端に連接された、上記相補式
トランジスタＭ１、Ｍ２と、 相補式トランジスタＭ３、Ｍ４とされ、両者のソースが
串接され、トランジスタＭ３のゲートがトランジスタＭ
１のソースに連接され、トランジスタＭ４のゲ ートがト
ランジスタＭ２のソースに連接され、トランジスタＭ
３、Ｍ４の共同ソース連接端が出力電圧Ｖｏｕｔ端とさ
れた、上記相補式トランジスタＭ３、Ｍ４と、 もう一つの第１切り換えスイッチＳＷ１とされ、それは
コンデンサＣｓと出力電圧Ｖｏｕｔ端の間に連接され
た、上記もう一つの第１切り換えスイッチＳＷ１と、 を具え、上述の出力電圧端がさらにフィードバックして
該トランジスタＭ１、Ｍ２のドレイン相互連接端に連接
されて、一つのフィードバック回路を形成し、電源の消
耗を節約することを特徴とする、補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加しフィードバック節電の
ソースフォロワ。 - 【請求項８】 請求項７に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加しフィードバック節電の
ソースフォロワにおいて、 相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第１及
び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデンサ
Ｃｓの連接は、第１時間ｔ１の第１位相Ｐｈａｓｅ １
のモードで操作可能で、入力電圧Ｖｉｎがトランジスタ
Ｍ１を経過してある電圧Ｖｇｓ１が上昇し、さらにトラ
ンジスタＭ３によりある電圧Ｖｇｓ３が下降し、もう一
条の経路において、 【数２】 であり、即ち回路自身が入力電圧Ｖｉｎに接近する定値
に収斂し、及びフィードバック経路の作用により、トラ
ンジスタＭ１及びＭ２が飽和区域に保持され、トランジ
スタＭ１、Ｍ２のドレインが出力電圧Ｖｏｕｔに等し
く、非常に入力電圧Ｖｉｎに接近し、ゲート電圧が即ち
入力電圧Ｖｉｎに等しく、これによりトランジスタＭ
１、Ｍ２の作用が、整流ダイオードの如きものとされ、
Ｖｇｓ＝Ｖｄｓ＝定値となり、ゆえに入力電圧Ｖｉｎが
どのような値であっても、即ち、 【数３】 で、こうして、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに従
い変動することを特徴とする、補償Ｖｇｓを有しオフセ
ット電圧を除去し速度を増加しフィードバック節電のソ
ースフォロワ。 - 【請求項９】 請求項７に記載の補償Ｖｇｓを有しオフ
セット電圧を除去し速度を増加しフィードバック節電の
ソースフォロワにおいて、 相補式トランジスタＭ１、Ｍ２及びＭ３、Ｍ４、第１及
び第２切り換えスイッチＳＷ１、ＳＷ２及びコンデンサ
Ｃｓの連接は、第１時間ｔ１の第１位相Ｐｈａｓｅ ２
のモードで操作可能で、即ちコンデンサＣｓを利用し第
１位相時に入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの誤差値
を保存することにより、値を補償し、さらに正確な出力
値を獲得し、並びに異なるスレショルド電圧Ｖｔの形成
する誤差を解消し、回路の一致性を増加することを特徴
とする、補償Ｖｇｓを有しオフセット電圧を除去し速度
を増加しフィードバック節電のソースフォロワ。 - 【請求項１０】 請求項７に記載の補償Ｖｇｓを有しオ
フセット電圧を除去し速度を増加しフィードバック節電
のソースフォロワにおいて、 トランジスタＭ１とＭ４がｐＭＯＳとされ、トランジス
タＭ２とトランジスタＭ３がｎＭＯＳとされたことを特
徴とする、補償Ｖｇｓを有しオフセット電圧を除去し速
度を増加しフィードバック節電のソースフォロワ。 - 【請求項１１】 補償Ｖｇｓを有しオフセット電圧を除
去し速度を増加しフィードバック節電のソースフォロワ
において、 相補式トランジスタＭ１、Ｍ２とされ、両者のゲートが
連接されると共に入力電圧Ｖｉｎに連接され、ソースが
個別に定電流源に連接され、及びドレインが相互に連接
された、上記相補式トランジスタＭ１、Ｍ２と、 相補式トランジスタＭ３、Ｍ４とされ、両者のソースが
串接され、且つ串接点が一つの出力電圧Ｖｏｕｔ端とさ
れ、両者のゲートが個別に第１切り換えスイッチＳＷ
１、第１コンデンサＣｓ１と第２コンデンサＣｓ２及び
もう一つの第１切 り換えスイッチＳＷ１に連接され、即
ちトランジスタＭ３、Ｍ４のゲートが直列に第１コンデ
ンサＣｓ１と第２コンデンサＣｓ２に連接された、上記
相補式トランジスタＭ３、Ｍ４と、 複数の第１切り換えスイッチＳＷ１とされ、その一つが
トランジスタＭ１のソースとトランジスタＭ３のゲート
の間に連接され、もう一つがトランジスタＭ２のソース
とトランジスタＭ４のゲートの間に連接され、さらにも
う一つが二つのコンデンサＣｓ１、Ｃｓ２の串接点と出
力電圧Ｖｏｕｔ端の間に連接された、上記複数の第１切
り換えスイッチＳＷ１と、 第２切り換えスイッチＳＷ２とされ、入力電圧Ｖｉｎと
二つのコンデンサＣｓ１、Ｃｓ２の串接点の間に連接さ
れた、上記第２切り換えスイッチＳＷ２と、 コンデンサＣｓ１、Ｃｓ２とされ、トランジスタＭ３、
Ｍ４のゲートの間に連接された、上記コンデンサＣｓ
１、Ｃｓ２と、 を具え、上述の出力電圧Ｖｏｕｔ端がさらにフィードバ
ックして該トランジスタＭ１、Ｍ２のドレイン相互連接
端に連接されて、一つのフィードバック回路を形成し、
これにより電源消耗を節約することを特徴とする、補償
Ｖｇｓを有しオフセット電圧を除去し速度を増加しフィ
ードバック節電のソースフォロワ。 - 【請求項１２】 請求項１１に記載の補償Ｖｇｓを有し
オフセット電圧を除去し速度を増加しフィードバック節
電のソースフォロワにおいて、 トランジスタＭ１とＭ４がｐＭＯＳとされ、トランジス
タＭ２とトランジスタＭ３がｎＭＯＳとされたことを特
徴とする、補償Ｖｇｓを有しオフセット電圧を除去し速
度を増加しフィードバック節電のソースフォロワ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215987A JP3373835B2 (ja) | 2000-07-17 | 2000-07-17 | 補償Ｖｇｓを具えたソースフォロワ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215987A JP3373835B2 (ja) | 2000-07-17 | 2000-07-17 | 補償Ｖｇｓを具えたソースフォロワ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057537A JP2002057537A (ja) | 2002-02-22 |
| JP3373835B2 true JP3373835B2 (ja) | 2003-02-04 |
Family
ID=18711329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000215987A Expired - Fee Related JP3373835B2 (ja) | 2000-07-17 | 2000-07-17 | 補償Ｖｇｓを具えたソースフォロワ |
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| JP4663327B2 (ja) | 2003-02-28 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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