KR20010020913A - 용량성 부하 구동회로 및 구동회로 시스템 - Google Patents

용량성 부하 구동회로 및 구동회로 시스템 Download PDF

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Abstract

구동회로는, 입력단자에 접속된 소스, 및 공통으로 접속된 드레인 및 게이트를 구비한 제 1 FET, 제 1 전원단자에 접속된 드레인, 출력단자에 접속된 소스, 및 제 1 트랜지스터의 게이트에 접속된 게이트를 구비한 제 2 FET, 제 1 전원단자와 제 1 트랜지스터의 드레인과의 사이에 접속된 제 1 전류제어회로, 입력단자와 제 2 전원단자와의 사이에 접속된 제 2 전류제어회로, 및 출력단자와 제 2 전원단자와의 사이에 접속된 제 3 전류제어회로를 포함한다. 이에 따라, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 게이트-소스전압만큼 입력전압으로부터 벗어난 전압으로 바이어스되어, 제 2 트랜지스터는 소스-폴로워 방식으로 발진없이 동작한다. 따라서, 구동회로는 커패시터없이 구성될 수 있으므로, 필요한 회로영역이 감소될 수 있다.

Description

용량성 부하 구동회로 및 구동회로 시스템{DRIVE CIRCUIT AND DRIVE CIRCUIT SYSTEM FOR CAPACITIVE LOAD}
본 발명은 구동회로 및 구동회로 시스템에 관한 것으로서, 더 자세하게는, 예컨대 LCD 의 용량성 부하의 구동회로의 출력단을 구성하는 구동기 또는 버퍼에 사용되는 구동회로 및 구동회로 시스템에 관한 것이다.
이하, 용량성 부하의 구동회로의 전형예로서 LCD 가 설명된다. 일반적으로, 액티브 매트릭스 구동형의 LCD 의 디스플레이부는, 투명 픽셀 전극과 그 위에 형성된 박막 트랜지스터 (TFT) 를 갖는 반도체 기판, 기판의 전체 표면을 덮도록 형성된 단일의 투명 공통 전극을 갖는 대향기판, 및 서로 대향되게 위치한 두 개의 기판 사이에 캡슐화된 액정을 구비한다. 스위칭 기능을 갖는 TFT 를 제어함으로써, 소정의 전압이 선택된 픽셀전극에 인가되어 액정의 트랜스미턴스가 각 픽셀 전극과 상기 대향하는 공통 전극과의 사이의 전위차에 의해 변화된다.
반도체 기판상에는, 복수의 다른 레벨의 전압 (그래데이션 전압) 을 공급하여 각 픽셀 전극에 선택적으로 인가되도록 하기 위한 데이터 라인, 및 각 TFT 에 스위칭 제어신호를 공급하기 위한 주사 라인이 위치된다. 데이터 라인과 대향되는 공통 전극과의 사이의 액정 커패시턴스와, 데이터 라인과 서로 교차하는 주사 라인과의 사이의 커패시턴스로 인하여 데이터 라인은 큰 용량성 부하가 된다. 그래데이션 전압은 데이터라인을 경유하여 각 픽셀 전극으로 인가되고, 상기 그래데이션 전압은 각각의 하나의 프레임 주기에 데이터 라인에 접속된 모든 픽셀로 기입되기 때문에, 데이터 라인 구동회로는 큰 용량성 부하를 갖는 해당 데이터 라인을 신속히 구동해야 한다.
상기 언급한 바와 같이, 데이터 라인 구동회로는 높은 전압 정밀도를 가지고 큰 커패시턴스를 갖는 해당 데이터 라인을 빠르게 구동할 것이 요구된다. 이러한 요구에 부합하기 위하여, 다양향 데이터 라인 구동회로가 개발되었다. 이제까지 개발된 다양한 데이터 라인 구동회로 중에서, 높은 전압 정밀도의 출력 및 신속한 구동을 가능하게 한 회로는 연산증폭기로 형성된 구동기 (버퍼) 부를 포함하는 구동회로이다. 전형적이고도 가장 간단한 일례가 도 16 에 도시되었다.
도 16 의 연산증폭기는 입력전압 (Vin) 과 동일한 전압을 출력전압 (Vout) 으로서 출력할 수 있는 전압 폴로어 (follower) 의 형태이다. 도시된 연산증폭기는 차동증폭기단 (610) 과 출력증폭기단 (620) 으로 구성된다. 차동증폭기단 (610) 은 전류제어회로 (601), 동일 특성을 갖는 PMOS 트랜지스터 (603 및 604), 및 동일 특성을 갖는 NMOS 트랜지스터 (605 및 606) 를 포함하며, 이들은 도시된 바와 같이 접속된다.
약술하면, NMOS 트랜지스터 (605 및 606) 는 공통으로 접속된 게이트, 및 전원단자 (T14) 에 공통으로 접속된 소스를 각각 구비한다. NMOS 트랜지스터 (606) 의 드레인은 NMOS 트랜지스터 (606) 의 게이트에 접속된다. PMOS 트랜지스터 (603 및 604) 는 공통으로 접속된 소스를 각각 구비한다. PMOS 트랜지스터 (603) 의 게이트는 입력단자 (T1) 에 접속되어 입력전압 (Vin) 을 수신한다. PMOS 트랜지스터 (603) 의 드레인은 NMOS 트랜지스터 (605) 의 드레인에 접속된다. PMOS 트랜지스터 (604) 의 게이트는 출력전압 (Vout) 을 출력하기 위한 출력단자 (T2) 로 접속된다. PMOS 트랜지스터 (604) 의 드레인은 NMOS 트랜지스터 (606) 의 드레인으로 접속된다. 전류제어회로 (601) 는 전원단자 (T13) 와 PMOS 트랜지스터 (603 및 604) 의 공통 접속된 소스와의 사이에 접속된다.
반면, 출력증폭기단 (620) 은 전류제어회로 (602), NMOS 트랜지스터 (607) 및 커패시터 (608) 을 포함하며, 도시된 바와 같이 접속된다. 전류제어회로 (602) 는 전원단자 (T11) 와 출력단자 (T2) 사이에 접속된다. NMOS 트랜지스터 (607) 는 출력단자 (T2) 에 접속된 드레인, 전원단자 (T12) 에 접속된 소스, 및 PMOS 트랜지스터 (603) 와 NMOS 트랜지스터 (605) 의 공통 접속된 드레인에 접속된 게이트를 갖는다. 커패시터 (608) 는 NMOS 트랜지스터 (607) 의 게이트와 출력단자 (T2) 와의 사이에 접속된다. 여기서, 전류제어회로 (601 및 602) 에 의해 제어되는 전류는 각각 I61 및 I62 라 한다. 전압 VDD는 전원단자 (T11및 T13) 로 인가되며, 전압 Vss 는 전원단자 (T12및 T14) 로 인가된다. 또한, 출력단자 (T2) 는 용량성 부하인 데이터 라인에 접속된다.
출력전압 (Vout) 은 차동증폭기단 (610) 에 피드백되기 때문에, 즉, 출력전압 (Vout) 은 PMOS 트랜지스터 (604) 의 게이트로 공급되기 때문에, 도 16 의 연산증폭기는 전압증폭도가 "1" 이며, 높은 전류공급용량을 갖는 구조 (전압 폴로워)를 구비한다.
동작시, 출력전압 (Vout) 이 입력전압 (Vin) 보다 낮은 경우, NMOS 트랜지스터 (607) 의 게이트 전압은 낮아져, NMOS 트랜지스터 (607) 가 일시적으로 오프상태가 되어, 출력전압 (Vout) 이 전류제어회로 (602) 를 통해 공급된 전류 (I62) 에 의해 풀업되는 결과가 된다. 한편, 출력전압 (Vout) 이 입력전압 (Vin) 보다 높은 경우, NMOS 트랜지스터 (607) 의 게이트 전압은 승압되어, 출력전압 (Vout) 이 NMOS 트랜지스터 (607) 의 작용에 의해 풀다운된다. 이 때, NMOS 트랜지스터 (605 및 606) 는 각각의 드레인-소스의 경로를 통해 동일한 전류를 흘리도록 동작하므로, 출력전압 (Vout) 은 감쇠되어, 신속히 입력전압 (Vin) 으로 수렴된다. 이 동작에서, 커패시터 (608) 에 의해 위상 보상이 수행되어 발진이 방지된다.
상술한 동작에서, 지정되거나 선택된 그래데이션 전압은 각 출력기간동안 입력전압 (Vin) 으로서 공급되며, 높은 전류 공급용량으로 상기 그래데이션 전압에 의해, 연산증폭기는 큰 커패시턴스를 가지며 출력단자 (T2) 에 접속된 데이터 라인을 구동할 수 있다.
또한, 연산증폭기는, 입력전압 (Vin) 을 공급하는 외부회로의 전류 공급용량에 무관하게, 임피던스 변환의 동작에 의해, 데이터 라인을 구동할 수 있다.
그러나, 도 16 (전압 폴로워 회로) 의 연산증폭기는 피드백 구조를 가지므로, 발진이 종종 일어나고, 따라서 발진을 방지하기 위한 위상 보상 커패시터 등의 수단을 제공할 필요가 있다. 또한, 연산증폭기가 집적회로로서 집적되는 경우, 위상 보상 커패시터는 흔히 점유면적이 큰 칩을 필요로 한다. 그러므로, 다수의 연산증폭기가 단일의 집적회로 내에 설치되는 경우, 집적회로에 요구되는 면적이 커져, 생산비용이 증가하는 단점이 있다.
따라서, 본 발명의 목적은 상기 언급한 종래 기술의 문제점을 극복하는 것이다.
본 발명의 다른 목적은, 높은 정밀도의 전압출력으로 부하를 신속히 구동하기 위하여, 트랜지스터만으로 구성될 수 있는 간단한 회로구조를 갖고, 발진없이 안정하게 동작가능한 구동회로를 제공하는 것이다.
본 발명의 또다른 목적은, 다수의 구동회로가 집적회로로서 집적될 때 제조비용을 줄일 수 있는, 구동회로 및 구동회로 시스템을 제공하는 것이다.
본 발명의 상기 및 다른 목적들은, 입력전압을 제 1 전압으로 레벨 변환시키는 레벨 변환수단, 상기 제 1 전압을 수신하기 위해 접속된 게이트 및 상기 입력전압에 따른 출력전압을 출력하는 소스를 구비한 제 1 트랜지스터, 상기 제 1 트랜지스터의 드레인-소스 경로를 통해 흐르는 전류를 제어하여 상기 제 1 트랜지스터가 소스 폴로워 방식으로 동작하도록 하는 제 1 전류제어수단, 및 상기 제 1 트랜지스터와 동일한 도전형의 제 2 트랜지스터를 포함하는 레벨변환수단을 구비하는 구동회로에 의해 본 발명에 따라 달성된다. 바람직하게는, 상기 제 2 트랜지스터는 입력전압을 수신하도록 접속된 소스, 및 상기 제 1 전압을 출력하기 위하여 공통으로 접속된 드레인과 게이트를 구비하며, 상기 레벨 변환수단은 또한 상기 제 2 트랜지스터의 드레인-소스간 경로를 통해 흐르는 전류를 제어하기 위한 제 2 전류제어수단을 포함한다.
본 발명의 다른 태양에 따르면, 제 1 전원단자, 입력전압을 수신하기 위한 입력단자, 출력전압을 출력하기 위한 출력단자, 상기 입력단자에 접속된 소스 및 공통으로 접속된 드레인과 게이트를 구비한 제 1 트랜지스터, 상기 제 1 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 트랜지스터의 게이트 전압과 동일한 전압을 수신하도록 접속된 게이트를 구비하며,상기 제 1 트랜지스터의 것과 동일한 도전형인 제 2 트랜지스터, 상기 제 1 트랜지스터의 드레인-소스간 경로를 통해 흐르는 전류를 제어하기 위한 제 1 전류 제어수단, 및 상기 제 2 트랜지스터의 드레인-소스간 경로를 통해 흐르는 전류를 제어하기 위한 제 2 전류 제어수단을 포함하는 구동회로가 제공된다.
이 구동회로에서, 상기 제 1 전류제어수단은 제 2 전원단자와 상기 제 1 트랜지스터의 드레인 사이에 접속된 제 1 전류제어회로를 포함할 수 있으며, 상기 제 2 전류제어수단은 상기 출력단자와 제 3 전원단자 사이에 접속된 제 2 전류제어회로를 포함할 수 있다. 또한, 제 3 전류제어회로가 상기 입력단자와 제 4 전원단자간에 접속될 수 있다.
바람직하게는, 상기 구동회로는, 적어도, 상기 입력단자와 상기 제 2 전원단자와의 사이에 제 1 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 하나 이상의 제 1 스위치, 및 상기 출력단자와 상기 제 3 전원단자와의 사이에 제 2 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 2 스위치, 상기 입력단자와 상기 제 4 전원단자와의 사이에 상기 제 3 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 4 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 3 스위치, 및 상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 4 스위치를 더 포함할 수 있다.
또한, 상기 구동회로는 하나 이상의 소정 전압으로 출력단자를 프리차지하는 제 1 프리차지수단을 더 포함할 수 있다. 이러한 접속에 있어서, 상기 구동회로는 상기 제 1 트랜지스터의 게이트를 제 1 소정 전압으로 프리차지하는 제 2 프리차지수단을 더 포함할 수 있다.
상기 구동회로의 또다른 실시예로는, 상기 제 1 전류제어회로는 제 2 전원단자와 상기 제 1 트랜지스터의 드레인과의 사이에 접속된 드레인-소스 경로를 갖는 제 1 전류제어 트랜지스터를 포함하며, 상기 제 2 전류제어회로는 상기 출력단자와 제 3 전원단자와의 사이에 접속된 드레인-소스 경로를 갖는 제 2 전류제어 트랜지스터를 포함한다. 상기 제 2 전류제어 트랜지스터는 상기 제 1 전류제어 트랜지스터의 것과는 다른 도전형이다. 상기 제 3 전류제어회로는 상기 입력단자와 제 4 전원단자와의 사이에 접속된 드레인-소스 경로를 갖는 제 3 전류제어 트랜지스터를 포함한다. 상기 제 3 전류제어 트랜지스터는 상기 제 2 전류제어 트랜지스터의 것과 동일한 도전형이다. 상기 구동회로는 제 1 바이어스 트랜지스터 및 제 2 바이어스 트랜지스터가 직렬로 접속된 바이어스 회로를 더 포함한다. 상기 제 1 바이어스 트랜지스터는 상기 제 2 바이어스 트랜지스터의 것과 다른 도전형이다. 상기 제 1 바이어스 트랜지스터 및 상기 제 2 바이어스 트랜지스터는 서로 동일한 크기의 드레인-소스 경로 전류를 갖는다. 상기 제 1 바이어스 트랜지스터는 상기 제 1 전류제어 트랜지스터의 것과 동일한 도전형이며, 상기 제 1 전류제어 트랜지스터의 것과 동일한 게이트-소스 전압을 갖는다. 상기 제 2 바이어스 트랜지스터는 상기 제 2 및 제 3 전류제어 트랜지스터의 것과 동일한 도전형이며, 상기 제 2 및 제 3 전류제어 트랜지스터의 것과 동일한 게이트-소스 전압을 갖는다.
본 발명의 제 3 태양에 따르면, 입력전압을 수신하기 위한 입력단자, 출력전압을 출력하기 위한 출력단자, 상기 입력단자 및 출력단자에 각각 접속된 제 1 및 제 2 구동회로를 포함하는 구동회로 시스템으로서,
상기 제 1 구동회로는:
상기 입력단자에 접속된 소스, 및 공통으로 접속된 드레인과 게이트를 갖는 제 1 의 n-채널 트랜지스터;
제 1 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 의 n-채널 트랜지스터의 게이트 전압과 동일한 전압을 수신하도록 접속된 게이트를 구비한 제 2 의 n-채널 트랜지스터;
상기 제 1 의 n-채널 트랜지스터의 드레인-소스 경로의 전류를 제어하기 위한 제 1 전류제어수단, 및
상기 제 2 의 n-채널 트랜지스터의 드레인-소스 경로의 전류를 제어하기 위한 제 2 전류제어수단을 포함하며,
상기 제 2 구동회로는:
상기 입력단자에 접속된 소스, 및 공통으로 접속된 드레인과 게이트를 갖는 제 1 의 p-채널 트랜지스터;
제 2 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 의 p-채널 트랜지스터의 게이트 전압과 동일한 전압을 수신하도록 접속된 게이트를 구비한 제 2 의 p-채널 트랜지스터;
상기 제 1 의 p-채널 트랜지스터의 드레인-소스 경로 전류를 제어하기 위한 제 3 전류제어수단; 및
상기 제 2 의 p-채널 트랜지스터의 드레인-소스 경로 전류를 제어하기 위한 제 4 전류제어수단을 포함하는 것을 특징으로 하는 구동회로 시스템이 제공된다.
이 구동회로 시스템에 있어서, 상기 제 1 전류제어수단은 제 3 전원단자와 상기 제 1 의 n-채널 트랜지스터의 드레인과의 사이에 접속된 제 1 전류제어회로를 포함할 수 있으며, 상기 제 2 전류제어수단은 상기 출력단자와 제 4 전원단자와의 사이에 접속된 제 2 전류제어회로를 포함할 수 있다. 또한, 제 3 전류제어수단은 제 5 전원단자와 상기 제 1 의 p-채널 트랜지스터의 드레인과의 사이에 접속된 제 3 전류제어회로를 포함할 수 있으며, 상기 제 4 전류제어수단은 상기 출력단자와 제 6 전원단자와의 사이에 접속된 제 4 전류제어회로를 포함할 수 있다.
바람직하게는, 상기 제 1 구동회로는 상기 입력단자와 제 7 전원단자와의 사이에 접속된 제 5 전류제어회로를 더 포함할 수 있으며, 상기 제 2 구동회로는 상기 입력단자와 제 8 전원단자와의 사이에 접속된 제 6 전류제어회로를 포함할 수 있다.
또한, 상기 제 1 구동회로는, 적어도, 상기 입력단자와 상기 제 3 전원단자와의 사이에 제 1 의 n-채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 1 스위치, 상기 출력단자와 상기 제 4 전원단자와의 사이에 상기 제 2 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 4 전원단자와의 사이에 상기 제 2 전류제어회로와 병렬로 접속되어 상기 출력단자와 상기 제 4 전원단자 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 2 스위치, 상기 입력단자와 상기 제 7 전원단자와의 사이에 상기 제 5 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 7 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 3 스위치, 및 상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 의 n-채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 4 스위치를 더 포함할 수 있다. 한편, 상기 제 2 구동회로는, 적어도, 상기 입력단자와 상기 제 5 전원단자와의 사이에 상기 제 1 의 p-채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 5 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 5 스위치, 상기 출력단자와 상기 제 6 전원단자와의 사이에 상기 제 4 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 6 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 6 스위치, 상기 입력단자와 상기 제 8 전원단자와의 사이에 상기 제 6 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 8 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 7 스위치, 및 상기 출력단자와 상기 제 2 전원단자와의 사이에 상기 제 2 의 p-채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위하여 온-오프 제어되는 제 8 스위치를 더 포함할 수 있다.
더 바람직하게는, 상기 구동회로 시스템은, 상기 출력단자를 하나 이상의 소정 전압으로 프리차지하는 제 1 프리차지수단을 더 포함할 수 있다. 이 접속에서는, 상기 구동회로 시스템은 상기 제 1 의 n-채널 트랜지스터의 게이트를 제 1 소정 전압으로 프리차지하는 제 2 프리차지수단, 및 상기 제 1 의 p-채널 트랜지스터의 게이트를 제 2 소정 전압으로 프리차지하는 제 3 프리차지수단을 더 포함할 수 있다.
본 발명의 제 4 태양에 따르면:
제 1 전원단자에 접속된 소스 및 제어 전압을 수신하도록 접속된 게이트를 구비한 제 1 도전형의 제 1 트랜지스터, 및 제 2 전원단자에 접속된 소스, 및 상기 제 1 트랜지스터의 드레인에 공통으로 접속된 게이트와 드레인을 구비하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 통해 동일한 드레인-소스 전류가 흐르도록 하고 상기 제 1 도전형과 반대의 도전형을 갖는 제 2 트랜지스터를 포함하는 바이어스 회로, 및
상기 제 1 트랜지스터의 게이트와 소스에 각각 접속된 게이트와 소스를 구비하며 상기 제 1 트랜지스터의 것과 동일한 디바이스 크기를 갖는 제 1 도전형의 하나 이상의 제 1 전류제어 트랜지시터, 및 상기 제 2 트랜지스터의 게이트와 소스에 각각 접속된 게이트와 소스를 구비하며 상기 제 2 트랜지스터의 것과 동일한 디바이스 크기를 갖는 제 2 도전형의 하나 이상의 제 2 전류제어 트랜지스터를 포함하는 구동회로로 이루어진 구동회로장치가 제공된다.
상술한 구성에서, 제 1 트랜지스터의 게이트-소스 전압은 상기 제 1 트랜지스터의 드레인-소스 전류에 의해 분명하게 결정된다. 그러므로, 입력전압 (Vin) 이 상기 제 1 트랜지스터의 소스로 인가되면, 상기 제 1 트랜지스터의 게이트 전압은 상기 제 1 트랜지스터의 게이트-소스 전압만큼 입력전압 (Vin) 으로부터 벗어난 전압이 된다. 한편, 상기 제 2 트랜지스터의 드레인은 전원전압을 수신하고, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트 전압과 동일한 전압을 수신하므로, 상기 제 2 트랜지스터는 소스 폴로워 방식으로 동작한다. 그러므로, 상기 제 2 트랜지스터의 드레인-소스 전류가 제어되면, 상기 제 2 트랜지스터의 게이트-소스 전압은 명백히 결정되므로, 상기 제 2 트랜지스터의 소스로부터 얻어지는 출력전압 (Vout) 은 상기 제 2 트랜지스터의 게이트-소스 전압만큼 상기 제 2 트랜지스터의 게이트 전압으로부터 벗어난 전압에서 안정하게 된다.
따라서, 상기 제 1 및 제 2 트랜지스터의 드레인-소스 전류를 제어함으로써, 입력전압 (Vin) 에 따른 출력전압 (Vout) 을 얻을 수 있다. 또한, 상기 입력전압 (Vin) 이 변동되면, 제 2 트랜지스터의 소스-폴로워 동작의 작용에 의해 출력전압 (Vout) 은 입력전압 (Vin) 에 따른 전압으로 신속히 변화한다.
본 발명의 상기 및 다른 목적, 특징, 및 장점은 도면을 참조한 다음의 본 발명의 바람직한 실시예에 대한 설명으로부터 더욱 분명해질 것이다.
도 1 은 본 발명의 제 1 개념에 따른 구동회로의 개념적인 회로도.
도 2 는 본 발명의 제 2 개념에 따른 구동회로의 개념적인 회로도.
도 3 은 도 2 의 회로의 동작을 나타낸 타이밍도.
도 4 는 도 2 의 구동회로의 일실시예의 회로도.
도 5a 는 도 4 의 회로의 동작을 나타낸 타이밍도.
도 5b 는 도 4 의 회로의 동작을 나타낸 전압 파형도.
도 6 은 도 2 의 구동회로의 다른 실시예의 회로도.
도 7a 는 도 6 의 회로의 동작을 나타낸 타이밍도.
도 7b 는 도 6 의 회로의 동작을 나타낸 전압 파형도.
도 8 은 본 발명의 제 3 개념에 따른 구동회로의 개념적인 회로도.
도 9 는 본 발명의 제 4 개념에 따른 구동회로의 일실시예의 회로도.
도 10a 는 도 9 의 회로의 동작을 나타낸 타이밍도.
도 10b 는 도 9 의 회로의 동작을 나타낸 전압 파형도.
도 11 은 도 9 의 구동회로의 더 상세한 실시예의 회로도.
도 12 는 도 11 의 구동회로의 일실시예의 개조예를 나타낸 회로도.
도 13a 는 도 12 의 회로의 동작을 나타낸 타이밍도.
도 13b 는 도 12 의 회로의 동작을 나타낸 전압 파형도.
도 14a 는 본 발명에 따른 구동회로와 관련된 전류제어회로의 일실시예를 나타낸 회로도.
도 14b 및 도 14c 는 각각 도 11 및 도 12 의 구동회로로 구동회로가 교체된, 도 14a 의 회로의 개조예를 나타낸 회로도.
도 14d, 도 14e, 및 도 14f 는 도 14a 의 하나의 바이어스 회로가 복수의 구동회로에 공통으로 접속된 예를 나타낸 회로도.
도 15a 는 도 14 의 전류제어회로의 개조예를 나타낸 회로도.
도 15b 및 도 15c 는 각각 도 11 및 도 12 의 구동회로로 구동회로가 교체된, 도 15a 의 회로의 개조예의 회로도.
도 15d, 도 15e, 및 도 15f 는 도 15a 의 하나의 바이어스 회로가 복수의 구동회로에 공통으로 접속된 일례를 나타낸 회로도.
도 16 은 종래기술의 구동회로의 회로도.
*도면의 주요부분에 대한 부호의 간단한 설명*
1, 2 : 전계효과 트랜지스터 3, 4, 5 : 전류제어회로
11, 12, 21, 22, 23, 24, 111, 112, 121, 122, 123, 124 : 스위치
101, 102, 231, 504, 505, 605, 606 : NMOS 트랜지스터
33, 34, 103, 131, 201, 503, 603, 604 : PMOS 트랜지스터
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다. 모든 도면에서, 상호 대응하는 요소들은 동일한 부재번호 또는 기호가 주어진다. 또한, 모든 도시된 회로는 전력 공급원의 수를 최소화하도록 구성된다.
도 1 을 참조하면, 본 발명의 제 1 개념에 따른 구동회로의 개념적인 회로도가 도시되어 있다.
도시된 회로는, 동일 도전형이며 공통으로 접속된 각각의 게이트를 갖는 2 개의 전계효과 트랜지스터 (1 및 2) 를 포함한다. 상기 트랜지스터 (1) 는 서로 접속된 드레인과 게이트, 및 입력단자 (T1) 에 접속된 소스를 갖는다. 상기 트랜지스터 (2) 는 전원단자 (T3) 에 접속된 드레인 및 출력단자 (T2) 에 접속된 소스를 갖는다. 전류제어회로 (3) 는 상기 전원단자 (T3) 에서 입력단자 (T1) 로 흐르는 전류 (I1) 을 제어하기 위하여 상기 전원단자 (T3) 와 상기 트랜지스터 (1) 의 드레인과의 사이에 접속된다. 전류제어회로 (4) 는 상기 입력단자 (T1) 에서 전원단자 (T4) 로 흐르는 전류 (I2) 를 제어하기 위하여 상기 입력단자 (T1) 와 전원단자 (T4) 사이에 접속된다. 전류제어회로 (5) 는 출력단자 (T2) 에서 전원단자 (T4) 로 흐르는 전류 (I3) 를 제어하기 위하여 출력단자 (T2) 와 전원단자 (T4) 사이에 접속된다. 전압 (E1및 E2) 은 전원단자 (T3및 T4) 에 각각 공급된다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시되지 않음) 에 접속된다. 덧붙여, 도 1 의 참조부호 "s" 는 트랜지스터의 소스단자를 나타낸다. 이것은 다른 도면에도 적용된다.
이하, 도 1 의 구동회로의 동작을 설명한다. 입력전압 (Vin) 이 입력단자 (T1) 로 인가되면, 트랜지스터 (1) 의 게이트 전압 (V1) 은 입력전압 (Vin) 에서 트랜지스터 (1) 의 게이트-소스 전압 (Vgs1) 만큼 벗어난 전압이 된다.
V1= Vin + Vgs1 (1)
여기서, 상기 트랜지스터는 드레인-소스 전류 (Ids) 및 게이트-소스 전압 (Vgs) 사이의 관계에 있어 고유한 특성 (본 명세서에서 "Ids-Vgs 특성" 이라 함) 을 가지므로, 트랜지스터 (1) 의 게이트-소스 전압 (Vgs1) 은 상기 트랜지스터 (1) 의 Ids-Vgs 특성과 전류 (I1) 에 의해 명백히 결정된다. 상기 트랜지스터 (1) 의 드레인-소스 전류를 I1이라고 가정하면, 트랜지스터 (1) 의 게이트-소스 전압 (Vgs1) 은 Vgs1(I1) 이 되며, 트랜지스터 (1) 의 게이트 전압 (V1) 은 다음의 상태에서 안정하게 된다.
V1= Vin + Vgs1(I1) (2)
또한, 상기 전압 (V1) 이 트랜지스터 (2) 의 게이트로 인가되는 경우, 출력전압 (Vout) 은 전압 (V1) 에서 트랜지스터 (2) 의 게이트-소스 전압 (Vgs2) 만큼 벗어난 전압이 된다.
Vout = V1- Vgs2 (3)
이 출력전압 (Vout) 은 트랜지스터 (2) 의 드레인-소스 전류가 전류 (I3) 와 같게 되는 때 안정된다. 이 상태의 상기 트랜지스터 (2) 의 게이트-소스 전압 (Vgs2) 은 트랜지스터 (2) 의 Ids-Vgs 특성과 전류 (I3) 에 의해 명백히 결정되는 Vgs2(I3) 이 된다. 즉, 출력전압 (Vout) 은 다음의 상태에서 안정된다.
Vout = V1- Vgs2(I3) (4)
상기 식 (2) 및 (4) 로부터, 입력전압 (Vin) 이 일정하면, 출력전압 (Vout) 은 다음과 같이 된다 :
Vout = Vin + Vgs1(I1) - Vgs2(I3) (5)
이 때, 출력전압 범위는, 적어도 트랜지스터 (2) 의 게이트-소스 전압 (Vgs2(I3)) 을 뺀, 전원전압 (E1) 과 전원전압 (E2) 사이의 전압차가 된다.
따라서, 전류 (I1및 I3) 가 트랜지스터 (1 및 2) 의 게이트-소스 전압 (Vgs1(I1) 및 Vgs2(I3)) 를 균등화하도록 제어된다면, 식 (5) 에서와 같이, 출력전압 (Vout) 은 입력전압 (Vin) 과 같게 된다. 또한, 동일 칩상의 트랜지스터 특성이 변한다 할지라도, 트랜지스터 (1 및 2) 의 디바이스 크기 및 전류 (I1및 I3) 가 "Vgs1(I1) - Vgs2(I3)" 의 관계를 상수가 되도록 설정되면, 트랜지스터 특성의 변동에 무관하게 높은 정밀도의 전압을 공급하는 것이 가능하다. 구체적으로는, 트랜지스터 (1 및 2) 의 각각의 디바이스 크기가 동일하게 설정되고 전류 (I1및 I3) 가 동일하도록 설정되면, 또는 트랜지스터 (1 및 2) 의 각각의 채널길이가 동일하도록 설정되고 전류 (I1및 I3) 가 각각 트랜지스터 (1 및 2) 의 채널폭에 대응하도록 설정되면, 트랜지스터의 임계전압의 변동에 무관하게 높은 정밀도의 전압을 공급할 수 있다.
또한, 전류 (I2) 가 전류 (I1) 과 같도록 제어되면, 입력전압 (Vin) 을 공급하는 외부회로의 전류 공급용량이 낮다 할지라도, 도 1 의 구동회로는 쉽게 동작될 수 있다. 덧붙여, 전류제어회로 (4) 가 생략되었어도, 도 1 의 구동회로는 동작할 수 있다. 이러한 경우, 입력전압 (Vin) 을 공급하는 외부회로는 충분한 전류 공급용량을 가질 것이 요구된다.
입력전압 (Vin) 이 변동되면, 도 1 의 구동회로는 다음과 같이 동작한다: 입력전압 (Vin) 이 변동될 때, 트랜지스터 (1 및 2) 의 공통 접속된 게이트가 충분히 작은 커패시턴스만을 가진다면, 전압 (V1) 은 다소 빠르게 입력전압 (Vin) 의 변화를 따라가며, 식 (2) 에 나타낸 전압으로 변화한다. 여기서, 입력전압 (Vin) 이 전원전압 (E1) 에 근접하게 변동되면, 출력전압 (Vout) 은 트랜지스터 (2) 의 소스 폴로워 동작에 의해 식 (5) 로 표현된 전압으로 빠르게 변화한다. 한편, 입력전압 (Vin) 이 전원전압 (V2) 에 근접하게 변동되면, 트랜지스터 (2) 는 일시적으로 턴오프 되며, 출력전압 (Vout) 은 전류 (I3) 의 전류 공급용량에 의해 식 (5) 로 표현된 전압으로 빠르게 변화한다. 여기서, 트랜지스터 (2) 의 게이트-소스 전압이 임계전압에 근접함에 따라, 트랜지스터 (2) 의 소스 폴로워 동작의 전류 공급용량이 낮아진다. 그러나, 트랜지스터 (2) 의 소스 폴로워 동작은 전류 (I3) 에 대응하는 전류 공급용량을 최소로 유지한다. 즉, 입력전압 (Vin) 이 전원전압 (E1) 에 근접하게 변동되는 경우, 도 1 의 구동회로는 트랜지스터 (2) 의 소스 폴로워 동작에 의해 얻어진 높은 구동용량을 가지며, 입력전압 (Vin) 이 전원전압 (E2) 에 근접하게 변동되는 경우, 도 1 의 구동회로는 전류 (I3) 에 의존하는 구동용량을 갖는다. 그러므로, 전류제어회로 (5) 에 의해 전류 (I3) 가 조정되면, 도 1 의 구동회로의 구동용량을 변화시키는 것이 가능하다.
상술한 동작에서, 출력단자 (T2) 가 데이터 라인과 같은 용량성 부하 (도시되지 않음) 에 접속되기 때문에, 출력단자 (T2) 의 전압변화는 용량성 부하의 충방전을 초래하지만, 상기 용량성 부하는 높은 정밀도의 전압으로 빠르게 구동될 수 있다.
상술한 바와 같이, 도 1 의 구동회로는 간단한 구조로 높은 구동용량을 가질 수 있다. 또한, 트랜지스터 (1 및 2) 의 디바이스 크기 및 전류 (I1및 I3) 가 트랜지스터의 특성 변화를 고려하여 설정되면, 디바이스 제조공정 및 온도 변화에 기인하는 트랜지스터의 특성 변화에 무관하게 높은 정밀도의 전압출력을 구현할 수 있다.
도 1 에서, 트랜지스터 (1 및 2) 는 MOS 트랜지스터를 나타내는 전자회로 기호로 표시되어 있다. 그러나, 트랜지스터 (1 및 2) 가 다른 형의 전계효과 트랜지스터로 구성될지라도, 유사한 장점이 유사한 동작으로 얻어질 수 있다. 또한, MOS 트랜지스터 (1 및 2) 의 드레인, 게이트, 및 소스가 바이폴라 트랜지스터의 컬렉터, 베이스, 및 이미터에 각각 해당함을 고려함으로써, MOS 트랜지스터 (1 및 2) 의 각각이 바이폴라 트랜지스터로 교체되더라도, 유사한 장점을 얻을 수 있다. 이것은 다음의 실시예에 적용 가능하다. 그러므로, 다음의 실시예에서는, 동일한 설명은 생략되며, MOS 트랜지스터로 구성된 구동회로만을 설명한다.
도 2 를 참조하면, 본 발명의 제 2 개념에 따른 구동회로의 개념적인 회로도가 도시되어 있다.
도 2 의 구동회로는 다음과 같은 점에서 도 1 의 구동회로와 다르다. 트랜지스터 (1 및 2) 의 공통접속된 게이트를 프리차지하기 위한 회로로서, 스위치 (11) 가 전원단자 (T3) 와 트랜지스터 (1 및 2) 의 공통접속된 게이트와의 사이에 접속된다. 출력단자 (T2) 를 프리차지하기 위한 회로로서, 스위치 (12) 가 전원단자 (T4) 와 출력단자 (T2) 사이에 접속된다. 트랜지스터 (1) 의 드레인-소스 전류를 차단할 수 있기 위해, 스위치 (21) 가 입력단자 (T1) 와 트랜지스터 (1) 의 소스와의 사이에 접속된다. 전류 (I2) 를 차단할 수 있기 위해, 스위치 (22) 가 입력단자 (T1) 와 전원단자 (T4) 사이에 전류제어회로 (4) 와 직렬로 접속된다. 트랜지스터 (2) 의 드레인-소스 전류를 차단할 수 있기 위해, 스위치 (23) 가 전원단자 (T3) 와 출력단자 (T2) 사이에 트랜지스터 (2) 와 직렬로 접속된다. 전류 (I3) 를 차단할 수 있기 위해, 스위치 (24) 가 출력단자 (T2) 와 전원단자 (T4) 사이에 전류제어회로 (5) 와 직렬로 접속된다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시하지 않음) 에 접속된다.
이하, 도 2 의 구동회로의 동작을 도 2 의 회로의 동작을 나타낸 타이밍도인 도 3 을 참조하여 선택된 전압 레벨을 출력하는 한 출력주기 동안 설명한다.
먼저, 시각 t0 에서, 스위치 (11 및 12) 가 턴온되며, 스위치 (21, 22, 23, 및 24) 가 턴오프된다. 그 결과, 트랜지스터 (1 및 2) 의 공통-접속된 게이트가 전원전압 (E1) 으로 프리차지되며, 출력단자 (T2) 가 전원전압 (E2) 로 프리차지 된다.
시각 t1 에서, 스위치 (11) 는 턴오프 되며, 스위치 (21 및 22) 가 턴온된다. 그 결과, 트랜지스터 (1 및 2) 의 공통 접속된 게이트의 전압 (V1) 은 입력전압 (Vin) 에서 트랜지스터 (1) 의 게이트-소스 전압만큼 벗어난 전압으로 빠르게 변화하며, 식 (2) 에 표현된 전압으로 안정된다.
시각 t2 에서, 스위치 (12) 가 턴오프되고, 스위치 (23, 24) 는 턴온된다. 그 결과, 출력전압 (Vout) 은 식 (5) 에 의해 표현된 전압으로 급속히 변화되고, 시각 t3 까지 식 (5) 에 의해 표현된 전압으로 유지된다.
도 2 에 도시된 구동회로는 도 1 에 도시된 구동회로의 것과 유사한 출력전압 범위를 가진다. 또한, 도 1 에 도시된 구동회로와 유사하게, 전류 (I1, I3) 가 트랜지스터 (1, 2) 의 게이트-소스 전압 (Vgs1(I1), Vgs2(I3)) 을 균등하게 하도록 제어된다면, 출력전압 (Vout) 은 입력전압 (Vin) 과 같아지게 된다. 또한, 만약 트랜지스터 (1, 2) 의 디바이스 크기와 전류 (I1, I3) 가 트랜지스터의 특성변동을 고려하여 설정된다면, 트랜지스터의 특성 변화에 관계없이 높은 정밀도의 전압을 공급하는 것이 가능하다.
또한, 전류 (I2) 가 전류 (I1) 와 동일하도록 제어된다면, 입력전압 (Vin) 을 공급하는 외부회로의 전류공급용량이 낮더라도, 도 2 의 구동회로는 쉽게 동작될 수 있다.
이제, 도 1 에 도시된 구동회로의 특징과 다른 도 2 에 도시된 구동회로의 특징을 설명한다.
도 2 에 도시된 구동회로는, 구동용량을 낮추지 않고 소비전력을 줄일 수 있기 때문에, 도 1 에 도시된 구동회로가 개선된 것으로 간주될 수 있다. 도 1 에 도시된 구동회로에서, 입력전압 (Vin) 이 전원전압 (E2) 에 근접하게 변화할 때, 구동회로는 전류 (I3) 에 의존하는 구동용량을 갖는다. 전류 (I3) 를 크게 하면, 정적 소비전력이 증가한다. 한편, 입력전압 (Vin) 이 전원전압 (E1) 에 근접하게 변화하면, 구동회로는 트랜지스터 (2) 의 소스-폴로워 동작에 의해 주어진 높은 구동용량을 갖는다. 따라서, 도 2 에 도시된 구동회로에서, 선택된 전압 레벨을 출력하는 각각의 한 출력 주기동안, 출력단자 (T2) 는 전원전압 (E2) 으로 프리차지되어, 각각의 한 출력 주기의 전압 출력은 트랜지스터 (2) 의 소스-폴로워 동작에 의해 주어진 높은 구동용량에 의해 얻어진다. 이렇게 배치하면, 전류 (I1, I2, I3) 가 제한되더라도, 고속 구동이 가능하게 되고, 정적 소비전력이 감소될 수 있다. 트랜지스터 (2) 를 시각 (t2) 에서 시각 (t3) 까지의 기간 동안에 소스-폴로워 방식으로 동작시킬 수 있는 전압이라면, 출력단자 (T2) 의 프리차지전압은 전원전압 (E2) 에만 한정되는 것은 아니다. 그러므로, 입력단자 (T1) 에 공급된 복수의 상이한 입력전압 (Vin) 에 해당하는 복수의 프리차지 전압 공급을 제공할 수 있게 된다.
또한, 전류 (I1) 가 어느 정도 크다면, 스위치 (11) 에 의해 주어진 트랜지스터 (1, 2) 의 공통 접속 게이트의 프리차지가 반드시 필요한 것은 아니다. 그러나, 전류 (I1) 가 매우 작은 값으로 한정된다면, 입력전압 (Vin) 의 변화에 응하여 트랜지스터 (1, 2) 의 게이트 커패시턴스의 충/방전에는 상당한 시간이 필요하고, 그 결과, 트랜지스터 (1, 2) 의 공통 접속 게이트의 전압이 식 (2) 로 표현된 전압 (V1) 으로 급격히 변화될 수 없다. 이 경우, 트랜지스터 (1, 2) 의 공통 접속 게이트가 각각의 한 출력 기간의 초기 단계에서 프리차지된다면, 트랜지스터 (1) 는 소스-폴로워 방식으로 동작하고, 그 결과, 트랜지스터 (1, 2) 의 공통 접속 게이트의 전압은 식 (2) 에 의해 표현된 전압 (V1) 으로 급격히 변화할 수 있다.
스위치 (21, 22, 23, 24) 는, 스위치 (11, 12) 에 의해 주어진 각 프리차지 시간 동안에, 입력단자 (T1) 와 출력단자 (T2), 및 전원단자 (T3, T4) 사이에서 흐르는 상이한 전류들을 차단하도록 제어된다. 이렇게 배치함으로써, 과잉 전류를 차단할 수 있고, 따라서 프리차지로 인해 발생하는 전력 소비를 최소화할 수 있다.
전류제어회로 (3, 4, 5) 가 도 2 에 도시된 구동회로에서 생략되었더라도, 도 2 에 도시된 구동회로는 적절히 동작할 수 있다. 이 경우, 트랜지스터 (1, 2) 의 게이트-소스 전압이 거의 임계전압이 되어 드레인-소스 전류가 거의 흐르지 않게 될 때, 전압 (V1) 과 출력전압 (Vout) 은 안정화된다. 한편, 임계전압 근처에서, 게이트-소스 전압의 변화에 따른 드레인-소스 전류의 변화가 느림에 따라 전압 (V1) 과 출력전압 (Vout) 이 안정화될 때까지 긴 시간이 필요하다고 하는 또다른 문제가 있다. 또한, 전압 (V1) 과 출력전압 (Vout) 이 안정화될 때까지 걸리는 시간은 트랜지스터 (1, 2) 의 공통 접속 게이트의 게이트 커패시턴스와 출력단자 (T2) 에 접속된 용량성 부하의 커패시턴스에 크게 좌우된다. 그러므로, 트랜지스터 (1, 2) 의 게이트 커패시턴스와 용량성 부하의 커패시턴스에 의해 영향을 받지 않고 충분한 전류 공급 용량의 작용에 의해 전압 (V1) 과 출력전압 (Vout) 을 안정화시키기 위해서, 트랜지스터 (1, 2) 를 통해 흐르는 전류를 제어하도록 전류제어회로 (3, 4, 5) 를 설치하는 것이 바람직하다.
상술한 바와 같이, 도 2 에 도시된 구동회로는 출력단자 (T2) 를 프리차지함으로써 높은 구동용량을 지속적으로 가질 수 있고, 동시에, 전류 (I1, I2, I3) 를 제한함으로써 낮은 전력 소비를 구현할 수 있다.
이제, 도 2 에 도시된 구동회로의 특정 실시예를, 도 2 에 도시된 구동회로의 특정 실시예의 회로도인 도 4 를 참조하여 설명한다.
도 4 에 도시된 특정 구동회로에서, 도 2 에 도시된 트랜지스터 (1, 2) 는 각각 NMOS (n채널 MOS) 트랜지스터 (101, 102) 로 이루어져 있다. 전원전압 (E1, E2) 은 각각 VDD와 VSS이며, 여기서, VDD〉VSS이다. 도 2 에 도시된 전류제어회로 (3, 4, 5) 는 전류를 I11, I12, I13로 각각 제어하는 전류제어회로 (103, 104, 105) 에 의해 각각 구현된다. 도 2 에 도시된 스위치 (11, 12, 21, 22, 23, 24) 는 도 3 에 도시된 스위치 (11, 12, 21, 22, 23, 24) 와 유사하게 제어되는 스위치 (111, 112, 121, 122, 123, 124) 에 의해 각각 구현된다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시하지 않음) 에 접속된다. 트랜지스터 (101, 102) 의 공통 접속된 게이트 상의 전압을 V10이라 한다.
도 5a 는 도 4 에 도시된 스위치 (111, 112, 121, 122, 123, 124) 를 제어하는 타이밍도이고, 도 5b 는 도 4 에 도시된 회로에서의 입력전압 (Vin), 출력전압 (Vout) 및 전압 (V10) 의 전압 파형도이다. 선택된 전압 레벨을 출력시키는 한 출력 주기는 도 5a 와 도 5b 에 도시되어 있고, 입력전압 (Vin) 과 동일한 전압을 출력전압으로서 출력시키는 공정은 도 5b 에 도시되어 있다.
도 5a 와 도 5b 에 도시된 바와 같이, 시각 t0 에서 전압 (V10) 은 전압 (VDD) 로 프리차지되고, 시각 t1 후에, 전압 (V10) 은 입력전압 (Vin) 에서 트랜지스터 (101) 의 게이트-소스 전압 (Vgs101(I11)) 만큼 벗어난 전압으로 변화되어, 다음과 같이 안정화된다.
V10=Vin+Vgs101(I11) (6)
한편, 시각 t0 에서 출력전압 (Vout) 은 전압 (VSS) 으로 프리차지되고, 시각 t2 후에, 출력전압 (Vout) 은 전압 (V10) 에서 트랜지스터 (102) 의 게이트-소스 전압 (Vgs102(I13)) 만큼 벗어난 전압으로 변화되고, 다음과 같이 안정화된다.
Vout=V10-Vgs102(I13) (7)
윗 식에서, Vgs101(I11)과 Vgs102(I13)은 양의 값이다. 만약 전류 (I11) 와 전류 (I13) 가 Vgs101(I11)과 Vgs102(I13)가 같아지도록 제어된다면, 출력전압 (Vout) 은 식 (6) 과 식 (7) 에서 알 수 있듯이 입력전압 (Vin) 과 같아지게 된다. 이 때, 출력전압 범위는 다음과 같이 표현된다.
VSS≤Vout≤VDD-Vgs102(I13) (8)
도 6 은 도 2 에 도시된 구동회로의 또다른 특정 실시예의 회로도이다.
도 6 에 도시된 특정 구동회로에서, 트랜지스터 (1, 2) 는 각각 PMOS (p 채널 MOS) 트랜지스터 (201, 202) 로 이루어져 있다. 전원전압 (E1, E2) 은 각각 VDD〉VSS인 VSS와 VDD이다. 도 2 에 도시된 전류제어회로 (3, 4, 5) 는 각각 전류를 I21, I22, I23로 제어하는 전류제어회로 (203, 204, 205) 에 의해 각각 구현된다. 도 2 에 도시된 스위치 (11, 12, 21, 22, 23, 24) 는 도 3 에 도시된 스위치 (11, 12, 21, 22, 23, 24) 와 유사하게 제어되는 스위치 (211, 212, 221, 222, 223, 224) 에 의해 각각 구현된다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하(도시하지 않음)에 접속된다. 트랜지스터 (201, 202) 의 공통 접속된 게이트 상의 전압은 V20으로 한다.
도 7a 는 도 6 에 도시된 스위치 (211, 212, 221, 222, 223, 224) 를 제어하는 타이밍도이고, 도 7b 는 도 6 에 도시된 회로에서의 입력전압 (Vin), 출력전압 (Vout) 및 전압 (V20) 의 전압 파형도이다. 선택된 전압 레벨을 출력시키는 한 출력 주기는 도 7a 와 도 7b 에 도시되어 있고, 입력전압 (vin) 과 같은 전압을 출력전압 (Vout) 으로서 출력하는 공정이 도 7b 에 도시되어 있다.
도 7a 와 도 7b 에 도시된 바와 같이, 시각 t0 에서, 전압 (V20) 은 전압 (VSS) 로 프리차지되고, 시각 t1 후에, 전압 (V20) 은 입력전압 (Vin) 에서 트랜지스터 (201) 의 게이트-소스 전압 (Vgs201(I21)) 만큼 벗어난 전압으로 변화되고, 다음과 같이 안정화된다.
V20=Vin+Vgs201(I21) (9)
한편, 시각 t0 에서, 출력전압 (Vout) 은 전압 (VDD) 로 프리차지되고, 시각 t2 후에 출력전압 (Vout) 은 입력전압 (V20) 에서 트랜지스터 (202) 의 게이트-소스 전압 (Vgs202(I23)) 만큼 벗어난 전압으로 변화되고, 다음과 같이 안정화된다.
Vout=V20-Vgs202(I23) (10)
윗 식에서, Vgs201(I21)과 Vgs202(I23)은 음의 값이다. 만약 전류 I21와 I23가 Vgs201(I21)과 Vgs202(I23)가 같아지도록 제어된다면, 출력전압 (Vout) 은 식 (9) 과 식 (10) 에서 알 수 있듯이 입력전압 (Vin) 과 같아지게 된다. 이 때, 출력전압 범위는 다음과 같이 표현된다.
VSS-Vgs202(I23)≤Vout≤VDD(11)
도 8 을 참조하면, 본 발명의 제 3 개념에 의한 구동회로의 개념적인 회로도가 도시되어 있다. 도시된 구동회로는, 공통으로 접속된 각 게이트를 구비한 2개의 n채널 트랜지스터 (301, 302) 와, 공통으로 접속된 각 게이트를 구비한 2개의 p채널 트랜지스터 (401, 402) 를 포함한다. 트랜지스터 (301) 는 서로 접속된 드레인과 게이트, 및 입력단자 (T1) 에 접속된 소스를 구비한다. 트랜지스터 (302) 는 전원단자 (T3) 에 접속된 드레인과 출력단자 (T2) 에 접속된 소스를 구비한다. 트랜지스터 (401) 는 서로 접속된 드레인과 게이트, 및 입력단자 (T1) 에 접속된 소스를 구비한다. 트랜지스터 (402) 는 전원단자 (T4) 에 접속된 드레인과 출력단자 (T2) 에 접속된 소스를 구비한다. 전류제어회로 (303) 는, 전원단자 (T3) 에서 입력단자 (T1) 으로 흐르는 전류 (I31) 를 제어하기 위해 전원단자 (T3) 와 트랜지스터 (301) 의 드레인 사이에 접속된다. 전류제어회로 (403) 는, 입력단자 (T1) 에서 전원단자 (T4) 로 흐르는 전류 (I41) 를 제어하기 위해 전원단자 (T4) 와 트랜지스터 (401) 의 드레인 사이에 접속된다. 전압 (VDD, VSS) 는 각각 전원단자 (T3, T4) 에 공급되며 여기서 VDD〉VSS이다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시하지 않음)에 접속된다.
이제, 도 8 에 도시된 구동회로의 동작을 설명한다. 입력전압 (Vin) 이 입력단자 (T1) 에 인가되면, 트랜지스터 (301, 401) 의 각 게이트 전압 (V30, V40) 은 입력전압 (Vin) 에서 게이트-소스 전압만큼 벗어난 전압이 되고 다음의 상태에서 안정하게 된다.
V30=Vin+Vgs301(I31) (12)
V40=Vin+Vgs401(I41) (13)
한편, 출력전압 (Vout) 은 트랜지스터 (302, 402) 의 각 게이트-소스 전압만큼 전압 (V30, V40) 에서 벗어난 전압이 되고, 트랜지스터 (302, 402) 의 각 드레인-소스 전류가 서로 같게 될 때 안정화된다. 이 때, 트랜지스터 (302, 402) 의 드레인-소스 전류를 IC라고 가정하면, 출력전압 (Vout) 은 다음과 같이 된다.
Vout=Vin+Vgs301(I31)-Vgs302(IC)
=Vin+Vgs401(I41)-Vgs402(IC) (14)
또한, 출력전압 범위는, 트랜지스터 (302, 402) 의 각 게이트-소스 전압만큼 뺀, 전압 (VDD) 와 전압 (VSS) 사이의 전압차가 된다.
여기서, 전류 (I31) 와 전류 (I41) 가 서로 같고, 트랜지스터 (301, 302) 의 게이트-소스 전압 Vgs301(I31) 과 Vgs302(IC) 이 서로 같으며, 트랜지스터 (401, 402) 의 게이트-소스 전압 Vgs401(I41), Vgs402(IC) 이 서로 같다면, 출력전압 (Vout) 은 입력전압 (Vin) 과 같게 된다. 또한, 전류 (I31) 와 전류 (I41) 가 서로 같게 되면, 입력전압 (Vin) 을 공급하는 외부 회로가 전류 공급 용량에 있어서 낮을지라도 도 8 에 도시된 구동회로는 용이하게 동작할 수 있다.
이제, 입력전압 (Vin) 이 변화할 때의 동작을 설명한다. 입력전압 (Vin) 이 변화할 때 만약 트랜지스터 (301, 302) 의 공통 접속된 게이트의 커패시턴스와 트랜지스터 (401, 402) 의 공통 접속된 게이트의 커패시턴스가 충분히 작다고 하면, 전압 (V30, V40) 은 입력전압 (Vin) 의 변화에 상대적으로 빠르게 따라가고 식 (12) 와 식 (13) 에 의해 표현된 전압으로 변화한다. 여기서, 입력전압 (Vin) 이 고전압측 (VDD) 에 근접하도록 변한다면, 트랜지스터 (402) 는 일시적으로 턴오프되고, 출력전압 (Vout) 은 트랜지스터 (302) 의 소스 폴로워 동작에 의해 신속히 풀업된다. 반면에, 입력전압 (Vin) 이 저전압측 (VSS) 에 근접하도록 변한다면, 트랜지스터 (302) 는 일시적으로 턴오프되고, 출력전압 (Vout) 은 트랜지스터 (402) 의 소스 폴로워 동작에 의해 신속히 풀다운된다. 즉, 입력전압 (Vin) 이 고전압측 또는 저전압측의 어느 하나에 근접하도록 변화하는지에 상관없이, 트랜지스터 (302) 또는 트랜지스터 (402) 가 소스 폴로워 방식으로 동작하므로, 도 8 에 도시된 구동회로는 높은 구동용량을 가질 수 있다.
도 8 에 도시된 구동회로에서, 만약 트랜지스터 (401, 402) 의 크기가 Ids-Vgs 특성을 고려함으로써 트랜지스터 (301, 302) 와 비교하여 조정된다면, 전류 (IC) 를 조정할 수 있다. 그러므로, 입력단자 (T1) 와 전원단자 (T4) 사이의 전류가 제어되고 출력단자 (T2) 와 전원단자 (T4) 사이의 전류가 제어되는 이러한 구성은, 트랜지스터 (1, 2) 가 NMOS 트랜지스터로 구성되는 경우에 도 1 에 도시된 구동회로의 변형으로 간주될 수 있다. 유사하게, 트랜지스터 (301, 302) 의 크기가 트랜지스터 (401, 402) 와 비교하여 조정되는 경우에, 전류 (IC) 를 조정하는 것이 가능하다. 이러한 경우는 트랜지스터 (1, 2) 가 PMOS 트랜지스터로 구성되는 경우에 도 1 에 도시된 구동회로의 변형으로 간주될 수 있다. 그러므로, 도 8 에 도시된 구동회로는, 도 1 에 도시된 구동회로에서의 트랜지스터 (1, 2) 가 NMOS 트랜지스터로 구성되는 경우에 얻어진 성능과, 도 1 에 도시된 구동회로에서의 트랜지스터 (1, 2) 가 PMOS 트랜지스터로 구성되는 경우에 얻어진 성능 모두를 포함한다.
도 9 를 참조하면, 본 발명의 제 4 개념에 따른 구동회로의 일실시예의 회로도가 도시되어 있다. 도 9 에 도시된 구동회로는, 도 4 에 도시된 구동회로의 입력단자 (T1) 와 출력단자 (T2) 가 각각 도 6 에 도시된 구동회로의 입력단자 (T1) 와 출력단자 (T2) 에 접속되고, 도 4 에 도시된 구동회로에서 전압 (VDD) 이 공급되는 전원단자와 전압 (VSS) 이 공급되는 전원단자가 각각 도 6 에 도시된 구동회로에서 전압 (VDD) 이 공급되는 전원단자와 전압 (VSS) 이 공급되는 전원단자에 접속되는 방식으로, 도 4 에 도시된 구동회로와 도 6 에 도시된 구동회로를 결합하여 얻어지는 것이다. 그러므로, 도 9 에서, 도 4 와 도 6 에 도시된 것에 해당하는 소자는 동일한 부재번호와 기호가 주어지고, 기술의 간략화를 위해 설명은 생략한다. 그러나, 전원단자에 대해서, 전압 (VDD) 이 공급되는 전원단자는 T3로 주어지고, 전압 (VSS) 이 공급되는 전원단자는 T4로 주어진다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시하지 않음)에 접속된다.
이제, 도 9 에 도시된 구동회로의 동작을 도 10a 와 도 10b 를 참조하여 설명한다. 도 10a 는, Vm 이하의 선택된 전압 레벨을 출력시키는 한 출력 기간 (시각 t0 에서 t3) 동안과, Vm 이상의 선택된 전압 레벨을 출력시키는 또다른 출력 기간 (시간 t0' 에서 t3') 동안에, 도 9 에 도시된 회로의 동작을 도시하는 타이밍도이다. 여기서, Vm 은 VDD와 VSS사이의 전압이다. 도 10b 는, 트랜지스터 (101, 102) 의 각 게이트-소스 전압 ((Vgs101(I11), Vgs102(I13)) 을 동일하게 하고 또한, 트랜지스터 (201, 202) 의 각 게이트-소스 전압 ((Vgs201(I21), Vgs202(I23)) 을 동일하게 하도록 전류 (I11, I13, I21, I23) 를 제어하여, 입력전압 (Vin) 과 같은 전압이 출력전압 (Vout) 으로서 출력되는 경우에, 도 9 에 도시된 회로의 동작을 도시하는 전압 파형도이다.
도 10a 에 도시된 바와 같이, 시각 t0 부터 시각 t3 까지, 스위치 (111, 112, 121, 122, 123, 124) 는 도 5a 와 유사하게 온-오프 제어되는 한편, 스위치 (211, 212, 221, 222, 223, 224) 는 오프 상태로 유지된다. 그러므로, 도 10b 에 도시된 입력전압 (Vin), 전압 (V10) 및 출력전압 (Vout) 은 도 5b 에 도시된 파형과 유사하게 된다. 시각 t0' 부터 시각 t3' 까지, 스위치 (211, 212, 221, 222, 223, 224) 는 도 7a 와 유사하게 온-오프 제어되는 한편, 스위치 (111, 112, 121, 122, 123, 124) 는 오프 상태로 유지된다. 그러므로, 도 10b 에 도시된 입력전압 (Vin), 전압 (V20) 및 출력전압 (Vout) 은 도 7b 에 도시된 파형과 유사하게 된다.
이에 따라, 도 9 에 도시된 구동회로는 Vm 이하의 선택된 전압 레벨이 출력될 때 도 4 에 도시된 구동회로를 동작시키고, Vm 이상의 선택된 전압 레벨이 출력될 때 도 6 에 도시된 구동회로를 동작시키도록 형성된다. 그러므로, 도 9 에 도시된 구동회로는 도 4 에 도시된 구동회로와 도 6 에 도시된 구동회로의 것과 동일한 구동용량을 가진다.
또한, 입력전압 (Vin) 과 동일한 출력전압 (Vout) 을 출력시키는 경우, 도 9 에 도시된 구동회로는, 도 4 에 도시된 구동회로가 동작할 때 식 (8) 에 의해 표현된 것과 도 6 에 도시된 구동회로가 동작할 때 식 (11) 에 의해 표현된 출력전압 범위를 갖는다. 여기서, 전압 (Vm) 이 다음 관계를 만족하도록 설정되면,
VSS-Vgs202(I23)≤Vm≤VDD-Vgs102(I13) (15)
출력전압 (Vout) 은 다음과 같이 표현된다.
VSS≤Vout≤VDD(16)
즉, 도 9 에 도시된 구동회로의 출력전압 범위는 전원의 전압 범위와 동일하게 된다.
또한, 도 9 에 도시된 구동회로가 Vm 이하의 선택된 전압 레벨을 출력할 때, 출력단자 (T2) 는 전압 (VSS) 으로 프리차지되고, 도 9 에 도시된 구동회로가 Vm 이상의 선택된 전압 레벨을 출력할 때, 출력단자 (T2) 는 전압 (VDD) 으로 프리차지된다. 그러므로, 출력단자 (T2) 가 전원전압 (VSS) 과 전원전압 (VDD) 중 하나로만 프리차지되는 도 4 와 도 6 에 도시된 구동회로에 비해서, 도 9 에 도시된 구동회로는 프리차지용으로 작은 충/방전 전력을 가지고, 따라서, 프리차지를 신속히 행할 수 있다.
상술한 바와 같이, 도 9 에 도시된 구동회로는 도 4 와 도 6 에 도시된 구동회로의 것과 동일한 구동용량, 및 전원의 전압 범위와 동일한 출력전압 범위를 가지고, 또한 도 4 와 도 6 에 도시된 구동회로에 비해서 전력 소비를 더 줄일 수 있다.
도 11 에는 도 9 에 도시된 구동회로의 다른 특정 실시예의 회로도를 도시한다. 도 11 에 도시된 구동회로는, 도 9 에 도시된 구동회로에서 각 전류 회로 (104, 105, 203) 가 NMOS 트랜지스터로 형성되고, 도 9 에 도시된 구동회로의 각 전류제어회로 (103, 204, 205) 가 PMOS 트랜지스터로 형성되도록 구성된다. 각 각의 소정 전압을 이들 전류제어 트랜지스터 (103, 104, 105, 203, 204, 205) 의 게이트에 인가함으로써, 각 전류 (I11, I12, I13, I21, I22, I23) 는 원하는 값으로 제어될 수 있다. 출력단자 (T2) 는 데이터 라인과 같은 용량성 부하 (도시하지 않음)에 접속된다.
도 11 에 도시된 실시예에서, 전류제어 트랜지스터 (104, 105, 203) 의 게이트는 바이어스 전압 (BIASN) 이 공급된 단자 (T6) 에 접속되고, 전류제어 트랜지스터 (103, 204, 205) 의 게이트는 바이어스 전압 (BIASP) 이 공급된 단자 (T5) 에 접속된다. 복수의 전류제어 트랜지스터의 게이트 바이어스 전압이 동일하더라도, 각 전류제어 트랜지스터의 크기가 조정된다면, 각 전류제어 트랜지스터는 다른 전류제어 트랜지스터의 것에 무관한 임의의 값의 전류를 흐르게 할 수 있다. 상이한 바이어스 전압을 각 전류제어 트랜지스터에 인가하는 것이 가능한 점은 당업자들에 있어서 당연한 사실이다.
도 12 는 도 11 에 도시된 구동회로의 실시예의 변형예의 회로도이다. 도 12 에 도시된 구동회로는 도 11 에 도시된 구동회로에 포함된 회로 소자의 것보다 적은 수의 회로 소자로 구성되어, 도 11 에 도시된 구동회로에 비해 스위치 제어 신호의 종류수가 감소되었다는 점에서 개선되었다.
도 12 에 도시된 구동회로는, 도 11 에 도시된 구동회로에 포함된 스위치 (122, 222) 와 전류제어회로 (104, 204) 가 생략되고 PMOS 트랜지스터 (131) 와 NMOS 트랜지스터 (231) 가 새로 추가되었다는 점에서, 도 11 에 도시된 구동회로와 상이하다. PMOS 트랜지스터 (131) 는 각각 NMOS 트랜지스터 (101) 의 드레인(게이트)과 소스에 접속된 소스와 드레인, 및 전압 (BIASP) 이 공급된 단자 (T5) 에 접속된 게이트를 포함한다. NMOS 트랜지스터 (231) 는 각각 PMOS 트랜지스터 (201) 의 드레인(게이트)과 소스에 접속된 소스와 드레인, 및 전압 (BIASN) 이 공급된 단자 (T6) 에 접속된 게이트를 포함한다. PMOS 트랜지스터 (131) 는 PMOS 트랜지스터 (103) 의 것보다 작은 임계전압을 가져, 동일한 게이트 전압이 PMOS 트랜지스터 (103, 131) 에 인가되고, PMOS 트랜지스터 (131) 는 PMOS 트랜지스터 (103) 의 것보다 충분히 더 큰 전류공급용량을 가진다. NMOS 트랜지스터 (231) 는 NMOS 트랜지스터 (203) 의 것보다 작은 임계 전압을 가져, 동일한 게이트 전압이 NMOS 트랜지스터 (203, 231) 에 인가되고, NMOS 트랜지스터 (231) 는 NMOS 트랜지스터 (203) 의 것보다 충분히 더 큰 전류공급용량을 가진다. 여기서, NMOS 트랜지스터 (101) 와 PMOS 트랜지스터 (103, 131) 로 구성되는 회로를 회로블록 (130) 이라고 부르고, PMOS 트랜지스터 (201) 와 NMOS 트랜지스터 (203, 231) 로 구성되는 회로를 회로블록 (230) 이라고 부른다. 출력단자 (T2) 는 데이트 라인과 같은 용량성 부하 (도시하지 않음)에 접속된다.
이제, 도 12 에 도시된 구동회로의 동작을 도 13a 와 도 13b 를 참조하여 설명한다. 도 13a 는, Vm 이하의 선택된 전압 레벨을 출력시키는 한 출력 기간(시각 t0 에서 t3 까지) 동안과, Vm 이상의 선택된 전압 레벨을 출력시키는 또다른 출력 기간(시간 t0' 에서 t3' 까지) 동안에, 도 12 에 도시된 회로의 동작을 예시하는 타이밍도이다. 도 13b 는, 입력전압 (Vin) 과 같은 출력전압 (Vout) 을 출력시키는 경우에, 도 12 의 회로의 동작을 도시하는 전압 파형도이다. 도 13a 에서 보듯이, 스위치 (112, 123, 124, 212, 223, 224) 의 온-오프 타이밍은 도 10a 에 도시된 것들과 동일하다.
요약하면, 도 12 에 도시된 구동회로는, 시각 t0 에서 시각 t3 까지, 회로블록 (230) 과 스위치 (221) 가 도 11 에 도시된 구동회로의 전류제어회로 (104) 와 스위치 (122) 에서 구현된 것과 동일한 기능을 행하고, 시각 t0' 에서 시각 t3' 까지, 회로블록 (130) 과 스위치 (121) 는 도 11 에 도시된 구동회로의 전류제어회로 (204) 와 스위치 (222) 에서 구현된 것과 동일한 기능을 행한다고 하는 점에서 특징이 있다. 이하, 도 12 에 도시된 구동회로의 동작을 설명한다.
Vm 이하의 선택된 전압 레벨을 출력하는 한 출력 기간 (시각 t0 에서 t3까지) 동안, 시각 t0 에서, 스위치 (111, 211) 는 턴온되고 스위치 (121, 221) 는 턴오프된다. 그 결과, 트랜지스터 (101, 102) 의 공통 접속된 게이트는 전압 (VDD) 로 프리차지되고 트랜지스터 (201, 202) 의 공통 접속된 게이트는 전압 (VSS) 로 프리차지된다. 또한, 스위치 (112) 는 턴온되고 스위치 (123, 124) 는 턴오프되어, 출력단자 (T2) 는 전압 (VSS) 로 프리차지된다. 반면에, 스위치 (212, 223, 224) 는 시각 t0 에서 t3 까지의 기간 동안에 오프 상태로 유지된다.
시각 t1 에서, 스위치 (111, 211) 는 턴오프되고 스위치 (121, 221) 는 턴온된다. 그 결과, 트랜지스터 (101, 201) 의 작용에 의해, 트랜지스터 (101, 102) 의 공통 접속된 게이트에서의 전압 (V10) 과 트랜지스터 (201, 202) 의 공통 접속된 게이트에서의 전압 (V20) 은 각각 입력전압 (Vin) 에서 각 트랜지스터의 게이트-소스 전압만큼 벗어난 전압으로 급격히 변화하고, 다음 식 (16, 17) 에 의해 표현된 전압에서 안정하게 된다.
V10=Vin+Vgs101(I11) (16)
V20=Vin+Vgs201(I21) (17)
이 때, 트랜지스터 (131, 231) 는 오프 상태로 된다. 그러므로, 전류 (I11) 는 전원단자 (T3) 와 입력단자 (T1) 사이에 흐르고, 전류 (I21) 는 입력단자 (T1) 와 전원단자 (T4) 사이에 흐른다.
시각 t2 에서, 스위치 (112) 는 턴오프되고, 스위치 (123, 124) 는 턴온된다. 그 결과, 트랜지스터 (102) 의 소스-폴로워 동작에 의해, 출력전압 (Vout) 은, 전압 (V10) 에서 트랜지스터 (102) 의 게이트-소스 전압만큼 벗어난 전압으로 급격히 변화하고 다음 식 (18) 에 의해 표현된 전압에서 시각 t3 까지 안정하게 된다.
Vout=V10-Vgs102(I13) (18)
여기서, 전류 (I11, I13) 가 트랜지스터 (101, 102) 의 Vgs101(I11) 과 Vgs102(I13) 이 같아지도록 제어된다면, 출력전압 (Vout) 은 입력전압 (Vin) 과 같아지게 된다.
Vm 이상의 선택된 전압 레벨을 출력시키는 또다른 출력 기간(시각 t0'에서 t3'까지) 동안에, 시각 t0'에서, 스위치 (111, 211) 는 턴온되고, 스위치 (121, 221) 는 턴오프된다. 그 결과, 트랜지스터 (101, 102) 의 공통 접속된 게이트는 전압 (VDD) 로 프리차지되고, 트랜지스터 (201, 202) 의 공통 접속된 게이트는 전압 (VSS) 로 프리차지된다. 또한, 스위치 (212) 는 턴온되고 스위치 (223, 224) 는 턴오프되어 출력단자 (T2) 는 전압 (VDD) 로 프리차지된다. 반면에, 스위치 (112, 123, 124) 는 시각 t0'에서 시각 t3'까지의 기간 동안에 오프 상태로 유지된다.
시각 t1'에서 스위치 (111, 211) 는 턴오프되고 스위치 (121, 221) 는 턴온된다. 그 결과, 트랜지스터 (101, 201) 의 작용에 의해, 트랜지스터 (101, 102) 의 공통 접속된 게이트에서의 전압 (V10) 과 트랜지스터 (201, 202) 의 공통 접속된 게이트에서의 전압 (V20) 은 각각 입력전압 (Vin) 에서 각 트랜지스터의 게이트-소스 전압만큼 벗어난 전압으로 급격히 변화하고, 식 (16, 17) 에 의해 표현된 전압에서 안정된다. 이 때, 트랜지스터 (131, 231) 는 오프 상태로 된다. 그러므로, 전류 (I11) 는 전원단자 (T3) 와 입력단자 (T1) 사이로 흐르고 전류 (I21) 는 입력단자 (T1) 와 전원단자 (T4) 사이로 흐른다.
시각 t2' 에서, 스위치 (212) 는 턴오프되고 스위치 (223, 224) 는 턴온된다. 그 결과, 트랜지스터 (202) 의 소스-폴로워 동작에 의해, 출력전압 (Vout) 은, 전압 (V20) 에서 트랜지스터 (102) 의 게이트-소스 전압만큼 벗어난 전압으로 급격히 변화하고 다음 식 (19) 에 의해 표현된 전압으로 시각 t3'까지 안정된다.
Vout=V20-Vgs202(I23) (19)
여기서, 만약 전류 (I21, I23) 가 트랜지스터 (101, 102) 의 Vgs101(I11) 과 Vgs102(I13) 이 같아지도록 제어된다면 출력전압 (Vout) 은 입력전압 (Vin) 과 같아지게 된다.
또한, 만약 전류 (I11) 와 전류 (I21) 가 서로 같다면, 입력전압 (Vin) 을 인가하는 외부 회로가 전류 공급 용량에 있어서 낮더라도 도 12 에 도시된 구동회로를 용이하게 동작시킬 수 있다.
이러한 동작은, 트랜지스터 (101, 201) 양쪽 다 턴온이 되도록 입력전압 (Vin) 이 전압 (VSS) 보다 어느정도 높고, 전압 (VDD) 보다 어느정도 낮은 경우일 때이다. 다음은 트랜지스터 (101) 또는 트랜지스터 (201) 가 오프 상태로 유지되도록, 입력전압 (Vin) 이 전압 (VSS) 또는 전압 (VDD) 의 어느 하나에 가까운 경우의 동작을 설명한다.
입력전압 (Vin) 이 시각 t1 에서 t3 까지의 기간 동안 전압 (VSS) 에 가까운 레벨에 있을 때, 시각 t1 에서, 전압 (V10) 은 식 (16) 에 의해 표현된 전압으로 되지만 전압 (V20) 은 식 (17) 에 의해 표현된 전압으로 되지 않는다. 그 이유는, 입력전압 (Vin) 이 전압 (VSS) 에 가깝기 때문에 트랜지스터 (201) 의 게이트-소스 전압이 트랜지스터 (201) 의 임계 전압보다 작다면 트랜지스터 (201) 는 오프 상태로 유지되기 때문이다. 시각 t1 직후에, 전압 (V20) 은 시각 t0 에서 시각 t1 까지의 기간 동안에 프리차지된 전압 (VSS) 에 있게 되지만, 전류는 트랜지스터 (231) 의 작용에 의해 입력단자 (T1) 에서 트랜지스터 (203) 의 드레인으로 공급되므로, 전압 (V20) 은 입력전압 (Vin) 과 전압 (VSS) 사이의 중간 전압으로 풀업된다. 이 때, 트랜지스터 (231) 의 전류 공급 용량이 트랜지스터 (203) 의 것보다 크다면, 입력단자 (T1) 로부터 전원단자 (T4) 로 흐르는 전류는 전류 제어 트랜지스터 (203) 에 의해 제어되는 전류 (I21) 가 된다. 그러므로, 트랜지스터 (201) 가 오프 상태에 있도록 입력전압 (Vin) 이 전압 (VSS) 에 가까울지라도 입력단자 (T1) 와 전원단자 (T4) 사이에 전류 (I21) 를 공급하는 것이 가능하다.
한편, 입력전압 (Vin) 이 시각 t1' 에서 t3' 까지의 기간 동안 전압 (VDD) 에 가까운 레벨에 있을 때, 시각 t1'에서, 전압 (V20) 은 식 (17) 에 의해 표현된 전압으로 되지만 전압 (V10) 은 식 (16) 에 의해 표현된 전압으로 되지 않는다. 그 이유는, 입력전압 (Vin) 이 전압 (VDD) 에 가깝기 때문에 트랜지스터 (101) 의 게이트-소스 전압이 트랜지스터 (101) 의 임계 전압보다 작다면 트랜지스터 (101) 는 오프 상태로 유지되기 때문이다. 시각 t1' 직후에, 전압 (V10) 은 시각 t0' 에서 시각 t1' 까지의 기간 동안에 프리차지된 전압 (VDD) 에 있게 되지만, 전류는 트랜지스터 (131) 의 작용에 의해, 트랜지스터 (103) 의 드레인에서 입력단자 (T1) 로 공급되므로, 전압 (V10) 은 입력전압 (Vin) 과 전압 (VDD) 사이의 중간 전압으로 풀다운된다. 이 때, 트랜지스터 (131) 의 전류 공급 용량이 트랜지스터 (103) 의 것보다 크다면, 전원단자 (T3) 로부터 입력단자 (T1) 로 흐르는 전류는 전류 제어 트랜지스터 (103) 에 의해 제어되는 전류 (I11) 가 된다. 그러므로, 트랜지스터 (101) 가 오프 상태에 있도록 입력전압 (Vin) 이 전압 (VDD) 에 가까울지라도, 전원단자 (T3) 와 입력단자 (T1) 사이에 전류 (I11) 를 공급하는 것이 가능하다.
이상에서 알 수 있듯이, 회로블록 (130, 230) 은 입력전압 (Vin) 의 전압 레벨과는 무관하게 각각 전류 (I11, I21) 가 흐르도록 할 수 있고, 또한, 전류제어회로의 기능을 가질 수 있다.
그러므로, 도 12 에 도시된 구동회로에서, 시각 t1 에서 시각 t3 까지의 기간 동안에, 스위치 (221) 와 회로블록 (230) 은 도 11 에 도시된 구동회로의 스위치 (122) 와 전류제어회로 (104) 에 의해 성취된 것과 같은 기능을 행하고, 시각 t1' 에서 시각 t3' 까지의 기간 동안에, 스위치 (121) 와 회로블록 (130) 은 도 11 에 도시된 구동회로의 스위치 (222) 와 전류제어회로 (204) 에 의해 성취된 것과 같은 기능을 행한다. 그러므로, 도 12 에 도시된 구동회로의 총체적인 기본 동작은 도 11 에 도시된 구동회로의 것과 완전히 동일하며, 도 12 에 도시된 구동회로의 성능은 도 11 에 도시된 구동회로의 것과 실질적으로 같다.
도 14a 를 참조하면, 본 발명에 의한 구동회로와 연관된 전류제어회로의 한 예의 회로도가 도시되어 있다. 도 14a 에서, 회로블록 (500) 은 각 전류제어회로가 단일의 전류제어 트랜지스터로 이루어진 본 발명에 따른 구동회로이고, 회로블록 (30) 은 전류제어 트랜지스터를 정확히 제어하는 바이어스 회로이다.
요약하면, 회로블록 (500) 은, 트랜지스터 (1, 2) 가 각각 NMOS 트랜지스터 (501, 502) 로 이루어지고, 전류제어회로 (3, 4, 5) 가 각각 PMOS 트랜지스터 (503) 와 NMOS 트랜지스터 (504, 505) 로 형성된, 도 1 에 도시된 구동회로이다. PMOS 트랜지스터 (503) 의 게이트는 회로블록 (30) 의 단자 (T5) 에 접속되고, NMOS 트랜지스터 (504, 505) 의 각 게이트는 회로블록 (30) 의 단자 (T6) 에 공통 접속된다. 전원단자 (T3, T4) 에는 전원전압 (VDD, VSS) 이 각각 공급된다. 출력단자 (T2) 는 데이터라인과 같은 용량성 부하 (도시되지 않음) 에 접속된다.
회로블록 (30) 은 전류제어회로로서 역할하는 트랜지스터 (503,504,505) 의 각 게이트에 바이어스 전압을 공급하는 바이어스 회로이다. 이 바이어스 회로 (30) 는 도시한 바와 같이 NMOS 트랜지스터 (31,32) 및 PMOS 트랜지스터 (33,34) 를 포함한다. PMOS 트랜지스터 (33,34) 는 동일한 Ids-Vgs 특성을 갖는다. NMOS 트랜지스터 (31) 는 단자 T5에 접속된 드레인, 전원단자 T8에 접속된 소스, 및 외부 바이어스 전압 (BIAS) 을 수신하기 위해 접속된 게이트를 구비한다. NMOS 트랜지스터 (32) 는 단자 T6에 공통으로 접속된 게이트 및 드레인, 전원단자 T8에 접속된 소스를 구비한다. PMOS 트랜지스터 (33) 는 단자 T5에 공통으로 접속된 게이트 및 드레인, 전원단자 T7에 접속된 소스를 구비한다. PMOS 트랜지스터 (34) 는 단자 T6에 접속된 드레인, 전원단자 T7에 접속된 소스, 및 단자 T5에 접속된 게이트를 구비한다. PMOS 트랜지스터 (33,34) 는 동일한 Ids-Vgs 특성을 갖고 공통으로 접속된 각각의 게이트를 구비하므로, PMOS (33,34) 의 각 드레인-소스 전류는 동일하다. 여기서, PMOS 트랜지스터 (33,34) 의 드레인-소스전류를 I4라 한다. 이 전류 (I4)는 외부 바이어스 전압 (BIAS) 에 의해 제어되고, 단자 T5및 T6에서의 각 전압 (BIASP 및 BIASN) 은 전류 I4에 의해 제어된다. 전원단자 T7및 T8에는 전원전압 VDD및 VSS가 각각 공급된다.
여기서, PMOS 트랜지스터 (33,34,503) 와 NMOS 트랜지스터 (32,504) 의 디바이스 크기가 트랜지스터의 특성변동을 고려하여 설계되고 전류 (I4, I51, 및 I52) 가 전류 (I51및 I52) 를 균등하게 하도록 설정된다면, 트랜지스터의 특성이 변동되더라도, 입력전압 Vin 을 공급하는 외부회로의 전류공급용량에 상관없이 구동회로를 만들 수 있다. 또한, PMOS 트랜지스터 (33,34,503) 와 NMOS 트랜지스터 (32,505) 의 드레인 크기가 트랜지스터의 특성변동을 고려하여 설계되고 전류 I4, I51, 및 I53가 트랜지스터 (501,502) 의 각 게이트-소스전압을 균등하게 하도록 설정된다면, 트랜지스터의 특성이 변동되더라도, 입력전압 (Vin) 과 동일한 출력전압 (Vout) 을 공급하는 것이 가능하다.
가장 간단한 방법으로는, 트랜지스터 (501,502) 가 동일한 디바이스 크기를 갖고, PMOS 트랜지스터 (33,34,503) 가 동일한 디바이스 크기를 갖고, NMOS 트랜지스터 (32,504,505) 가 동일한 디바이스 크기를 갖도록 설계한다. 이 경우, 전류 I4, I51, I52, 및 I53는 동일하고, 트랜지스터의 특성이 변동되더라도, 전류 I4, I51, I52, 및 I53사이의 관계는 유지된다. 이에 따라, 입력전압 (Vin) 을 공급하는 외부회로의 전류공급용량에 상관없이, 구동회로는 입력전압 (Vin) 과 동일한 출력전압 (Vout) 을 출력할 수 있다.
상술한 바와 같이, 전류제어회로가 트랜지스터로 구성된 구동회로 (500) 에 바이어스 회로 (30) 가 연관되면, 입력전압 (Vin) 을 공급하는 외부회로의 전류공급용량에 상관없이 구동회로 (500) 를 만들고, 디바이스 제조공정 및 온도변동에 기인한 트랜지스터의 특성변동에 상관없이, 구동회로 (500) 는 매우 정확한 전압을 출력할 수 있다.
도 15a 를 참조하면, 도 14a 에 도시된 전류제어회로의 변형예의 회로도가 도시되어 있다. 도 15a 에 도시된 바이어스 회로 (40) 는, 바이어스 회로에 흐르는 전류량을 감소시키기 위하여 트랜지스터 (31,33) 가 생략된다는 점에서 도 14a 에 도시된 바이어스 회로 (30) 와 상이하다. 도 15a 에 도시된 회로에서, 외부 바이어스 전압 (BIAS) 은 바이어스 전압 (BIASP) 로서 구동회로 (500) 와 바이어스 회로 (40) 내의 트랜지스터 (34) 의 게이트에 인가되고, 전류 (I4) 는 외부 바이어스 전압 (BIAS) 에 의해 제어된다.
도 15a 에 도시된 회로에서, 도 14a 에 도시된 회로와 마찬가지로, PMOS 트랜지스터 (34,503) 및 NMOS 트랜지스터 (32,504) 의 디바이스 크기가 트랜지스터의 특성변동을 고려하여 설계되고 전류 (I4,I51,I52)가 전류 (I51,I52) 를 균등하게 하도록 설정된다면, 트랜지스터의 특성이 변동되더라도, 입력전압 Vin 을 공급하는 외부회로의 전류공급용량에 상관없이 구동회로를 만들 수 있다. 또한, PMOS 트랜지스터 (34,503) 및 NMOS 트랜지스터 (32,505) 의 디바이스 크기가 트랜지스터의 특성변동을 고려하여 설계되고 전류 (I4,I51,I53) 가 트랜지스터 (501,502) 의 각 게이트-소스전압을 균등하게 하도록 설정된다면, 트랜지스터의 특성이 변동되더라도, 입력전압 (Vin) 과 동일한 출력전압 (Vout) 을 공급하는 것이 가능하다. 따라서, 바이어스 회로 (30) 에서 얻어진 것과 유사한 바람직한 동작을 얻을 수 있다.
여기서, 도 14b 와 도 14c, 및 도 15b 와 도 15c 에 도시된 바와 같이, 도 14a 및 도 15a 에 도시된 구동회로 (500) 가 도 11 또는 도 12 에 도시된 구동회로, 또는 대안으로, 구동회로의 다른 실시예로 대체될 수 있음은 당업자에게 분명할 것이다. 또한, 도 14a 및 도 15a 에 도시된 실시예에서, 하나의 바이어스 회로 (30 또는 40) 는 하나의 구동회로 (500) 에만 제공된다. 그러나, 복수의 구동회로 (500) 가 제공되는 경우, 도 14d, 도 14e, 도 14f, 및 도 15d, 도 15e, 도 15f 에 도시된 바와 같이, 하나의 바이어스 회로 (30 또는 40) 가 복수의 구동회로 (500) 에 공통으로 제공될 수 있다.
상술한 실시예에서, 전류제어회로는 정전류원으로 간주될 수 있으므로, 전류제어회로가 정전류원으로 대체될 수 있다면, 유사한 이점을 얻을 수 있다는 것이 당업자에게는 분명할 것이다.
이와 같이, 본 발명은 구체적인 실시예들을 들어 설명되었다. 그러나, 본 발명은 예시된 구성에만 제한되지 않고 첨부된 청구범위 내에서 변경과 수정이 가능함은 물론이다.
상기에서 알 수 있는 바와 같이, 본 발명에 따른 구동회로는, 각 게이트가 공통으로 접속된 한 쌍의 트랜지스터, 제 1 트랜지스터의 드레인에 접속되는 제 1 트랜지스터의 게이트, 및 소스-폴로워 방식으로 동작되는 제 2 트랜지스터를 포함하는 매우 간단한 회로구조를 갖는다. 상기 한 쌍의 트랜지스터의 드레인-소스전류를 제어함으로써, 구동회로는 높은 전류공급용량을 갖는 용량성 부하를 구동할 수 있다. 여기서, 본 발명에 따른 구동회로는 액정 디스플레이 (LCD) 의 구동에만 제한되지 않고, 복수의 그래데이션 레벨에 대응하는 복수의 상이한 전압레벨이 각 데이터에 선택적으로 공급되는 TFT-OLED (thin film transistor - organic light emitting diode) 디스플레이용 데이터라인과 같은 타 데이터라인 (용량성 부하를 구성함)를 구동하는 데 효과적으로 사용될 수 있음은 당업자에게 분명할 것이다.

Claims (34)

  1. 입력전압을 제 1 전압으로 레벨변환하는 레벨변환수단,
    상기 제 1 전압을 수신하기 위해 접속된 게이트 및 상기 입력전압에 따라서 출력전압을 출력하는 소스를 구비한 제 1 트랜지스터,
    상기 제 1 트랜지스터가 소스 폴로워 방식으로 동작하도록, 상기 제 1 트랜지스터의 드레인-소스 경로를 통해 흐르는 전류를 제어하는 제 1 전류제어수단을 포함하는 구동회로로서,
    상기 레벨변환수단은 상기 제 1 트랜지스터의 것과 동일한 도전형의 제 2 트랜지스터를 포함하는 것을 특징으로 하는 구동회로.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터는,
    상기 입력전압을 수신하기 위해 접속된 소스, 및
    상기 제 1 전압을 출력하기 위해 공통으로 접속된 드레인 및 게이트를 구비하고,
    상기 레벨변환수단은 또한 상기 제 2 트랜지스터의 드레인-소스 경로를 통해 흐르는 전류를 제어하는 제 2 전류제어수단을 포함하는 것을 특징으로 하는 구동회로.
  3. 제 1 전원단자,
    입력전압을 수신하는 입력단자,
    출력전압을 출력하는 출력단자,
    상기 입력단자에 접속된 소스, 및 공통으로 접속된 드레인과 게이트를 구비한 제 1 트랜지스터,
    상기 제 1 트랜지스터의 것과 동일한 도전형이며, 상기 제 1 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 트랜지스터의 게이트 전압과 동일한 전압을 수신하기 위해 접속된 게이트를 구비한 제 2 트랜지스터,
    상기 제 1 트랜지스터의 드레인-소스 경로를 통해 흐르는 전류를 제어하는 제 1 전류제어수단, 및
    상기 제 2 트랜지스터의 드레인-소스 경로를 통해 흐르는 전류를 제어하는 제 2 전류제어수단을 포함하는 것을 특징으로 하는 구동회로.
  4. 제 3 항에 있어서,
    상기 제 1 전류제어수단은 제 2 전원단자와 상기 제 1 트랜지스터의 상기 드레인과의 사이에 접속된 제 1 전류제어회로를 포함하고,
    상기 제 2 전류제어수단은 상기 출력단자와 제 3 전원단자와의 사이에 접속된 제 2 전류제어회로를 포함하는 것을 특징으로 하는 구동회로.
  5. 제 4 항에 있어서,
    상기 입력단자와 상기 제 2 전원단자와의 사이에 상기 제 1 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 1 스위치,
    상기 출력단자와 상기 제 3 전원단자와의 사이에 제 2 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 2 스위치, 및
    상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 3 스위치를, 적어도 더 포함하는 것을 특징으로 하는 구동회로.
  6. 제 4 항에 있어서,
    상기 입력단자와 제 4 전원단자와의 사이에 접속된 제 3 전류제어회로를 더 포함하는 것을 특징으로 하는 구동회로.
  7. 제 6 항에 있어서,
    상기 입력단자와 상기 제 2 전원단자와의 사이에 상기 제 1 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 1 스위치,
    상기 출력단자와 상기 제 3 전원단자와의 사이에 제 2 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 2 스위치,
    상기 입력단자와 상기 제 4 전원단자와의 사이에 상기 제 3 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 4 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 3 스위치, 및
    상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 4 스위치를, 적어도 더 포함하는 것을 특징으로 하는 구동회로.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 출력단자를 하나 이상의 소정 전압으로 프리차지하는 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  9. 제 5 항 또는 제 7 항에 있어서,
    상기 제 1 트랜지스터의 상기 게이트를 제 1 소정 전압으로 프리차지하는 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  10. 제 5 항 또는 제 7 항에 있어서,
    상기 출력단자를 하나 이상의 소정 전압으로 프리차지하는 제 1 프리차지수단, 및 상기 제 1 트랜지스터의 상기 게이트를 제 1 소정 전압으로 프리차지하는 제 2 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  11. 제 6 항에 있어서,
    상기 제 1, 제 2, 및 제 3 전류제어회로의 각각은, 전계효과 트랜지스터 (이하, FET 라 함) 의 게이트-소스 전압을 제어함으로써 제어되는 드레인-소스 경로 전류를 갖는 FET 로 구성되는 것을 특징으로 하는 구동회로.
  12. 입력전압을 수신하는 입력단자, 출력전압을 출력하는 출력단자, 및 상기 입력단자 및 상기 출력단자에 각각 접속된 제 1 및 제 2 구동회로를 포함하는 구동회로 시스템으로서,
    상기 제 1 구동회로는,
    상기 입력단자에 접속된 소스, 및 공통으로 접속된 드레인과 게이트를 구비하는 제 1 의 n 채널 트랜지스터,
    제 1 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 의 n 채널 트랜지스터의 게이트 전압과 동일한 전압을 수신하기 위해 접속된 게이트를 구비한 제 2 의 n 채널 트랜지스터,
    상기 제 1 의 n 채널 트랜지스터의 드레인-소스 경로 전류를 제어하는 제 1 전류제어수단, 및
    상기 제 2 의 n 채널 트랜지스터의 드레인-소스 경로 전류를 제어하는 제 2 전류제어수단을 포함하고,
    상기 제 2 구동회로는,
    상기 입력단자에 접속된 소스, 및 공통으로 접속된 드레인과 게이트를 구비한 제 1 의 p 채널 트랜지스터,
    제 2 전원단자에 접속된 드레인, 상기 출력단자에 접속된 소스, 및 상기 제 1 의 p 채널 트랜지스터의 게이트 전압과 동일한 전압을 수신하기 위해 접속된 게이트를 구비한 제 2 의 p 채널 트랜지스터,
    상기 제 1 의 p 채널 트랜지스터의 드레인-소스 경로 전류를 제어하는 제 3 전류제어수단, 및
    상기 제 2 의 p 채널 트랜지스터의 드레인-소스 경로 전류를 제어하는 제 4 전류제어수단을 포함하는 것을 특징으로 하는 구동회로 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 전류제어수단은 제 3 전원단자와 상기 제 1 의 n 채널 트랜지스터의 상기 드레인과의 사이에 접속된 제 1 전류제어회로를 포함하고,
    상기 제 2 전류제어수단은 상기 출력단자와 제 4 전원단자와의 사이에 접속된 제 2 전류제어회로를 포함하고,
    상기 제 3 전류제어수단은 제 5 전원단자와 상기 제 1 의 p 채널 트랜지스터의 상기 드레인과의 사이에 접속된 제 3 전류제어회로를 포함하고,
    상기 제 4 전류제어수단은 상기 출력단자와 제 6 전원단자와의 사이에 접속된 제 4 전류제어회로를 포함하는 것을 특징으로 하는 구동회로 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 구동회로는,
    상기 입력단자와 상기 제 3 전원단자와의 사이에 상기 제 1 의 n 채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 1 스위치,
    상기 출력단자와 상기 제 4 전원단자와의 사이에 상기 제 2 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 4 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 2 스위치, 및
    상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 의 n 채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 3 스위치를, 적어도 포함하며,
    상기 제 2 구동회로는,
    상기 입력단자와 상기 제 5 전원단자와의 사이에 상기 제 1 의 p 채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 5 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 4 스위치,
    상기 출력단자와 상기 제 6 전원단자와의 사이에 상기 제 4 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 6 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 5 스위치, 및
    상기 출력단자와 상기 제 2 전원단자와의 사이에 상기 제 2 의 p 채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 6 스위치를, 적어도 포함하는 것을 특징으로 하는 구동회로 시스템.
  15. 제 13 항에 있어서,
    상기 제 1 구동회로는 상기 입력단자와 제 7 전원단자와의 사이에 접속된 제 5 전류제어회로를 포함하고,
    상기 제 2 구동회로는 상기 입력단자와 제 8 전원단자와의 사이에 접속된 제 6 전류제어회로를 포함하는 것을 특징으로 하는 구동회로 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 구동회로는,
    상기 입력단자와 상기 제 3 전원단자와의 사이에 상기 제 1 의 n 채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 3 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 1 스위치,
    상기 출력단자와 상기 제 4 전원단자와의 사이에 상기 제 2 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 4 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 2 스위치,
    상기 입력단자와 상기 제 7 전원단자와의 사이에 상기 제 5 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 7 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 3 스위치, 및
    상기 출력단자와 상기 제 1 전원단자와의 사이에 상기 제 2 의 n 채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 1 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 4 스위치를, 적어도 포함하며,
    상기 제 2 구동회로는,
    상기 입력단자와 상기 제 5 전원단자와의 사이에 상기 제 1 의 p 채널 트랜지스터와 직렬로 접속되며 상기 입력단자와 상기 제 5 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 5 스위치,
    상기 출력단자와 상기 제 6 전원단자와의 사이에 상기 제 4 전류제어회로와 직렬로 접속되며 상기 출력단자와 상기 제 6 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 6 스위치,
    상기 입력단자와 상기 제 8 전원단자와의 사이에 상기 제 6 전류제어회로와 직렬로 접속되며 상기 입력단자와 상기 제 8 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 7 스위치, 및
    상기 출력단자와 상기 제 2 전원단자와의 사이에 상기 제 2 의 p 채널 트랜지스터와 직렬로 접속되며 상기 출력단자와 상기 제 2 전원단자와의 사이에 흐르는 전류를 차단하기 위해 온-오프 제어되는 제 8 스위치를, 적어도 포함하는 것을 특징으로 하는 구동회로 시스템.
  17. 제 14 항 또는 제 16 항에 있어서,
    상기 출력단자를 하나 이상의 소정 전압으로 프리차지하는 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로 시스템.
  18. 제 14 항 또는 제 16 항에 있어서,
    상기 제 1 의 n 채널 트랜지스터의 상기 게이트를 제 1 소정 전압으로 프리차지하는 제 1 프리차지수단, 및
    상기 제 1 의 p 채널 트랜지스터의 상기 게이트를 제 2 소정 전압으로 프리차지하는 제 2 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로 시스템.
  19. 제 14 항 또는 제 16 항에 있어서,
    상기 출력단자를 하나 이상의 소정 전압으로 프리차지하는 제 1 프리차지수단, 상기 제 1 의 n 채널 트랜지스터의 상기 게이트를 제 1 소정 전압으로 프리차지하는 제 2 프리차지수단, 및 상기 제 1 의 p 채널 트랜지스터의 상기 게이트를 제 2 소정 전압으로 프리차지하는 제 3 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로 시스템.
  20. 제 15 항에 있어서,
    상기 제 1 내지 제 6 전류제어회로의 각각은, FET 의 게이트-소스 전압을 제어함으로써 제어되는 드레인-소스 경로 전류를 갖는 상기 FET 로 구성되는 것을 특징으로 하는 구동회로 시스템.
  21. 제 6 항에 있어서,
    상기 제 1 전류제어회로는 제 2 전원단자와 상기 제 1 트랜지스터의 상기 드레인과의 사이에 접속된 드레인-소스 경로를 갖는 제 1 전류제어 트랜지스터를 포함하고,
    상기 제 2 전류제어회로는 상기 출력단자와 제 3 전원단자와의 사이에 접속된 드레인-소스 경로를 갖는 제 2 전류제어 트랜지스터를 포함하고,
    상기 제 2 전류제어 트랜지스터는 상기 제 1 전류제어 트랜지스터의 것과는 다른 상기 도전형이며,
    상기 제 3 전류제어회로는 상기 입력단자와 제 4 전원단자와의 사이에 접속된 드레인-소스 경로를 갖는 제 3 전류제어 트랜지스터를 포함하고,
    상기 제 3 전류제어 트랜지스터는 상기 제 2 전류제어 트랜지스터의 것과 동일한 상기 도전형이며,
    상기 구동회로는, 제 1 바이어스 트랜지스터와 제 2 바이어스 트랜지스터가 직렬로 접속되며 상기 제 1 바이어스 트랜지스터가 상기 제 2 바이어스 트랜지스터의 것과는 다른 상기 도전형인 바이어스 회로를 더 포함하며,
    상기 제 1 바이어스 트랜지스터와 상기 제 2 바이어스 트랜지스터는 서로 크기가 동일한 드레인-소스 경로 전류를 가지며,
    상기 제 1 바이어스 트랜지스터는 상기 제 1 전류제어 트랜지스터의 것과 상기 동일한 게이트-소스 전압을 가지며 상기 제 1 전류제어 트랜지스터의 것과 상기 동일한 도전형이고,
    상기 제 2 바이어스 트랜지스터는 상기 제 2 및 제 3 전류제어 트랜지스터의 것과 상기 동일한 게이트-소스 전압을 가지며 상기 제 2 및 제 3 전류제어 트랜지스터의 것과 상기 동일한 도전형인 것을 특징으로 하는 구동회로.
  22. 제 1 전원단자에 접속된 소스 및 제어전압을 수신하기 위해 접속된 게이트를 구비한 제 1 도전형의 제 1 트랜지스터와,
    상기 제 1 도전형과 반대인 제 2 도전형이며, 제 2 전원단자에 접속된 소스, 및 상기 제 1 트랜지스터의 드레인에 공통으로 접속된 게이트와 드레인을 포함하여, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 통해 동일한 드레인-소스 전류가 흐르게 하는 바이어스 회로, 및
    상기 제 1 트랜지스터의 상기 게이트 및 상기 소스에 각각 접속된 게이트 및 소스를 구비하며, 상기 제 1 트랜지스터의 것과 동일한 디바이스 크기를 갖는 제 1 도전형의 하나 이상의 제 1 전류제어 트랜지스터, 및
    상기 제 2 트랜지스터의 상기 게이트 및 상기 소스에 각각 접속된 게이트 및 소스를 구비하며, 상기 제 2 트랜지스터의 것과 동일한 디바이스 크기를 갖는 제 2 도전형의 하나 이상의 제 2 전류제어 트랜지스터를 포함하는 구동회로를 구비하는 것을 특징으로 하는 구동회로장치.
  23. 제 1, 제 2, 및 제 3 정전류원,
    전원,
    상기 제 1 정전류원에 접속된 드레인, 입력단자와 상기 제 2 정전류원에 접속된 소스, 및 제 1 트랜지스터의 상기 드레인에 접속된 게이트를 구비한 제 1 트랜지스터, 및
    상기 제 1 트랜지스터의 것과 동일한 도전형이며, 상기 전원에 접속된 드레인, 상기 제 1 트랜지스터의 상기 게이트에 접속된 게이트, 및 출력단자와 상기 제 3 정전류원에 접속된 소스를 구비하며, 소스 폴로워 방식으로 동작하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는, 용량성 부하를 구동하는 구동회로.
  24. 제 23 항에 있어서,
    제 1 외부제어입력에 응하여 상기 출력단자를 제 1 소정 전압으로 프리차지하는 제 1 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  25. 제 24 항에 있어서,
    제 2 외부제어입력에 응하여 상기 제 1 및 제 2 트랜지스터의 상기 게이트를 제 2 소정 전압으로 프리차지하는 제 2 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  26. 제 25 항에 있어서,
    상기 프리차지수단의 각각은, 대응하는 노드와 대응하는 전원단자와의 사이에 접속되며 상기 외부제어입력에 응하여 온-오프 제어되는 스위치수단을 포함하는 것을 특징으로 하는 구동회로.
  27. 제 23 항에 있어서,
    상기 제 1 내지 제 3 정전류원의 각각은 전류제어 트랜지스터를 포함하고, 대응하는 전류제어 트랜지스터의 게이트 전압을 제어하는 바이어스 회로를 더 포함하는 것을 특징으로 하는 구동회로.
  28. 제 27 항에 있어서,
    상기 바이어스 회로는 상기 대응하는 전류제어 트랜지스터의 상기 게이트전압을 인가하는 외부 바이어스 전압에 의해 제어되는 것을 특징으로 하는 구동회로.
  29. 제 1 및 제 2 정전류원,
    제 1 및 제 2 전원,
    상기 제 1 정전류원에 접속된 드레인과, 제 1 트랜지스터의 상기 드레인에 접속된 게이트를 구비한 제 1 트랜지스터,
    상기 제 1 전원에 접속된 드레인 및 상기 제 1 트랜지스터의 상기 게이트에 접속된 게이트를 구비하며 상기 제 1 트랜지스터의 것과 동일한 도전형인 제 2 트랜지스터,
    상기 제 2 정전류원에 접속된 드레인과, 제 3 트랜지스터의 상기 드레인에 접속된 게이트를 구비하며 상기 제 1 트랜지스터의 것과 반대인 도전형인 제 3 트랜지스터, 및
    상기 제 2 전원에 접속된 드레인 및 상기 제 3 트랜지스터의 상기 게이트에 접속된 게이트를 구비하며 상기 제 3 트랜지스터의 것과 동일한 도전형인 제 4 트랜지스터를 포함하며,
    상기 제 1 및 제 3 트랜지스터의 각 소스는 입력단자에 접속되고, 상기 제 2 및 제 4 트랜지스터의 각 소스는 출력단자에 접속되는 것을 특징으로 하는, 용량성 부하를 구동하는 구동회로.
  30. 제 29 항에 있어서,
    제 1 외부제어입력에 응하여 상기 출력단자를 제 1 소정 전압으로 프리차지하는 제 1 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  31. 제 30 항에 있어서,
    제 2 외부제어입력에 응하여 상기 제 1 및 제 2 트랜지스터의 상기 게이트를 제 2 소정 전압으로 프리차지하는 제 2 프리차지수단, 및 상기 제 2 외부제어입력에 응하여 상기 제 3 및 제 4 트랜지스터의 상기 게이트를 제 3 소정 전압으로 프리차지하는 제 3 프리차지수단을 더 포함하는 것을 특징으로 하는 구동회로.
  32. 제 31 항에 있어서,
    상기 프리차지수단의 각각은, 대응하는 노드와 대응하는 전원단자와의 사이에 접속되며 상기 외부제어입력에 응하여 온-오프 제어되는 스위치수단을 포함하는 것을 특징으로 하는 구동회로.
  33. 제 29 항에 있어서,
    상기 제 1 및 제 2 정전류원의 각각은 전류제어 트랜지스터를 포함하고, 대응하는 전류제어 트랜지스터의 게이트전압을 제어하는 바이어스 회로를 더 포함하는 것을 특징으로 하는 구동회로.
  34. 제 33 항에 있어서,
    상기 바이어스 회로는 상기 대응하는 전류제어 트랜지스터의 상기 게이트전압을 인가하는 외부 바이어스 전압에 의해 제어되는 것을 특징으로 하는 구동회로.
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