KR100267765B1 - 바이어스보상회로 - Google Patents

Abstract

본 발명은 소오스 전압(Source Voltage)의 변화에 따른 전류의 변화량을 줄이도록 한 바이어스 보상 회로에 관한 것으로서, 전원전압이 인가되어 메인 시스템에 기준 전압을 제공하는 바이어스 회로에 있어서, 상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 1 저항과, 상기 제 1 저항에 드레인이 연결되고 소오스에는 상기 메인 시스템이 연결되며 게이트는 바이어스가 인가되는 노드에 연결되는 NMOS 트랜지스터와, 상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 2 저항과, 상기 제 2 저항에 소오스가 연결되고 드레인에는 상기 메인 시스템이 연결되며 게이트는 NMOS 트랜지스터와 동일한 노드에 연결되는 PMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.

Description

바이어스 보상 회로{bias compensating circuit}

본 발명은 바이어스(Bias) 보상 회로에 관한 것으로 특히, 소오스 전압(Source Voltage)의 변화에 따른 전류의 변화량을 줄이도록 한 바이어스 보상 회로에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래의 바이어스 보상 회로에 대해 설명하면 다음과 같다.

도 1은 종래의 바이어스 보상 회로를 나타낸 개략도이다.

먼저, 전원전압(Vdd)이 인가되어 메인 시스템에 기준전압을 제공하는 종래의 바이어스 회로는 도 1에서와 같이 소오스는 전원전압(Vdd)에 연결되고 드레인과 게이트는 공통으로 제 1 노드에 의해 연결되는 1 PMOS 트랜지스터(11)와, 게이트들은 공통으로 상기 제 1 노드에 연결되고 소오스들은 전원전압(Vdd)에 연결되며 드레인들은 임의의 회로에 각각 연결되는 제 2, 제 3 PMOS 트랜지스터(12,13)와, 드레인은 상기 노드 1에 연결되고 드레인은 그라운드(Ground)에 접지되며 게이트는 제 2 노드에 연결되는 NMOS 트랜지스터(14)를 포함하여 구성된다.

상기와 같이 구성된 종래의 바이어스 회로의 동작은 먼저, 상기 제 1 노드에 의해 연결되는 제 1 PMOS 트랜지스터(11)의 드레인과 게이트는 다이나믹(Dynamic) 저항이며, 항상 저항이 충만한 상태이다.

그리고 상기 제 1 PMOS 트랜지스터(11)에 흐르는 전류는 노드 1에 의해 조절되며, 임의의 전류(I)가 흐를 때 상기 전류(I)를 흐르게 하는 전압이 상기 노드 1에서 발생한다.

상기 노드 1에서 발생된 전압은 제 2, 제 3 PMOS 트랜지스터(12,13)에 인가되고, 상기 인가된 전압에 의해 제 2, 제 3 PMOS 트랜지스터(12,13)에 전류가 흐르게 된다.

그리고 상기 제 1, 제 2, 제 3 PMOS 트랜지스터(11,12,13)에 흐르는 전류비는 각 트랜지스터의 폭과 길이에 비례한다.

즉, 상기 제 1 PMOS 트랜지스터(11)에 흐르는 전류(I)는 소오스에 인가되는 전원전압(Vdd)의 변화에 민감하다.

여기서 전류 I = K (V_GS- Vth)²로 게이트에 인가되는 전압 V_G및 문턱전압 Vth은 일정하므로 I는 Vs에 의해 조절된다.

그러나 이와 같은 종래의 바이어스 보상 회로에 있어서 메인 시스템에 인가되는 바이어스 전압이 전원전압의 유동에 의하여 전류의 변화량이 발생하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 전류의 변화량 즉, 메인 시스템에 인가되는 전류를 일정하게 유지하도록 한 바이어스 보상 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 바이어스 보상 회로를 나타낸 개략도

도 2는 본 발명에 의한 바이어스 보상 회로를 나타낸 개략도

도 3 내지 도 6은 Vdd의 변화 및 V_GS의 변화에 따라 NMOS 트랜지스터와 PMOS 트랜지스터에 흐르는 전압의 변화를 나타낸 그래프

도면의 주요 부분에 대한 부호의 설명

21 : 제 1 저항 22 : NMOS 트랜지스터

23 : 제 2 저항 24 : PMOS 트랜지스터

상기와 같은 목적을 달성하기 위한 본 발명에 의한 바이어스 보상 회로는 전원전압이 인가되어 메인 시스템에 기준 전압을 제공하는 바이어스 회로에 있어서, 상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 1 저항과, 상기 제 1 저항에 드레인이 연결되고 소오스에는 상기 메인 시스템이 연결되며 게이트는 바이어스가 인가되는 노드에 연결되는 NMOS 트랜지스터와, 상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 2 저항과, 상기 제 2 저항에 소오스가 연결되고 드레인에는 상기 메인 시스템이 연결되며 게이트는 NMOS 트랜지스터와 동일한 노드에 연결되는 PMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 바이어스 보상 회로를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 바이어스 보상 회로를 나타낸 개략도이다.

도 2에서와 같이 전원전압(Vdd)이 인가되는 메인 시스템에 기준전압을 제공하는 바이어스 보상 회로에 있어서, 상기 전원전압(Vdd)에 연결되어 적절한 전압을 유지시키는 제 1 저항(21)과, 상기 제 1 저항(21)에 드레인이 연결되고 소오스는 메인 시스템에 연결되며 게이트는 바이어스가 인가되는 제 1 노드에 연결되는 NMOS 트랜지스터(22)와, 상기 전원전압(Vdd)에 연결되어 적절한 전압을 유지시키는 제 2 저항(23)과, 상기 제 2 저항(23)에 소오스가 연결되고 드레인이 메인 시스템에 연결되며 게이트는 상기 NMOS 트랜지스터(22)의 게이트와 동일하게 바이어스가 인가되는 제 1 노드에 연결되는 PMOS 트랜지스터(24)를 포함하여 구성된다.

여기서 상기 NMOS 트랜지스터(22)와 PMOS 트랜지스터(24)는 게이트에 연결된 제 1 노드에 의해 바이어스 된다.

그리고 상기 NMOS 트랜지스터(22)의 소오스 및 PMOS 트랜지스터(24)의 드레인이 각각 노드 2를 통해 각각 연결되어 메인 시스템에 인가된다.

도 3 내지 도 6은 Vdd의 변화 및 V_GS의 변화에 따라 NMOS 트랜지스터와 PMOS 트랜지스터에 흐르는 전압의 변화를 나타낸 그래프이다.

도 3에서와 같이 전원전압(Vdd)가 커지면 NMOS 트랜지스터(22)에 흐르는 전압(V_GS1, V_GS2)은 증가하지만, PMOS 트랜지스터(24)에 흐르는 전압(V_GS1, V_GS2)은 감소한다.

예를 들어 먼저, 도 4에서와 같이 상기 Vdd에서 NMOS 트랜지스터(22)와 PMOS 트랜지스터(24)에 흐르는 전류(I)가 같다고 할 때 전원전압 Vdd의 전압을 V₁그리고 NMOS 트랜지스터(22)와 PMOS 트랜지스터(24)에 흐르는 전류를 I₁이라 가정한다.

또한, 상기 전압 V₁보다 작은 전원전압 Vdd의 전압을 V₂라 할 때 NMOS 트랜지스터(22)와 PMOS 트랜지스터(24)에 흐르는 전류를 각각 I_N2, I_P2이라고 가정한다.

이어, 도 5에서와 같이 상기 V₁보다 큰 전압을 V₃라고 할 때 NMOS 트랜지스터(22)와 NMOS 트랜지스터(24)에 흐르는 전류를 I_N3, I_P3이라고 가정하면 상기 전원전압 Vdd가 V₂일 때 I_P2＞I₁,I_n2＜ I₁이며

이다.

그리고 상기 전원전압 Vdd가 V₃일 때 I_P3＜I₁,I_n3＞ I₁이며

이다.

상기의 식을 통해 보면, Vdd의 변화에 따라 각 NMOS 트랜지스터(22)와 PMOS 트랜지스터(24)에 흐르는 전류(I)는 변하지만, 평균값은 크게 달라지지 않음을 알 수 있다.

도 2에서 전원전압 Vdd가 변하면 제 1, 제 2 저항(21,23)이 일정하다고 가정할 때 접점 A 와 B 는 전원전압 Vdd에 따라 변한다.

따라서 상기 NMOS 트랜지스터(22)에서는 전원전압 Vdd의 변화로 상기 PMOS 트랜지스터(24)에서는 V_GS의 변화가 크게 느껴지게 나타난다.

도 6에서와 같이 접점 A 와 B의 전압이 V₁보다 커져 전압이 상승하게 되면 PMOS의 V_G- V_S는 V₁일 때 작아지면(즉, V_GS가 내려간다), NMOS에는 I₁보다 큰 전류가 PMOS에는 V_GS의 전류를 따라 I₁보다 작은 전류가 흐르고 평균 I 값은 I₁과 같다.

마찬가지로 상기 접점 A, B의 전압이 V₁보다 작아져 전압이 내려가게 되면 NMOS 트랜지스터(22)에는 I₁보다 작은 전류가 PMOS 트랜지스터(24)에는 V_GS상승의 전류를 따라 I₁보다 큰 전류가 흐르고 평균 I 값이 I₁과 같기 때문에 전원전압 Vdd의 변화에 따른 메인 시스템에 인가되는 전류 I의 변화가 보상된다.

이상에서 설명한 바와 같이 본 발명에 의한 바이어스 보상 회로에 있어서 전원전압의 유동에 의한 전류의 변화량을 최소로 하여 메인 시스템에 인가되는 전류비를 일정하게 유지시키는 효과가 있다.

Claims (1)

1. 전원전압이 인가되어 메인 시스템에 기준 전압을 제공하는 바이어스 회로에 있어서,

   상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 1 저항과,

   상기 제 1 저항에 드레인이 연결되고 소오스에는 상기 메인 시스템이 연결되며 게이트는 바이어스가 인가되는 노드에 연결되는 NMOS 트랜지스터와,

   상기 전원전압에 연결되어 적절한 전압을 유지시키는 제 2 저항과,

   상기 제 2 저항에 소오스가 연결되고 드레인에는 상기 메인 시스템이 연결되며 게이트는 NMOS 트랜지스터와 동일한 노드에 연결되는 PMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 바이어스 보상 회로.

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