KR100275651B1 - 연산 증폭기를 구비하지 않는 액정 표시 장치용 구동기 - Google Patents

연산 증폭기를 구비하지 않는 액정 표시 장치용 구동기 Download PDF

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Abstract

입력 전압(Vin)을 수신하고 출력 전압(Vout)을 생성하여 데이타 라인(DL)을 구동시키기 위한 액정 표시 장치에 있어서, 동일 도전형의 제1 및 제2 MOS 트랜지스터(1, 1'; 2, 2')은 제1 MOS 트랜지스터의 드레인에 접속된 공통 게이트를 가진다. 제2 MOS 트랜지스터의 소스는 출력 전압을 생성하기 위한 출력 단자로 접속된다. 제1 스위치(SW1, SW1')는 입력 전압을 수신하기 위한 입력 단자와 제1 MOS 트랜지스터의 소스 사이에 접속되며, 제2 스위치(SW2, SW2')는 제1 전원 단자와 제1 MOS 트랜지스터의 드레인 사이에 접속되며, 제3 스위치(SW4, SW4')는 제1 전원 단자와 제2 MOS 트랜지스터의 드레인 사이에 접속되며, 제4 스위치(SW3, SW3')는 제2 전원 단자와 출력 단자 사이에 접속된다. 제1 및 제2 스위치는 제2 MOS 트랜지스터의 게이트에서의 전압을 제1 MOS 트랜지스터의 임계 전압(Vthp1, Vthn1)만큼 계조 전압으로부터 천이된 전압으로 바이어스하도록 동작한다. 제3 및 제4 스위치는 제2 MOS 트랜지스터를 소스 폴로어로서 동작시키도록 동작한다.

Description

연산 증폭기를 구비하지 않는 액정 표시 장치용 구동기
본 발명은 액정 표시(LCD) 장치를 구동하기 위한 장치에 관한 것으로, 더 상세하게는 LCD 구동 장치의 구동기(버퍼)에 관한 것이다.
LCD 패널은 음극선 튜브(CRT) 패널에 비해 크기면에서 더 얇고 전력 손실도 작기 때문에, 최근 개인용 컴퓨터, 워드 프로세서, 칼라 텔레리시버(telereceiver)에 응용되고 있다. 상세하게는, 능동 매트릭스형 LCD 장치가 고속 응답, 고품질의 미세 스크린, 및 멀티 계조 표시를 가지기 때문에, 능동 매트릭스형 LCD 장치가 요구되고 있다.
일반적으로, 능동 매트릭스형 LCD 장치는 박막 금속 배선, 투명 픽셀 전극, 및 박막 트랜지스터(TFT)를 가지는 반도체 기판, 투명 공통 전극을 가지는 반대 기판, 및 상기 반도체 기판과 상기 반대 기판 사이에 삽입된 액정으로 구성된다. 계조 전압이 스위칭 기능을 가지는 TFT를 제어함으로써 각각의 픽셀 전극에 인가되고, 액정의 투과율이 각각의 픽셀 전극과 공통 전극 간의 전압차에 의해 변경되어 스크린 상에 표시를 제공한다.
반도체 기판 상에 제공되는 것은 픽셀 전극에 계조 전압을 인가하기 위한 데이터 라인 및 TFT에 스위칭 제어 신호(스캔 신호)를 인가하기 위한 스캔 라인이다. 그 다음, 스캔 라인의 스캔 신호가 고수준에 있는 경우, 스캔 라인에 접속된 TFT는 턴온(turn ON)되고, 데이터 라인에 보내진 계조 전압은 TFT를 통해 픽셀 전극에 인가된다. 스캔 신호가 낮아서 TFT를 턴오프(turn OFF)하는 경우, 각각의 픽셀 전극과 공통 전극 간의 전압차는 후속 계조 전압이 픽셀 전극들에 인가될 때까지 유지된다. 따라서, 스캔 신호가 순차적으로 각각의 스캔 라인에 인가되는 경우, 계조 전압이 모든 픽셀 전극들에 인가되어 스크린 상의 표시는 모든 프레임 주기에서 갱신된다.
데이터 라인을 구동하기 위한 LCD 구동 장치는 충전/방전하는 데 액정 용량, 배선 저항, 및 배선 용량을 포함하는 각 데이터 라인의 큰 부하를 필요로 한다.
일반적으로, LCD 구동 장치는 전압 디바이더, 디코더, 및 데이터 라인에 접속된 구동기로 구성된다. 종래 기술의 구동기는 연산 증폭기(S. Saito et al, "칼라 TFT-LCD를 위한 6비트 디지털 데이터 프린터", SID 95 Digest, pp. 257-260, 1995 참조)로 구성된다. 연산 증폭기는 고전류 공급 능력을 가지기 때문에, 구동기는 큰 용량을 가지는 데이터 라인을 고속으로 구동할 수 있다. 또한, 연산 증폭기 내에 있는 트랜지스터의 임계 전압이 약간 변동하는 경우에도, 연산 증폭기의 출력 전압 변동은 상대적으로 적다. 또한, 출력 전압도 고도로 정확할 수 있다. 이는 아래에 상세하게 설명될 것이다.
그러나, 종래 기술의 구동기에서, LCD 구동 장치가 단일 집적 회로 디바이스로 구성되는 경우, 다수의 소자를 구비하는 연산 증폭기의 수는 데이터 라인의 수가 증가함에 따라 증가된다. 그러므로, 칩의 크기가 증가하게 되고, 이는 결국 제조 단가를 증가시킨다. 또한, 연산 증폭기에는 정상 전류가 요구되기 때문에 전력 손실이 크다.
본 발명의 목적은 제조 단가를 줄이고, 전력 손실을 감소시킬 수 있는 LCD 구동 장치의 구동기를 제공하는 것이다.
본 발명에 따르면, 입력 전압을 수신하고 출력 전압을 발생시켜서 데이터 라인을 구동하기 위한 액정 표시 장치의 구동기에서, 동일한 도전형의 제1 및 제2 MOS 트랜지스터는 제1 MOS 트랜지스터의 드레인에 전속되는 공통 전극을 가진다. 제2 MOS 트랜지스터의 소스는 출력 전압을 발생시키기 위한 출력 터미얼에 접속된다. 제1 스위치는 입력 전압을 수신하기 위한 입력 단자와 제1 MOS 트랜지스터의 소스 사이에 접속되고, 제2 스위치는 제1 전원 단자와 제1 MOS 트랜지스터의 드레인 사이에 접속되며, 제3 스위치는 제1 전원 단자와 제2 MOS 트랜지스터의 드레인 사이에 접속되고, 제4 스위치는 제2 전원 단자와 출력 단자 사이에 접속된다. 제1 및 제2 스위치는 제1 MOS 트랜지스터의 임계 전압으로 제2 MOS 트랜지스터의 게이트에서의 전압을 계조 전압으로부터 시프트된 전압으로 바이어스하는 역할을 한다. 제3 및 제4 스위치는 제2 MOS 트랜지스터를 소스 폴로어로서 작동시키는 역할을 한다.
도 1은 종래 기술의 LCD 구동 장치를 도시하는 회로도.
도 2는 본 발명에 따른 구동기의 제1 실시예를 도시하는 회로도.
도 3a 내지 도 3e는 도 2의 구동기의 작동을 설명하는 타이밍도.
도 4는 도 2의 구동기의 변경을 도시하는 회로도.
도 5a 내지 도 5e는 도 4의 구동기의 작동을 설명하는 타이밍도.
도 6a 내지 도 6e는 도 2의 구동기의 또 다른 작동을 설명하는 타이밍도.
도 7은 본 발명에 따른 구동기의 제2 실시예를 도시하는 회로도.
도 8a 내지 도 8e는 도 7의 구동기의 작동을 설명하는 타이밍도.
도 9는 도 7의 구동기의 변경을 도시하는 회로도.
도 10a 내지 도 10e는 도 9의 구동기의 작동을 설명하는 타이밍도.
도 11a 내지 도 11e는 도 7의 구동기의 또 다른 작동을 설명하는 타이밍도.
도 12는 본 발명에 따른 구동기의 제3 실시예를 도시하는 회로도.
도 13a 내지 도 13d는 도 12의 구동기의 작동을 설명하는 타이밍도.
도 14는 본 발명에 따른 구동기의 제4 실시예를 도시하는 회로도.
도 15는 도 14의 구동기의 구체적인 구성의 회로도.
도 16은 8-계조 전압과 비디오 데이터 신호 간의 관계를 나타내는 도표.
도 17a 내지 도 17g는 도 15의 구동 장치의 작동을 설명하는 타이밍도.
도 18a 및 도 18b는 도 14 및 도 15의 스위치의 작동을 나타내는 도표.
도 19a 및 도 19b는 도 14의 스위치의 다른 작동을 나타내는 도표.
도 20a, 20b, 20c, 및 20d는 도 4의 스위치의 또 다른 작동을 나타내는 도표.
도 21, 22, 23, 및 24는 각각 도 2, 7, 12, 및 14의 구동기의 변경을 도시하는 회로도.
도 25, 26, 27, 및 28은 각각 도 2, 7, 12, 및 14의 구동기의 변경을 도시하는 회로도.
도 33a, 33b, 33c, 33d, 33e, 및 33f는 도 29의 구동기의 작동을 설명하는 타이밍도.
도 34는 본 발명에 따른 구동기의 제5 실시예를 도시하는 회로도.
도 35a 내지 35e는 도 34의 구동기의 작동을 설명하는 타이밍도.
도 36은 시뮬레이션된 회로를 도시하는 회로도.
도 37은 사이즈가 도입된 도 2의 구동기의 회로도.
도 38 및 도 39는 도 36의 회로에 탑재된 도 37의 구동기 상에 시뮬레이션을 수행하여 얻은 타이밍도.
도 40a는 종래 기술의 구동기를 도시하는 회로도.
도 40b는 도 36의 회로에 탑재된 도 40a의 구동기 상에 시뮬레이션을 수행하여 얻은 타이밍도.
도 41은 사이즈가 도입된 도 15의 구동기의 회로도.
도 42는 도 36의 회로에 탑재된 도 41의 구동기 상에 시뮬레이션을 수행하여 얻은 타이밍도.
도 43a는 종래 기술의 구동기를 도시하는 회로도.
도 43b는 도 36의 회로에 탑재된 도 43a의 구동기 상에 시뮬레이션을 수행하여 얻은 타이밍도.
＜도면의 주요 부분에 대한 부호의 설명＞
101 : 전압 디바이더
102 : 디코더
103 : 구동기(103)
바람직한 실시예의 상세한 설명에 앞서, 종래 기술의 LCD 장치 구동기가 도 1을 참조로 설명될 것이다.
도 1에서, LCD 구동 장치는 일반적으로 전압 디바이더(101), 디코더(102), 및 데이터 라인(DL)에 접속되는 구동기(103)로 구성된다. 또한, 데이터 라인(DL)은 TFT(도시되지 않음)를 통해 액정 셀에 접속된다. 전압 디바이더(101)는 멀티 계조 전압을 발생시키기 위한 저항기(R1, R2, ..., R64)들에 의해 형성된다. 또한, 디코더(102)는 저항기(R1, R2, ...R64)들에 접속된 라인들과 비디오 데이터 신호(D0, D1, ...D6)들을 수신하기 위한 라인들 간의 교점에 제공되는 CMOS 스위치에 의해 형성된다.
종래 기술의 구동기(103)는 연산 증폭기(S. Saito et al, "칼라 TFT-LCD를 위한 6비트 디지털 데이터 프린터", SID 95 Digest, pp. 257-260, 1995 참조)에 의해 형성된다. 연산 증폭기는 고전류 공급 능력을 가지기 때문에, 구동기는 큰 용량을 가지는 데이터 라인(DL)을 고속으로 구동할 수 있다. 또한, 연산 증폭기 내에 있는 트랜지스터의 임계 전압이 약간 변동하는 경우에도, 연산 증폭기의 출력 전압(VOUT)의 변동은 상대적으로 적다. 또한, 출력 전압(VOUT)도 고도로 정확할 수 있다. 이는 아래에 상세하게 설명될 것이다.
그러나, 도 1에 도시된 종래 기술의 구동기에서, LCD 구동 장치가 단일 집적 회로 디바이스로 구성되는 경우, 다수의 소자를 구비하는 연산 증폭기의 수는 데이터 라인의 수가 증가함에 따라 증가된다. 따라서, 칩의 크기가 증가하게 되고, 이는 결국 제조 단가를 증가시킨다. 또한, 연산 증폭기에는 정상 전류가 요구되기 때문에 전력 손실이 크다.
본 발명의 제1 실시예를 도시하는 도 2에서, 공통 게이트 전극을 가지는 P-c채널 MOS 트랜지스터(1, 2)가 제공된다.
입력 전압(Vin)은 스위치(SW1)를 통해 트랜지스터(1)의 소스에 인가된다. 또한, 트랜지스터(1)의 드레인 및 게이트는 스위치(SW2)를 통해 전압이 E1인 전원 단자(T1)에 접속된다.
출력 전압(Vout)은 트랜지스터(2)의 소스로부터 유도된다. 트랜지스터(2)의 소스는 스위치(SW3)를 통해 전압이 E2(＞E1)인 전원 단자(T2)에 접속된다. 또한, 트랜지스터(2)의 드레인은 스위치(SW4)를 지나 전원 단자(T1)에 접속된다.
도 2의 구동기의 작동이 하나의 데이터 출력 주기를 나타내는 도 3a, 3b, 3c, 3d, 및 3e를 참조로 설명될 것이다.
첫번째로, 도 3c 및 도 3d에 도시된 바와 같이, 스위치(SW3 및 SW4)들은 각각 턴온 및 턴오프되어, 사전 충전 모드에 들어간다. 결과적으로, 도 3e에 도시된 바와 같이, 출력 전압(Vout)은 E2로 올라간다. 이러한 상태에서는, 도 3a 및 도 3b에 도시된 바와 같이, 스위치(SW1 및 SW2)는 각각 턴오프 및 턴온되므로, 트랜지스터(1, 2)의 게이트에서의 바이어스 전압 V1은 다음과 같다.
V1= E1
다음으로, 도 3a 및 도 3b에 도시된 바와 같이, 시간 t1에서 스위치(SW1 및 SW2)는 각각 턴온 및 턴오프된다. 결과적으로, 트랜지스터(1)는 턴온되고, 바이어스 전압 V1은
V1= Vin+ Vthp1
이 되며, Vthp1은 트랜지스터(1)의 임계 전압이다.
다음으로, 도 3c 및 도 3d에 도시된 바와 같이, 시간 t2에서 스위치(SW3 및 SW4)는 각각 턴오프 및 턴온되어, 사전 충전 모드를 완결한다. 이러한 상태에서, 트랜지스터(2)는 소스 폴로어의 역할을 하기 때문에, 출력 전압(Vout)은
Vout= V1- Vthp2
= Vin+ Vthp1-Vthp2
가 되며, Vthp2는 트랜지스터(2)의 임계 전압이다. 따라서, Vthp1≒Vthp2인 경우, 수학식 3은 다음으로 대체될 수 있다.
Vout≒ Vin
트랜지스터(1,2)들이 서로 인접하여 형성되고 그들의 크기가 서로 거의 동일한 경우, 임계 전압 Vthp1은 임계 전압 Vthp2와 거의 동일할 수 있음에 주목하자.
따라서, 제1 실시예에서, 출력 전압(Vout)은 입력 전압(Vin)과 동일할 수 있으며, 소스 폴로어로서의 트랜지스터(2)에 의한 고전류 공급 능력도 나타날 수 있다.
도 2의 구동기의 변경을 도시하는 도 4에서, 스위치(SW4)는 스위치(SW3)과 트랜지스터(2) 사이에 접속된다. 이러한 경우에서, 스위치(SW4)는 CMOS 스위치에 의해 형성된다.
도 4의 구동기의 작동이 하나의 데이터 출력 주기를 나타내는 도 5a, 5b, 5c, 5d, 및 5e를 참조로 설명된다.
첫번째로, 도 5c 및 도 5d에 도시된 바와 같이, 스위치(SW3 및 SW4)들은 각각 턴온 및 턴오프되어, 사전 충전 모드에 들어간다. 결과적으로, 도 5e에 도시된 바와 같이, 출력 전압(Vout)은 E2로 올라간다. 이러한 상태에서는, 도 5a 및 도 5b에 도시된 바와 같이, 스위치(SW1 및 SW2)는 각각 턴오프 및 턴온되므로, 바이어스 전압 V1은 다음과 같다.
V1= E1
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 시간 t1에서 스위치(SW1 및 SW2)는 각각 턴온 및 턴오프된다. 결과적으로, 트랜지스터(1)는 턴온되고, 바이어스 전압 V1은
V1= Vin+ Vthp1
이 된다.
다음으로, 도 5c 및 도 5d에 도시된 바와 같이, 시간 t2에서 스위치(SW3 및 SW4)는 각각 턴오프 및 턴온되어, 사전 충전 모드를 완결한다. 이러한 경우에서, 트랜지스터(2)의 소스 전압이 턴온된 스위치(SW4)로 인해 일시적으로 E2까지 상승하여, 바이어스 전압(V1)도 트랜지스터(2)의 소스 및 게이터 간의 전기 용량 결합에 의해 상승된다. 결과적으로, 바이어스 전압(V1)은 본래의 값으로 복귀하지 않는다. 따라서, 출력 전압(Vout)은
Vout= V1- Vthp2+α
= Vin+ Vthp1-Vthp2+α
≒ Vin+α
이고, α는 일정한 값이다.
따라서, 도 2의 구동기가 도 4의 구동기보다 유리하다.
도 2 및 도 4의 구동기에서, 트랜지스터(1)을 작동시키기 위한 입력 전압 Vin의 작동 마진은 다음과 같다.
E2 ≥ Vin≥ E1 - Vthp1
따라서, Vout≒ Vin이므로,
E2 ≥ Vout≥ E1 - Vthp1
도 2의 구동기의 또 다른 작동이 도트 반전(dot inversion) 구동 방법이 수행되는 2개의 데이터 출력 주기를 나타내는 도 6a, 6b, 6c, 6d, 및 6e를 참조로 설명된다. 즉, 시간 t0 내지 시간 t3의 시간 주기 동안, 양의 극성의 출력 모드가 전압 E2 및 공통 전극 전압 Ec간의 양의 극성 전압 Vin에 대하여 수행되고, 시간 t3 내지 시간 t6의 시간 주기 동안에는 음의 극성의 출력 모드가 전압 E1 및 공통 전극 전압 Ec간의 음의 극성 전압 Vin에 대하여 수행된다.
시간 t0에서 시간 t3까지의 작동은 도 3a, 3b, 3c, 3d, 및 3e의 작동과 동일하다.
시간 t3에서, 입력 전압(Vin)은 Vin으로 스위칭된다. 또한 도 6c 및 도 6d에 도시된 바와 같이, 스위치(SW3 및 SW4)는 모두 턴오프되어, 사전 충전 모드는 실행되지 않는다. 결과적으로, 도 6e에 도시된 바와 같이, 출력 전압(Vout)은 변하지 않는다. 이러한 상태에서, 도 6a 및 도 6b에 도시된 바와 같이, 스위치(SW1 및 SW2)는 각각 턴오프 및 턴온되기 때문에, 바이어스 전압(V1)은 다음과 같아진다.
V1= E1
다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 시간 t4에서 스위치(SW1 및 SW2)는 각각 턴온 및 턴오프된다. 결과적으로, 트랜지스터(1)는 턴온되고, 바이어스 전압 V1은
V1= Vin'+ Vthp1
이 된다.
다음으로, 도 6d에 도시된 바와 같이, 시간 t5에서 스위치(SW4)가 턴온된다. 이러한 상태에서, 트랜지스터(2)는 소스 폴로어로서의 역할을 하기 때문에, 출력 전압(Vout)은 다음과 같다.
Vout= V1- Vthp2
= Vin' + Vthp1-Vthp2
따라서, Vthp1≒Vthp2인 경우, 수학식 12는 다음으로 대체될 수 있다.
Vout≒ Vin'
제1 실시예의 도트 반전 구동 작동에서도 출력 전압(Vout)은 입력 전압(Vin(Vin`))과 동일할 수 있으며, 소스 폴로어로서의 트랜지스터(2)에 의한 고전류 공급 능력도 나타날 수 있다. 또한, 사전 충전 작동은 양의 극성의 출력 모드에서만 수행되기 때문에, 전력 소모가 감소될 수 있다.
본 발명의 제2 실시예를 예시하는 도 7에 있어서, 공통 게이트 전극을 갖는 MOS 트랜지스터(1 과 2)가 제공된다.
입력 전압(Vin)은 스위치(SW1')을 통해서 트랜지스터(1')의 소오스에 공급된다. 또한, 트랜지스터(1')의 드레인과 게이트는 스위치(SW2')를 통해서 전압이 E2인 전원 공급 단자(T2)에 접속되어 있다.
출력 전압(Vout)은 트랜지스터(2')의 소오스에서 유도된다. 트랜지스터(2')의 소오스는 스위치(SW3)를 통해 전압이 E1(＜E2)인 전원 공급 단자(T1)에 접속되어 있다. 또한, 트랜지스터(2')의 드레인은 스위치(SW4')를 통해 전원 공급 단자(T2)에 접속되어 있다.
도 7의 구동기의 동작은 데이터 하나의 출력 주기를 도시하는 도 8a, 8b, 8c, 8d, 8e를 참조하여 다음에 설명된다.
첫째로, 도 8c 및 도 8d에 도시된 바와 같이, 시간(t0)에서, 스위치(SW3') 과 스위치(SW4')는 각각 턴온과 턴오프가 되고, 도 8e에 도시된 바와 같이, 출력 전압(Vout)은 E1으로 떨어진다.
이 상태에서는, 도 8a 및 도 8b에 도시된 바와 같이, 스위치(SW1')과 스위치(SW2')는 각각 턴오프와 턴온이 되고, 트랜지스터(1' 과 2')의 게이트의 바이어스 전압(V2)는,
V2= E2
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 시간(t1)에서 스위치(SW1')과 스위치(SW2')는 각각 턴온과 턴오프가 된다. 그 결과, 트랜지스터(1')은 온이 되고 바이어스 전압(V2)은
V2= Vin+ Vthn1
여기에서, Vthn1은 트랜지스터(1')의 임계 전압이다.
다음으로, 시간(t2)에서 스위치(SW3')과 스위치(SW4')는 각각 턴오프와 턴온이 됨으로써 프리차지(precharging) 모드를 완료한다. 이상태에서, 트랜지스트(2')는 소오스 폴로워로 기능하며, 출력 전압(Vout)은
Vout= V2- Vthn2
= Vin+ Vthn1 -Vthn2
여기에서, Vthn2은 트랜지스터(2')의 임계 전압이다. 그래서, Vthn1 ≒Vthn2,인 경우에, 식(16)은
Vout≒ Vin
으로 대체된다. 트랜지스터(1')와 트랜지스터(2')가 서로 가깝게 형성되고 이들의 사이즈가 대략 서로 비슷한 경우에, 임계 전압(Vthn1)은 임계 전압(Vthn2)과 대략 동일할 수 있다.
따라서, 제2 실시예에서, 출력 전압(Vout)은 입력 전압(Vin)과 동일할 수 있으며, 소오스 폴로워로서의 트랜지스터(2')의 대전류 공급 능력이 나타난다.
도 7의 구동기가 변경된 것을 예시하는 도 9에 있어서, 스위치(SW4')는 스위치(SW3')와 트랜지스터(2')의 소오스에 접속되어 있다. 이 경우에, 스위치(SW4')는 CMOS 스위치로 형성된다.
도 9의 구동기의 동작을 다음의 도 10a, 10b, 10c, 10d, 및 10e를 참조하여 설명한다.
도 10c 와 10d에 도시된 바와 같이, 첫째로, 시간(t0)에서 스위치(SW3')와 스위치(SW4')는 각각 턴온과 턴오프가 되어, 프리차지 모드가 된다. 그 결과, 도 10e에 도시된 바와 같이, 출력 전압(Vout)은 E1으로 떨어진다. 이 상태에서, 도 10a와 도 10b에 도시된 바와 같이, 스위치(SW1')와 스위치(SW2')는 각각 턴오프와 턴온이 되고, 바이어스 전압(V2)은
V2= E2
이다. 도 10c 와 10d에 도시된 바와 같이, 다음으로, 시간(t1)에서 스위치(SW1')와 스위치(SW2')는 각각 턴온과 턴오프가 된다. 그 결과, 트랜지스터(1')는 온이 되고, 바이어스 전압(V2)은
V2= Vin+ Vthn1
다음으로, 시점(t2)에서, 스위치(SW3')와 스위치(SW4')는 턴오프와 턴온이 각각 되어, 프리차지 모드를 완료한다. 이 경우에, 트랜지스터(2')의 소오스 전압은 턴온된 스위치(SW4')에 의해 순간적으로 E1으로 떨어지고 또한, 전압(v2)도 트랜지스터(2')의 소오스와 게이트의 정전 용량 커플링(capacitive coupling)으로 인해 떨어진다. 그 결과, 바이어스 전압(V2)은 원시값으로 회귀하지 못한다. 그래서 출력 전압(Vout)은
Vout= V2- Vthn2- β
= Vin+ Vthn1 -Vthn2- β
≒ Vin- β
여기에서 β는 확정값이다.
따라서, 도 7의 구동기는 도 9의 구동기보다 유리하다.
도 7 및 도 9의 구동기에서, 트랜지스터 1을 작동하기 위하여, 입력 전압(Vin)의 작동 이득은
E2-Vthn1≥Vin≥E1
따라서, Vout≒Vin
E2-Vthn1≥Vout≥E1
도 7의 구동기의 또 다른 작동은 도트 역변환 드라이빙 방법이 실행되는 2개-데이타 출력 주기를 도시하는 도 11a, 도 11, 도 11c, 도 11d, 도 11e에 관해서 다음에 설명된다. 즉, 시간 t0에서 시간 t3 까지의 시간 주기 동안, 음극성 출력 모드는 전압(E1)과 공통 전극 전압(Ec) 사이에서 음극성 전압(Vin)에 대해 실행되고, 시간 t3에서 시간 t6 까지의 시간 주기 동안, 정극성 출력 모드는 공통 전극 전압(Ec)과 전압(E2) 사이에서 정 극성 전압(Vin)에 대해 실행된다.
시간 t0에서 t3까지의 작동은 도 8a, 도 8b, 도 8c, 8d 및 8e의 시간 t0에서 t3까지의 작동과 동일하다.
시간 t3에서, 입력 전압(Vin)은 Vin로 스위치된다. 또한, 도 11a 및 도 11b와 같이, 스위치(SW3' 및 SW4') 둘다가 턴 오프되어 프리차지 모드는 실행되지 않는다. 따라서, 도 11E에 도시된 바와 같이, 출력 전압(Vout)은 변하지 않는다. 이러한 상태에서, 도 11a 및 11b에 도시된 바와 같이, 스위치(SW1' 및 SW2')들이 턴 오프되고 턴 온되기 때문에, 각각 바이어스 전압(V2)은
V2= E2
이다. 다음, 시간 t4에서, 도 11a 및 11b에 도시된 바와 같이, 스위치(SW1' 및 SW2')들은 각각 턴 오프되고 턴 온된다. 따라서, 트랜지스터 1'은 턴 온되고, 바이어스 전압(V2)은
V2= Vin+ Vthn1
이다. 다음, 시간 t5에서, 스위치(SW4')는 턴 온된다.
이러한 경우에, 트랜지스터(2')가 소스 폴로어로서 작동하기 때문에, 출력 전압(Vout)은
Vout= V2-Vthn2
= Vin' + Vthn1- Vthn2
이다. 따라서, 만약 Vthn1≒ Vthn2이면,
수학식(25)은
Vout≒ Vin'로 대체된다.
제2 실시예의 도트 역변환 드라이빙 작동에서 조차, 출력 전압(Vout)은 입력 전압 Vin(Vin')과 동일할 수 있고, 소스 폴로어로서의 트랜지스터 2'에 의해 고전류 제공 능력을 가질 수 있다. 추가적으로, 프리차지 작동이 단지 음극성 출력 모드에서 실행되기 때문에, 전력 손실은 감소될 수 있다.
본 발명의 제3 실시예를 도시하는 도 12에서, 도 2의 구동기는 도 7의 구동기와 조합된다. 이러한 경우에, 도 2의 스위치(SW3) 및 도 7의 스위치(SW3')는 생략되고, 따라서 스위치(SW3 및 SW3')들에 의한 프리차지 모드는 실행되지 않는다. 스위치(SW1, SW2 및 SW4)들이 각각 스위치(SW1', SW2' 및 SW4')들과 동일한 방법으로 작동하는 것에 주목해야 한다.
도 12의 구동기의 작동은 2개의 데이타 출력 주기를 도시하는 도 13a, 도 13b, 도 13c 및 도 13d와 관련해서 다음에 설명된다.
첫째, 시간 t0(t0')에서, 입력 전압Vin(Vin')은 스위치(SW1 및 SW1')들을 통해 트랜지스터(1 및 1')의 각각의 소스에 공급된다. 도 13c에 도시된 바와 같이, 스위치SW4(SW4')은 턴 오프된다. 따라서, 도 13d에 도시된 바와 같이, 출력 전압(Vout)은 그것의 이전 레벨을 유지한다. 이러한 상태에서, 도 13a 및 도 13b에 도시된 바와 같이, 스위치〔SW1(SW1') 및 스위치SW2(SW2')〕들이 각각 턴 오프되고 턴오되기 때문에, 트랜지스터(1 및 2)들의 게이트들에서 바이어스 전압(V1)은
V1= E1
또한, 트랜지스터(1' 및 2')들의 게이트들에서 바이어스 전압(V2)은
V2= E2 이다. 다음, 시간 t1(t1')에서, 도 13a 및 도 13b에 도시된 바와 같이, 스위치〔SW1(SW1') 및 스위치SW2(SW2')〕들은 각각 턴 온되고 턴 오프된다. 따라서, 트래지스터(1 및 1')들은 턴 온되고, 바이어스 전압(V1및 V2)은
V1= Vin(Vin') + Vthp1
V2= Vin(Vin') + Vthn1
이 된다. 다음, 시간 t2(t2')에서, 도 13d에 도시된 바와 같이, 스위치SW4(SW4')는 턴 온된다. 이러한 상태에서, 트래지스터(2 또는 2')는 소스 폴로어로서 작동한다.
만약, 시간t2에서 t3까지 시간 주기동안, 이전 출력 전압이 입력 전압(Vin)보다 높다면, 트랜지스터(2)는 소스 폴로어로서 작동한다. 따라서, 출력 전압(Vout)은
Vout= V1- Vthp2
= Vin+ Vthp1- Vthp2
따라서, 만약 Vthp1≒ Vthp2라면, 식(31)은
Vout≒ Vin으로 대체된다. 다른 한편으로는, 만약 시간t2'에서 t3'까지 시간 주기동안, 이전 출력 전압이 입력 전압(Vin)보다 낮다면, 트랜지스터(2')는 소스 폴로어로서 작동한다. 따라서, 출력 전압(Vout)은
Vout= V2-Vthn2
=Vin' + Vthn1- Vthn2
따라서, 만약 Vthn1≒ Vthn2라면, 식(33)은
Vout≒ Vin으로 대체된다. 따라서, 제3 실시예에서, 출력 전압(Vout)은 입력 전압Vin(Vin')과 동일할 수 있고, 소스 폴로어로서 트랜지스터(2 또는 2')에 의해 성능을 제공하는 고전류가 나타날 수 있다.
도 12의 구동기에서, 트랜지스터(1 및 1')를 작동하기 위하여, 입력 전압(Vin)의 작동 이득은
E2-Vthn1≥Vin≥E1-Vthp1
따라서, Vout≒ Vin'이기 때문에,
E2-Vthn1≥Vout≥E1-Vthp1이다. 본 발명의 제 4실시예를 도시하는 도 14에서, 도 2의 스위치(SW3) 및 도 7의 스위치(SW3')는 도 12의 구동기에 부가된다. 프리차지 모드에서, 출력 전압(Vout)이 E2 또는 E1이 되도록, 스위치(SW3 및 SW3')들 중에서 단지 하나만이 턴 온된다.
도 14의 구동기의 정확한 구현은 도 15에서 도시된다. 즉, 스위치(SW3)는 P-채널 MOS 트랜지스터로 구성되고, 스위치(SW3')는 N-채널 MOS 트랜지스터로구성된다. 또한, 스위치(SW3 및 SW3')는 프리차지 신호(PRE) 및 비디오 데이타 신호(D0, D1 및 D2)의 최소한 의미있는 비트(D0)에 의해 제어된다. 도 16이 8-계조 전압(V0, V1, ..., V7)과 비디오 데이타 신호(D0, D1 및 D2사이의 관계를 도시한다는 것에 주목해야 한다. 즉, (D0, PRE) = (0, 1)일때, 스위치(SW3)는 턴 온되고 출력 전압(Vout)은 E2로 올려진다. 반면, (D0, PRE) = (1, 1)일때, 스위치(SW3')는 턴 온되고 출력 전압(Vout)은 E1로 내려진다. PRE = 0(낮은)일때, 스위치(SW3 및 SW3')들은 모두 턴 오프된다.
도 15의 구동기의 작동은 2개의 데이타 출력 주기를 도시하는 도 17a, 17b, 17c, 17d, 17e, 17f 및 17g와 관련해서 다음에 설명된다. 시간 t0 에서 시간 t3까지의 시간 주기가 Vin(V0∼V3) 출력 주기(D0 = 0)이고 시간 t0' 에서 시간 t3'까지의 시간 주기가 Vin'(V4∼V7) 출력 주기(D0 = 1)라고 추측된다. 도 17g는 Vin = V2 및 Vin'= V5인 경우의 타이밍도를 도시하는 것에 주목해야 한다.
첫째, 시간 t0에서, 도 17c, 도 17d, 도 17e 및 도 17f에 도시된 바와 같이, 스위치〔(SW3, SW3' 및 SW4(SW4')〕는 각각 턴 온, 턴 오프됨에 따라 전압(E2)를 사용하는 프리차지 모드로 들어간다. 따라서, 도 17g에 도시된 바와 같이, 출력 전압(Vout)은 E2로 올려진다. 이러한 상태에서, 도 17a 및 도 17b에 도시된 바와 같이, 스위치〔SW1(SW1') 및 SW2(SW2')〕들은 각각 턴 오프되고 턴 온된다. 바이어스 전압(V1)은
V1= E1이다. 또한, 바이어스 전압(V2)은
V2= E2이다.
다음, 시간 t1에서, 도 17a 및 17b에 도시된 바와 같이, 스위치〔SW1(SW1') 및 SW2(SW2')〕들은 각각 턴 온되고 턴 오프된다. 따라서, 트랜지스터(1 및 1')는 턴 온되고, 바이어스 전압(V1및 V2)은
V1= Vin+ Vthp1
V2= Vin+ Vthn1이 된다. 다음, 시간 t2에서, 도 17d 및 17f에 도시된 바와 같이, 스위치〔SW3 및 SW4(SW4')〕들이 각각 턴 오프되고 턴 온됨에 따라 프리차지 모드를 달성한다. 이러한 상태에서, 트랜지스터(2)는 소스 폴로어로서 작동한다. 따라서, 출력 전압(Vout)은
Vout= V1- Vthp2
= Vin+ Vthp1- Vthp2이 된다. 따라서, 만약 Vthp1≒ Vthp2라면, 수식은
Vout≒ Vin로 대체된다. 다음, 시간 t0'에서, 도 17c, 도 17d, 도 17e 및 도 17f에 도시된 바와 같이, 스위치〔SW3, SW3', 및 SW4(SW4')〕들이 각각 턴 온되고 턴 오프됨으로써, 전압(E1)을 사용하여 프리차지 모드로 들어간다. 따라서, 출력 전압(Vout)은 E1으로 올려진다. 이러한 상태에서, 도 17a 및 도 17b에 도시된 바와 같이, 스위치〔SW1(SW1'), 및 SW2(SW2')〕들이 각각 턴 오프되고 턴 온되기 때문에, 바이어스 전압(V1)은
V1= E1 이다. 또한, 바이어스 전압(V2)은
V2= E2 이다. 다음, 시간 t1'에서, 도 17a, 도 17b에 도시된 바와 같이, 스위치〔SW1, SW1', 및 SW2(SW2')〕들이 각각 턴 온되고 턴 오프된다. 따라서, 트랜지스터(1 및 1')은 턴 온되고 바이어스 전압(V1및 V2)은
V1= Vin' + Vthp1
V2= Vin' + Vthn1이 된다. 다음, 시간 t2'에서, 스위치〔SW3' 및 SW4(SW4')〕들이 각각 턴 오프, 턴 온됨에 따라 프리차지 모드를 달성한다. 이러한 상태에서, 트랜지스터(2')는 소스 폴로어로서 작동한다. 따라서, 출력 전압(Vout)은
Vout= V2- Vthn2
= Vin' + Vthn1- Vthn2이 된다. 따라서, 만약 Vthn1≒ Vthn2라면, 수식은
Vout≒ Vin'로 대체된다.
따라서, 제4 실시예에서, 출력 전압(Vout)은 입력 전압Vin(Vin')과 동일할 수 있으며 소스 폴로어로서 트랜지스터(2 또는 2')인 성능을 제공하는 전류가 나타날 수 있다.
도 14 및 도 15의 구동기에서, 트랜지스터(1 및 1')을 작동하기 위하여, 입력 전압(Vin및 Vin')의 작동 이득은
E2≥Vin(V0∼V3)≥E1 - Vthp1
E2 - Vthn1≥Vin'(V4∼V7)≥E1
따라서, Vout≒Vin(Vin')이기 때문에, 수학식(49) 및 수학식(50)은
E2≥Vout(V0∼V3)≥E1 - Vthp1
E2 - Vthn1≥Vout(V4∼V7)≥E1
로 대체되고, 만약,
V3≥E1 - Vthp1및
E2 - Vthn1≥V4
이면, 수학식(51) 및 (52)는 E2≥Vout(V0∼V7)≥E1으로 대체된다.
따라서, 제4 실시예에서, 출력 전압(Vout)의 작동 이득은 상기 언급된 실시예들보다 클 수 있다. 또한, 프리차지 전압(E1 및 E2)이 출력 전압(Vout)에 따라 선택되기 때문에, 프리차지 전압(E2 또는 E1)과 출력 전압(Vout)사이의 차가 적어서 소스 폴로어(2, 2')에 의한 구동 작동 속도는 증가된다.
도 15의 스위치(SW3, SW3', SW4 및 SW4')들의 작동은 도 14에 적용할 수 있는 도18a 및 18b에 도시된 바와 같이 표에 요약된다. 즉, 시간 t2(t2')에서 t3(t3')로 까지의 시간 주기에서, 스위치(SW4 및 SW4')들은 턴 온된다. 즉, 출력 전압(Vout)이 E2로 올려진 후에, 출력 전압(Vout)은 Vout= Vin+ Vthp1- Vthp2로 된다.
반면, 출력 전압(vout)이 E1로 내려진 후에, 출력 전압(Vout)은 Vout= Vin+ Vthn1- Vthn2로 된다.
이러한 상태에서, 만약 Vthp1＜ Vthp2또는Vthn1＞ Vthn2이라면, 출력 전압(Vout)은 입력 전압(Vin)으로 접근할때, 트랜지스터(2 및 2')들은 동시에 턴 온될 수 있다.
도 14 및 도 15에서 상기 언급된 관통 전류를 피하기 위하여, 스위치(SW4 및 SW4')들은 도 19A 및 도 19B에 도시된 바와 같이 조절된다. 즉, 도 19A에 도시된 바와 같이, 스위치(SW4 및 SW4')들은 시간 t2에서 t3까지의 시간 주기동안 각각 턴 온, 턴 오프된다. 반면, 즉, 도 19B에 도시된 바와 같이, 스위치(SW4 및 SW4')들은 시간 t2'에서 t3'까지의 시간 주기동안 각각 턴 오프, 턴 온된다. 19A 및 도 19B에서, 스위치(SW3' 및 SW3')의 작동은 도 18a 및 도 18b에서의 작동과 동일하다. 따라서, 트랜지스터(2 및 2')가 턴 온되고, 관통 전류가 트랜지스터(2 및 2')을 통해 흐르는 일은 결코 발생하지 않는다.
또한, 디스플레이 콘트라스트의 감소를 피하기 위하여, 스위치(SW4 및 SW4')들은 도 14 및 도 16에 관련해서 도 20A, 도 20B, 도 20C, 도 20D에 도시된 바와 같이 제어된다. 즉, (D0, D1, D2) = (0, 0, 0)이라면, 계조 전압은 더 높은 계조 전압(V0)이다. 따라서, 이러한 경우에, 도 20A에 도시된 바와 같이, 시간 t0에서 시간t3까지, 스위치(SW3)는 계속해서 턴 온되고, 스위치(SW3', SW4 및 SW4')들은 계속해서 턴 오프된다. 따라서, 출력 전압(Vout)은 E2(=V0)에서 확실하게 유지된다. 만약, 스위치(SW3, SW3', SW4 및 SW4')들이 도 19A에 도시된 바와 같이 제어된다면, 출력 전압(Vout)은 표시 계조를 감소시키는 시간 t2에서 시간 t3까지의 시간 주기 동안 E2(=V0)보다 작아진다는 것에 주목해야 한다. 유사하게, 즉 (D0, D1, D2) = (1, 1, 1)이라면, 계조 전압은 최하의 계조 전압(V7)이다. 따라서, 이러한 경우에 도 20B에 도시된 바와 같이, 시간t0에서 시간 t3까지 스위치(SW3')는 계속해서 온되고, 스위치(SW3, SW4, SW4')들은 계속해서 오프된다. 따라서, 출력 전압(Vout)은 E1(=V7)에서 확실하게 유지된다. 만약, 스위치(SW3, SW3', SW4 및 SW4')들이 도 19B에 도시된 바와 같이 제어된다면, 출력 전압(Vout)은 표시 계조를 감소시키는 시간 t2에서 시간 t3까지의 시간 주기 동안 E1(=V7)보다 작아진다는 것에 주목해야 한다.
반면, D0 = 0, (D0, D1, D2) ≠ (0, 0, 0)이고 D0 = 1, (D0, D1, D2) ≠ (1, 1, 1)이라면, 도 20C 및 도 20D에 도시된 바와 같이, 스위치(SW3, SW3', SW4 및 SW4')들은 도 19A 및 도 19B와 동일한 방법으로 제어된다.
도 2의 구동기의 변경인 도 21에서, 트랜지스터(1 및 2)의 게이트 전극들의 커패시턴스를 실제적으로 증가시키기 위하여, 커패시터(3)는 트랜지스터(1 및 2)들의 게이트 전극들과 전력 단자(T1) 사이에서 접속된다. 따라서, 바이어스 전압(V1)의 보유 특성들은 향상된다. 트랜지스터(1 및 2)의 게이트 전극들의 커패시턴스가 작다면, 바이어스 전압(V1)은 게이트와 각각의 트랜지스터(1 및 2)들의 소스(드레인)사이의 누설 전류로 인해 요동하고 출력 전압(Vout)의 정확성이 감소된다는 것에 주목해야 한다.
도 7의 구동기의 변경인 도 22에서, 커패시터(3')는 트랜지스터(1' 및 2')들의 게이트 전극들의 커패시턴스를 실제적으로 증가시키기 위하여 트랜지스터(1' 및 2')들의 게이트 전극들과 전원 단자(T2) 사이에서 접속된다. 따라서, 바이어스 전압(V2)의 보유 특성들은 향상된다. 트랜지스터(1' 및 2')의 게이트 전극들의 커패시턴스가 작다면, 바이어스 전압(V2)은 게이트와 각각의 트랜지스터(1' 및 2')들의 소스(드레인)사이의 누설 전류로 인해 요동하고 출력 전압(Vout)의 정확성이 감소된다는 것에 주목해야 한다.
도 12 및 도 14의 구동기의 변경인 도 23 및 도 24에서, 커패시터(3)는 트랜지스터(1 및 2)들의 게이트 전극들의 커패시턴스를 실제적으로 증가시키기 위하여 트랜지스터(1 및 2)들의 게이트 전극들과 전원 단자(T1) 사이에서 접속된다. 따라서, 바이어스 전압(V1)의 보유 특성들은 향상된다. 커패시터(3')는 트랜지스터(1' 및 2')들의 게이트 전극들의 커패시턴스를 실제적으로 증가시키기 위하여, 트랜지스터(1' 및 2')들의 게이트 전극들과 전원 단자(T2) 사이에서 접속된다. 따라서, 바이어스 전압(V2)의 보유 특성들은 향상된다. 이러한 것은 출력 전압(Vout)의 정확성을 향샹시킨다.
도 2의 구동기의 변경인 도 25에서, 병렬-접속 P-채널 MOS 트랜지스터(2A 및 2B)들은 도 2의 트랜지스터들 대신에 제공된다.
도 7의 구동기의 변경인 도 26에서, 병렬-접속 N-채널 MOS 트랜지스터(2'A 및 2'B)들은 도 7의 트랜지스터(2') 대신에 제공된다.
각각 도 12 및 도 14의 구동기들의 변경인 도 27 및 도 28에서, 병렬-접속 P-채널 MOS 트랜지스터(2A 및 2B)들은 도 2의 트랜지스터들 대신에 제공되고 병렬-접속 P-채널 MOS 트랜지스터(2'A 및 2'B)들은 트랜지스터(2') 대신에 제공된다.
도 25, 도 26, 도 27에서, 트랜지스터〔2A 및 2B(2'A 및 2'B)〕는 트랜지스터(2')과 동일한 크기를 가지고, 트랜지스터〔2A 및 2B(2'A 및 2'B)〕는 트랜지스터2(2')과 동일한 임계 전압을 가진다. 따라서, 트랜지스터〔2A 및 2B(2'A 및 2'B)〕의 조합의 구동 전력은 트랜지스터2(2')의 2배이다. 제조 공정시, 만약 트랜지스터2(2')의 채널 폭이 2배로 된다면, 그것의 구동 전력도 2배로 된다. 그러나, 이러한 경우에, 트랜지스터1(1')의 임계 전압이 트랜지스터2(2')의 임계 전압에 가깝게 되도록 트랜지스터1(1')의 채널 폭이 2배가 될 필요가 있다는 것에 주목해야 한다. 트랜지스터〔1 및 2(1' 및 2')〕에 의해 점련된 면적은 더 커진다.
도25, 도26, 도27 및 도28에서,〔2A, 2B(2'A, 2'B)〕과 같은 병렬-접속 트랜지스터는 3개 이상일 수 있다.
도 2, 도 7, 도 12 및 도 14의 구동기들의 변경인 도28, 도30, 도31 및 도32에서, 스위치(SW5)는 트래지스터1 및 2(1' 및 2')사이의 임계 전압의 차이로 인한 출력 전압(Vout)과 그것의 최적값 사이의 차이를 보상하기 위하여 입력 전압(Vin)을 위한 입력 단자와 출력 전압(Vout)을 위한 출력 단자 사이에서 제공된다.
예를 들어, 도 29의 구동기의 작동은 도 33a, 도 33b, 도 33c, 도 33d, 도 33e 및 도 33f에 도시된 바와 같다. 시간 t2에서 시간 t3까지의 시간 주기 동안, 트랜지스터(2)가 소스 풀로어로 작동한다면, 출력 전압(Vout)은
Vout= Vin+ Vthp1- Vthp2로 표시된다(수학식(3) 참조).
이러한 경우에, Vthp1과 Vthp2사이에 차이점이 있다면, 출력 전압(Vout)은 출력 전압의 최대값 즉, Vin으로부터 △V에 의해 벗어난다. 다음, 시간 t3에서, 스위치(SW4 및 SW5)들은 각각 턴 오프, 턴 온되어, 입력 전압(Vin)의 입력 임피던스가 매우 큼에도 불구하고 출력 전압(Vout)은 즉시 입력 전압(Vin)과 동일하게 된다.
따라서, 도 29, 도 30, 도 31 및 도 32에서, 출력 전압(Vout)의 정확성은 향상된다.
본 발명의 제5 실시예를 도시하는 도 34에서, E1A에 의해 전력된 도 15의 구동기와 동일한 구성을 갖는 블럭(341A) 및 E1B 및 E2B에 의해 전력된 도 15의 구동기와 동일한 구성을 갖는 블럭(341B)가 제공된다. 예를 들어,
E2A ＞E1A = E2B ＞ E1B이다.
또한, 블럭(341A 및 341B)들은 스위치(342, 343, 344, 345)들을 통해 출력 전압(Vout)이 각각 Vout1와 Vout2인 데이타 라인(DL1 및 DL2)에 접속된다.
도 34의 구동기의 작동은 도 35a에서 도 35E까지 관련해서 다음에 설명된다.
제1 출력 기간동안, 도 35b, 도 35c 및 도 35d에 도시된 바와 같이, 비디오 데이타 신호(D0A)는 "0"(낮은)이고, 비디오 데이타 신호(D0B)는 "0"(낮은)이고, 극성 신호(POL)는 "0"(낮은)이다. 따라서, 블럭(341A)의 출력 전압(VoutA)는 도 35a에 정의된 프리차지 작동에 의해 E2A로 올려지고, 블럭(341B)의 출력 전압(VoutB)는 도 35a에 정의된 프리차지 작동에 의해 E2B로 올려진다. 이러한 상태에서, 스위치(343 및 344)들이 극성 신호(POL)에 의해 턴 온되기 때문에, 출력(VoutA및 VoutB)는 도 35E에 도시된 바와 같이, 각각 출력 전압(Vout1및 Vout2)로서의 출력이다.
제2 출력 주기에서, 도 35B, 도 35C, 및 도 35D에 도시된 바와 같이, 비디오 데이타 신호(D0A)는 "0"(낮은)이고, 비디오 데이타 신호(D0B)는 "1"(높은)이고, 극성 신호(POL)는 "1"(높은)이다. 따라서, 블럭(341A)의 출력 전압(VoutA)는 도 35a에 정의된 프리차지 작동에 의해 E2A로 올려지고, 블럭(341B)의 출력 전압(VoutB)는 도 35a에 정의된 프리차지 작동에 의해 E1B로 내려진다. 이러한 상태에서, 스위치(342 및 345)들이 극성 신호(POL)에 의해 턴 온되기 때문에, 출력(VoutB및 VoutA)는 도 35e에 도시된 바와 같이, 각각 출력 전압(Vout1및 Vout2)로서의 출력이다.
제3 출력 주기에서, 도 35b, 도 35c, 및 도 35d에 도시된 바와 같이, 비디오 데이타 신호(D0A)는 "1"(높은)이고, 비디오 데이타 신호(D0B)는 "1"(높은)이고, 극성 신호(POL)는 "0"(낮은)이다. 따라서, 블럭(341A)의 출력 전압(VoutA)는 도 35a에 정의된 프리차지 작동에 의해 E1A로 내려지고, 블럭(341B)의 출력 전압(VoutB)는 도 35a에 정의된 프리차지 작동에 의해 E1B로 내려진다. 이러한 상태에서, 스위치(343 및 344)들이 극성 신호(POL)에 의해 턴 온되기 때문에, 출력(VoutA및 VoutB)는 도 35e에 도시된 바와 같이, 각각 출력 전압(Vout1및 Vout2)로서의 출력이다.
제4 출력 주기에서, 도 35b, 도 35c, 및 도 35d에 도시된 바와 같이, 비디오 데이타 신호(D0A)는 "1"(높은)이고, 비디오 데이타 신호(D0B)는 "0"(낮은)이고, 극성 신호(POL)는 "1"(높은)이다. 따라서, 블럭(341A)의 출력 전압(VoutA)는 도 35a에 정의된 프리차지 작동에 의해 E1A로 내려지고, 블럭(341B)의 출력 전압(VoutB)는 도 35a에 정의된 프리차지 작동에 의해 E2B로 올려진다. 그때, 스위치(342 및 345)들이 턴 온되기 때문에, 출력(VoutB및 VoutA)는 도 35E에 도시된 바와 같이, 각각 출력 전압(Vout1및 Vout2)로서의 출력이다.
도 34의 구동기에서, 비록 각각의 블럭(314A 및 341B)들이 적은 출력 범위를 가지더라도, 출력 전압(Vout1및 Vout2)들이 E1B에서 E2A로 스윙될 수 있음에 따라 넓은 범위의 츨력 전압들이 얻어지고, 또한 다수의 프리차지 전압(E1A, E1B, E2A, E2B)들이 제공되기 때문에 프리차지 전압들 사이에서의 전압의 차이점이 감소되어 구동 속도를 증가시키고 충전/방전 전원을 감소시킨다.
도 34의 구동기에서, 극성 신호(POL)가 각각의 출력 주기에서 충전되기 때문에, 출력 전압(Vout1및 Vout2)은 각각의 출력 모드에서 E1B와 E2A사이에서의 중간값 E1A(=E2B)에 대해서 리버스된다. 따라서, 도 34의 구동기는 도트 역변환 타입 구동기에 응용될 수 있다.
다음, 본 발명의 효과는 출력 해상도, 구동 속도 및 특별히 모의 실험을 수행함으로써 얻는 전력 손실에 대한 결과들로부터 평가될 것이다.
대각선으로 25.4cm(10인치)가진 비디오 그래픽 어레이(VGA)에 대응하는 하나의 데이타 라인 로드가 본 발명에 따라 도 2및 도 15에 도시된 구동기에 접속되도록 시뮬레이션은 실행되고 구동기의 성능은 각각의 구동 회로에 대한 데이타 라인단에서 출력 전압 내의 변화로부터 추측된다. 이러한 시뮬레이션에서, 데이타 라인 로드에서 구동기의 1개의 출력 주기는 35μs이다.
도 36은 시뮬레이션용으로 사용되는 1 데이타 라인 부하의 등가 회로도를 도시한다. 구동기는 도 2 및 도 15에 도시된 회로 구조를 갖는 1 데이타 라인 구동기이고, 데이타 라인 부하는 액정 용량 배선 저항 및 배선 용량을 포함하는 등가 회로이다.
실시예들의 시뮬레이션 결과는 도 37, 38, 39, 40a, 40b, 41, 42, 43a 및 43b를 참조로 다음에 설명할 것이다.
도 36의 구동기로서의 도 2의 구동기의 소자의 크기는 도 37에 도시되는데, 전압 E1 및 E2는 각각 0V 및 5V이다. 또한, P-채널 MOS 트랜지스터(2)의 채널 폭(W)는 구동 전력을 증대하기 위해서 증가된다. 또한, 트랜지스터(1)의 크기는 트랜지스터(2)의 크기와 동일하여, 트랜지스터(1)의 임계 전압은 트랜지스터(2)의 그것과 동일하다. 스위치(SW3, SW4)의 트랜지스터 각각의 크기가 트랜지스터(2)의 것과 동일한 전류 용량을 갖도록 결정되고, 스위치(SW1, SW2)의 각각의 트랜지스터의 크기는 상대적으로 적다. 또한, 스위치(SW1, SW2, SW3, SW4)는 도 2의 경우와 동일한 방식으로 동작한다.
도 38은 도 36의 회로에 포함되는 도 37의 구동기 상에서 수행된 시뮬레이션에 의해 얻어지는 출력 전압(Vout)의 타이밍도이다. 도 38은 Vin=1V의 경우에 출력 전압(Vout)의 확대 타이밍도이다. 즉, 출력 전압(Vout)은 5㎲의 프리차지 시간을 포함하여 약 13㎲의 사간에서 ±10mV의 마진내에서 입력 전압(Vin)에 도달할 수 있다. 이는 현저한 고속 구동을 보인다. 또한, P-채널 MOS 트랜지스터 중 임계 전압과 그 최적 값 사이의 특정 편차(△Vth)는 ±0.2V이며, 도 38은 거의 변동하지 않는 출력 전압(Vout)를 도시한다. 실시예들에서, MOS 트랜지스터 중의 임계 전압이 그 최적 전압으로부터 특정 편차를 가짐에도 불구하고 출력 전압(Vout)는 거의 변동하지 않는다.
도 39는 출력 전압(Vout)과 소비 전력의 타이밍도로서, 여기서 도 36의 회로내에 포함되는 도 37의 구동기에 대해 수행된 시뮬레이션에 의해 얻어지는 것처럼 5V(즉, E2=5V)이다. 즉, 프리차징 주기 동안, 차징 또는 프리차징이 수행되므로, 전력 소비는 크다. 그러나, 그 이후에, 소스 폴로어(source follower)의 역할을 하는 트랜지스터에 의해 동작이 수행되는 동안, 전력 소비는 거의 0이다. 예를 들면, 데이타 라인(DL)이 1V로 연속적으로 구동되는 경우, 1 데이타 라인 당 전력 소비는 약 16μW이다. 또한, 도 36의 데이타 라인에 대한 구동 속도로는 충분하다.
도 40a에 도시된 것과 같은 연산 증폭기에 의해 구성된 종래 기술의 구동기가 도 36의 회로내에 포함되는 경우, 데이타 라인(DL)이 1V로 연속적으로 구동된다면, 도 39와 동일한 방식으로, 충전 또는 방전 동작이 수행되지 않는다. 그러나, 도 40b에 도시된 것처럼, 출력 전압(Vout)이 1V인 경우, 전력 소비는 연산 증폭기를 통해 흐르는 약 8μA의 정 전류로 인해 항상 약 40μW이다. 예를 들면, 1 데이타 라인에 대한 전력 소비는 약 41μW이다.
그러므로, 도 2의 구동기는 전력 소비 측면에서 연산 증폭기에 의해 구성된 종래 기술의 구동기에 비해 장점을 갖는다.
도 36의 구동기의 역할을 하는 도 15의 구동기의 소자들의 크기가 도 41에 도시된다. 도 41에서, 전압(E1, E2)는 각각 0V 및 5V이다.
도 42는 또한 출력 전압(Vout)와 소비 전력의 타이밍도로서, E2는 도 36의 회로에 포함되는 도 41의 구동기에 대해 수행된 시뮬레이션에 의해 얻어지는 5V(즉, E2= 5V)이다. 도 41에서, 스위치(SW1, SW2, SW3 및 SW4)는 도 15와 동일한 방식으로 동작한다. 즉, 프리차징 주기 동안, 충전 및 방전 동작이 수행되므로, 전력 소비는 크다. 그러나, 그 이후에, 소스 폴로어로서 트랜지스터(2 또는 2')에 의한 동작이 수행되는 동시에 전력 소비는 입력 전압(Vin)이 3V로부터 2V 및 5V를 거쳐서 0V으로 변화하는 경우라도 거의 0이다. 또한, 도 36의 데이타 라인에 대한 구동 속도는 충분하다.
도 43a에 도시된 것처럼 연산 증폭기로 구성된 종래 기술의 구동기는 도 36의 회로로 포함되는데, 입력 전압(Vin)이 3V로부터 2V 및 5V를 거쳐 2V로 변하는 경우, 도 43b에 도시된 것처럼 충전 또는 방전 동작이 또한 수행된다. 또한, 도 43b에 도시된 것처럼, 전력 소비는 연산 증폭기를 통해 흐르는 상전류로 인해 항상 상대적으로 크다.
그러므로, 도 15의 구동기는 전력 소비 측면에서 연산 증폭기로 구성되는 종래 기술에 비해 장점을 갖는다.
상술한 실시예에서, P-채널 MOS 트랜지스터는 게이트 절연형의 다른 P-채널 트랜지스터일 수 있고, N-채널 MOS 트랜지스터는 게이트 절연형의 다른 N-채널 트랜지스터일 수 있다.
상술한 것처럼, 본 발명에 따르면, 구동기가 많은 수의 소자를 갖는 연산 증폭기를 가지지 않으므로, 제조 가격을 낮추고 또한 전력 소비가 감소된다.

Claims (15)

  1. 입력 전압(Vin)를 수신하여 데이타 라인(DL)을 구동하는 출력 전압(Vout)을 생성하기 위한 액정 표시 장치의 구동기에 있어서,
    제1 및 제2 전원 단자(T1, T2);
    상기 입력 전압을 수신하기 위한 입력 단자;
    상기 출력 전압을 생성하기 위한 출력 단자;
    공통 게이트를 갖는 동일 도전형의 제1 및 제2 MOS 트랜지스터(1, 2; 1', 2') - 상기 공통 게이트는 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 상기 제2 MOS 트랜지스터는 상기 출력 단자에 접속된 소스를 가짐 - ;
    상기 입력 단자와 상기 제1 MOS 트랜지스터의 소스 사이에 접속된 제1 스위치(SW1, SW1');
    상기 제1 전원 단자와 상기 제1 MOS 트랜지스터의 드레인 사이에 접속된 제2 스위치(SW2, SW2');
    상기 제1 전원 단자와 상기 제2 MOS 트랜지스터의 드레인 사이에 접속된 제3 스위치(SW4, SW4'); 및
    상기 제2 전원 단자와 상기 출력 단자 사이에 접속된 제4 스위치(SW3, SW3')
    를 포함하며,
    상기 제1 및 제2 스위치는 상기 제2 MOS 트랜지스터의 게이트 전압을 상기 입력 전압으로부터 상기 제1 MOS 트랜지스터의 임계 전압(Vthp1, Vthn1)만큼 천이된 전압으로 바이어스하도록 동작하며,
    상기 제3 및 제4 스위치는 상기 제2 MOS 트랜지스터를 소스 폴로어(source follower)로서 동작시켜서, 상기 제1 및 제2 MOS 트랜지스터의 공통 게이트 전압으로부터 상기 제2 MOS 트랜지스터의 임계 전압(Vthp2, Vthn2)만큼 천이된 전압이 상기 출력 단자에서 상기 출력 전압으로서 출력되도록 동작하는
    것을 특징으로 하는 구동기.
  2. 제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 공통 게이트와 상기 제1 전원 단자 사이에 접속된 커패시터(3, 3')를 더 포함하며, 제5 스위치는 상기 제2 MOS 트랜지스터의 소스 플로어로서의 동작 후에 턴 온되는 것을 특징으로 하는 구동기.
  3. 제1항에 있어서, 상기 제2 MOS 트랜지스터의 소스와 접속되는 소스, 상기 제2 MOS 트랜지스터의 게이트에 접속되는 게이트, 및 상기 제2 MOS 트랜지스터의 드레인에 접속되는 드레인을 가지며, 상기 제2 MOS 트랜지스터와 동일한 도전형의 적어도 하나의 제3 MOS 트랜지스터(2A, 2B, 2'A, 2'B)를 더 포함하는 것을 특징으로 하는 구동기.
  4. 제1항에 있어서, 상기 입력 단자와 상기 출력 단자 사이에 접속된 제5 스위치(SW5)를 더 포함하는 것을 특징으로 하는 구동기.
  5. 입력 전압(Vin)을 수신하고 데이타 라인(DL)을 구동하는 출력 전압(Vout)을 생성하기 위한 액정 표시 장치의 구동기에 있어서,
    제1 전원 전압(E1)이 인가되는 제1 전원 단자(T1);
    상기 제1 전원 전압보다 높은 제2 전원 전압(E2)이 인가되는 제2 전원 단자(T2);
    상기 입력 전압을 수신하기 위한 입력 단자;
    상기 출력 전압을 생성하기 위한 출력 단자;
    공통 게이트를 갖는 제1 및 제2 P-채널 MOS 트랜지스터 - 상기 공통 게이트는 상기 제1 P-채널 MOS 트랜지스터의 드레인에 접속되고, 상기 제2 P-채널 MOS 트랜지스터는 상기 출력 단자에 접속된 소스를 가짐 - ;
    상기 입력 단자와 상기 제1 P-채널 MOS 트랜지스터 사이에 접속된 제1 스위치(SW1);
    상기 제1 전원 단자와 상기 제1 P-채널 MOS 트랜지스터의 드레인 사이에 접속된 제2 스위치(SW2);
    상기 제1 전원 단자와 상기 제2 P-채널 MOS 트랜지스터의 드레인 사이에 접속된 제3 스위치(SW4);
    공통 게이트를 갖는 제1 및 제2 N-채널 MOS 트랜지스터 - 상기 공통 게이트는 제1 N-채널 MOS 트랜지스터에 접속되고, 상기 제2 N-채널 MOS 트랜지스터는 상기 출력 단자에 접속된 소스를 가짐 - ;
    상기 입력 단자와 상기 제1 N-채널 MOS 트랜지스터의 소스 사이에 접속된 제4 스위치(SW1');
    상기 제2 전원 단자와 상기 제1 N-채널 MOS 트랜지스터의 상기 드레인 사이에 접속된 제5 스위치(SW2'); 및
    상기 제2 전원 단자와 상기 제2 N-채널 MOS 트랜지스터의 드레인 사이에 접속된 제6 스위치(SW4')
    를 포함하며,
    상기 제1 및 제2 스위치는 상기 제2 P-채널 MOS 트랜지스터의 게이트 전압을 상기 제1 P-채널 MOS 트랜지스터의 임계 전압(Vthp1)만큼 상기 입력 전압으로부터 천이된 전압으로 바이어스하도록 동작하며,
    상기 제4 및 제5 스위치는 상기 제2 N-채널 MOS 트랜지스터의 게이트 전압을 상기 제1 N-채널 MOS 트랜지스터의 임계 전압(Vthn1)만큼 상기 입력 전압으로부터 천이된 전압으로 바이어스하도록 동작하며,
    상기 제3 스위치는 상기 제2 P-채널 MOS 트랜지스터를 소스 폴로어로서 동작시켜서, 상기 제1 및 제2 P-채널 MOS 트랜지스터의 공통 게이트에서의 전압으로부터 상기 제2 P-채널 MOS 트랜지스터의 임계 전압(Vthp2)만큼 천이된 전압이 상기 출력 단자에서의 상기 출력 전압으로서 출력되도록 동작하며,
    상기 제6 스위치는 상기 제2 N-채널 MOS 트랜지스터를 소스 폴로어로서 동작시켜서, 상기 제1 및 제2 N-채널 MOS 트랜지스터의 공통 게이트에서의 전압으로부터 상기 제2 N-채널 MOS 트랜지스터의 임계 전압(Vthn2)만큼 천이된 전압이 상기 출력 단자에서의 상기 출력 전압으로서 출력되도록 동작하는 것을 특징으로 하는 구동기.
  6. 제5항에 있어서,
    상기 제2 전원 단자와 상기 출력 단자 사이에 접속되고, 상기 출력 전압이 선정된 전압보다 높은 경우 상기 제2 전원 전압만큼 상기 출력 단자를 프리차징(precharging)하기 위하여 제7 스위치(SW3); 및
    상기 제1 전원 단자와 상기 출력 단자 사이에 접속되고, 상기 출력 전압이 상기 선정된 전압보다 높은 경우 상기 제1 전원 전압만큼 상기 출력 단자를 프리차징하기 위한 제8 스위치(SW3')
    을 더 포함하는 것을 특징으로 하는 구동기.
  7. 제6항에 있어서, 상기 제7 스위치에 의해 상기 출력 단자가 상기 제2 전원 전압으로 충전된 이후에, 상기 제3 및 제6 스위치가 각각 턴온 및 오프 되어 상기 제2 P-채널 MOS 트랜지스터를 소스 폴로어로 동작시키며,
    상기 제8 스위치에 의해 상기 출력 단자가 상기 제1 전원 전압으로 충전된 이후에, 상기 제3 및 제6 스위치가 각각 턴 오프 및 온되어 상기 제2 N-채널 MOS 트랜지스터를 소스 폴로어로 동작시키는 것을 특징으로 하는 구동기.
  8. 제6항에 있어서, 상기 입력 전압이 상기 제2 전원 전압인 경우, 상기 제7 스위치가 온으로 유지되고, 상기 제3, 제6 및 제8 스위치가 오프로 유지되며,
    상기 입력 전압이 상기 제1 전원 전압인 경우, 상기 제8 스위치는 온으로 유지되고, 제6 및 제7 스위치가 오프로 유지되는 것을 특징으로 하는 구동기.
  9. 제5항에 있어서,
    상기 제1 및 제2 P-채널 MOS 트랜지스터의 공통 게이트와 상기 제1 전원 단자 사이에 접속되는 제1 커패시터(3); 및
    상기 제1 및 제2 N-채널 MOS 트랜지스터의 공통 게이트와 상기 제2 전원 단자 사이에 접속된 제2 커패시터(3')
    를 더 포함하는 것을 특징으로 하는 구동기.
  10. 제5항에 있어서,
    상기 제2 P-채널 MOS 트랜지스터의 소스에 접속된 소스, 상기 제2 P-채널 MOS 트랜지스터의 게이트에 접속된 게이트, 및 상기 제2 P-채널 MOS 트랜지스터의 드레인에 접속된 드레인을 갖는 적어도 하나의 제3 P-채널 MOS 트랜지스터(2A, 2B); 및
    상기 제2 N-채널 MOS 트랜지스터의 소스에 접속된 소스, 상기 제2 N-채널 MOS 트랜지스터의 게이트에 접속된 게이트, 및 상기 제2 N-채널 MOS 트랜지스터의 드레인에 접속된 드레인을 갖는 적어도 하나의 제3 N-채널 MOS 트랜지스터(2A', 2B')
    를 더 포함하는 것을 특징으로 하는 구동기.
  11. 제5항에 있어서, 상기 입력 단자와 상기 출력 단자 사이에 접속되며, 상기 제2 P-채널 MOS 트랜지스터와 상기 제2 N-채널 트랜지스터의 소스 폴로어로서의 동작 이후에 턴온되는 제9 스위치(SW5)를 더 포함하는 것을 특징으로 하는 구동기.
  12. 제1 및 제2 입력 전압(VinA, VinB)를 수신하여 제1 및 제2 데이타 라인(DL1, DL2)을 구동하는 제1 및 제2 출력 전압(VoutA, VoutB)를 생성하기 위한 액정 표시 장치내의 구동기에 있어서,
    제1 전원 전압(E1A)이 인가되는 제1 전원 단자;
    상기 제1 전원 전압보다 높은 제2 전원 전압(E2A)이 인가되는 제2 전원 단자;
    제3 전원 전압(E1B)이 인가되는 제3 전원 단자;
    상기 제3 전원 전압보다 높은 제4 전원 전압(E2B)이 인가되는 제4 전원 단자;
    상기 제1 및 제2 전원 단자에 접속되며, 상기 제1 입력 전압을 수신하여 제1 출력 신호(VoutA)를 생성하기 위한 제1 구동기 블럭(341A);
    상기 제3 및 제4 전원 단자에 접속되며, 상기 제2 입력 전압을 수신하여 제2 출력 신호(VoutB)를 생성하기 위한 제2 구동기 블럭(341B); 및
    상기 제1 및 제2 구동기 블럭에 접속되며, 상기 제1 및 제2 출력 신호를 상기 제1 및 제2 데이타 라인으로 선택적으로 공급하기 위한 스위치 회로(342, 343, 344, 345)
    를 포함하되, 상기 제1 및 제2 구동기 블럭 각각은
    상기 제1 및 제2 입력 전압 중 하나를 수신하기 위한 입력 단자;
    상기 제1 및 제2 출력 전압 중 하나를 생성하기 위한 출력 단자;
    공통 게이트를 갖는 제1 및 제2 P-채널 MOS 트랜지스터(1A, 1B, 2A, 2B) - 상기 공통 게이트는 상기 제1 P-채널 MOS 트랜지스터에 접속되며, 상기 제1 P-채널 MOS 트랜지스터는 상기 출력 단자에 접속된 소스를 가짐 - ;
    상기 입력 단자와 상기 제1 P-채널 MOS 트랜지스터의 소스 사이에 접속된 제1 스위치(SW1A, SW1B);
    상기 제1 전원 단자와 상기 제1 P-채널 MOS 트랜지스터의 드레인 사이에 접속된 제2 스위치(SW2A, SW2B);
    상기 제1 및 제3 전원 단자 중 하나와 상기 제2 P-채널 MOS 트랜지스터의 드레인 사이에 접속된 제3 스위치(SW4A, SW4B);
    공통 게이트를 갖는 제1 및 제2 N-채널 MOS 트랜지스터(1'A, 2'A, 1'B, 2'B) - 상기 공통 게이트는 상기 제1 N-채널 MOS 트랜지스터의 드레인에 접속되며, 상기 제2 N-채널 MOS 트랜지스터는 상기 출력 단자에 접속된 소스를 가짐 -;
    상기 입력 단자와 상기 제1 N-채널 MOS 트랜지스터의 소스 사이에 접속된 제4 스위치(SW1'A, SW1'B);
    상기 제2 및 제4 전원 단자 중 하나와 상기 제1 N-채널 MOS 트랜지스터의 드레인 사이에 접속된 제5 스위치(SW2'A, SW2'B);
    상기 제2 전원 단자와 상기 제2 N-채널 MOS 트랜지스터의 드레인 사이에 접속된 제6 스위치(SW4'A, SW4'B);
    를 포함하되,
    상기 제1 및 제2 스위치는 상기 제2 P-채널 MOS 트랜지스터의 게이트 전압을 상기 제1 P-채널 MOS 트랜지스터의 임계 전압(Vthp1)만큼 상기 입력 전압으로부터 천이된 전압으로 바이어스하도록 동작하며;
    상기 제4 및 제5 스위치는 상기 제2 N-채널 MOS 트랜지스터의 게이트 전압을 상기 제1 N-채널 MOS 트랜지스터의 임계 전압(Vthn1)만큼 상기 입력 전압으로부터 천이된 전압으로 바이어스하도록 동작하며;
    상기 제3 스위치는 상기 제2 P-채널 MOS 트랜지스터를 소스 폴로어로서 동작시켜서, 상기 제2 P-채널 MOS 트랜지스터의 임계 전압(Vthp2)만큼 상기 제1 및 제2 P-채널 MOS 트랜지스터의 공통 게이트 전압으로부터 천이된 전압이 상기 출력 단자에서의 상기 출력 전압으로서 출력되도록 동작되며,
    상기 제6 스위치는 상기 제2 N-채널 MOS 트랜지스터를 소스 폴로어로서 동작시켜서, 상기 제2 N-채널 MOS 트랜지스터의 임계 전압(Vthn2)만큼 상기 제1 및 제2 N-채널 MOS 트랜지스터의 공통 게이트 전압으로부터 천이된 전압이 상기 출력 단자에서의 상기 출력 전압으로서 출력되도록 동작되는
    것을 특징으로 하는 구동기.
  13. 제12항에 있어서, 상기 제1 및 제2 구동 블럭 각각은
    상기 제1 및 제4 전원 단자 중 하나와 상기 출력 단자 사이에 접속되며, 상기 제2 및 제4 전원 전압 중 어느 한 전압 만큼 상기 출력 단자를 프리차징하기 위한 제7 스위치(SW3A, SW3B); 및
    상기 제1 및 제3 전원 단자 중 하나와 상기 출력 단자 사이에 접속되며, 상기 제1 및 제2 전원 전압 중 어느 한 전압만큼 상기 출력 단자를 프리차징하기 위한 제8 스위치(SW3'A, SW3'B)
    를 더 포함하는 것을 특징으로 하는 구동기.
  14. 제12항에 있어서, 상기 출력 단자가 상기 제7 스위치에 의해 상기 제2 및 제4 전원 전압 중 어느 한 전압만큼 충전된 이후에, 상기 제3 및 제6 스위치가 각각 턴 온 및 오프되어 상기 제2 P-채널 MOS 트랜지스터를 소스 폴로어로서 동작시키며,
    상기 출력 단자가 상기 제8 스위치에 의해 상기 제1 및 제3 전원 전압 중 어느 한 전압만큼 충전된 이후에, 상기 제3 및 제6 스위치가 각각 턴 오프 및 온되어 상기 제2 N-채널 MOS 트랜지스터를 소스 폴로어로서 동작시키는 것을 특징으로 하는 구동기.
  15. 제12항에 있어서, 상기 제1 전원 전압이 상기 제4 전원 전압과 동일한 것을 특징으로 하는 구동기.
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