JP3666423B2 - 駆動回路 - Google Patents
駆動回路 Download PDFInfo
- Publication number
- JP3666423B2 JP3666423B2 JP2001206986A JP2001206986A JP3666423B2 JP 3666423 B2 JP3666423 B2 JP 3666423B2 JP 2001206986 A JP2001206986 A JP 2001206986A JP 2001206986 A JP2001206986 A JP 2001206986A JP 3666423 B2 JP3666423 B2 JP 3666423B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- turned
- timing
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Logic Circuits (AREA)
- Liquid Crystal (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明は、駆動回路に関し、特に、容量負荷の駆動に好適とされる駆動回路に関する。
【0002】
【従来の技術】
この発明に関連する技術の刊行物として、
(1)特開平11−119750号
(2)特開2000−338461号公報
等が参照される。
【0003】
図13は、特開平11−119750号公報に開示されている液晶表示装置の駆動回路の構成の一例を示す図である。図13を参照すると、この駆動回路は、入力端子T1にスイッチ1031を介してソースが接続され、ゲートとドレインが接続されたNチャネルMOSトランジスタ1011と、NチャネルMOSトランジスタ1011のドレインと高位側電源VDD間に接続されたスイッチ1032と、NチャネルMOSトランジスタ1011のゲートにゲートが共通接続され(共通接続点ノードをV10とする)、ドレインがスイッチ1033を介して高位側電源VDDに接続されたNチャネルMOSトランジスタ1012を備え、入力端子T1にスイッチ1041を介してソースが接続され、ゲートとドレインが接続されたPチャネルMOSトランジスタ1021と、PチャネルMOSトランジスタ1021のドレインと高位側電源VDD間に接続されたスイッチ1042と、PチャネルMOSトランジスタ1021のゲートにゲートが共通接続され(共通接続点ノードをV20とする)、ドレインがスイッチ1043を介して低位側電源VSSに接続されたPチャネルMOSトランジスタ1022を備え、NチャネルMOSトランジスタ1012のソースとPチャネルMOSトランジスタ1022のソースは共通接続され、出力端子T2に接続されている。さらに、予備充電放電手段として、出力端子T2と高位側電源VDD間に接続されたスイッチ1044と、出力端子T2と低位側電源VSS間に接続されたスイッチ1034を備えている。
【0004】
図14(a)は、図13に示した従来の駆動回路のスイッチの制御動作を示すタイミング図である。図14(b)は、図13に示した従来の駆動回路の内部ノードV10、V20、出力電圧Voutの電圧波形を示す図である。
【0005】
図13、及び図14を参照して、従来の駆動回路のスイッチ制御動作について説明する。はじめに、時刻t0にて、スイッチ1032、1034が、オンとされ、プリチャージモードに入る。この結果、出力電圧Voutは低下する。この状態において、スイッチ1031、1032は、それぞれ、オフ、オンとされているので、トランジスタ1011、1012のゲートのバイアス電圧は電源電圧VDDである。
【0006】
次に、時刻t1にて、スイッチ1031、1032は、それぞれ、オン、オフとされる。この結果、トランジスタ1011の作用により、バイアス電圧は入力電圧Vinからトランジスタ1011のしきい値Vth1011だけずれた電圧に変化する。すなわちバイアス電圧V10は、
V10=Vin+Vth1011
となる。なおトランジスタのしきい値Vthはソースを基準とした電位で表すものとする。
【0007】
次に、時刻t2にて、スイッチ1034はオフとされ、プリチャージモードは終了し、スイッチ1033がオンされる。この状態において、トランジスタ1012はソースフォロワとして作用するので、出力電圧Voutはトランジスタ1012のゲートのバイアス電圧V10よりNチャネルMOSトランジスタ1012のしきい値電圧Vth1012だけずれた電圧に変化する。すなわち出力電圧Voutは
Vout=V10−Vth1012
=Vin+Vth1011−Vth1012となる。
ここで、Vth1011≒Vth1012であれば、Vout≒Vin となり、出力電圧Voutは入力電圧Vinとほぼ等しくなる。
【0008】
時刻t0’(=t3)にて、スイッチ1042、1044がオンとされ、プリチャージモードに入る。この結果、出力電圧Voutは上昇する。この状態において、スイッチ1041、1042は、それぞれ、オフ、オンとされているので、トランジスタ1021、1022のゲートのバイアス電圧V20は電源電圧VSSである。
【0009】
次に、時刻t1’にて、スイッチ1041、1042は、それぞれ、オン、オフとされる。この結果、トランジスタ1021の作用により、バイアス電圧は入力電圧VinからPチャネルMOSトランジスタ1021のしきい値Vth1021だけずれた電圧に変化する。すなわちバイアス電圧V20 は、
V20=Vin+Vth1021
となる。
【0010】
次に、時刻t2’にて、スイッチ1044、1043はそれぞれ、オフ、オンとされ、プリチャージモードは終了する。この状態において、トランジスタ1022はソースフォロワとして作用するので、出力電圧Voutはトランジスタ1022のゲートのバイアス電圧V20よりトランジスタ1022のしきい値電圧Vth1022だけずれた電圧に変化する。すなわち、出力電圧Voutは
Vout=V20−Vth1022
=Vin+Vth1021−Vth1022
となる。ここで、PチャネルMOSトランジスタ1021、1022のしきい値電圧Vth1021≒Vth1022であれば、Vout≒Vin となり、出力電圧Voutは入力電圧Vinとほぼ等しくなる。なお、実際のLSI製造プロセスでは、MOSトランジスタのしきい値電圧は多少のばらつきをもつ場合があるが、集積回路内においてトランジスタ1011、1012、1021、1022は互いに近接させかつ同一サイズで形成することで、
Vth1011≒Vth1012、Vth1021≒Vth1022
を比較的容易に実現することができる。このように、出力電圧Voutを入力電圧Vinと等しくでき、ソースフォロワとして動作することにより高い電流供給能力でデータ線DLを駆動することができる。
【0011】
この駆動回路は、トランジスタ1012、1022がそれぞれソースフォロワ動作し、充電、放電に要する電流以外流れず、低消費電力であるが、出力電圧Voutを速やかに入力電圧Vinと等しい電圧に駆動することは難しい。これはトランジスタのソースフォロワ動作において、実際のトランジスタの多くがゲート・ソース間電圧が閾値電圧付近となるときの電流駆動能力が徐々に小さく緩やかに変化する特性を有しているため、ソースフォロワ動作においてゲート・ソース間電圧が閾値電圧付近に到達して安定するまでに長い時間がかかってしまうからである。
【0012】
図15は、特開2000−338461号公報に記載されている駆動回路を示しており(同公報図9参照)、ソースフォロワ型駆動回路において電流制御を行うことで、速やかな駆動と高精度な電圧出力を可能としている。
【0013】
図15を参照すると、この従来の駆動回路は、入力端子T1にスイッチ1031を介してソースが接続され、ゲートとドレインが接続されたNチャネルMOSトランジスタ1011と、NチャネルMOSトランジスタ1011のドレインと高位側電源VDD間に接続された電流源1013(電流I11)と、NチャネルMOSトランジスタ1011のゲートにゲートが共通に接続され、ドレインがスイッチ1033を介して高位側電源VDDに接続されたNチャネルMOSトランジスタ1012を備え、NチャネルMOSトランジスタ1011、1012の共通ゲートと高位側電源VDD間に接続されたスイッチ1032を備え、入力端子T1にスイッチ1041を介してソースが接続され、ゲートとドレインが接続されたPチャネルMOSトランジスタ1021と、PチャネルMOSトランジスタ1021のドレインと低位側電源VSS間に接続された電流源1023(電流I21)とを備え、PチャネルMOSトランジスタ1021のゲートにゲートが共通接続され、ドレインがスイッチ1043を介して低位側電源VSSに接続されたPチャネルMOSトランジスタ1022を備え、PチャネルMOSトランジスタ1021、1022の共通ゲートは、スイッチ1042を介して低位側電源VSSに接続され、NチャネルMOSトランジスタ1012とPチャネルMOSトランジスタ1022のソースは共通接続され、出力端子T2に接続されている。さらに、予備充電放電手段として、出力端子T2と高位側電源VDD間に接続されたスイッチ1044と、出力端子T2と低位側電源VSS間に接続されたスイッチ1034を備えている。さらに、出力端子T2と高位側電源VDD間にスイッチ1046と電流源1025(電流I23)を備え、出力端子T2と低位側電源VSS間にスイッチ1036と電流源1015(電流I13)を備え、入力端子T1と高位側電源VDD間にスイッチ1045と電流源1024(電流I22)を備え、入力端子T1と低位側電源VSS間にスイッチ1035と電流源1014(電流I12)を備えている。出力端子T2には、図示されない容量性負荷が接続されているものとする。
【0014】
図15に示した駆動回路の動作について、図16を参照して説明する。図16(a)には、例えば電圧Vm以下の任意のレベルの電圧を出力する1出力期間(時刻t0−t3)と、電圧Vm以上の任意のレベルの電圧を出力する1出力期間(時刻t0’−t3’)との2出力期間とが示されている。また、図16(b)には、トランジスタ1011、1012のゲート・ソース間電圧Vgs1011(I11)、Vgs1012(I13)がそれぞれ等しく、トランジスタ1021、1022のゲート・ソース間電圧Vgs1021(I21)、Vgs1022(I23)がそれぞれ等しくなるように電流I11、I13、I21、I23を制御し、出力電圧Voutに入力電圧Vinと等しい電圧を出力する場合の電圧波形図である。なお、Vgs1011(I11)は、トランジスタ1011のドレイン電流がI11のときのソースに対するゲート電圧(ゲート・ソース間電圧)である。
【0015】
図16を参照すると、時刻t0にスイッチ1032、1034がオンとされ、スイッチ1042、1044、1041、1045、1043、1046は全てオフとされる。ノードV10は、スイッチ1032を介して電圧VDDにプリチャージされ、時刻t1では、スイッチ1032がオフ、スイッチ1031、1035がオンし、以降、入力電圧Vinからトランジスタ1011のゲート・ソース間電圧Vgs1011(I11)だけずれた電圧に変化し、
V10=Vin+Vgs1011(I11)
で安定となる。出力電圧Voutは、時刻t0にスイッチ1034がオンとされると電圧VSSにプリチャージされ、時刻t2でスイッチ1034がオフ、スイッチ1033、1036がオンとされると、時刻t2以後、トランジスタ1012のソースフォロワ動作により電圧V10からトランジスタ1012のゲート・ソース間電圧Vgs1012(I13)だけずれた電圧に変化し、
Vout=V10−Vgs1012(I13)
で安定となる。
【0016】
ここで、Vgs1011(I11)とVgs1012(I13)は正の値で、共に等しくなるように電流I11、I13を制御すれば、出力電圧Voutは入力電圧Vinと等しくなる。また、このとき出力電圧範囲は、
VSS≦Vout≦VDD−Vgs1012(I13)
となる。
【0017】
時刻t0’−t3’の場合、時刻t0’にスイッチ1042、1044がオンとされ、スイッチ1032、1034、1031、1035、1033、1036は全てオフとされる。電圧V20は、スイッチ1042を介して電圧VSSにプリチャージされ、時刻t1’では、スイッチ1042がオフ、スイッチ1041、1045がオンし、以降、入力電圧Vinからトランジスタ1021のゲート・ソース間電圧Vgs1021(I21)(<0)だけずれた電圧に変化し、
V20=Vin+Vgs1021(I21)
で安定となる。
【0018】
出力電圧Voutは、時刻t0’にスイッチ1044がオンとされると電圧VDDにプリチャージされ、時刻t2’でスイッチ1044がオフ、スイッチ1043、1046がオンとされると、時刻t2’以後、トランジスタ1022のソースフォロワ動作により電圧V20からトランジスタ1022のゲート・ソース間電圧Vgs1022(I23)(<0)だけずれた電圧に変化し、
Vout=V20−Vgs1022(I23)
=Vin+Vgs1021(I21)−Vgs1022(I23)
で安定となる。ここでVgs1021(I21)とVgs1022(I23)は負の値で、共に等しくなるように電流I21、I23を制御すれば、出力電圧Voutは入力電圧Vinに等しくなる。また、このとき出力電圧範囲は、
VSS−Vgs1022(I23)≦Vout≦VDD
【0019】
図15に示した構成の場合、スイッチ1031,1035はタイミングt1〜t3、スイッチ1033、1036はタイミングt2〜t3にオン、スイッチ1041、1045はt1’〜t3’、スイッチ1043、1046はタイミングt2’〜t3’にオンとなるため、ほぼ定常的に動作維持電流を流しており、静消費電力が生じる点で、改良の余地があることを、本発明者は知見した。
【0020】
図17は、特開2000−338461号公報に記載されている駆動回路を示している(同公報図12参照)。図15に示した構成よりも、素子数やスイッチング制御信号の数を減らしている。
【0021】
図17を参照すると、この駆動回路は、図15に示した駆動回路の構成から、電流制御回路1014、1024、及びスイッチ1035、1045を取り去り、新たにPチャネルMOSトランジスタ1016、及びNチャネルMOSトランジスタ1026を付加した回路である。PチャネルMOSトランジスタ1016は、ソース、ドレインを、それぞれNチャネルMOSトランジスタ1011のゲート(ドレイン)、ソースに接続され、ゲートには電圧BIASPが与えられ、NチャネルMOSトランジスタ1026は、ソース、ドレインをそれぞれPチャネルMOSトランジスタ1021のゲート(ドレイン)、ソースに接続され、ゲートは電圧BIASNが与えられる。電圧BIASPは、PチャネルMOSトランジスタ1025及び1013のゲートにも供給される。電圧BIASNは、NチャネルMOSトランジスタ1015及び1023のゲートにも供給される。(以下省略)
【0022】
図17に示した回路においても、図15に示した駆動回路と同様、ほぼ定常的に動作維持電流を流しており、静消費電力が生じ、改良の余地があることを、本発明者は知見した。
【0023】
【発明が解決しようとする課題】
したがって、この発明が解決しようとする課題は、フォロワ動作の駆動回路において、消費電力の低減を図りながら、高精度出力を可能とする駆動回路並びに該駆動回路を備えた液晶表示装置を提供することにある。
【0024】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明に係る駆動回路は、その一つのアスペクトによれば、出力端子と第1の電源間に直列形態に接続されている、フォロワ構成のトランジスタ及び第1のスイッチと、前記出力端子と第2の電源間に直列形態に接続されている、第1の電流源及び第2のスイッチと、入力信号電圧に基づき前記フォロワ構成のトランジスタに入力バイアス電圧を供給するバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記トランジスタをフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、該一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1及び第2のスイッチをともにオン状態とし、前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する構成とされている。
【0025】
他のアスペクトによれば、本発明に係る駆動回路は、出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第1導電型の第1のMOSトランジスタ及び第1のスイッチと、前記出力端子と低電位電源間に直列形態に接続されている、第1の電流源及び第2のスイッチと、入力信号電圧に基づき前記第1のMOSトランジスタにゲートバイアス電圧を供給する第1のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記第1のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1及び第2のスイッチをともにオン状態とする手段を備え、前記第1のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【0026】
また本発明に係る駆動回路は、出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第2導電型の第2のMOSトランジスタ及び第3のスイッチと、前記出力端子と高電位電源間に直列形態に接続されている、第2の電流源及び第4のスイッチと、入力信号電圧に基づき前記第2のMOSトランジスタにゲートバイアス電圧を供給する第2のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第3のスイッチをオンして、前記第2のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第4のスイッチをオンし、前記第3及び第4のスイッチをオン状態とする手段を備え、前記第2のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【0027】
本発明において、前記第1のゲートバイアス制御手段は、ドレインとゲートが、前記第1のMOSトランジスタのゲートと共通接続され、ソースが第5のスイッチを介して前記入力端子に接続された第1導電型の第3のMOSトランジスタを備え、前記第3のMOSトランジスタのドレインと前記高位側電源間に直列形態に接続されている、第3の電流源及び第6のスイッチと、前記入力端子と第5のスイッチの接続点と前記低位側電源間に直列形態に接続されている、第4の電流源及び第7のスイッチと、前記第1、第3のMOSトランジスタのゲートの共通接続点と前記高位側電源間に接続された第8のスイッチと、を備えている。
【0028】
本発明において、前記第2のゲートバイアス制御手段は、ドレインとゲートが前記第2のMOSトランジスタのゲートと共通接続され、ソースが、第9のスイッチを介して前記入力端子に接続された第2導電型の第4のMOSトランジスタを備え、前記第4のMOSトランジスタのドレインと低位側電源間に直列形態に接続されている、第5の電流源及び第10のスイッチと、前記入力端子と前記第9のスイッチの接続点と前記高位側電源間に直列形態に接続されている、第6の電流源及び第11のスイッチと、前記第2、第4のMOSトランジスタのゲートの共通接続点と前記低位側電源間に接続された第12のスイッチと、を備えている。
【0029】
【発明の実施の形態】
発明の実施の形態について説明する。図1は、本発明の一実施の形態に係る駆動回路の基本構成を示す図である。図1を参照すると、出力端子(T2)と電源(VDD)間に直列形態に接続されている、フォロワ構成のトランジスタ(111)及びスイッチ(131)と、出力端子(T2)と電源(VSS)間に直列形態に接続されている、電流源(113)及びスイッチ(132)と、入力信号電圧に基づきトランジスタ(111)にバイアス電圧を供給するバイアス制御手段(11)と、を備えている。データ出力期間の一のタイミングで、スイッチ(131)をオンして、トランジスタ(111)をフォロワ動作させ、出力端子電圧Voutを入力信号電圧Vinに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ(132)をオンし(スイッチ(131)もオン)、後のタイミングより入力信号電圧Vinに対応して規定される、該ある電圧まで駆動する。
【0030】
さらに、出力端子(T2)と電源(VSS)間に直列形態に接続されている、フォロワ構成のトランジスタ(121)及びスイッチ(141)と、出力端子(T2)と電源(VDD)間に直列形態に接続されている、電流源(123)及びスイッチ(142)と、入力信号電圧に基づきトランジスタ(121)にバイアス電圧を供給するバイアス制御手段(12)と、を備えている。データ出力期間の一のタイミングで、スイッチ(141)をオンして、トランジスタ(121)をフォロワ動作させ、出力端子電圧Voutを入力信号電圧Vinに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ(142)をオンし(スイッチ(141)もオン)、後のタイミングより入力信号電圧Vinに対応して規定される、該ある電圧まで駆動する。
【0031】
より詳細には、この実施の形態に係る駆動回路は、高位側電源(VDD)と出力端子(T2)との間に直列形態に接続されている、ソースフォロワ構成の第1導電型のトランジスタ(111)及び第1のスイッチ(131)と、低位側電源(VSS)と出力端子(T2)との間に直列形態に接続されてなる第1の電流源(113)及び第2のスイッチ(132)と、出力端子(T2)と低位側電源(VSS)との間に直列形態に接続されてなる、ソースフォロワ構成の第2導電型のトランジスタ(121)及び第3のスイッチ(141)と、高位側電源(VDD)と出力端子(T2)との間に直列形態に接続されてなる、第2の電流源(123)及び第4のスイッチ(142)と、入力端子(T1)から入力信号電圧Vinを入力し、第1導電型のトランジスタ(111)のゲートのバイアス電圧を制御する第1のゲートバイアス制御手段(11)と、入力信号電圧Vinを入力し、第2導電型のトランジスタ(121)のゲートのバイアス電圧を制御する第2のゲートバイアス制御手段(12)と、出力端子(T2)を予備充電または予備放電する予備充放電手段(13)と、を備えている。なお第1のゲートバイアス制御手段(11)は、第1導電型のトランジスタ(111)のゲートに供給するバイアス電圧と入力信号電圧Vinに対応して規定される所望の電圧との電圧差が、第1導電型のトランジスタ(111)に第1の電流源(113)で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。また第2のゲートバイアス制御手段(12)は、第2導電型のトランジスタ(121)のゲートに供給するバイアス電圧と入力信号電圧Vinに対応して規定される所望の電圧との電圧差が、第2導電型のトランジスタ(121)に第2の電流源(123)で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。
【0032】
この実施の形態において、トランジスタ(111、121)のソースフォロワ駆動において、トランジスタ(111、121)のドレイン電流を制御する期間と遮断する期間(スイッチ(132、142)をオフする期間)を設け、遮断期間の消費電力を削減する。
【0033】
低電位レベルの入力信号電圧Vinが入力される一データの出力期間において、第1のタイミング期間(図2の時刻t0〜t1)で、第1乃至第4のスイッチ(131、132、141、142)はすべてオフとされ、出力端子(T2)を予備充放電手段(13)で所望の電圧以下の電圧に予備放電する。
【0034】
第2のタイミング期間(図2の時刻t1〜t2)で、予備放電を停止し、第1のスイッチ(131)をオンする。これにより第1導電型のトランジスタ(111)のソースフォロワ動作が可能となり、出力端子(T2)を所望の電圧付近まで引き上げることができる。なおこの期間は高位電源(VDD)から低位電源(VSS)に貫通電流は流れないため静消費電力は生じない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第1導電型のトランジスタ(111)は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【0035】
第3のタイミング期間(図2の時刻t2〜t3)で、第1のスイッチ(131)をオン状態としたまま、第2のスイッチ(132)をオンとする。これにより第1導電型のトランジスタ(111)のソースフォロワ動作は、第1導電型のトランジスタ(111)のドレイン電流が第1の電流源(113)により制御される電流と等しくなるところで速やかに安定し、出力端子(T2)を所望の電圧に高精度に駆動することができる。
【0036】
また、高電位レベルの入力信号電圧Vinが入力される別の一出力期間において、第1のタイミング期間(図2の時刻t0’〜t1’)で、第1乃至第4のスイッチはすべてオフとされ、出力端子(T2)を予備充放電手段(13)で所望の電圧以上の電圧に予備充電する。
【0037】
第2のタイミング期間(図2の時刻t1’〜t2’)で、予備充放電手段(13)で予備充電を停止し、第3のスイッチ(141)をオンする。これにより第2導電型のトランジスタ(121)のソースフォロワ動作が可能となり、出力端子(T2)を所望の電圧付近まで引き下げることができる。なおこの期間は高位電源(VDD)から低位電源(VSS)に貫通電流は流れない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第2導電型のトランジスタ(121)は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【0038】
第3のタイミング期間(図2の時刻t2’〜t3’)で、第3のスイッチ(141)をオン状態としたまま、第4のスイッチ(142)をオンとする。これにより第2導電型のトランジスタ(121)のソースフォロワ動作は、第2導電型のトランジスタ(121)のドレイン電流が第2の電流源(123)により制御される電流と等しくなるところで速やかに安定し、出力端子(T2)を所望の電圧に高精度に駆動することができる。
【0039】
この実施の形態の駆動回路においては、スイッチ(132)(142)がオフとされる遮断期間においても、トランジスタ(111)(121)のソースフォロワ動作が行われるため、この間、静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、トランジスタのドレイン電流を制御する期間に、所望の電圧まで高い電圧精度で駆動することができる。このため、高い出力精度を保ちながら、図15、図17等を参照して説明した従来の駆動回路よりも、消費電力を低減することができる。
【0040】
この実施の形態の駆動回路において、第1の電流源(113)及び第2の電流源(123)で制御する電流は、第3のタイミング期間(図2の時刻t2〜t3及び時刻t2’〜t3’)において第1導電型のトランジスタ(111)及び第2導電型のトランジスタ(121)のソースフォロワ動作により出力端子(T2)が速やかに所望の電圧に駆動することのできる電流レベルであればよく、低い電流レベルに抑えて消費電力を小さくすることができる。
【0041】
この実施の形態の駆動回路において、第1のゲートバイアス制御手段(11)は、好ましくは、図3を参照すると、ドレインとゲートが、前記第1のMOSトランジスタ(111)のゲートと共通接続され、ソースが第5のスイッチ(133)を介して入力端子(T1)に接続された第1導電型の第3のMOSトランジスタ(112)と、第3のMOSトランジスタ(112)のドレインと高位側電源(VDD)間に直列形態に接続されている、第3の電流源(114)及び第6のスイッチ(134)と、入力端子(T1)と第5のスイッチ(133)の接続点と低位側電源(VSS)間に直列形態に接続されている、第4の電流源(115)及び第7のスイッチ(135)と、第1、第3のMOSトランジスタ(111、112)のゲートの共通接続点と高位側電源(VDD)間に接続された第8のスイッチ(136)と、を備えている。
【0042】
この実施の形態の駆動回路において、第2のゲートバイアス制御手段(12)は、ドレインとゲートが前記第2のMOSトランジスタ(121)のゲートと共通接続され、ソースが、第9のスイッチ(143)を介して入力端子(T1)に接続された第2導電型の第4のMOSトランジスタ(122)と、第4のMOSトランジスタのドレインと低位側電源(VSS)間に直列形態に接続されている、第5の電流源(124)及び第10のスイッチ(144)と、入力端子(T1)と第9のスイッチ(143)の接続点と高位側電源(VDD)間に直列形態に接続されている、第6の電流源(125)及び第11のスイッチ(145)と、第2、第4のMOSトランジスタ(121、122)のゲートの共通接続点と低位側電源(VSS)間に接続された第12のスイッチ(146)と、を備えている。
【0043】
この実施の形態の駆動回路のスイッチ制御において、入力信号電圧Vinが低電位データのデータ出力期間は、図4を参照すると、4つの期間よりなり、第1のタイミング期間(時刻t0〜t1)では出力端子(T2)を所望の電圧以下に予備放電し、第8のスイッチ(136)をオンし、残りの第1乃至第7、第9乃至第12のスイッチはオフ状態とされる。第8のスイッチ(136)がオンされることにより、第1導電型の第1のMOSトランジスタ(111)及び第3のMOSトランジスタ(112)の共通ゲートは高位電源(VDD)に充電される。
【0044】
第2のタイミング期間(時刻t1〜t2)では、引き続き出力端子(T2)を予備放電し、第8のスイッチ(136)がオフされ、第5のスイッチ(133)がオンされる。これにより第3のMOSトランジスタ112の作用で、第1のMOSトランジスタ(111)のゲートバイアス電圧は、入力信号電圧Vinより第3のMOSトランジスタ(112)の閾値電圧だけずれた電圧となる。
【0045】
第3のタイミング期間(時刻t2〜t3)では、出力端子(T2)の予備放電は終了し、第1のスイッチ(131)がオンされ、第5のスイッチ(133)はオン状態とされる。これにより第1導電型の第1のMOSトランジスタ(111)のソースフォロワ動作が可能となり、出力端子(T2)をゲートバイアス電圧から第1のMOSトランジスタ(111)の閾値電圧だけずれた電圧に引き上げる。
【0046】
第4のタイミング期間(時刻t3〜t4)では、第2のスイッチ(132)がオンされ、第1のスイッチ(131)と、第5のスイッチ(133)はオン状態とされ、前記第6のスイッチ(134)、前記第7のスイッチ(135)がオンされる。これにより第3のMOSトランジスタには第3の電流源(114)で制御される電流が流れ、それにより第3のMOSトランジスタのゲート・ソース間電圧は定まり、第1のMOSトランジスタ(111)へのゲートバイアス電圧は、入力信号電圧Vinより第3のMOSトランジスタ(112)のゲート・ソース間電圧だけずれた電圧となる。また第1のMOSトランジスタ(111)のソースフォロワ動作は、ゲートバイアス電圧から第1のMOSトランジスタ(111)のゲート・ソース間電圧だけずれた電圧に出力端子(T2)を速やかに引き上げて安定する。このときの第1のMOSトランジスタ(111)のゲート・ソース間電圧は、第1の電流源(113)により制御される電流I13により定まる。したがって第1の電流源(113)及び第3の電流源(114)の電流を最適に設定することにより入力信号電圧Vinに応じた所望の電圧を出力端子(T2)に出力することができる。簡単には、第1のMOSトランジスタ(111)と第3のMOSトランジスタ(112)のそれぞれのゲート・ソース間電圧が等しくなるように第1の電流源(113)及び第3の電流源(114)の電流を設定すれば、入力信号電圧Vinと等しい電圧を出力端子(T2)に出力することができる。
【0047】
入力信号電圧が高電位データのデータ出力期間は、4つの期間よりなり、第1のタイミング期間(時刻t0’〜t1’)では出力端子(T2)を所望の電圧以上に予備充電し、第12のスイッチ(146)をオンし、残りの第1乃至第11のスイッチがオフ状態とされる。第12のスイッチ(146)がオンされることにより、第2導電型の第2のMOSトランジスタ(121)及び第4のMOSトランジスタ(122)の共通ゲートは低位電源(VSS)に放電される。
【0048】
第2のタイミング期間(時刻t1’〜t2’)では、引き続き出力端子(T2)を予備充電し、第12のスイッチ(146)がオフされ、第9のスイッチ(143)がオンされる。これにより第4のMOSトランジスタ(122)の作用で、第2のMOSトランジスタ(121)のゲートバイアス電圧は、入力信号電圧Vinより第4のMOSトランジスタ(122)の閾値電圧だけずれた電圧となる。
【0049】
第3のタイミング期間(時刻t2’〜t3’)では、出力端子(T2)の予備充電は終了し、第3のスイッチ(141)がオンされ、第9のスイッチ(143)はそのままオン状態とされる。これにより第2導電型の第2のMOSトランジスタ(121)のソースフォロワ動作が可能となり、出力端子(T2)をゲートバイアス電圧から第2のMOSトランジスタ(121)の閾値電圧だけずれた電圧まで引き下げる。
【0050】
第4のタイミング期間(時刻t3’〜t4’)では、第4のスイッチ(142)がオンされ、第3のスイッチ(141)と第9のスイッチ(143)はそのままオン状態とされ、第10のスイッチ(144)、第11のスイッチ(145)がオンされる。これにより第4のMOSトランジスタ(122)には第5の電流源(124)で制御される電流が流れ、それにより第4のMOSトランジスタ(122)のゲート・ソース間電圧は定まり、第2のMOSトランジスタ(121)へのゲートバイアス電圧は、入力信号電圧Vinより第4のMOSトランジスタ(122)のゲート・ソース間電圧だけずれた電圧となる。また第2のMOSトランジスタ(121)のソースフォロワ動作は、ゲートバイアス電圧から第2のMOSトランジスタ(121)のゲート・ソース間電圧だけ高い電圧に出力端子(T2)を速やかに引き下げて安定する。このときの第2のMOSトランジスタ(121)のゲート・ソース間電圧は、第2の電流源(123)により制御される電流I23により定まる。したがって第2の電流源(123)及び第5の電流源(124)の電流を最適に設定することにより入力信号電圧Vinに応じた所望の電圧を出力端子(T2)に出力することができる。簡単には、第2のMOSトランジスタ(121)と第4のMOSトランジスタ(122)のそれぞれのゲート・ソース間電圧が等しくなるように第2の電流源(123)及び第5の電流源(124)の電流を設定すれば、入力信号電圧Vinと等しい電圧を出力端子(T2)に出力することができる。
この実施の形態の第1のゲートバイアス制御手段(11)及び第2のゲートバイアス手段(12)において、第4の電流源(115)は第3の電流源(114)と等しい電流に制御し、第6の電流源(125)は第5の電流源(124)と等しい電流に制御する。これにより入力端子(T1)から十分な電流供給ができない場合でも、第4のタイミング期間(図4の(時刻t3〜t4)及び(時刻t3’〜t4’))に、入力信号電圧Vinに対して第1のMOSトランジスタ(111)及び第2のMOSトランジスタ(121)へのゲートバイアス電圧を速やかに与えることができる。尚、入力端子(T1)から十分な電流供給が可能な場合には、入力信号電圧Vinに対して第1のMOSトランジスタ(111)及び第2のMOSトランジスタ(121)へのゲートバイアス電圧を速やかに与えることができるので、第4の電流源(115)、第7のスイッチ(135)及び第6の電流源(125)及び第11のスイッチ(145)は設けなくてもよい。この実施の形態の駆動回路の予備充放電手段(13)の制御において、出力端子(T2)の予備放電又は予備充電は、第1のタイミング期間(図4の時刻t0〜t1及び時刻t0’〜t1’)及び第2のタイミング期間(図4の時刻t1〜t2及び時刻t1’〜t2’)の両方で行っているが、第1のタイミング期間と第2のタイミング期間のどちらか一方だけでもよい。
【0051】
この実施の形態に係る駆動回路は、図15、図17等に示した駆動回路と比べて、特段の低消費電力化を実現するとともに、高精度の電圧出力を実現しており、アクティブマトリクス型表示装置のデータ線駆動回路(図12の100)に適用して好適とされ、特に、バッテリ駆動の携帯端末の液晶表示装置等に適用して好適とされる。
【0052】
【実施例】
上記した実施の形態についてさらに詳細に説明すべく、本発明を、具体的に適用した各種実施例を示す図面を参照して詳細に説明する。
【0053】
図1は、本発明の一実施例をなす駆動回路の回路構成を示す図である。この実施例の駆動回路は、フォロワ構成の出力段トランジスタを有し、入力信号電圧Vinと等しい電圧を出力電圧Voutとして出力する駆動回路である。
【0054】
より詳細には、図1を参照すると、この駆動回路は、ドレインがスイッチ131を介して高位側電源VDDに接続され、ソースが出力端子T2に接続されたNチャネルMOSトランジスタ111と、ドレインがスイッチ141を介して低位側電源VSSに接続され、ソースが出力端子T2に接続されたPチャネルMOSトランジスタ121と、出力端子T2と低位側電源VSSに直列に接続された電流源113とスイッチ132と、出力端子T2と高位側電源VDDに直列に接続された電流源123とスイッチ142とを備え、入力電圧Vinを受けて出力電圧Voutが入力電圧Vinと等しくなるようにゲート電圧を制御するゲートバイアス制御手段11、12と、出力端子T2を入力信号電圧Vinに応じて、予備充電または予備放電する予備充放電手段13と、を備えている。ゲートバイアス制御手段11は、トランジスタ111のゲートに供給するバイアス電圧と入力電圧Vinとの電圧差が、トランジスタ111に電流源113で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。また第2のゲートバイアス制御手段12は、トランジスタ121のゲートに供給するバイアス電圧と入力電圧Vinとの電圧差が、トランジスタ121に電流源123で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。なお、出力端子T2と低位側電源VSS間に直列接続されるスイッチ132と電流源113の順番、出力端子T2と電源VDD間に直列形態に接続されているスイッチ142と電流源123の順番は任意でよく、また、トランジスタ111のドレインを電源VDDに接続し、そのソースと出力端子T2間にスイッチ131を接続する構成としてもよく、トランジスタ112のドレインを電源VSSに接続し、そのソースと出力端子T2間にスイッチ141を接続する構成としてもよい。
【0055】
図2は、図1に示した駆動回路のスイッチの制御動作を示す図であり、1データ出力期間を3つの駆動期間で構成した例である。図1及び図2を参照して、本発明の一実施例の制御動作について説明する。
【0056】
入力電圧レベルVinが低電位レベルのときには、期間t0〜t1において、予備充放電手段13は、出力端子T2を入力信号電圧Vin以下の電圧に予備放電し、スイッチ131、132、141、142は全てオフとする。
【0057】
期間t1〜t2では、予備充放電手段13を停止し、スイッチ131のみオンとすることにより、NチャネルMOSトランジスタ111のソースフォロワ動作により、出力電圧はVin付近まで駆動される。この間、静消費電力は生じない。
【0058】
期間t2〜t3では、スイッチ132をオンし、スイッチ131、132がともにオンすることにより、トランジスタ111に電流源113で制御する電流が流れることにより、トランジスタ111のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【0059】
入力電圧レベルVinが高電位レベルのときには、期間t0'〜t1'において、予備充放電手段13は出力端子T2を入力信号電圧Vin以上の電圧に予備充電し、スイッチ131、132、141、142は全てオフとする。
【0060】
期間t1'〜t2'では予備充放電手段13を停止し、スイッチ141のみオンとすることにより、PチャネルMOSトランジスタ121のソースフォロワ動作により出力電圧はVin付近まで駆動される。期間t1'〜t2'では静消費電力は生じない。
期間t2'〜t3'では、スイッチ142をオンし、スイッチ141、142がともにオンすることにより、トランジスタ121に電流源123で制御する電流が流れることにより、トランジスタ121のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【0061】
上記したスイッチの制御動作は、駆動回路を制御するスイッチ制御回路(図1では図示されない、図12のスイッチ制御手段101参照)により制御される。スイッチ制御回路の回路構成は、図2の機能仕様を満たすものであればその回路構成は任意である。
【0062】
この実施例においては、例えば携帯電話用TFT(thin film transistor)-LCD(液晶表示装置)など解像度の低いパネル用のデータ線駆動回路のように1データ出力期間が比較的長い場合には、期間t0〜t2、期間t0'〜t2'を長く設け、1データ出力期間の画素への書き込み電圧を最終的に確定するセトリング時間を期間t2〜t3及び期間t2'〜t3'に割り当てるることにより、画素書き込み電圧を高精度に行うとともに消費電力を大幅に削減することができる。
【0063】
図3は、図1に示した本発明の一実施例の駆動回路におけるゲートバイアス制御手段11、12のそれぞれの構成の一例を示す図である。図3を参照すると、ゲートバイアス制御手段11は、ドレインとゲートがトランジスタ111のゲートと共通接続され、ソースがスイッチ133を介して入力端子T1に接続されたNチャネルMOSトランジスタ112を備え、NチャネルMOSトランジスタ112のドレインに一端が接続された電流源114と、電流源114の他端と電源VDD間に接続されるスイッチ134と、入力端子T1とスイッチ133の接続点に一端が接続された電流源115と、電流源115の他端と電源VSS間に接続されるスイッチ135と、NチャネルMOSトランジスタ111、112のゲートの共通接続点と電源VDD間に接続されたスイッチ136を備えて構成されている。
【0064】
ゲートバイアス制御手段12は、ドレインとゲートがトランジスタ121のゲートと共通接続され、ソースがスイッチ143を介して入力端子T1に接続されたPチャネルMOSトランジスタ122を備え、PチャネルMOSトランジスタ122のドレインに一端が接続された電流源124と、電流源124の他端と電源VSS間に接続されるスイッチ144と、入力端子T1とスイッチ143との接続点に一端が接続された電流源125と、電流源125の他端と電源VDD間に接続されるスイッチ145と、PチャネルMOSトランジスタ121、122のゲートの共通接続点と電源VSS間に接続されたスイッチ146を備えて構成されている。なお、図3において、予備充放電手段13、スイッチ131、132、141、142、電流源113、123、トランジスタ111、121は、図1に示した構成と同様である。
【0065】
図4は、図3に示した駆動回路のスイッチ制御動作を表形式にまとめた図である。すなわち図4に示す制御動作の例は、1データ出力期間を4つの駆動期間で構成したものであり、図4(a)は、低電位レベルの1データ出力期間、図4(b)は高電位レベルの1データ出力期間のスイッチのオン、オフが表形式で示されている。図4を参照して、ゲートバイアス制御手段11、12の動作について説明する。
【0066】
入力電圧レベルVinが低電位レベルのときには、
時間t0〜t1において、スイッチ136のみオンとし、トランジスタ111、112のゲートを高位側電源VDDに充電する。
【0067】
時間t1〜t2で、スイッチ136をオフ、スイッチ133をオンとすると、トランジスタ111、112のゲートは、トランジスタ112のゲート・ソース間電圧が閾値電圧となるように変化する。
【0068】
時間t2〜t3に、スイッチ131をオンとして、トランジスタ111をソースフォロワ動作させると、トランジスタ111も予備放電された出力端子T2の電圧を引き上げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Voutは、Vin付近まで駆動される。
【0069】
時間t3〜t4で、スイッチ132、133、134、135をオンとしたとき、トランジスタ111、112のゲート・ソース間電圧が等しくなるように、電流源113、114、115が設定されていれば、出力電圧Voutは速やかにVinと等しい電圧に駆動される。
【0070】
入力電圧レベルVinが高電位レベルのときには、時間t0’〜t1’にスイッチ146のみオンとし、トランジスタ121、122のゲートを低位側電源VSSに放電する。
【0071】
時間t1’〜t2’で、スイッチ146をオフ、スイッチ143をオンとすると、トランジスタ121、122のゲートは、トランジスタ122のゲート・ソース間電圧が閾値電圧となるように変化する。
【0072】
時間t2’〜t3’に、スイッチ141をオンとしてトランジスタ121をソースフォロワ動作させると、トランジスタ121も予備充電された出力端子T2の電圧を引き下げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Voutは、Vin付近まで駆動される。
【0073】
時間t3’〜t4’で、スイッチ142、143、144、145をオンとしたとき、トランジスタ121、122のゲート・ソース間電圧が等しくなるように、電流源123、124、125が設定されていれば、出力電圧Voutは速やかにVinと等しい電圧に駆動される。なお、図4において、スイッチ133、143、スイッチ134、144、スイッチ135、145、スイッチ136、146のそれぞれのスイッチのペアは同じタイミングで動作させてもよい。
【0074】
図5は、図1、及び図3における駆動回路の予備充放電手段(プリチャージ手段)13の構成の一例を示す図である。図5には、出力端子を電源電圧VDDまたはVSSに予備充電または予備放電する構成として、出力端子T2と高位側電源VDD間に接続されたスイッチ202と、出力端子T2と低位側電源VSS間に接続されたスイッチ201と、を備えた構成が示されている。
【0075】
予備放電では、スイッチ201のオンで出力端子T2は低位側電源電圧VSSに放電され(図2のタイミングt0〜t1、図4(a)のタイミングt0〜t2)、予備充電では、スイッチ202のオンにより出力端子T2は高位側電源電圧VDDに充電される(図2のタイミングt0’〜t1’、図4(b)のタイミングt0’〜t2’)。
【0076】
図6は、本発明の別の実施例の構成を示す図である。図6において、図1と同一の要素には、同一の参照番号が付されている。図6を参照すると、この駆動回路は、入力端子T1にスイッチ133を介してソースが接続され、ゲートとドレインを接続したNチャネルMOSトランジスタ112と、NチャネルMOSトランジスタ112のドレインと、高電位電源VDD間には、スイッチ134と、定電流源114(PチャネルMOSトランジスタ)を備え、高位側電源VDDにスイッチ131を介してドレインが接続され、ゲートが、NチャネルMOSトランジスタ112のゲートに共通接続され、ソースが出力端子T2に接続されたNチャネルMOSトランジスタ111と、を備え、NチャネルMOSトランジスタ111、112の共通ゲートは、スイッチ136を介して高位側電源VDDに接続され、入力端子T1と高位側電源VDDにはスイッチ145と定電流源125が直列に接続されており、出力端子T2と高位側電源VDDにはスイッチ142と定電流源123が直列に接続されており、さらに出力端子T2と高位側電源VDDには予備充電手段をなすスイッチ202が設けられている。
【0077】
入力端子T1にスイッチ143を介してソースが接続され、ゲートとドレインを接続したPチャネルMOSトランジスタ122を備え、PチャネルMOSトランジスタ122のドレインと、低電位電源VSS間には、スイッチ144と、定電流源124(NチャネルMOSトランジスタ)を備え、低位側電源VSSにスイッチ141を介してドレインが接続され、ゲートが、PチャネルMOSトランジスタ122のゲートに共通接続され、ソースが出力端子T2に接続されたPチャネルMOSトランジスタ121と、を備え、PチャネルMOSトランジスタ121、122の共通ゲートは、スイッチ146を介して低位側電源VSSに接続され、入力端子T1と低位側電源VSSにはスイッチ115と定電流源135が直列に接続されており、出力端子T2と低位側電源VSSにはスイッチ132と定電流源113が直列に接続されており、さらに出力端子T2と低位側電源VSSには予備放電手段をなすスイッチ201が設けられている。
【0078】
トランジスタ125、114、123のゲートはバイアス電圧源BIASPに接続されており、トランジスタ115、124、113のゲートはバイアス電圧源BIASNに接続されている。なお、図6は、図15に示した構成に、本発明を適用したものであり、図15に示した構成とは、スイッチ131(1033)、132(1036)、141(1043)、142(1046)の制御の仕方が相違していること、及び、電流源114と高位側電源VDD間にスイッチ134が設けられており、電流源124と低位側電源VSS間にスイッチ144が設けられている点が相違している。
【0079】
すなわち、図15に示した従来の駆動回路では、図16に示したように、入力信号が低電位のとき、スイッチ1033、1036が時刻t2で同時にオンとされている。
【0080】
これに対して、この実施例においては、図9のタイミング図に示すように、時刻t2でスイッチ131をオンし、その後、時刻t3でスイッチ132をオンしている。
【0081】
図15に示した回路では、図16に示すように、入力信号が高電位のとき、スイッチ1043、1046が時刻t2’で同時にオンとされている。
【0082】
これに対して、本実施例においては、図9のタイミング図に示すように、時刻t2’でスイッチ141をオンし、その後、時刻t3’でスイッチ142をオンしている。かかるスイッチ制御により、消費電流を低減している。
【0083】
また入力信号電圧が低電位の場合、電流源114と高位側電源VDD間に接続するスイッチ134も、時刻t3ではじめてオンされ、トランジスタ112に電流を供給する。
【0084】
入力信号電圧が高電位の場合、電流源124と低位側電源VSS間に接続するスイッチ144も、時刻t3’ではじめてオンされ、トランジスタ122に電流を供給する。
【0085】
図7は、本発明の別の実施例の構成を示す図である。図7において、図6と同一の要素には、同一の参照番号が付されている。図7に示した駆動回路は、図6に示した駆動回路の構成から、電流源115、125、及びスイッチ135、145を取り去り、新たにPチャネルMOSトランジスタ116、及びNチャネルMOSトランジスタ126を付加した回路である。PチャネルMOSトランジスタ116は、ソース、ドレインを、それぞれNチャネルMOSトランジスタ112のゲート(ドレイン)、ソースに接続され、ゲートには電圧BIASPが与えられ、NチャネルMOSトランジスタ126は、ソース、ドレインをそれぞれPチャネルMOSトランジスタ122のゲート(ドレイン)、ソースに接続され、ゲートは電圧BIASNが与えられる。電圧BIASPは、電流源をなすPチャネルMOSトランジスタ123のゲートにも供給される。電圧BIASNは、電流源をなすNチャネルMOSトランジスタ113のゲートにも供給される。PチャネルMOSトランジスタ116は、PチャネルMOSトランジスタ114より閾値電圧が小さく、同じゲート電圧に対してPチャネルMOSトランジスタ114より十分高い電流供給能力をもつものとし、NチャネルMOSトランジスタ126も、NチャネルMOSトランジスタ124より閾値電圧が小さく、同じゲート電圧に対してNチャネルMOSトランジスタ124より十分高い電流供給能力をもつものとする。そしてNチャネルMOSトランジスタ112、PチャネルMOSトランジスタ114、116で構成される回路ブロックを回路ブロック110とし、PチャネルMOSトランジスタ122、NチャネルMOSトランジスタ124、126で構成される回路ブロックを回路ブロック120とする。PチャネルMOSトランジスタ116は、入力信号電圧Vinが電源電圧VDD付近でNチャネルMOSトランジスタ112がオフする状態に近いときにオンとなり、入力端子T1と電源VDD間に流れる定電流源114で制御される電流が遮断されないようにする作用をもつ。またNチャネルMOSトランジスタ126は、入力信号電圧Vinが電源電圧VSS付近でPチャネルMOSトランジスタ122がオフする状態に近いときにオンとなり、入力端子T1と電源VSS間に流れる定電流源124で制御される電流が遮断されないようにする作用をもつ。したがって図7における回路ブロック110及びスイッチ133、134は図6の電流源125とスイッチ145と同様の作用を行わせることができ、図7における回路ブロック120及びスイッチ143、144は図6の電流源115とスイッチ135と同様の作用を行わせることができる。図7の駆動回路としての作用は図6と同様の作用が可能である。
【0086】
図8は、図6、及び図7に示した駆動回路の電流源トランジスタのゲートにバイアス電圧BIASP、BIASNを供給するためのバイアス回路である。図8を参照すると、このバイアス回路は、ソースが高位側電源VDDに接続されドレインとゲートが接続されたPチャネルMOSトランジスタ153と、ソースがスイッチ156を介して高位側電源VDDに接続され、ゲートがPチャネルMOSトランジスタ153のゲートに共通接続され、バイアス電圧端子T5に接続されるPチャネルMOSトランジスタ154と、ドレインが、PチャネルMOSトランジスタ154のドレインに接続され、ソースが低位側電源VSSに接続されドレインとゲートが接続されたNチャネルMOSトランジスタ152と、ドレインが、PチャネルMOSトランジスタ153のドレインに接続され、ソースがスイッチ155を介して低位側電源VSSに接続され、ゲートがバイアス電圧BIASが供給されるNチャネルMOSトランジスタ151と、を備え、PチャネルMOSトランジスタ153とゲートとドレインの共通接続点はバイアス電圧端子T5に接続され、BIASPを出力し、NチャネルMOSトランジスタ152とゲートとドレインの共通接続点はバイアス電圧端子T6に接続され、BIASNを出力する。
【0087】
図2の時間t0〜t2、t0'〜t2'、および図4の時間t0〜t3、t0'〜t3'では、電流制御トランジスタ(電流源)は、動作させる必要がないため、バイアス回路も停止させることができる。
【0088】
そこで、図8において、この期間、スイッチ155、156により動作を停止させることにより更に電力を削減する。
【0089】
図9は、図6、及び図8に示した駆動回路のスイッチの制御動作の一例を説明するための図である。図9(a)は図6、図8に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。図9(b)は、図6の駆動回路をエンハンスメント形トランジスタを用いて構成した場合の内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。図9では、入力信号電圧が低電位データの場合の1データ出力期間を4期間(タイミング期間)に分けている。タイミング期間t0〜t2で予備放電、タイミング期間t2〜t4で、スイッチ131をオンし、タイミング期間t3〜t4でスイッチ132、134、135をオンとし、またバイアス電圧を供給するためスイッチ155、156をオンとしている。
【0090】
時刻t0で、スイッチ201がオンとされ出力端子T2が放電され、スイッチ136がオンとされ、ノードV10が高位側電源電圧VDDとなる。
【0091】
時刻t1で、スイッチ136がオフ、スイッチ133がオンとされ、V10は入力信号電圧Vinよりもトランジスタ112の閾値電圧Vth112だけずれた電圧値とされる。なお閾値電圧はソースを基準とした電位で表す。
V10=Vin+Vth112
【0092】
時刻t2でスイッチ201がオフ、スイッチ131がオンとされ、出力電圧は、ノード電圧V10よりも、トランジスタ111の閾値電圧Vth111だけずれた電圧とされる。
Vout=V10−Vth111
=Vin+Vth112−Vth111
なお出力端子T2に接続される容量性負荷を駆動する場合には、この期間t2〜t3間のトランジスタ111のソースフォロワ動作により引き上げられる出力電圧Voutは、トランジスタ111、112の閾値電圧Vth111、Vth112が等しい場合でも電圧Vinよりもやや低い電圧となる。これはトランジスタ111のソースフォロワ動作において、トランジスタ111のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を1データ出力期間内に電圧Vinまで変化させることができないためである。
【0093】
時刻t3でスイッチ132、134、135がオンとされ、またスイッチ155、156がオンとされてバイアス回路(図8参照)が動作し、BIASPが、電流源トランジスタ114、123、125のゲートに、BIASNが、電流源トランジスタ124、113、115のゲートに供給され、V10は、入力信号電圧Vinよりもトランジスタ112のトランジスタ111のゲート・ソース間電圧Vgs112(I114)(ドレイン電流は電流源114の電流I114)だけずれた電圧とされ、出力電圧Voutは、V10よりも、トランジスタ111のゲート・ソース間電圧Vgs111(I113)(ドレイン電流は電流源113の電流I113)だけずれた電圧とされる。なおゲート・ソース間電圧Vgsはソースに対するゲートの電位で表す。
V10=Vin+Vgs112(I114)
Vout=V10−Vgs111(I113)
=Vin+Vgs112(I114)−Vgs111(I113)
ここでトランジスタ111、112のゲート・ソース間電圧Vgs111(I113)、Vgs112(I114)が等しくなるように定電流源113、114で制御する電流I113、I114を設定すれば出力電圧Vout=Vinとなる。
【0094】
また図9では、入力信号電圧が高電位の場合の1データ出力期間を4期間(タイミング期間)に分けている。タイミング期間t0’〜t2’で予備充電、タイミング期間t2’〜t4’で、スイッチ141をオンし、タイミング期間t3’〜t4’でスイッチ142、144、145をオンとし、またバイアス電圧を供給するためスイッチ155、156をオンとしている。
【0095】
時刻t0’で、スイッチ202がオンとされ、出力端子T2が充電され、スイッチ146がオンし、ノードV20が低位側電源電圧VSSとなる。
【0096】
時刻t1’でスイッチ146がオフ、スイッチ143がオンし、ノード電圧V20は、入力信号電圧Vinよりもトランジスタ122のしきい値電圧Vth122だけずれた電圧値とされる。
V20=Vin+Vth122
【0097】
時刻t2’でスイッチ202がオフ、スイッチ141がオンとされ、出力電圧Voutは、ノード電圧V20よりも、トランジスタ121の閾値電圧Vth121だけずれた電圧とされる。
Vout=V20−Vth121
=Vin+Vth122−Vth121
なお出力端子T2に接続される容量性負荷を駆動する場合には、この期間t2’〜t3’間のトランジスタ121のソースフォロワ動作により引き下げられる出力電圧Voutは、トランジスタ121、122の閾値電圧Vth121、Vth122が等しい場合でも電圧Vinよりもやや高い電圧となる。これはトランジスタ121のソースフォロワ動作において、トランジスタ121のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を1データ出力期間内に電圧Vinまで変化させることができないためである。
【0098】
時刻t3’で、スイッチ142、144、145がオンとされ、またスイッチ155、156がオンとされてバイアス回路が動作し、BIASPが、電流源トランジスタ114、123、125のゲートに、BIASNが、電流源トランジスタ124、113、115のゲートに供給され、V20は、入力信号電圧Vinよりもトランジスタ122のゲート・ソース間電圧Vgs122(I124)(ドレイン電流は電流源124の電流I124)だけずれた電圧とされ、出力電圧Voutは、V20よりも、トランジスタ121のゲート・ソース間電圧Vgs121(I123)(ドレイン電流は電流源123の電流I123)だけずれた電圧とされる。
V20=Vin+Vgs122(I124)
Vout=V20−Vgs121(I123)
=Vin+Vgs122(I124)−Vgs121(I123)
ここでトランジスタ121、122のゲート・ソース間電圧Vgs121(I123)、Vgs122(I124)が等しくなるように定電流源123、124で制御する電流I123、I124を設定すれば出力電圧Vout=Vinとなる。
【0099】
図10は、図7、及び図8に示した駆動回路のスイッチの制御動作の一例を示す図である。図10では、図6のスイッチ135、145の制御がないことと、一部のスイッチの制御タイミングを共通化したことをのぞき、図9のスイッチ制御と基本的に同様とされる。出力電圧波形も、図9(b)に示したものと同様とされる。
【0100】
図11は、図9に示したスイッチ制御動作実行時の駆動回路の動作の回路シミュレーション結果(電圧波形)を示す図である。出力負荷を1Kオーム、15pF、VDD=5V、VSS=0V、Vin=2.5Vとし、60μsecにわたり、入力電圧と出力電圧の電圧波形(回路シミュレーション結果)を示している。
【0101】
図12は、本発明の駆動回路を、多出力駆動回路に適用した構成を示す図である。多出力駆動回路は、例えば液晶表示装置のデータ線の駆動に用いられる。図12を参照すると、この多出力駆動回路は、参照電圧として例えば高位側電源VDDと低位側電源VSS間に抵抗体が複数接続され抵抗ストリングを構成し、抵抗ストリングのタップから、階調電圧を出力する階調電圧発生手段200を備えている。階調電圧発生手段200からの階調電圧(アナログ電圧)は、デコーダ300に入力され、デコーダ300は、映像デジタル信号を入力し、映像デジタル信号に基づき、デコードし、対応する階調電圧を選択出力し、駆動回路100に入力される。駆動回路100は、図6乃至図9を参照して説明した前記実施例の構成からなる。バイアス回路102は、図8に示した構成とされ、バイアス電圧BIAS、PBIASNを出力する。
【0102】
なお、バイアス回路102は、あらかじめ定められたM個(M>2)の駆動回路毎に設けられる。また、駆動回路100のスイッチのオン、オフを制御するスイッチ制御手段101を備えており、このスイッチ制御手段101は、図2、図4、図9(a)、又は図10に示したような制御動作で、駆動回路100のスイッチのオン、オフを制御する。並列に配置された駆動回路100の出力端子群400は、液晶パネルのデータ線を駆動する。
【0103】
なお、上記実施例では、エンハンスメント型のNチャネルMOSトランジスタ、PチャネルMOSトランジスタを用いた例について説明したが、デプリーション型のNチャネルMOSトランジスタ、PチャネルMOSトランジスタについても同様な議論がなりたつ。
【0104】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【0105】
【発明の効果】
以上説明したように本発明によれば、出力段がソースフォロワ構成の駆動回路において、出力段トランジスタのソースフォロワ駆動において、トランジスタのドレイン電流を制御する期間と遮断する期間を設け、遮断期間においても、ソースフォロワ動作が行われ、この間静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、ドレイン電流を制御する期間に所望の電圧まで高い電圧精度で駆動することができ、低消費電力化と高精度電圧出力を実現している。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】図1に示した本発明の一実施例の動作を説明するための図である。
【図3】本発明の一実施例のゲートバイアス制御手段の構成を示す図である。
【図4】図3に示した本発明の一実施例の動作を説明するための図である。
【図5】本発明の一実施例の予備充放電手段の構成を示す図である。
【図6】本発明の別の実施例の構成を示す図である。
【図7】本発明の別の実施例の構成を示す図である。
【図8】本発明の実施例におけるバイアス回路の構成を示す図である。
【図9】(a)は図6、図8に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。(b)は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図10】図7、図8に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。
【図11】本発明によるスイッチ制御の回路シミュレーション結果の一例を示す図である。
【図12】本発明の駆動回路を備えた多出力回路の構成を示す図である。
【図13】特開平11−119750号公報の駆動回路の構成を示す図である。
【図14】(a)は、特開平11−119750号公報のスイッチ制御動作を示すタイミング図である。(b)は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図15】特開2000−338461号公報の駆動回路の構成を示す図である。
【図16】(a)は、特開特開2000−338461号公報のスイッチ制御動作を示すタイミング図である。(b)は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図17】特開2000−338461号公報の駆動回路の構成を示す図である。
【符号の説明】
11 ゲートバイアス制御手段
12 ゲートバイアス制御手段
13 予備充放電手段
100 駆動回路
101 スイッチ制御手段
102 バイアス回路
110、120 回路ブロック
111、112、126、151、152 NチャネルMOSトランジスタ
121、122、116、153、154 PチャネルMOSトランジスタ
113、114、115、123、124、125 定電流源(電流制御回路)
131、132、133、134、135、136、141、142、143、144、145、146、155、156、201、202 スイッチ
200 階調発生手段
300 デコーダ
400 出力端子群
1010、1020 回路ブロック
1011、1012、1026 NチャネルMOSトランジスタ
1021、1022、1016 PチャネルMOSトランジスタ
1013、1014、1015、1023、1024、1025 定電流源(電流制御回路)
1031、1032、1033、1034、1035、1036、1041、1042、1043、1044、1045、1046 スイッチ
Claims (24)
- 出力端子と第1の電源間に直列形態に接続されている、フォロワ構成のトランジスタ及び第1のスイッチと、
前記出力端子と第2の電源間に直列形態に接続されている、第1の電流源及び第2のスイッチと、
入力信号電圧に基づき前記フォロワ構成のトランジスタに入力バイアス電圧を供給するバイアス制御手段と、
を少なくとも備え、
データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記トランジスタをフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定される所望電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1及び第2のスイッチをともにオン状態とし、前記後のタイミングより、前記入力信号電圧に対応して規定される前記所望電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記バイアス制御手段が、前記出力端子電圧が前記所望の電圧となるときに、前記トランジスタに流れる電流が十分小さい電流をとるような、一定のバイアス電圧に制御する、ことを特徴とする請求項1記載の駆動回路。
- 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第1導電型の第1のMOSトランジスタ及び第1のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第1の電流源、及び第2のスイッチと、
入力信号電圧に基づき前記第1のMOSトランジスタにゲートバイアス電圧を供給する第1のゲートバイアス制御手段と、
を備え、
データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記第1のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1、及び第2のスイッチをともにオン状態とする手段を備え、前記第1のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第2導電型の第2のMOSトランジスタ、及び第3のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第2の電流源、及び第4のスイッチと、
入力信号電圧に基づき前記第2のMOSトランジスタにゲートバイアス電圧を供給する第2のゲートバイアス制御手段と、
を備え、
データ出力期間の一のタイミングで、前記第3のスイッチをオンして、前記第2のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第4のスイッチをオンし、前記第3、及び第4のスイッチをオン状態とする手段を備え、前記第2のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記出力端子を予備放電する手段を備え、
前記出力端子から低電位データを出力するときに、前記一のタイミングのまえに前記出力端子を予備放電する、ことを特徴とする請求項3記載の駆動回路。 - 前記出力端子を予備充電する手段を備え、
前記出力端子から高電位データを出力するときに、前記一のタイミングのまえに前記出力端子を予備充電する、ことを特徴とする請求項4記載の駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第1導電型の第1のMOSトランジスタ、及び第1のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第1の電流源、及び第2のスイッチと、
入力信号電圧に基づき前記第1のMOSトランジスタにゲートバイアス電圧を供給する第1のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第2導電型の第2のMOSトランジスタ、及び第3のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第2の電流源、及び第4のスイッチと、
前記入力信号電圧に基づき前記第2のMOSトランジスタにゲートバイアス電圧を供給する第2のゲートバイアス制御手段と、
を備え、
低電位データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記第1のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1、及び第2のスイッチをともにオン状態とする手段を備え、前記第1のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第3のスイッチをオンして、前記第2のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、高電位データ出力期間の一のタイミングの後のタイミングで、前記第4のスイッチをオンし、前記第3、及び第4のスイッチをオン状態とする手段を備え、前記第2のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記第1のゲートバイアス制御手段が、ドレインとゲートが、前記第1のMOSトランジスタのゲートと共通接続され、ソースが第5のスイッチを介して前記入力端子に接続されている第1導電型の第3のMOSトランジスタを備え、
前記第3のMOSトランジスタのドレインと前記高電位電源間に直列形態に接続されている、第3の電流源、及び第6のスイッチと、
前記入力端子と第5のスイッチの接続点と前記低電位電源間に直列形態に接続されている、第4の電流源、及び第7のスイッチと、
前記第1、第3のMOSトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第8のスイッチと、
を備えている、ことを特徴とする請求項3又は7記載の駆動回路。 - 前記第2のゲートバイアス制御手段が、ドレインとゲートが前記第2のMOSトランジスタのゲートと共通接続され、ソースが、第9のスイッチを介して前記入力端子に接続されている第2導電型の第4のMOSトランジスタを備え、
前記第4のMOSトランジスタのドレインと低電位電源間に直列形態に接続されている、第5の電流源、及び第10のスイッチと、
前記入力端子と前記第9のスイッチの接続点と前記高電位電源間に直列形態に接続されている、第6の電流源、及び第11のスイッチと、
前記第2、第4のMOSトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第12のスイッチと、
を備えている、ことを特徴とする請求項4又は7記載の駆動回路。 - 前記出力端子を予備放電、及び予備充電する手段を備え、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を予備充電する、構成とされてなる、ことを特徴とする請求項7記載の駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第1導電型の第1のMOSトランジスタ、及び第1のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第1の電流源、及び第2のスイッチと、
入力信号電圧に基づき前記第1のMOSトランジスタにゲートバイアス電圧を供給する第1のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第2導電型の第2のMOSトランジスタ、及び第3のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第2の電流源、及び第4のスイッチと、
前記入力信号電圧に基づき前記第2のMOSトランジスタにゲートバイアス電圧を供給する第2のゲートバイアス制御手段と、
を備え、
前記第1のゲートバイアス制御手段が、
ドレインとゲートが、前記第1のMOSトランジスタのゲートと共通接続され、ソースが第5のスイッチを介して前記入力端子に接続されている第1導電型の第3のMOSトランジスタと、
前記第3のMOSトランジスタのドレインと前記高電位電源間に直列形態に接続されている、第3の電流源、及び第6のスイッチと、
前記入力端子と第5のスイッチの接続点と前記低電位電源間に直列形態に接続されている、第4の電流源、及び第7のスイッチと、
前記第1、第3のMOSトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第8のスイッチと、
を備え、
前記第2のゲートバイアス制御手段が、
ドレインとゲートが前記第2のMOSトランジスタのゲートと共通接続され、ソースが、第9のスイッチを介して前記入力端子に接続されている第2導電型の第4のMOSトランジスタと、
前記第4のMOSトランジスタのドレインと低電位電源間に直列形態に接続されている、第5の電流源、及び第10のスイッチと、
前記入力端子と前記第9のスイッチの接続点と前記高電位電源間に直列形態に接続されている、第6の電流源、及び第11のスイッチと、
前記第2、第4のMOSトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第12のスイッチと、
を備え、
低電位データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記第1のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1、及び第2のスイッチをともにオン状態とする手段を備え、前記第1のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第3のスイッチをオンして、前記第2のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、高電位データ出力期間の一のタイミングの後のタイミングで、前記第4のスイッチをオンし、前記第3、及び第4のスイッチをオン状態とする手段を備え、前記第2のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第1導電型の第1のMOSトランジスタ、及び第1のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第1の電流源、及び第2のスイッチと、
入力信号電圧に基づき前記第1のMOSトランジスタにゲートバイアス電圧を供給する第1のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第2導電型の第2のMOSトランジスタ、及び第3のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第2の電流源、及び第4のスイッチと、
前記入力信号電圧に基づき前記第2のMOSトランジスタにゲートバイアス電圧を供給する第2のゲートバイアス制御手段と、
を備え、
前記第1のゲートバイアス制御手段が、
ドレインとゲートが、前記第1のMOSトランジスタのゲートと共通接続され、ソースが第5のスイッチを介して入力端子に接続されている第1導電型の第3のMOSトランジスタと、
前記第3のMOSトランジスタのドレインと高電位電源間に直列に接続されている、第3の電流源、及び第6のスイッチと、
前記第3のMOSトランジスタのドレインとソースに、ソースとドレインがそれぞれ接続され、ゲートにバイアス電圧が供給される第2導電型の第4のMOSトランジスタと、
前記第1、第3のMOSトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第7のスイッチと、
を備え、
前記第2のゲートバイアス制御手段が、
ドレインとゲートが前記第2のMOSトランジスタのゲートと共通接続され、ソースが、第8のスイッチを介して入力端子に接続されている第2導電型の第5のMOSトランジスタと、
前記第5のMOSトランジスタのドレインと低電位電源間に直列に接続されている、第4の電流源、及び第9のスイッチと、
前記第5のMOSトランジスタのドレインとソースに、ソースとドレインがそれぞれ接続され、ゲートにバイアス電圧が供給される第1導電型の第6のMOSトランジスタと、
前記第2、第5のMOSトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第10のスイッチと、
を備え、
低電位データ出力期間の一のタイミングで、前記第1のスイッチをオンして、前記第1のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、前記第2のスイッチをオンして前記第1、及び第2のスイッチをともにオン状態とする手段を備え、前記第1のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第3のスイッチをオンして、前記第2のMOSトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記高電位データ出力期間の一のタイミングの後のタイミングで、前記第4のスイッチをオンし、前記第3、及び第4のスイッチをオン状態とする手段を備え、前記第2のMOSトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記高電位電源と前記出力端子との間に接続されている第13のスイッチを含む予備充電手段と、
前記低電位電源と前記出力端子との間に接続されている第14のスイッチを含む予備放電手段と、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記第14のスイッチをオンして前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を前記第13のスイッチをオンして予備充電する、ことを特徴とする請求項11に記載の駆動回路。 - 前記高電位電源と前記出力端子との間に接続されている第11のスイッチを含む予備充電手段と、
前記低電位電源と前記出力端子との間に接続されている第12のスイッチを含む予備放電手段と、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記第12のスイッチをオンして前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を前記第11のスイッチをオンして予備充電する、ことを特徴とする請求項12に記載の駆動回路。 - 前記入力信号電圧が低電位データのデータ出力期間において、4つのタイミング期間よりなり、
第1のタイミング期間では、前記第8のスイッチをオンし、残りの第1乃至第7、第9乃至第12のスイッチはオフ状態とされ、
第2のタイミング期間では、前記第8のスイッチがオフされ、第5のスイッチがオンされ、
前記第1、前記第2のタイミング期間の少なくとも一方で前記出力端子が予備放電され、
第3のタイミング期間では、前記第1のスイッチがオンされ、第5のスイッチはオン状態とされ、
第4のタイミング期間では、前記第2のスイッチがオンされ、前記第1のスイッチと前記第5のスイッチはオン状態とされ、前記第6のスイッチ、前記第7のスイッチがオンされ、
前記入力信号電圧が高電位データのデータ出力期間において、4つのタイミング期間よりなり、
第1のタイミング期間では、前記第12のスイッチをオンし、前記第1乃至第11のスイッチがオフ状態とされ、
第2のタイミング期間では、前記第12のスイッチがオフされ、前記第9のスイッチがオンされ、
前記第1、前記第2のタイミング期間の少なくとも一方で前記出力端子が予備充電され、
第3のタイミング期間では、前記第3のスイッチがオンされ、前記第9のスイッチはオン状態とされ、
第4のタイミング期間では、前記第4のスイッチがオンされ、前記第3のスイッチと前記第9のスイッチはオン状態とされ、前記第10のスイッチ、前記第11のスイッチがオンされる、ことを特徴とする請求項11に記載の駆動回路。 - 前記入力信号電圧が低電位データのデータ出力期間において、4つのタイミング期間よりなり、
第1のタイミング期間では、前記第7及び前記第10のスイッチの少なくとも前記第7のスイッチをオンし、残りの第1乃至第6、第8乃至第9のスイッチはオフ状態とされ、
第2のタイミング期間では、前記第7及び前記第10のスイッチがオフ状態とされ、前記第5及び前記第8のスイッチの少なくとも前記第5のスイッチがオンされ、
前記第1、前記第2のタイミング期間の少なくとも一方で前記出力端子が予備放電され、
第3のタイミング期間では、前記第1のスイッチがオンされ、前記第5及び前記第8のスイッチの少なくとも前記第5のスイッチはオン状態とされ、
第4のタイミング期間では、前記第2のスイッチがオンされ、前記第1のスイッチはオン状態とされ、前記第5及び前記第8のスイッチの少なくとも前記第5のスイッチはオン状態とされ、前記第6及び前記第9のスイッチの少なくとも前記第6のスイッチがオンされ、
前記入力信号電圧が高電位データのデータ出力期間において、4つのタイミング期間よりなり、
第1のタイミング期間では、前記第7及び前記第10のスイッチの少なくとも前記第10のスイッチをオンし、前記第1乃至第6、前記第8乃至第9のスイッチがオフ状態とされ、
第2のタイミング期間では、前記第7及び前記第10のスイッチがオフ状態とされ、前記第5及び前記第8のスイッチの少なくとも前記第8のスイッチがオンされ、
前記第1、前記第2のタイミング期間の少なくとも一方で前記出力端子が予備充電され、
第3のタイミング期間では、前記第3のスイッチがオンされ、前記第5及び前記第8のスイッチの少なくとも前記第8のスイッチはオン状態とされ、
第4のタイミング期間では、前記第4のスイッチがオンされ、前記第3のスイッチはオン状態とされ、前記第5及び前記第8のスイッチの少なくとも前記第8のスイッチはオン状態とされ、前記第6及び前記第9のスイッチの少なくとも前記第9のスイッチがオンされる、ことを特徴とする請求項12に記載の駆動回路。 - 前記第2の電流源、前記第3の電流源、前記第6の電流源を構成する第2導電型トランジスタのゲートに第1のバイアス電圧を与え、
前記第1の電流源、前記第4の電流源、前記第5の電流源を構成する第1導電型トランジスタのゲートに第2のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第1、第2のバイアス電圧の電源パスにスイッチを備え、該スイッチにより、動作、停止が制御される、ことを特徴とする請求項11記載の駆動回路。 - 前記第2の電流源、前記第3の電流源、前記第6の電流源を構成する第2導電型トランジスタのゲートに第1のバイアス電圧を与え、
前記第1の電流源、前記第4の電流源、前記第5の電流源を構成する第1導電型トランジスタのゲートに第2のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第1、第2のバイアス電圧の電源パスにスイッチを備え、前記スイッチは、少なくとも前記第4のタイミング期間にオンされる、ことを特徴とする請求項15記載の駆動回路。 - 高電位電源と出力端子との間に直列形態に接続されている、ソースフォロワ構成の第1導電型のトランジスタ、及び第1のスイッチと、
前記出力端子と低電位電源との間に直列形態に接続されている、ソースフォロワ構成の第2導電型のトランジスタ、及び第2のスイッチと、
前記高電位電源と前記出力端子との間に直列形態に接続されている、第1の電流源、及び第3のスイッチと、
前記低電位電源と前記出力端子との間に直列形態に接続されている、第2の電流源、及び第4のスイッチと、
入力信号電圧を入力し前記第1導電型のトランジスタのゲートのバイアス電圧を制御する第1のゲートバイアス制御手段と、
前記入力信号電圧を入力し、前記第2導電型のトランジスタのゲートのバイアス電圧を制御する第2のゲートバイアス制御手段と、
前記出力端子を前記入力信号電圧に応じて予備充電または予備放電する予備充放電手段と、
を備え、
あらかじめ定められた基準電圧未満の低電位レベルを出力する一出力期間において、第1の時刻で、前記出力端子を予備放電し、前記第1乃至第4のスイッチはすべてオフとされ、
第2の時刻で、前記予備放電を停止し、前記第1のスイッチをオンし、
第3の時刻で、前記第1のスイッチをオン状態としたまま、前記第4のスイッチをオンとし、
前記基準電圧以上の高電位レベルを出力する一出力期間において、第1の時刻で、前記出力端子を予備充電し、前記第1乃至第4のスイッチはすべてオフとされ、
第2の時刻で、前記予備充電を停止し、前記第2のスイッチをオンし、
第3の時刻で、前記第2のスイッチをオン状態としたまま、前記第3のスイッチをオンとする構成とされている、ことを特徴とする駆動回路。 - 請求項1乃至19のいずれか一の前記駆動回路において、
前記駆動回路の前記スイッチのオン、オフの制御が、前記駆動回路に接続されるスイッチ制御手段によって行われる、ことを特徴とする駆動回路。 - 請求項1乃至20のいずれか一の前記駆動回路をデータ線の駆動に用いた液晶表示装置。
- 第1、第2の参照電圧間に直列形態に接続されている複数の抵抗を備え各タップから階調電圧を生成する階調発生手段と、
デジタル信号を入力し前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、
前記デコード回路の出力を入力し、データ線を駆動する駆動回路であって、請求項1乃至19のいずれか一の前記駆動回路を複数備え、
前記各駆動回路におけるスイッチ制御を行うスイッチ制御手段と、
前記駆動回路の前記電流源に対してバイアス電圧を供給するバイアス回路と、
を備えている、ことを特徴とする駆動回路。 - 前記第2の電流源、前記第3の電流源を構成する第2導電型のMOSトランジスタ、及 び、前記第4のMOSトランジスタのゲートに第1のバイアス電圧を与え、
前記第1の電流源、前記第4の電流源を構成する第1導電型のMOSトランジスタ、及び、前記第6のMOSトランジスタのゲートに第2のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第1、第2のバイアス電圧の電源パスにスイッチを備え、該スイッチにより、動作、停止が制御される、ことを特徴とする請求項12記載の駆動回路。 - 前記第2の電流源、前記第3の電流源を構成する第2導電型のMOSトランジスタ、及び、前記第4のMOSトランジスタのゲートに第1のバイアス電圧を与え、
前記第1の電流源、前記第4の電流源を構成する第1導電型のMOSトランジスタ、及び、前記第6のMOSトランジスタのゲートに第2のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第1、第2のバイアス電圧の電源パスにスイッチを備え、前記スイッチは、少なくとも前記第4のタイミング期間にオンされる、ことを特徴とする請求項16記載の駆動回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001206986A JP3666423B2 (ja) | 2001-07-06 | 2001-07-06 | 駆動回路 |
CNB021244774A CN1240041C (zh) | 2001-07-06 | 2002-06-28 | 驱动电路 |
EP02014806.0A EP1274067B1 (en) | 2001-07-06 | 2002-07-02 | Driver Circuit |
US10/188,866 US6661259B2 (en) | 2001-07-06 | 2002-07-05 | Driver circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001206986A JP3666423B2 (ja) | 2001-07-06 | 2001-07-06 | 駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003022055A JP2003022055A (ja) | 2003-01-24 |
JP3666423B2 true JP3666423B2 (ja) | 2005-06-29 |
Family
ID=19043038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001206986A Expired - Fee Related JP3666423B2 (ja) | 2001-07-06 | 2001-07-06 | 駆動回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6661259B2 (ja) |
EP (1) | EP1274067B1 (ja) |
JP (1) | JP3666423B2 (ja) |
CN (1) | CN1240041C (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010054060A1 (en) * | 2000-06-16 | 2001-12-20 | Fillebrown Lisa A. | Personal wireless network |
JP2003177709A (ja) * | 2001-12-13 | 2003-06-27 | Seiko Epson Corp | 発光素子用の画素回路 |
JP3776890B2 (ja) | 2003-02-12 | 2006-05-17 | 日本電気株式会社 | 表示装置の駆動回路 |
JP4009214B2 (ja) * | 2003-03-14 | 2007-11-14 | 松下電器産業株式会社 | 電流駆動装置 |
CN1297070C (zh) * | 2003-05-29 | 2007-01-24 | 凹凸电子(武汉)有限公司 | 无零点交叉电流波纹的双向负载驱动电路 |
CN100343891C (zh) * | 2003-08-13 | 2007-10-17 | 奇景光电股份有限公司 | 用于液晶显示器的低功率源极驱动器 |
JP4353759B2 (ja) * | 2003-09-22 | 2009-10-28 | Necエレクトロニクス株式会社 | 駆動回路 |
CN1890706A (zh) * | 2003-12-08 | 2007-01-03 | 皇家飞利浦电子股份有限公司 | 显示设备驱动电路 |
US7088151B1 (en) * | 2004-04-21 | 2006-08-08 | Intersil Americas Inc. | High voltage gate driver using a low voltage multi-level current pulse translator |
JP2007116416A (ja) * | 2005-10-20 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 信号伝送回路 |
WO2007054856A2 (en) * | 2005-11-08 | 2007-05-18 | Koninklijke Philips Electronics N.V. | Circuit arrangement and method of driving a circuit arrangement |
TW200725536A (en) * | 2005-12-23 | 2007-07-01 | Innolux Display Corp | Liquid crystal display device and method for compensating feed through voltage |
US7705635B1 (en) * | 2006-08-09 | 2010-04-27 | Marvell International Ltd. | Circuit for converting a voltage range of a logic signal |
US20080084342A1 (en) * | 2006-10-06 | 2008-04-10 | National Yunlin University Of Science And Technology | Method for enhancing the driving capability of a digital to analog converter |
US7626367B2 (en) * | 2006-11-21 | 2009-12-01 | Mediatek Inc. | Voltage reference circuit with fast enable and disable capabilities |
JP4825838B2 (ja) * | 2008-03-31 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 出力増幅回路及びそれを用いた表示装置のデータドライバ |
US8803551B2 (en) * | 2012-07-30 | 2014-08-12 | Infineon Technologies Austria Ag | Low supply voltage logic circuit |
CN103716035A (zh) * | 2012-09-28 | 2014-04-09 | 华润矽威科技(上海)有限公司 | 信号选择电路及包含该信号选择电路的二级比较器 |
US9172363B2 (en) * | 2013-10-25 | 2015-10-27 | Infineon Technologies Austria Ag | Driving an MOS transistor with constant precharging |
CN109643975B (zh) * | 2017-07-26 | 2023-06-16 | 深圳市汇顶科技股份有限公司 | 动态放大电路 |
KR102060749B1 (ko) * | 2018-11-15 | 2019-12-30 | 주식회사 사피엔반도체 | 공통 임피던스 영향이 개선된 led 구동 장치 |
CN113691108B (zh) * | 2021-08-12 | 2023-11-17 | 广东省大湾区集成电路与系统应用研究院 | 一种低边nmos的驱动电路 |
CN114023234B (zh) * | 2021-11-10 | 2023-07-04 | Tcl华星光电技术有限公司 | 显示装置及电子设备 |
CN114826231B (zh) * | 2022-06-24 | 2022-09-09 | 深圳市时代速信科技有限公司 | 场效应晶体管驱动电路及电子设备 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61212907A (ja) * | 1985-03-18 | 1986-09-20 | Fujitsu Ltd | 半導体集積回路 |
US5418478A (en) * | 1993-07-30 | 1995-05-23 | Apple Computer, Inc. | CMOS differential twisted-pair driver |
JP3340250B2 (ja) * | 1994-08-17 | 2002-11-05 | 株式会社東芝 | バッファ回路 |
GB2308027B (en) * | 1995-12-06 | 2000-05-10 | Plessey Semiconductors Ltd | Integrated circuit output buffer |
US5731711A (en) * | 1996-06-26 | 1998-03-24 | Lucent Technologies Inc. | Integrated circuit chip with adaptive input-output port |
US6127997A (en) * | 1997-07-28 | 2000-10-03 | Nec Corporation | Driver for liquid crystal display apparatus with no operational amplifier |
JP3147098B2 (ja) | 1997-07-28 | 2001-03-19 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
US6037811A (en) * | 1997-10-10 | 2000-03-14 | International Microcircuits, Inc. | Current-controlled output buffer |
JP3482908B2 (ja) * | 1999-05-26 | 2004-01-06 | 日本電気株式会社 | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 |
US6320433B1 (en) * | 1999-09-21 | 2001-11-20 | Texas Instruments Incorporated | Output driver |
-
2001
- 2001-07-06 JP JP2001206986A patent/JP3666423B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-28 CN CNB021244774A patent/CN1240041C/zh not_active Expired - Lifetime
- 2002-07-02 EP EP02014806.0A patent/EP1274067B1/en not_active Expired - Fee Related
- 2002-07-05 US US10/188,866 patent/US6661259B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030011408A1 (en) | 2003-01-16 |
EP1274067A3 (en) | 2009-02-25 |
US6661259B2 (en) | 2003-12-09 |
JP2003022055A (ja) | 2003-01-24 |
CN1240041C (zh) | 2006-02-01 |
EP1274067B1 (en) | 2014-02-26 |
EP1274067A2 (en) | 2003-01-08 |
CN1396579A (zh) | 2003-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3666423B2 (ja) | 駆動回路 | |
JP3730886B2 (ja) | 駆動回路及び液晶表示装置 | |
KR100297140B1 (ko) | 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로 | |
KR100438205B1 (ko) | 구동회로, 충전/방전회로 및 액정표시장치 | |
JP4103468B2 (ja) | 差動回路と増幅回路及び該増幅回路を用いた表示装置 | |
JP3482908B2 (ja) | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 | |
US7078941B2 (en) | Driving circuit for display device | |
JP3228411B2 (ja) | 液晶表示装置の駆動回路 | |
JP4252855B2 (ja) | ソースフォロア回路および液晶表示装置の駆動装置 | |
JP2006279883A (ja) | ドライバ回路 | |
JP2003223153A (ja) | 液晶駆動回路 | |
US20030197530A1 (en) | Semiconductor logical operation circuit | |
KR100432573B1 (ko) | 임피던스 조절이 가능한 출력 구동 회로를 갖는 반도체 장치 | |
KR100765514B1 (ko) | 액정 디스플레이 패널 구동 회로. | |
US6876254B2 (en) | Dual amplifier circuit and TFT display driving circuit using the same | |
KR100738196B1 (ko) | 소형 티에프티 구동 드라이버 아이시 제품의디지털-아날로그 컨버터 | |
JP3823853B2 (ja) | 駆動回路及びそれを用いた表示装置 | |
JP2002314400A (ja) | 信号レベル変換回路、信号レベル変換装置、および画像表示応用機器 | |
JP2012044410A (ja) | 差動増幅器及びその制御方法 | |
JP2008017138A (ja) | 出力ドライバ回路 | |
JP2006033060A (ja) | ダイナミック回路 | |
JP2002062837A (ja) | 駆動回路及び駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |