JP3666423B2 - 駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、駆動回路に関し、特に、容量負荷の駆動に好適とされる駆動回路に関する。
【０００２】
【従来の技術】
この発明に関連する技術の刊行物として、
（１）特開平１１−１１９７５０号
（２）特開２０００−３３８４６１号公報
等が参照される。
【０００３】
図１３は、特開平１１−１１９７５０号公報に開示されている液晶表示装置の駆動回路の構成の一例を示す図である。図１３を参照すると、この駆動回路は、入力端子Ｔ１にスイッチ１０３１を介してソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ１０１１と、ＮチャネルＭＯＳトランジスタ１０１１のドレインと高位側電源ＶＤＤ間に接続されたスイッチ１０３２と、ＮチャネルＭＯＳトランジスタ１０１１のゲートにゲートが共通接続され（共通接続点ノードをＶ１０とする）、ドレインがスイッチ１０３３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ１０１２を備え、入力端子Ｔ１にスイッチ１０４１を介してソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ１０２１と、ＰチャネルＭＯＳトランジスタ１０２１のドレインと高位側電源ＶＤＤ間に接続されたスイッチ１０４２と、ＰチャネルＭＯＳトランジスタ１０２１のゲートにゲートが共通接続され（共通接続点ノードをＶ２０とする）、ドレインがスイッチ１０４３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ１０２２を備え、ＮチャネルＭＯＳトランジスタ１０１２のソースとＰチャネルＭＯＳトランジスタ１０２２のソースは共通接続され、出力端子Ｔ２に接続されている。さらに、予備充電放電手段として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ１０４４と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ１０３４を備えている。
【０００４】
図１４（ａ）は、図１３に示した従来の駆動回路のスイッチの制御動作を示すタイミング図である。図１４（ｂ）は、図１３に示した従来の駆動回路の内部ノードＶ１０、Ｖ２０、出力電圧Ｖｏｕｔの電圧波形を示す図である。
【０００５】
図１３、及び図１４を参照して、従来の駆動回路のスイッチ制御動作について説明する。はじめに、時刻ｔ０にて、スイッチ１０３２、１０３４が、オンとされ、プリチャージモードに入る。この結果、出力電圧Ｖｏｕｔは低下する。この状態において、スイッチ１０３１、１０３２は、それぞれ、オフ、オンとされているので、トランジスタ１０１１、１０１２のゲートのバイアス電圧は電源電圧ＶＤＤである。
【０００６】
次に、時刻ｔ１にて、スイッチ１０３１、１０３２は、それぞれ、オン、オフとされる。この結果、トランジスタ１０１１の作用により、バイアス電圧は入力電圧Ｖｉｎからトランジスタ１０１１のしきい値Ｖｔｈ１０１１だけずれた電圧に変化する。すなわちバイアス電圧Ｖ１０は、
Ｖ１０＝Ｖｉｎ＋Ｖｔｈ１０１１
となる。なおトランジスタのしきい値Ｖｔｈはソースを基準とした電位で表すものとする。
【０００７】
次に、時刻ｔ２にて、スイッチ１０３４はオフとされ、プリチャージモードは終了し、スイッチ１０３３がオンされる。この状態において、トランジスタ１０１２はソースフォロワとして作用するので、出力電圧Ｖｏｕｔはトランジスタ１０１２のゲートのバイアス電圧Ｖ１０よりＮチャネルＭＯＳトランジスタ１０１２のしきい値電圧Ｖｔｈ１０１２だけずれた電圧に変化する。すなわち出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ１０−Ｖｔｈ１０１２
＝Ｖｉｎ＋Ｖｔｈ１０１１−Ｖｔｈ１０１２となる。
ここで、Ｖｔｈ１０１１≒Ｖｔｈ１０１２であれば、Ｖｏｕｔ≒Ｖｉｎ となり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとほぼ等しくなる。
【０００８】
時刻ｔ０’（＝ｔ３）にて、スイッチ１０４２、１０４４がオンとされ、プリチャージモードに入る。この結果、出力電圧Ｖｏｕｔは上昇する。この状態において、スイッチ１０４１、１０４２は、それぞれ、オフ、オンとされているので、トランジスタ１０２１、１０２２のゲートのバイアス電圧Ｖ２０は電源電圧ＶＳＳである。
【０００９】
次に、時刻ｔ１’にて、スイッチ１０４１、１０４２は、それぞれ、オン、オフとされる。この結果、トランジスタ１０２１の作用により、バイアス電圧は入力電圧ＶｉｎからＰチャネルＭＯＳトランジスタ１０２１のしきい値Ｖｔｈ１０２１だけずれた電圧に変化する。すなわちバイアス電圧Ｖ２０ は、
Ｖ２０＝Ｖｉｎ＋Ｖｔｈ１０２１
となる。
【００１０】
次に、時刻ｔ２’にて、スイッチ１０４４、１０４３はそれぞれ、オフ、オンとされ、プリチャージモードは終了する。この状態において、トランジスタ１０２２はソースフォロワとして作用するので、出力電圧Ｖｏｕｔはトランジスタ１０２２のゲートのバイアス電圧Ｖ２０よりトランジスタ１０２２のしきい値電圧Ｖｔｈ１０２２だけずれた電圧に変化する。すなわち、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ２０−Ｖｔｈ１０２２
＝Ｖｉｎ＋Ｖｔｈ１０２１−Ｖｔｈ１０２２
となる。ここで、ＰチャネルＭＯＳトランジスタ１０２１、１０２２のしきい値電圧Ｖｔｈ１０２１≒Ｖｔｈ１０２２であれば、Ｖｏｕｔ≒Ｖｉｎ となり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとほぼ等しくなる。なお、実際のＬＳＩ製造プロセスでは、ＭＯＳトランジスタのしきい値電圧は多少のばらつきをもつ場合があるが、集積回路内においてトランジスタ１０１１、１０１２、１０２１、１０２２は互いに近接させかつ同一サイズで形成することで、
Ｖｔｈ１０１１≒Ｖｔｈ１０１２、Ｖｔｈ１０２１≒Ｖｔｈ１０２２
を比較的容易に実現することができる。このように、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎと等しくでき、ソースフォロワとして動作することにより高い電流供給能力でデータ線ＤＬを駆動することができる。
【００１１】
この駆動回路は、トランジスタ１０１２、１０２２がそれぞれソースフォロワ動作し、充電、放電に要する電流以外流れず、低消費電力であるが、出力電圧Ｖｏｕｔを速やかに入力電圧Ｖｉｎと等しい電圧に駆動することは難しい。これはトランジスタのソースフォロワ動作において、実際のトランジスタの多くがゲート・ソース間電圧が閾値電圧付近となるときの電流駆動能力が徐々に小さく緩やかに変化する特性を有しているため、ソースフォロワ動作においてゲート・ソース間電圧が閾値電圧付近に到達して安定するまでに長い時間がかかってしまうからである。
【００１２】
図１５は、特開２０００−３３８４６１号公報に記載されている駆動回路を示しており（同公報図９参照）、ソースフォロワ型駆動回路において電流制御を行うことで、速やかな駆動と高精度な電圧出力を可能としている。
【００１３】
図１５を参照すると、この従来の駆動回路は、入力端子Ｔ１にスイッチ１０３１を介してソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ１０１１と、ＮチャネルＭＯＳトランジスタ１０１１のドレインと高位側電源ＶＤＤ間に接続された電流源１０１３（電流Ｉ１１）と、ＮチャネルＭＯＳトランジスタ１０１１のゲートにゲートが共通に接続され、ドレインがスイッチ１０３３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ１０１２を備え、ＮチャネルＭＯＳトランジスタ１０１１、１０１２の共通ゲートと高位側電源ＶＤＤ間に接続されたスイッチ１０３２を備え、入力端子Ｔ１にスイッチ１０４１を介してソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ１０２１と、ＰチャネルＭＯＳトランジスタ１０２１のドレインと低位側電源ＶＳＳ間に接続された電流源１０２３（電流Ｉ２１）とを備え、ＰチャネルＭＯＳトランジスタ１０２１のゲートにゲートが共通接続され、ドレインがスイッチ１０４３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ１０２２を備え、ＰチャネルＭＯＳトランジスタ１０２１、１０２２の共通ゲートは、スイッチ１０４２を介して低位側電源ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタ１０１２とＰチャネルＭＯＳトランジスタ１０２２のソースは共通接続され、出力端子Ｔ２に接続されている。さらに、予備充電放電手段として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ１０４４と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ１０３４を備えている。さらに、出力端子Ｔ２と高位側電源ＶＤＤ間にスイッチ１０４６と電流源１０２５（電流Ｉ２３）を備え、出力端子Ｔ２と低位側電源ＶＳＳ間にスイッチ１０３６と電流源１０１５（電流Ｉ１３）を備え、入力端子Ｔ１と高位側電源ＶＤＤ間にスイッチ１０４５と電流源１０２４（電流Ｉ２２）を備え、入力端子Ｔ１と低位側電源ＶＳＳ間にスイッチ１０３５と電流源１０１４（電流Ｉ１２）を備えている。出力端子Ｔ２には、図示されない容量性負荷が接続されているものとする。
【００１４】
図１５に示した駆動回路の動作について、図１６を参照して説明する。図１６（ａ）には、例えば電圧Ｖｍ以下の任意のレベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示されている。また、図１６（ｂ）には、トランジスタ１０１１、１０１２のゲート・ソース間電圧Ｖｇｓ１０１１（Ｉ１１）、Ｖｇｓ１０１２（Ｉ１３）がそれぞれ等しく、トランジスタ１０２１、１０２２のゲート・ソース間電圧Ｖｇｓ１０２１（Ｉ２１）、Ｖｇｓ１０２２（Ｉ２３）がそれぞれ等しくなるように電流Ｉ１１、Ｉ１３、Ｉ２１、Ｉ２３を制御し、出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力する場合の電圧波形図である。なお、Ｖｇｓ１０１１（Ｉ１１）は、トランジスタ１０１１のドレイン電流がＩ１１のときのソースに対するゲート電圧（ゲート・ソース間電圧）である。
【００１５】
図１６を参照すると、時刻ｔ０にスイッチ１０３２、１０３４がオンとされ、スイッチ１０４２、１０４４、１０４１、１０４５、１０４３、１０４６は全てオフとされる。ノードＶ１０は、スイッチ１０３２を介して電圧ＶＤＤにプリチャージされ、時刻ｔ１では、スイッチ１０３２がオフ、スイッチ１０３１、１０３５がオンし、以降、入力電圧Ｖｉｎからトランジスタ１０１１のゲート・ソース間電圧Ｖｇｓ１０１１（Ｉ１１）だけずれた電圧に変化し、
Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１１（Ｉ１１）
で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０にスイッチ１０３４がオンとされると電圧ＶＳＳにプリチャージされ、時刻ｔ２でスイッチ１０３４がオフ、スイッチ１０３３、１０３６がオンとされると、時刻ｔ２以後、トランジスタ１０１２のソースフォロワ動作により電圧Ｖ１０からトランジスタ１０１２のゲート・ソース間電圧Ｖｇｓ１０１２（Ｉ１３）だけずれた電圧に変化し、
Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０１２（Ｉ１３）
で安定となる。
【００１６】
ここで、Ｖｇｓ１０１１（Ｉ１１）とＶｇｓ１０１２（Ｉ１３）は正の値で、共に等しくなるように電流Ｉ１１、Ｉ１３を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。また、このとき出力電圧範囲は、
ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ−Ｖｇｓ１０１２（Ｉ１３）
となる。
【００１７】
時刻ｔ０’−ｔ３’の場合、時刻ｔ０’にスイッチ１０４２、１０４４がオンとされ、スイッチ１０３２、１０３４、１０３１、１０３５、１０３３、１０３６は全てオフとされる。電圧Ｖ２０は、スイッチ１０４２を介して電圧ＶＳＳにプリチャージされ、時刻ｔ１’では、スイッチ１０４２がオフ、スイッチ１０４１、１０４５がオンし、以降、入力電圧Ｖｉｎからトランジスタ１０２１のゲート・ソース間電圧Ｖｇｓ１０２１（Ｉ２１）（＜０）だけずれた電圧に変化し、
Ｖ２０＝Ｖｉｎ＋Ｖｇｓ１０２１（Ｉ２１）
で安定となる。
【００１８】
出力電圧Ｖｏｕｔは、時刻ｔ０’にスイッチ１０４４がオンとされると電圧ＶＤＤにプリチャージされ、時刻ｔ２’でスイッチ１０４４がオフ、スイッチ１０４３、１０４６がオンとされると、時刻ｔ２’以後、トランジスタ１０２２のソースフォロワ動作により電圧Ｖ２０からトランジスタ１０２２のゲート・ソース間電圧Ｖｇｓ１０２２（Ｉ２３）（＜０）だけずれた電圧に変化し、
Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ１０２２（Ｉ２３）
＝Ｖｉｎ＋Ｖｇｓ１０２１（Ｉ２１）−Ｖｇｓ１０２２（Ｉ２３）
で安定となる。ここでＶｇｓ１０２１（Ｉ２１）とＶｇｓ１０２２（Ｉ２３）は負の値で、共に等しくなるように電流Ｉ２１、Ｉ２３を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。また、このとき出力電圧範囲は、
ＶＳＳ−Ｖｇｓ１０２２（Ｉ２３）≦Ｖｏｕｔ≦ＶＤＤ
【００１９】
図１５に示した構成の場合、スイッチ１０３１，１０３５はタイミングｔ１〜ｔ３、スイッチ１０３３、１０３６はタイミングｔ２〜ｔ３にオン、スイッチ１０４１、１０４５はｔ１’〜ｔ３’、スイッチ１０４３、１０４６はタイミングｔ２’〜ｔ３’にオンとなるため、ほぼ定常的に動作維持電流を流しており、静消費電力が生じる点で、改良の余地があることを、本発明者は知見した。
【００２０】
図１７は、特開２０００−３３８４６１号公報に記載されている駆動回路を示している（同公報図１２参照）。図１５に示した構成よりも、素子数やスイッチング制御信号の数を減らしている。
【００２１】
図１７を参照すると、この駆動回路は、図１５に示した駆動回路の構成から、電流制御回路１０１４、１０２４、及びスイッチ１０３５、１０４５を取り去り、新たにＰチャネルＭＯＳトランジスタ１０１６、及びＮチャネルＭＯＳトランジスタ１０２６を付加した回路である。ＰチャネルＭＯＳトランジスタ１０１６は、ソース、ドレインを、それぞれＮチャネルＭＯＳトランジスタ１０１１のゲート（ドレイン）、ソースに接続され、ゲートには電圧ＢＩＡＳＰが与えられ、ＮチャネルＭＯＳトランジスタ１０２６は、ソース、ドレインをそれぞれＰチャネルＭＯＳトランジスタ１０２１のゲート（ドレイン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが与えられる。電圧ＢＩＡＳＰは、ＰチャネルＭＯＳトランジスタ１０２５及び１０１３のゲートにも供給される。電圧ＢＩＡＳＮは、ＮチャネルＭＯＳトランジスタ１０１５及び１０２３のゲートにも供給される。（以下省略）
【００２２】
図１７に示した回路においても、図１５に示した駆動回路と同様、ほぼ定常的に動作維持電流を流しており、静消費電力が生じ、改良の余地があることを、本発明者は知見した。
【００２３】
【発明が解決しようとする課題】
したがって、この発明が解決しようとする課題は、フォロワ動作の駆動回路において、消費電力の低減を図りながら、高精度出力を可能とする駆動回路並びに該駆動回路を備えた液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明に係る駆動回路は、その一つのアスペクトによれば、出力端子と第１の電源間に直列形態に接続されている、フォロワ構成のトランジスタ及び第１のスイッチと、前記出力端子と第２の電源間に直列形態に接続されている、第１の電流源及び第２のスイッチと、入力信号電圧に基づき前記フォロワ構成のトランジスタに入力バイアス電圧を供給するバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記トランジスタをフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、該一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１及び第２のスイッチをともにオン状態とし、前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する構成とされている。
【００２５】
他のアスペクトによれば、本発明に係る駆動回路は、出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ及び第１のスイッチと、前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源及び第２のスイッチと、入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【００２６】
また本発明に係る駆動回路は、出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ及び第３のスイッチと、前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源及び第４のスイッチと、入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【００２７】
本発明において、前記第１のゲートバイアス制御手段は、ドレインとゲートが、前記第１のＭＯＳトランジスタのゲートと共通接続され、ソースが第５のスイッチを介して前記入力端子に接続された第１導電型の第３のＭＯＳトランジスタを備え、前記第３のＭＯＳトランジスタのドレインと前記高位側電源間に直列形態に接続されている、第３の電流源及び第６のスイッチと、前記入力端子と第５のスイッチの接続点と前記低位側電源間に直列形態に接続されている、第４の電流源及び第７のスイッチと、前記第１、第３のＭＯＳトランジスタのゲートの共通接続点と前記高位側電源間に接続された第８のスイッチと、を備えている。
【００２８】
本発明において、前記第２のゲートバイアス制御手段は、ドレインとゲートが前記第２のＭＯＳトランジスタのゲートと共通接続され、ソースが、第９のスイッチを介して前記入力端子に接続された第２導電型の第４のＭＯＳトランジスタを備え、前記第４のＭＯＳトランジスタのドレインと低位側電源間に直列形態に接続されている、第５の電流源及び第１０のスイッチと、前記入力端子と前記第９のスイッチの接続点と前記高位側電源間に直列形態に接続されている、第６の電流源及び第１１のスイッチと、前記第２、第４のＭＯＳトランジスタのゲートの共通接続点と前記低位側電源間に接続された第１２のスイッチと、を備えている。
【００２９】
【発明の実施の形態】
発明の実施の形態について説明する。図１は、本発明の一実施の形態に係る駆動回路の基本構成を示す図である。図１を参照すると、出力端子（Ｔ２）と電源（ＶＤＤ）間に直列形態に接続されている、フォロワ構成のトランジスタ（１１１）及びスイッチ（１３１）と、出力端子（Ｔ２）と電源（ＶＳＳ）間に直列形態に接続されている、電流源（１１３）及びスイッチ（１３２）と、入力信号電圧に基づきトランジスタ（１１１）にバイアス電圧を供給するバイアス制御手段（１１）と、を備えている。データ出力期間の一のタイミングで、スイッチ（１３１）をオンして、トランジスタ（１１１）をフォロワ動作させ、出力端子電圧Ｖｏｕｔを入力信号電圧Ｖｉｎに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ（１３２）をオンし（スイッチ（１３１）もオン）、後のタイミングより入力信号電圧Ｖｉｎに対応して規定される、該ある電圧まで駆動する。
【００３０】
さらに、出力端子（Ｔ２）と電源（ＶＳＳ）間に直列形態に接続されている、フォロワ構成のトランジスタ（１２１）及びスイッチ（１４１）と、出力端子（Ｔ２）と電源（ＶＤＤ）間に直列形態に接続されている、電流源（１２３）及びスイッチ（１４２）と、入力信号電圧に基づきトランジスタ（１２１）にバイアス電圧を供給するバイアス制御手段（１２）と、を備えている。データ出力期間の一のタイミングで、スイッチ（１４１）をオンして、トランジスタ（１２１）をフォロワ動作させ、出力端子電圧Ｖｏｕｔを入力信号電圧Ｖｉｎに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ（１４２）をオンし（スイッチ（１４１）もオン）、後のタイミングより入力信号電圧Ｖｉｎに対応して規定される、該ある電圧まで駆動する。
【００３１】
より詳細には、この実施の形態に係る駆動回路は、高位側電源（ＶＤＤ）と出力端子（Ｔ２）との間に直列形態に接続されている、ソースフォロワ構成の第１導電型のトランジスタ（１１１）及び第１のスイッチ（１３１）と、低位側電源（ＶＳＳ）と出力端子（Ｔ２）との間に直列形態に接続されてなる第１の電流源（１１３）及び第２のスイッチ（１３２）と、出力端子（Ｔ２）と低位側電源（ＶＳＳ）との間に直列形態に接続されてなる、ソースフォロワ構成の第２導電型のトランジスタ（１２１）及び第３のスイッチ（１４１）と、高位側電源（ＶＤＤ）と出力端子（Ｔ２）との間に直列形態に接続されてなる、第２の電流源（１２３）及び第４のスイッチ（１４２）と、入力端子（Ｔ１）から入力信号電圧Ｖｉｎを入力し、第１導電型のトランジスタ（１１１）のゲートのバイアス電圧を制御する第１のゲートバイアス制御手段（１１）と、入力信号電圧Ｖｉｎを入力し、第２導電型のトランジスタ（１２１）のゲートのバイアス電圧を制御する第２のゲートバイアス制御手段（１２）と、出力端子（Ｔ２）を予備充電または予備放電する予備充放電手段（１３）と、を備えている。なお第１のゲートバイアス制御手段（１１）は、第１導電型のトランジスタ（１１１）のゲートに供給するバイアス電圧と入力信号電圧Ｖｉｎに対応して規定される所望の電圧との電圧差が、第１導電型のトランジスタ（１１１）に第１の電流源（１１３）で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。また第２のゲートバイアス制御手段（１２）は、第２導電型のトランジスタ（１２１）のゲートに供給するバイアス電圧と入力信号電圧Ｖｉｎに対応して規定される所望の電圧との電圧差が、第２導電型のトランジスタ（１２１）に第２の電流源（１２３）で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。
【００３２】
この実施の形態において、トランジスタ（１１１、１２１）のソースフォロワ駆動において、トランジスタ（１１１、１２１）のドレイン電流を制御する期間と遮断する期間（スイッチ（１３２、１４２）をオフする期間）を設け、遮断期間の消費電力を削減する。
【００３３】
低電位レベルの入力信号電圧Ｖｉｎが入力される一データの出力期間において、第１のタイミング期間（図２の時刻ｔ０〜ｔ１）で、第１乃至第４のスイッチ（１３１、１３２、１４１、１４２）はすべてオフとされ、出力端子（Ｔ２）を予備充放電手段（１３）で所望の電圧以下の電圧に予備放電する。
【００３４】
第２のタイミング期間（図２の時刻ｔ１〜ｔ２）で、予備放電を停止し、第１のスイッチ（１３１）をオンする。これにより第１導電型のトランジスタ（１１１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）を所望の電圧付近まで引き上げることができる。なおこの期間は高位電源（ＶＤＤ）から低位電源（ＶＳＳ）に貫通電流は流れないため静消費電力は生じない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第１導電型のトランジスタ（１１１）は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【００３５】
第３のタイミング期間（図２の時刻ｔ２〜ｔ３）で、第１のスイッチ（１３１）をオン状態としたまま、第２のスイッチ（１３２）をオンとする。これにより第１導電型のトランジスタ（１１１）のソースフォロワ動作は、第１導電型のトランジスタ（１１１）のドレイン電流が第１の電流源（１１３）により制御される電流と等しくなるところで速やかに安定し、出力端子（Ｔ２）を所望の電圧に高精度に駆動することができる。
【００３６】
また、高電位レベルの入力信号電圧Ｖｉｎが入力される別の一出力期間において、第１のタイミング期間（図２の時刻ｔ０’〜ｔ１’）で、第１乃至第４のスイッチはすべてオフとされ、出力端子（Ｔ２）を予備充放電手段（１３）で所望の電圧以上の電圧に予備充電する。
【００３７】
第２のタイミング期間（図２の時刻ｔ１’〜ｔ２’）で、予備充放電手段（１３）で予備充電を停止し、第３のスイッチ（１４１）をオンする。これにより第２導電型のトランジスタ（１２１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）を所望の電圧付近まで引き下げることができる。なおこの期間は高位電源（ＶＤＤ）から低位電源（ＶＳＳ）に貫通電流は流れない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第２導電型のトランジスタ（１２１）は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【００３８】
第３のタイミング期間（図２の時刻ｔ２’〜ｔ３’）で、第３のスイッチ（１４１）をオン状態としたまま、第４のスイッチ（１４２）をオンとする。これにより第２導電型のトランジスタ（１２１）のソースフォロワ動作は、第２導電型のトランジスタ（１２１）のドレイン電流が第２の電流源（１２３）により制御される電流と等しくなるところで速やかに安定し、出力端子（Ｔ２）を所望の電圧に高精度に駆動することができる。
【００３９】
この実施の形態の駆動回路においては、スイッチ（１３２）（１４２）がオフとされる遮断期間においても、トランジスタ（１１１）（１２１）のソースフォロワ動作が行われるため、この間、静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、トランジスタのドレイン電流を制御する期間に、所望の電圧まで高い電圧精度で駆動することができる。このため、高い出力精度を保ちながら、図１５、図１７等を参照して説明した従来の駆動回路よりも、消費電力を低減することができる。
【００４０】
この実施の形態の駆動回路において、第１の電流源（１１３）及び第２の電流源（１２３）で制御する電流は、第３のタイミング期間（図２の時刻ｔ２〜ｔ３及び時刻ｔ２’〜ｔ３’）において第１導電型のトランジスタ（１１１）及び第２導電型のトランジスタ（１２１）のソースフォロワ動作により出力端子（Ｔ２）が速やかに所望の電圧に駆動することのできる電流レベルであればよく、低い電流レベルに抑えて消費電力を小さくすることができる。
【００４１】
この実施の形態の駆動回路において、第１のゲートバイアス制御手段（１１）は、好ましくは、図３を参照すると、ドレインとゲートが、前記第１のＭＯＳトランジスタ（１１１）のゲートと共通接続され、ソースが第５のスイッチ（１３３）を介して入力端子（Ｔ１）に接続された第１導電型の第３のＭＯＳトランジスタ（１１２）と、第３のＭＯＳトランジスタ（１１２）のドレインと高位側電源（ＶＤＤ）間に直列形態に接続されている、第３の電流源（１１４）及び第６のスイッチ（１３４）と、入力端子（Ｔ１）と第５のスイッチ（１３３）の接続点と低位側電源（ＶＳＳ）間に直列形態に接続されている、第４の電流源（１１５）及び第７のスイッチ（１３５）と、第１、第３のＭＯＳトランジスタ（１１１、１１２）のゲートの共通接続点と高位側電源（ＶＤＤ）間に接続された第８のスイッチ（１３６）と、を備えている。
【００４２】
この実施の形態の駆動回路において、第２のゲートバイアス制御手段（１２）は、ドレインとゲートが前記第２のＭＯＳトランジスタ（１２１）のゲートと共通接続され、ソースが、第９のスイッチ（１４３）を介して入力端子（Ｔ１）に接続された第２導電型の第４のＭＯＳトランジスタ（１２２）と、第４のＭＯＳトランジスタのドレインと低位側電源（ＶＳＳ）間に直列形態に接続されている、第５の電流源（１２４）及び第１０のスイッチ（１４４）と、入力端子（Ｔ１）と第９のスイッチ（１４３）の接続点と高位側電源（ＶＤＤ）間に直列形態に接続されている、第６の電流源（１２５）及び第１１のスイッチ（１４５）と、第２、第４のＭＯＳトランジスタ（１２１、１２２）のゲートの共通接続点と低位側電源（ＶＳＳ）間に接続された第１２のスイッチ（１４６）と、を備えている。
【００４３】
この実施の形態の駆動回路のスイッチ制御において、入力信号電圧Ｖｉｎが低電位データのデータ出力期間は、図４を参照すると、４つの期間よりなり、第１のタイミング期間（時刻ｔ０〜ｔ１）では出力端子（Ｔ２）を所望の電圧以下に予備放電し、第８のスイッチ（１３６）をオンし、残りの第１乃至第７、第９乃至第１２のスイッチはオフ状態とされる。第８のスイッチ（１３６）がオンされることにより、第１導電型の第１のＭＯＳトランジスタ（１１１）及び第３のＭＯＳトランジスタ（１１２）の共通ゲートは高位電源（ＶＤＤ）に充電される。
【００４４】
第２のタイミング期間（時刻ｔ１〜ｔ２）では、引き続き出力端子（Ｔ２）を予備放電し、第８のスイッチ（１３６）がオフされ、第５のスイッチ（１３３）がオンされる。これにより第３のＭＯＳトランジスタ１１２の作用で、第１のＭＯＳトランジスタ（１１１）のゲートバイアス電圧は、入力信号電圧Ｖｉｎより第３のＭＯＳトランジスタ（１１２）の閾値電圧だけずれた電圧となる。
【００４５】
第３のタイミング期間（時刻ｔ２〜ｔ３）では、出力端子（Ｔ２）の予備放電は終了し、第１のスイッチ（１３１）がオンされ、第５のスイッチ（１３３）はオン状態とされる。これにより第１導電型の第１のＭＯＳトランジスタ（１１１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）をゲートバイアス電圧から第１のＭＯＳトランジスタ（１１１）の閾値電圧だけずれた電圧に引き上げる。
【００４６】
第４のタイミング期間（時刻ｔ３〜ｔ４）では、第２のスイッチ（１３２）がオンされ、第１のスイッチ（１３１）と、第５のスイッチ（１３３）はオン状態とされ、前記第６のスイッチ（１３４）、前記第７のスイッチ（１３５）がオンされる。これにより第３のＭＯＳトランジスタには第３の電流源（１１４）で制御される電流が流れ、それにより第３のＭＯＳトランジスタのゲート・ソース間電圧は定まり、第１のＭＯＳトランジスタ（１１１）へのゲートバイアス電圧は、入力信号電圧Ｖｉｎより第３のＭＯＳトランジスタ（１１２）のゲート・ソース間電圧だけずれた電圧となる。また第１のＭＯＳトランジスタ（１１１）のソースフォロワ動作は、ゲートバイアス電圧から第１のＭＯＳトランジスタ（１１１）のゲート・ソース間電圧だけずれた電圧に出力端子（Ｔ２）を速やかに引き上げて安定する。このときの第１のＭＯＳトランジスタ（１１１）のゲート・ソース間電圧は、第１の電流源（１１３）により制御される電流Ｉ１３により定まる。したがって第１の電流源（１１３）及び第３の電流源（１１４）の電流を最適に設定することにより入力信号電圧Ｖｉｎに応じた所望の電圧を出力端子（Ｔ２）に出力することができる。簡単には、第１のＭＯＳトランジスタ（１１１）と第３のＭＯＳトランジスタ（１１２）のそれぞれのゲート・ソース間電圧が等しくなるように第１の電流源（１１３）及び第３の電流源（１１４）の電流を設定すれば、入力信号電圧Ｖｉｎと等しい電圧を出力端子（Ｔ２）に出力することができる。
【００４７】
入力信号電圧が高電位データのデータ出力期間は、４つの期間よりなり、第１のタイミング期間（時刻ｔ０’〜ｔ１’）では出力端子（Ｔ２）を所望の電圧以上に予備充電し、第１２のスイッチ（１４６）をオンし、残りの第１乃至第１１のスイッチがオフ状態とされる。第１２のスイッチ（１４６）がオンされることにより、第２導電型の第２のＭＯＳトランジスタ（１２１）及び第４のＭＯＳトランジスタ（１２２）の共通ゲートは低位電源（ＶＳＳ）に放電される。
【００４８】
第２のタイミング期間（時刻ｔ１’〜ｔ２’）では、引き続き出力端子（Ｔ２）を予備充電し、第１２のスイッチ（１４６）がオフされ、第９のスイッチ（１４３）がオンされる。これにより第４のＭＯＳトランジスタ（１２２）の作用で、第２のＭＯＳトランジスタ（１２１）のゲートバイアス電圧は、入力信号電圧Ｖｉｎより第４のＭＯＳトランジスタ（１２２）の閾値電圧だけずれた電圧となる。
【００４９】
第３のタイミング期間（時刻ｔ２’〜ｔ３’）では、出力端子（Ｔ２）の予備充電は終了し、第３のスイッチ（１４１）がオンされ、第９のスイッチ（１４３）はそのままオン状態とされる。これにより第２導電型の第２のＭＯＳトランジスタ（１２１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）をゲートバイアス電圧から第２のＭＯＳトランジスタ（１２１）の閾値電圧だけずれた電圧まで引き下げる。
【００５０】
第４のタイミング期間（時刻ｔ３’〜ｔ４’）では、第４のスイッチ（１４２）がオンされ、第３のスイッチ（１４１）と第９のスイッチ（１４３）はそのままオン状態とされ、第１０のスイッチ（１４４）、第１１のスイッチ（１４５）がオンされる。これにより第４のＭＯＳトランジスタ（１２２）には第５の電流源（１２４）で制御される電流が流れ、それにより第４のＭＯＳトランジスタ（１２２）のゲート・ソース間電圧は定まり、第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧は、入力信号電圧Ｖｉｎより第４のＭＯＳトランジスタ（１２２）のゲート・ソース間電圧だけずれた電圧となる。また第２のＭＯＳトランジスタ（１２１）のソースフォロワ動作は、ゲートバイアス電圧から第２のＭＯＳトランジスタ（１２１）のゲート・ソース間電圧だけ高い電圧に出力端子（Ｔ２）を速やかに引き下げて安定する。このときの第２のＭＯＳトランジスタ（１２１）のゲート・ソース間電圧は、第２の電流源（１２３）により制御される電流Ｉ２３により定まる。したがって第２の電流源（１２３）及び第５の電流源（１２４）の電流を最適に設定することにより入力信号電圧Ｖｉｎに応じた所望の電圧を出力端子（Ｔ２）に出力することができる。簡単には、第２のＭＯＳトランジスタ（１２１）と第４のＭＯＳトランジスタ（１２２）のそれぞれのゲート・ソース間電圧が等しくなるように第２の電流源（１２３）及び第５の電流源（１２４）の電流を設定すれば、入力信号電圧Ｖｉｎと等しい電圧を出力端子（Ｔ２）に出力することができる。
この実施の形態の第１のゲートバイアス制御手段（１１）及び第２のゲートバイアス手段（１２）において、第４の電流源（１１５）は第３の電流源（１１４）と等しい電流に制御し、第６の電流源（１２５）は第５の電流源（１２４）と等しい電流に制御する。これにより入力端子（Ｔ１）から十分な電流供給ができない場合でも、第４のタイミング期間（図４の（時刻ｔ３〜ｔ４）及び（時刻ｔ３’〜ｔ４’））に、入力信号電圧Ｖｉｎに対して第１のＭＯＳトランジスタ（１１１）及び第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧を速やかに与えることができる。尚、入力端子（Ｔ１）から十分な電流供給が可能な場合には、入力信号電圧Ｖｉｎに対して第１のＭＯＳトランジスタ（１１１）及び第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧を速やかに与えることができるので、第４の電流源（１１５）、第７のスイッチ（１３５）及び第６の電流源（１２５）及び第１１のスイッチ（１４５）は設けなくてもよい。この実施の形態の駆動回路の予備充放電手段（１３）の制御において、出力端子（Ｔ２）の予備放電又は予備充電は、第１のタイミング期間（図４の時刻ｔ０〜ｔ１及び時刻ｔ０’〜ｔ１’）及び第２のタイミング期間（図４の時刻ｔ１〜ｔ２及び時刻ｔ１’〜ｔ２’）の両方で行っているが、第１のタイミング期間と第２のタイミング期間のどちらか一方だけでもよい。
【００５１】
この実施の形態に係る駆動回路は、図１５、図１７等に示した駆動回路と比べて、特段の低消費電力化を実現するとともに、高精度の電圧出力を実現しており、アクティブマトリクス型表示装置のデータ線駆動回路（図１２の１００）に適用して好適とされ、特に、バッテリ駆動の携帯端末の液晶表示装置等に適用して好適とされる。
【００５２】
【実施例】
上記した実施の形態についてさらに詳細に説明すべく、本発明を、具体的に適用した各種実施例を示す図面を参照して詳細に説明する。
【００５３】
図１は、本発明の一実施例をなす駆動回路の回路構成を示す図である。この実施例の駆動回路は、フォロワ構成の出力段トランジスタを有し、入力信号電圧Ｖｉｎと等しい電圧を出力電圧Ｖｏｕｔとして出力する駆動回路である。
【００５４】
より詳細には、図１を参照すると、この駆動回路は、ドレインがスイッチ１３１を介して高位側電源ＶＤＤに接続され、ソースが出力端子Ｔ２に接続されたＮチャネルＭＯＳトランジスタ１１１と、ドレインがスイッチ１４１を介して低位側電源ＶＳＳに接続され、ソースが出力端子Ｔ２に接続されたＰチャネルＭＯＳトランジスタ１２１と、出力端子Ｔ２と低位側電源ＶＳＳに直列に接続された電流源１１３とスイッチ１３２と、出力端子Ｔ２と高位側電源ＶＤＤに直列に接続された電流源１２３とスイッチ１４２とを備え、入力電圧Ｖｉｎを受けて出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと等しくなるようにゲート電圧を制御するゲートバイアス制御手段１１、１２と、出力端子Ｔ２を入力信号電圧Ｖｉｎに応じて、予備充電または予備放電する予備充放電手段１３と、を備えている。ゲートバイアス制御手段１１は、トランジスタ１１１のゲートに供給するバイアス電圧と入力電圧Ｖｉｎとの電圧差が、トランジスタ１１１に電流源１１３で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。また第２のゲートバイアス制御手段１２は、トランジスタ１２１のゲートに供給するバイアス電圧と入力電圧Ｖｉｎとの電圧差が、トランジスタ１２１に電流源１２３で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。なお、出力端子Ｔ２と低位側電源ＶＳＳ間に直列接続されるスイッチ１３２と電流源１１３の順番、出力端子Ｔ２と電源ＶＤＤ間に直列形態に接続されているスイッチ１４２と電流源１２３の順番は任意でよく、また、トランジスタ１１１のドレインを電源ＶＤＤに接続し、そのソースと出力端子Ｔ２間にスイッチ１３１を接続する構成としてもよく、トランジスタ１１２のドレインを電源ＶＳＳに接続し、そのソースと出力端子Ｔ２間にスイッチ１４１を接続する構成としてもよい。
【００５５】
図２は、図１に示した駆動回路のスイッチの制御動作を示す図であり、１データ出力期間を３つの駆動期間で構成した例である。図１及び図２を参照して、本発明の一実施例の制御動作について説明する。
【００５６】
入力電圧レベルＶｉｎが低電位レベルのときには、期間ｔ０〜ｔ１において、予備充放電手段１３は、出力端子Ｔ２を入力信号電圧Ｖｉｎ以下の電圧に予備放電し、スイッチ１３１、１３２、１４１、１４２は全てオフとする。
【００５７】
期間ｔ１〜ｔ２では、予備充放電手段１３を停止し、スイッチ１３１のみオンとすることにより、ＮチャネルＭＯＳトランジスタ１１１のソースフォロワ動作により、出力電圧はＶｉｎ付近まで駆動される。この間、静消費電力は生じない。
【００５８】
期間ｔ２〜ｔ３では、スイッチ１３２をオンし、スイッチ１３１、１３２がともにオンすることにより、トランジスタ１１１に電流源１１３で制御する電流が流れることにより、トランジスタ１１１のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【００５９】
入力電圧レベルＶｉｎが高電位レベルのときには、期間ｔ０'〜ｔ１'において、予備充放電手段１３は出力端子Ｔ２を入力信号電圧Ｖｉｎ以上の電圧に予備充電し、スイッチ１３１、１３２、１４１、１４２は全てオフとする。
【００６０】
期間ｔ１'〜ｔ２'では予備充放電手段１３を停止し、スイッチ１４１のみオンとすることにより、ＰチャネルＭＯＳトランジスタ１２１のソースフォロワ動作により出力電圧はＶｉｎ付近まで駆動される。期間ｔ１'〜ｔ２'では静消費電力は生じない。
期間ｔ２'〜ｔ３'では、スイッチ１４２をオンし、スイッチ１４１、１４２がともにオンすることにより、トランジスタ１２１に電流源１２３で制御する電流が流れることにより、トランジスタ１２１のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【００６１】
上記したスイッチの制御動作は、駆動回路を制御するスイッチ制御回路（図１では図示されない、図１２のスイッチ制御手段１０１参照）により制御される。スイッチ制御回路の回路構成は、図２の機能仕様を満たすものであればその回路構成は任意である。
【００６２】
この実施例においては、例えば携帯電話用ＴＦＴ（thin film transistor）-ＬＣＤ(液晶表示装置)など解像度の低いパネル用のデータ線駆動回路のように１データ出力期間が比較的長い場合には、期間ｔ０〜ｔ２、期間ｔ０'〜ｔ２'を長く設け、１データ出力期間の画素への書き込み電圧を最終的に確定するセトリング時間を期間ｔ２〜ｔ３及び期間ｔ２'〜ｔ３'に割り当てるることにより、画素書き込み電圧を高精度に行うとともに消費電力を大幅に削減することができる。
【００６３】
図３は、図１に示した本発明の一実施例の駆動回路におけるゲートバイアス制御手段１１、１２のそれぞれの構成の一例を示す図である。図３を参照すると、ゲートバイアス制御手段１１は、ドレインとゲートがトランジスタ１１１のゲートと共通接続され、ソースがスイッチ１３３を介して入力端子Ｔ１に接続されたＮチャネルＭＯＳトランジスタ１１２を備え、ＮチャネルＭＯＳトランジスタ１１２のドレインに一端が接続された電流源１１４と、電流源１１４の他端と電源ＶＤＤ間に接続されるスイッチ１３４と、入力端子Ｔ１とスイッチ１３３の接続点に一端が接続された電流源１１５と、電流源１１５の他端と電源ＶＳＳ間に接続されるスイッチ１３５と、ＮチャネルＭＯＳトランジスタ１１１、１１２のゲートの共通接続点と電源ＶＤＤ間に接続されたスイッチ１３６を備えて構成されている。
【００６４】
ゲートバイアス制御手段１２は、ドレインとゲートがトランジスタ１２１のゲートと共通接続され、ソースがスイッチ１４３を介して入力端子Ｔ１に接続されたＰチャネルＭＯＳトランジスタ１２２を備え、ＰチャネルＭＯＳトランジスタ１２２のドレインに一端が接続された電流源１２４と、電流源１２４の他端と電源ＶＳＳ間に接続されるスイッチ１４４と、入力端子Ｔ１とスイッチ１４３との接続点に一端が接続された電流源１２５と、電流源１２５の他端と電源ＶＤＤ間に接続されるスイッチ１４５と、ＰチャネルＭＯＳトランジスタ１２１、１２２のゲートの共通接続点と電源ＶＳＳ間に接続されたスイッチ１４６を備えて構成されている。なお、図３において、予備充放電手段１３、スイッチ１３１、１３２、１４１、１４２、電流源１１３、１２３、トランジスタ１１１、１２１は、図１に示した構成と同様である。
【００６５】
図４は、図３に示した駆動回路のスイッチ制御動作を表形式にまとめた図である。すなわち図４に示す制御動作の例は、１データ出力期間を４つの駆動期間で構成したものであり、図４（ａ）は、低電位レベルの１データ出力期間、図４（ｂ）は高電位レベルの１データ出力期間のスイッチのオン、オフが表形式で示されている。図４を参照して、ゲートバイアス制御手段１１、１２の動作について説明する。
【００６６】
入力電圧レベルＶｉｎが低電位レベルのときには、
時間ｔ０〜ｔ１において、スイッチ１３６のみオンとし、トランジスタ１１１、１１２のゲートを高位側電源ＶＤＤに充電する。
【００６７】
時間ｔ１〜ｔ２で、スイッチ１３６をオフ、スイッチ１３３をオンとすると、トランジスタ１１１、１１２のゲートは、トランジスタ１１２のゲート・ソース間電圧が閾値電圧となるように変化する。
【００６８】
時間ｔ２〜ｔ３に、スイッチ１３１をオンとして、トランジスタ１１１をソースフォロワ動作させると、トランジスタ１１１も予備放電された出力端子Ｔ２の電圧を引き上げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Ｖｏｕｔは、Ｖｉｎ付近まで駆動される。
【００６９】
時間ｔ３〜ｔ４で、スイッチ１３２、１３３、１３４、１３５をオンとしたとき、トランジスタ１１１、１１２のゲート・ソース間電圧が等しくなるように、電流源１１３、１１４、１１５が設定されていれば、出力電圧Ｖｏｕｔは速やかにＶｉｎと等しい電圧に駆動される。
【００７０】
入力電圧レベルＶｉｎが高電位レベルのときには、時間ｔ０’〜ｔ１’にスイッチ１４６のみオンとし、トランジスタ１２１、１２２のゲートを低位側電源ＶＳＳに放電する。
【００７１】
時間ｔ１’〜ｔ２’で、スイッチ１４６をオフ、スイッチ１４３をオンとすると、トランジスタ１２１、１２２のゲートは、トランジスタ１２２のゲート・ソース間電圧が閾値電圧となるように変化する。
【００７２】
時間ｔ２’〜ｔ３’に、スイッチ１４１をオンとしてトランジスタ１２１をソースフォロワ動作させると、トランジスタ１２１も予備充電された出力端子Ｔ２の電圧を引き下げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Ｖｏｕｔは、Ｖｉｎ付近まで駆動される。
【００７３】
時間ｔ３’〜ｔ４’で、スイッチ１４２、１４３、１４４、１４５をオンとしたとき、トランジスタ１２１、１２２のゲート・ソース間電圧が等しくなるように、電流源１２３、１２４、１２５が設定されていれば、出力電圧Ｖｏｕｔは速やかにＶｉｎと等しい電圧に駆動される。なお、図４において、スイッチ１３３、１４３、スイッチ１３４、１４４、スイッチ１３５、１４５、スイッチ１３６、１４６のそれぞれのスイッチのペアは同じタイミングで動作させてもよい。
【００７４】
図５は、図１、及び図３における駆動回路の予備充放電手段（プリチャージ手段）１３の構成の一例を示す図である。図５には、出力端子を電源電圧ＶＤＤまたはＶＳＳに予備充電または予備放電する構成として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ２０２と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ２０１と、を備えた構成が示されている。
【００７５】
予備放電では、スイッチ２０１のオンで出力端子Ｔ２は低位側電源電圧ＶＳＳに放電され（図２のタイミングｔ０〜ｔ１、図４（ａ）のタイミングｔ０〜ｔ２）、予備充電では、スイッチ２０２のオンにより出力端子Ｔ２は高位側電源電圧ＶＤＤに充電される（図２のタイミングｔ０’〜ｔ１’、図４（ｂ）のタイミングｔ０’〜ｔ２’）。
【００７６】
図６は、本発明の別の実施例の構成を示す図である。図６において、図１と同一の要素には、同一の参照番号が付されている。図６を参照すると、この駆動回路は、入力端子Ｔ１にスイッチ１３３を介してソースが接続され、ゲートとドレインを接続したＮチャネルＭＯＳトランジスタ１１２と、ＮチャネルＭＯＳトランジスタ１１２のドレインと、高電位電源ＶＤＤ間には、スイッチ１３４と、定電流源１１４（ＰチャネルＭＯＳトランジスタ）を備え、高位側電源ＶＤＤにスイッチ１３１を介してドレインが接続され、ゲートが、ＮチャネルＭＯＳトランジスタ１１２のゲートに共通接続され、ソースが出力端子Ｔ２に接続されたＮチャネルＭＯＳトランジスタ１１１と、を備え、ＮチャネルＭＯＳトランジスタ１１１、１１２の共通ゲートは、スイッチ１３６を介して高位側電源ＶＤＤに接続され、入力端子Ｔ１と高位側電源ＶＤＤにはスイッチ１４５と定電流源１２５が直列に接続されており、出力端子Ｔ２と高位側電源ＶＤＤにはスイッチ１４２と定電流源１２３が直列に接続されており、さらに出力端子Ｔ２と高位側電源ＶＤＤには予備充電手段をなすスイッチ２０２が設けられている。
【００７７】
入力端子Ｔ１にスイッチ１４３を介してソースが接続され、ゲートとドレインを接続したＰチャネルＭＯＳトランジスタ１２２を備え、ＰチャネルＭＯＳトランジスタ１２２のドレインと、低電位電源ＶＳＳ間には、スイッチ１４４と、定電流源１２４（ＮチャネルＭＯＳトランジスタ）を備え、低位側電源ＶＳＳにスイッチ１４１を介してドレインが接続され、ゲートが、ＰチャネルＭＯＳトランジスタ１２２のゲートに共通接続され、ソースが出力端子Ｔ２に接続されたＰチャネルＭＯＳトランジスタ１２１と、を備え、ＰチャネルＭＯＳトランジスタ１２１、１２２の共通ゲートは、スイッチ１４６を介して低位側電源ＶＳＳに接続され、入力端子Ｔ１と低位側電源ＶＳＳにはスイッチ１１５と定電流源１３５が直列に接続されており、出力端子Ｔ２と低位側電源ＶＳＳにはスイッチ１３２と定電流源１１３が直列に接続されており、さらに出力端子Ｔ２と低位側電源ＶＳＳには予備放電手段をなすスイッチ２０１が設けられている。
【００７８】
トランジスタ１２５、１１４、１２３のゲートはバイアス電圧源ＢＩＡＳＰに接続されており、トランジスタ１１５、１２４、１１３のゲートはバイアス電圧源ＢＩＡＳＮに接続されている。なお、図６は、図１５に示した構成に、本発明を適用したものであり、図１５に示した構成とは、スイッチ１３１（１０３３）、１３２（１０３６）、１４１（１０４３）、１４２（１０４６）の制御の仕方が相違していること、及び、電流源１１４と高位側電源ＶＤＤ間にスイッチ１３４が設けられており、電流源１２４と低位側電源ＶＳＳ間にスイッチ１４４が設けられている点が相違している。
【００７９】
すなわち、図１５に示した従来の駆動回路では、図１６に示したように、入力信号が低電位のとき、スイッチ１０３３、１０３６が時刻ｔ２で同時にオンとされている。
【００８０】
これに対して、この実施例においては、図９のタイミング図に示すように、時刻ｔ２でスイッチ１３１をオンし、その後、時刻ｔ３でスイッチ１３２をオンしている。
【００８１】
図１５に示した回路では、図１６に示すように、入力信号が高電位のとき、スイッチ１０４３、１０４６が時刻ｔ２’で同時にオンとされている。
【００８２】
これに対して、本実施例においては、図９のタイミング図に示すように、時刻ｔ２’でスイッチ１４１をオンし、その後、時刻ｔ３’でスイッチ１４２をオンしている。かかるスイッチ制御により、消費電流を低減している。
【００８３】
また入力信号電圧が低電位の場合、電流源１１４と高位側電源ＶＤＤ間に接続するスイッチ１３４も、時刻ｔ３ではじめてオンされ、トランジスタ１１２に電流を供給する。
【００８４】
入力信号電圧が高電位の場合、電流源１２４と低位側電源ＶＳＳ間に接続するスイッチ１４４も、時刻ｔ３’ではじめてオンされ、トランジスタ１２２に電流を供給する。
【００８５】
図７は、本発明の別の実施例の構成を示す図である。図７において、図６と同一の要素には、同一の参照番号が付されている。図７に示した駆動回路は、図６に示した駆動回路の構成から、電流源１１５、１２５、及びスイッチ１３５、１４５を取り去り、新たにＰチャネルＭＯＳトランジスタ１１６、及びＮチャネルＭＯＳトランジスタ１２６を付加した回路である。ＰチャネルＭＯＳトランジスタ１１６は、ソース、ドレインを、それぞれＮチャネルＭＯＳトランジスタ１１２のゲート（ドレイン）、ソースに接続され、ゲートには電圧ＢＩＡＳＰが与えられ、ＮチャネルＭＯＳトランジスタ１２６は、ソース、ドレインをそれぞれＰチャネルＭＯＳトランジスタ１２２のゲート（ドレイン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが与えられる。電圧ＢＩＡＳＰは、電流源をなすＰチャネルＭＯＳトランジスタ１２３のゲートにも供給される。電圧ＢＩＡＳＮは、電流源をなすＮチャネルＭＯＳトランジスタ１１３のゲートにも供給される。ＰチャネルＭＯＳトランジスタ１１６は、ＰチャネルＭＯＳトランジスタ１１４より閾値電圧が小さく、同じゲート電圧に対してＰチャネルＭＯＳトランジスタ１１４より十分高い電流供給能力をもつものとし、ＮチャネルＭＯＳトランジスタ１２６も、ＮチャネルＭＯＳトランジスタ１２４より閾値電圧が小さく、同じゲート電圧に対してＮチャネルＭＯＳトランジスタ１２４より十分高い電流供給能力をもつものとする。そしてＮチャネルＭＯＳトランジスタ１１２、ＰチャネルＭＯＳトランジスタ１１４、１１６で構成される回路ブロックを回路ブロック１１０とし、ＰチャネルＭＯＳトランジスタ１２２、ＮチャネルＭＯＳトランジスタ１２４、１２６で構成される回路ブロックを回路ブロック１２０とする。ＰチャネルＭＯＳトランジスタ１１６は、入力信号電圧Ｖｉｎが電源電圧ＶＤＤ付近でＮチャネルＭＯＳトランジスタ１１２がオフする状態に近いときにオンとなり、入力端子Ｔ１と電源ＶＤＤ間に流れる定電流源１１４で制御される電流が遮断されないようにする作用をもつ。またＮチャネルＭＯＳトランジスタ１２６は、入力信号電圧Ｖｉｎが電源電圧ＶＳＳ付近でＰチャネルＭＯＳトランジスタ１２２がオフする状態に近いときにオンとなり、入力端子Ｔ１と電源ＶＳＳ間に流れる定電流源１２４で制御される電流が遮断されないようにする作用をもつ。したがって図７における回路ブロック１１０及びスイッチ１３３、１３４は図６の電流源１２５とスイッチ１４５と同様の作用を行わせることができ、図７における回路ブロック１２０及びスイッチ１４３、１４４は図６の電流源１１５とスイッチ１３５と同様の作用を行わせることができる。図７の駆動回路としての作用は図６と同様の作用が可能である。
【００８６】
図８は、図６、及び図７に示した駆動回路の電流源トランジスタのゲートにバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを供給するためのバイアス回路である。図８を参照すると、このバイアス回路は、ソースが高位側電源ＶＤＤに接続されドレインとゲートが接続されたＰチャネルＭＯＳトランジスタ１５３と、ソースがスイッチ１５６を介して高位側電源ＶＤＤに接続され、ゲートがＰチャネルＭＯＳトランジスタ１５３のゲートに共通接続され、バイアス電圧端子Ｔ５に接続されるＰチャネルＭＯＳトランジスタ１５４と、ドレインが、ＰチャネルＭＯＳトランジスタ１５４のドレインに接続され、ソースが低位側電源ＶＳＳに接続されドレインとゲートが接続されたＮチャネルＭＯＳトランジスタ１５２と、ドレインが、ＰチャネルＭＯＳトランジスタ１５３のドレインに接続され、ソースがスイッチ１５５を介して低位側電源ＶＳＳに接続され、ゲートがバイアス電圧ＢＩＡＳが供給されるＮチャネルＭＯＳトランジスタ１５１と、を備え、ＰチャネルＭＯＳトランジスタ１５３とゲートとドレインの共通接続点はバイアス電圧端子Ｔ５に接続され、ＢＩＡＳＰを出力し、ＮチャネルＭＯＳトランジスタ１５２とゲートとドレインの共通接続点はバイアス電圧端子Ｔ６に接続され、ＢＩＡＳＮを出力する。
【００８７】
図２の時間ｔ０〜ｔ２、ｔ０'〜ｔ２'、および図４の時間ｔ０〜ｔ３、ｔ０'〜ｔ３'では、電流制御トランジスタ（電流源）は、動作させる必要がないため、バイアス回路も停止させることができる。
【００８８】
そこで、図８において、この期間、スイッチ１５５、１５６により動作を停止させることにより更に電力を削減する。
【００８９】
図９は、図６、及び図８に示した駆動回路のスイッチの制御動作の一例を説明するための図である。図９（ａ）は図６、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。図９（ｂ）は、図６の駆動回路をエンハンスメント形トランジスタを用いて構成した場合の内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。図９では、入力信号電圧が低電位データの場合の１データ出力期間を４期間（タイミング期間）に分けている。タイミング期間ｔ０〜ｔ２で予備放電、タイミング期間ｔ２〜ｔ４で、スイッチ１３１をオンし、タイミング期間ｔ３〜ｔ４でスイッチ１３２、１３４、１３５をオンとし、またバイアス電圧を供給するためスイッチ１５５、１５６をオンとしている。
【００９０】
時刻ｔ０で、スイッチ２０１がオンとされ出力端子Ｔ２が放電され、スイッチ１３６がオンとされ、ノードＶ１０が高位側電源電圧ＶＤＤとなる。
【００９１】
時刻ｔ１で、スイッチ１３６がオフ、スイッチ１３３がオンとされ、Ｖ１０は入力信号電圧Ｖｉｎよりもトランジスタ１１２の閾値電圧Ｖｔｈ１１２だけずれた電圧値とされる。なお閾値電圧はソースを基準とした電位で表す。
Ｖ１０＝Ｖｉｎ＋Ｖｔｈ１１２
【００９２】
時刻ｔ２でスイッチ２０１がオフ、スイッチ１３１がオンとされ、出力電圧は、ノード電圧Ｖ１０よりも、トランジスタ１１１の閾値電圧Ｖｔｈ１１１だけずれた電圧とされる。
Ｖｏｕｔ＝Ｖ１０−Ｖｔｈ１１１
＝Ｖｉｎ＋Ｖｔｈ１１２−Ｖｔｈ１１１
なお出力端子Ｔ２に接続される容量性負荷を駆動する場合には、この期間ｔ２〜ｔ３間のトランジスタ１１１のソースフォロワ動作により引き上げられる出力電圧Ｖｏｕｔは、トランジスタ１１１、１１２の閾値電圧Ｖｔｈ１１１、Ｖｔｈ１１２が等しい場合でも電圧Ｖｉｎよりもやや低い電圧となる。これはトランジスタ１１１のソースフォロワ動作において、トランジスタ１１１のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を１データ出力期間内に電圧Ｖｉｎまで変化させることができないためである。
【００９３】
時刻ｔ３でスイッチ１３２、１３４、１３５がオンとされ、またスイッチ１５５、１５６がオンとされてバイアス回路（図８参照）が動作し、ＢＩＡＳＰが、電流源トランジスタ１１４、１２３、１２５のゲートに、ＢＩＡＳＮが、電流源トランジスタ１２４、１１３、１１５のゲートに供給され、Ｖ１０は、入力信号電圧Ｖｉｎよりもトランジスタ１１２のトランジスタ１１１のゲート・ソース間電圧Ｖｇｓ１１２（Ｉ１１４）（ドレイン電流は電流源１１４の電流Ｉ１１４）だけずれた電圧とされ、出力電圧Ｖｏｕｔは、Ｖ１０よりも、トランジスタ１１１のゲート・ソース間電圧Ｖｇｓ１１１（Ｉ１１３）（ドレイン電流は電流源１１３の電流Ｉ１１３）だけずれた電圧とされる。なおゲート・ソース間電圧Ｖｇｓはソースに対するゲートの電位で表す。
Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１１２（Ｉ１１４）
Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１１１（Ｉ１１３）
＝Ｖｉｎ＋Ｖｇｓ１１２（Ｉ１１４）−Ｖｇｓ１１１（Ｉ１１３）
ここでトランジスタ１１１、１１２のゲート・ソース間電圧Ｖｇｓ１１１（Ｉ１１３）、Ｖｇｓ１１２（Ｉ１１４）が等しくなるように定電流源１１３、１１４で制御する電流Ｉ１１３、Ｉ１１４を設定すれば出力電圧Ｖｏｕｔ＝Ｖｉｎとなる。
【００９４】
また図９では、入力信号電圧が高電位の場合の１データ出力期間を４期間（タイミング期間）に分けている。タイミング期間ｔ０’〜ｔ２’で予備充電、タイミング期間ｔ２’〜ｔ４’で、スイッチ１４１をオンし、タイミング期間ｔ３’〜ｔ４’でスイッチ１４２、１４４、１４５をオンとし、またバイアス電圧を供給するためスイッチ１５５、１５６をオンとしている。
【００９５】
時刻ｔ０’で、スイッチ２０２がオンとされ、出力端子Ｔ２が充電され、スイッチ１４６がオンし、ノードＶ２０が低位側電源電圧ＶＳＳとなる。
【００９６】
時刻ｔ１’でスイッチ１４６がオフ、スイッチ１４３がオンし、ノード電圧Ｖ２０は、入力信号電圧Ｖｉｎよりもトランジスタ１２２のしきい値電圧Ｖｔｈ１２２だけずれた電圧値とされる。
Ｖ２０＝Ｖｉｎ＋Ｖｔｈ１２２
【００９７】
時刻ｔ２’でスイッチ２０２がオフ、スイッチ１４１がオンとされ、出力電圧Ｖｏｕｔは、ノード電圧Ｖ２０よりも、トランジスタ１２１の閾値電圧Ｖｔｈ１２１だけずれた電圧とされる。
Ｖｏｕｔ＝Ｖ２０−Ｖｔｈ１２１
＝Ｖｉｎ＋Ｖｔｈ１２２−Ｖｔｈ１２１
なお出力端子Ｔ２に接続される容量性負荷を駆動する場合には、この期間ｔ２’〜ｔ３’間のトランジスタ１２１のソースフォロワ動作により引き下げられる出力電圧Ｖｏｕｔは、トランジスタ１２１、１２２の閾値電圧Ｖｔｈ１２１、Ｖｔｈ１２２が等しい場合でも電圧Ｖｉｎよりもやや高い電圧となる。これはトランジスタ１２１のソースフォロワ動作において、トランジスタ１２１のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を１データ出力期間内に電圧Ｖｉｎまで変化させることができないためである。
【００９８】
時刻ｔ３’で、スイッチ１４２、１４４、１４５がオンとされ、またスイッチ１５５、１５６がオンとされてバイアス回路が動作し、ＢＩＡＳＰが、電流源トランジスタ１１４、１２３、１２５のゲートに、ＢＩＡＳＮが、電流源トランジスタ１２４、１１３、１１５のゲートに供給され、Ｖ２０は、入力信号電圧Ｖｉｎよりもトランジスタ１２２のゲート・ソース間電圧Ｖｇｓ１２２（Ｉ１２４）（ドレイン電流は電流源１２４の電流Ｉ１２４）だけずれた電圧とされ、出力電圧Ｖｏｕｔは、Ｖ２０よりも、トランジスタ１２１のゲート・ソース間電圧Ｖｇｓ１２１（Ｉ１２３）（ドレイン電流は電流源１２３の電流Ｉ１２３）だけずれた電圧とされる。
Ｖ２０＝Ｖｉｎ＋Ｖｇｓ１２２（Ｉ１２４）
Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ１２１（Ｉ１２３）
＝Ｖｉｎ＋Ｖｇｓ１２２（Ｉ１２４）−Ｖｇｓ１２１（Ｉ１２３）
ここでトランジスタ１２１、１２２のゲート・ソース間電圧Ｖｇｓ１２１（Ｉ１２３）、Ｖｇｓ１２２（Ｉ１２４）が等しくなるように定電流源１２３、１２４で制御する電流Ｉ１２３、Ｉ１２４を設定すれば出力電圧Ｖｏｕｔ＝Ｖｉｎとなる。
【００９９】
図１０は、図７、及び図８に示した駆動回路のスイッチの制御動作の一例を示す図である。図１０では、図６のスイッチ１３５、１４５の制御がないことと、一部のスイッチの制御タイミングを共通化したことをのぞき、図９のスイッチ制御と基本的に同様とされる。出力電圧波形も、図９（ｂ）に示したものと同様とされる。
【０１００】
図１１は、図９に示したスイッチ制御動作実行時の駆動回路の動作の回路シミュレーション結果（電圧波形）を示す図である。出力負荷を１Ｋオーム、１５ｐＦ、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖ、Ｖｉｎ＝２．５Ｖとし、６０μｓｅｃにわたり、入力電圧と出力電圧の電圧波形（回路シミュレーション結果）を示している。
【０１０１】
図１２は、本発明の駆動回路を、多出力駆動回路に適用した構成を示す図である。多出力駆動回路は、例えば液晶表示装置のデータ線の駆動に用いられる。図１２を参照すると、この多出力駆動回路は、参照電圧として例えば高位側電源ＶＤＤと低位側電源ＶＳＳ間に抵抗体が複数接続され抵抗ストリングを構成し、抵抗ストリングのタップから、階調電圧を出力する階調電圧発生手段２００を備えている。階調電圧発生手段２００からの階調電圧（アナログ電圧）は、デコーダ３００に入力され、デコーダ３００は、映像デジタル信号を入力し、映像デジタル信号に基づき、デコードし、対応する階調電圧を選択出力し、駆動回路１００に入力される。駆動回路１００は、図６乃至図９を参照して説明した前記実施例の構成からなる。バイアス回路１０２は、図８に示した構成とされ、バイアス電圧ＢＩＡＳ、ＰＢＩＡＳＮを出力する。
【０１０２】
なお、バイアス回路１０２は、あらかじめ定められたＭ個（Ｍ＞２）の駆動回路毎に設けられる。また、駆動回路１００のスイッチのオン、オフを制御するスイッチ制御手段１０１を備えており、このスイッチ制御手段１０１は、図２、図４、図９（ａ）、又は図１０に示したような制御動作で、駆動回路１００のスイッチのオン、オフを制御する。並列に配置された駆動回路１００の出力端子群４００は、液晶パネルのデータ線を駆動する。
【０１０３】
なお、上記実施例では、エンハンスメント型のＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタを用いた例について説明したが、デプリーション型のＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタについても同様な議論がなりたつ。
【０１０４】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０５】
【発明の効果】
以上説明したように本発明によれば、出力段がソースフォロワ構成の駆動回路において、出力段トランジスタのソースフォロワ駆動において、トランジスタのドレイン電流を制御する期間と遮断する期間を設け、遮断期間においても、ソースフォロワ動作が行われ、この間静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、ドレイン電流を制御する期間に所望の電圧まで高い電圧精度で駆動することができ、低消費電力化と高精度電圧出力を実現している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１に示した本発明の一実施例の動作を説明するための図である。
【図３】本発明の一実施例のゲートバイアス制御手段の構成を示す図である。
【図４】図３に示した本発明の一実施例の動作を説明するための図である。
【図５】本発明の一実施例の予備充放電手段の構成を示す図である。
【図６】本発明の別の実施例の構成を示す図である。
【図７】本発明の別の実施例の構成を示す図である。
【図８】本発明の実施例におけるバイアス回路の構成を示す図である。
【図９】（ａ）は図６、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１０】図７、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。
【図１１】本発明によるスイッチ制御の回路シミュレーション結果の一例を示す図である。
【図１２】本発明の駆動回路を備えた多出力回路の構成を示す図である。
【図１３】特開平１１−１１９７５０号公報の駆動回路の構成を示す図である。
【図１４】（ａ）は、特開平１１−１１９７５０号公報のスイッチ制御動作を示すタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１５】特開２０００−３３８４６１号公報の駆動回路の構成を示す図である。
【図１６】（ａ）は、特開特開２０００−３３８４６１号公報のスイッチ制御動作を示すタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１７】特開２０００−３３８４６１号公報の駆動回路の構成を示す図である。
【符号の説明】
１１ ゲートバイアス制御手段
１２ ゲートバイアス制御手段
１３ 予備充放電手段
１００ 駆動回路
１０１ スイッチ制御手段
１０２ バイアス回路
１１０、１２０ 回路ブロック
１１１、１１２、１２６、１５１、１５２ ＮチャネルＭＯＳトランジスタ
１２１、１２２、１１６、１５３、１５４ ＰチャネルＭＯＳトランジスタ
１１３、１１４、１１５、１２３、１２４、１２５ 定電流源（電流制御回路）
１３１、１３２、１３３、１３４、１３５、１３６、１４１、１４２、１４３、１４４、１４５、１４６、１５５、１５６、２０１、２０２ スイッチ
２００ 階調発生手段
３００ デコーダ
４００ 出力端子群
１０１０、１０２０ 回路ブロック
１０１１、１０１２、１０２６ ＮチャネルＭＯＳトランジスタ
１０２１、１０２２、１０１６ ＰチャネルＭＯＳトランジスタ
１０１３、１０１４、１０１５、１０２３、１０２４、１０２５ 定電流源（電流制御回路）
１０３１、１０３２、１０３３、１０３４、１０３５、１０３６、１０４１、１０４２、１０４３、１０４４、１０４５、１０４６ スイッチ
【発明の属する技術分野】
本発明は、駆動回路に関し、特に、容量負荷の駆動に好適とされる駆動回路に関する。
【０００２】
【従来の技術】
この発明に関連する技術の刊行物として、
（１）特開平１１−１１９７５０号
（２）特開２０００−３３８４６１号公報
等が参照される。
【０００３】
図１３は、特開平１１−１１９７５０号公報に開示されている液晶表示装置の駆動回路の構成の一例を示す図である。図１３を参照すると、この駆動回路は、入力端子Ｔ１にスイッチ１０３１を介してソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ１０１１と、ＮチャネルＭＯＳトランジスタ１０１１のドレインと高位側電源ＶＤＤ間に接続されたスイッチ１０３２と、ＮチャネルＭＯＳトランジスタ１０１１のゲートにゲートが共通接続され（共通接続点ノードをＶ１０とする）、ドレインがスイッチ１０３３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ１０１２を備え、入力端子Ｔ１にスイッチ１０４１を介してソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ１０２１と、ＰチャネルＭＯＳトランジスタ１０２１のドレインと高位側電源ＶＤＤ間に接続されたスイッチ１０４２と、ＰチャネルＭＯＳトランジスタ１０２１のゲートにゲートが共通接続され（共通接続点ノードをＶ２０とする）、ドレインがスイッチ１０４３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ１０２２を備え、ＮチャネルＭＯＳトランジスタ１０１２のソースとＰチャネルＭＯＳトランジスタ１０２２のソースは共通接続され、出力端子Ｔ２に接続されている。さらに、予備充電放電手段として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ１０４４と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ１０３４を備えている。
【０００４】
図１４（ａ）は、図１３に示した従来の駆動回路のスイッチの制御動作を示すタイミング図である。図１４（ｂ）は、図１３に示した従来の駆動回路の内部ノードＶ１０、Ｖ２０、出力電圧Ｖｏｕｔの電圧波形を示す図である。
【０００５】
図１３、及び図１４を参照して、従来の駆動回路のスイッチ制御動作について説明する。はじめに、時刻ｔ０にて、スイッチ１０３２、１０３４が、オンとされ、プリチャージモードに入る。この結果、出力電圧Ｖｏｕｔは低下する。この状態において、スイッチ１０３１、１０３２は、それぞれ、オフ、オンとされているので、トランジスタ１０１１、１０１２のゲートのバイアス電圧は電源電圧ＶＤＤである。
【０００６】
次に、時刻ｔ１にて、スイッチ１０３１、１０３２は、それぞれ、オン、オフとされる。この結果、トランジスタ１０１１の作用により、バイアス電圧は入力電圧Ｖｉｎからトランジスタ１０１１のしきい値Ｖｔｈ１０１１だけずれた電圧に変化する。すなわちバイアス電圧Ｖ１０は、
Ｖ１０＝Ｖｉｎ＋Ｖｔｈ１０１１
となる。なおトランジスタのしきい値Ｖｔｈはソースを基準とした電位で表すものとする。
【０００７】
次に、時刻ｔ２にて、スイッチ１０３４はオフとされ、プリチャージモードは終了し、スイッチ１０３３がオンされる。この状態において、トランジスタ１０１２はソースフォロワとして作用するので、出力電圧Ｖｏｕｔはトランジスタ１０１２のゲートのバイアス電圧Ｖ１０よりＮチャネルＭＯＳトランジスタ１０１２のしきい値電圧Ｖｔｈ１０１２だけずれた電圧に変化する。すなわち出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ１０−Ｖｔｈ１０１２
＝Ｖｉｎ＋Ｖｔｈ１０１１−Ｖｔｈ１０１２となる。
ここで、Ｖｔｈ１０１１≒Ｖｔｈ１０１２であれば、Ｖｏｕｔ≒Ｖｉｎ となり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとほぼ等しくなる。
【０００８】
時刻ｔ０’（＝ｔ３）にて、スイッチ１０４２、１０４４がオンとされ、プリチャージモードに入る。この結果、出力電圧Ｖｏｕｔは上昇する。この状態において、スイッチ１０４１、１０４２は、それぞれ、オフ、オンとされているので、トランジスタ１０２１、１０２２のゲートのバイアス電圧Ｖ２０は電源電圧ＶＳＳである。
【０００９】
次に、時刻ｔ１’にて、スイッチ１０４１、１０４２は、それぞれ、オン、オフとされる。この結果、トランジスタ１０２１の作用により、バイアス電圧は入力電圧ＶｉｎからＰチャネルＭＯＳトランジスタ１０２１のしきい値Ｖｔｈ１０２１だけずれた電圧に変化する。すなわちバイアス電圧Ｖ２０ は、
Ｖ２０＝Ｖｉｎ＋Ｖｔｈ１０２１
となる。
【００１０】
次に、時刻ｔ２’にて、スイッチ１０４４、１０４３はそれぞれ、オフ、オンとされ、プリチャージモードは終了する。この状態において、トランジスタ１０２２はソースフォロワとして作用するので、出力電圧Ｖｏｕｔはトランジスタ１０２２のゲートのバイアス電圧Ｖ２０よりトランジスタ１０２２のしきい値電圧Ｖｔｈ１０２２だけずれた電圧に変化する。すなわち、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ２０−Ｖｔｈ１０２２
＝Ｖｉｎ＋Ｖｔｈ１０２１−Ｖｔｈ１０２２
となる。ここで、ＰチャネルＭＯＳトランジスタ１０２１、１０２２のしきい値電圧Ｖｔｈ１０２１≒Ｖｔｈ１０２２であれば、Ｖｏｕｔ≒Ｖｉｎ となり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとほぼ等しくなる。なお、実際のＬＳＩ製造プロセスでは、ＭＯＳトランジスタのしきい値電圧は多少のばらつきをもつ場合があるが、集積回路内においてトランジスタ１０１１、１０１２、１０２１、１０２２は互いに近接させかつ同一サイズで形成することで、
Ｖｔｈ１０１１≒Ｖｔｈ１０１２、Ｖｔｈ１０２１≒Ｖｔｈ１０２２
を比較的容易に実現することができる。このように、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎと等しくでき、ソースフォロワとして動作することにより高い電流供給能力でデータ線ＤＬを駆動することができる。
【００１１】
この駆動回路は、トランジスタ１０１２、１０２２がそれぞれソースフォロワ動作し、充電、放電に要する電流以外流れず、低消費電力であるが、出力電圧Ｖｏｕｔを速やかに入力電圧Ｖｉｎと等しい電圧に駆動することは難しい。これはトランジスタのソースフォロワ動作において、実際のトランジスタの多くがゲート・ソース間電圧が閾値電圧付近となるときの電流駆動能力が徐々に小さく緩やかに変化する特性を有しているため、ソースフォロワ動作においてゲート・ソース間電圧が閾値電圧付近に到達して安定するまでに長い時間がかかってしまうからである。
【００１２】
図１５は、特開２０００−３３８４６１号公報に記載されている駆動回路を示しており（同公報図９参照）、ソースフォロワ型駆動回路において電流制御を行うことで、速やかな駆動と高精度な電圧出力を可能としている。
【００１３】
図１５を参照すると、この従来の駆動回路は、入力端子Ｔ１にスイッチ１０３１を介してソースが接続され、ゲートとドレインが接続されたＮチャネルＭＯＳトランジスタ１０１１と、ＮチャネルＭＯＳトランジスタ１０１１のドレインと高位側電源ＶＤＤ間に接続された電流源１０１３（電流Ｉ１１）と、ＮチャネルＭＯＳトランジスタ１０１１のゲートにゲートが共通に接続され、ドレインがスイッチ１０３３を介して高位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタ１０１２を備え、ＮチャネルＭＯＳトランジスタ１０１１、１０１２の共通ゲートと高位側電源ＶＤＤ間に接続されたスイッチ１０３２を備え、入力端子Ｔ１にスイッチ１０４１を介してソースが接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタ１０２１と、ＰチャネルＭＯＳトランジスタ１０２１のドレインと低位側電源ＶＳＳ間に接続された電流源１０２３（電流Ｉ２１）とを備え、ＰチャネルＭＯＳトランジスタ１０２１のゲートにゲートが共通接続され、ドレインがスイッチ１０４３を介して低位側電源ＶＳＳに接続されたＰチャネルＭＯＳトランジスタ１０２２を備え、ＰチャネルＭＯＳトランジスタ１０２１、１０２２の共通ゲートは、スイッチ１０４２を介して低位側電源ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタ１０１２とＰチャネルＭＯＳトランジスタ１０２２のソースは共通接続され、出力端子Ｔ２に接続されている。さらに、予備充電放電手段として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ１０４４と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ１０３４を備えている。さらに、出力端子Ｔ２と高位側電源ＶＤＤ間にスイッチ１０４６と電流源１０２５（電流Ｉ２３）を備え、出力端子Ｔ２と低位側電源ＶＳＳ間にスイッチ１０３６と電流源１０１５（電流Ｉ１３）を備え、入力端子Ｔ１と高位側電源ＶＤＤ間にスイッチ１０４５と電流源１０２４（電流Ｉ２２）を備え、入力端子Ｔ１と低位側電源ＶＳＳ間にスイッチ１０３５と電流源１０１４（電流Ｉ１２）を備えている。出力端子Ｔ２には、図示されない容量性負荷が接続されているものとする。
【００１４】
図１５に示した駆動回路の動作について、図１６を参照して説明する。図１６（ａ）には、例えば電圧Ｖｍ以下の任意のレベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示されている。また、図１６（ｂ）には、トランジスタ１０１１、１０１２のゲート・ソース間電圧Ｖｇｓ１０１１（Ｉ１１）、Ｖｇｓ１０１２（Ｉ１３）がそれぞれ等しく、トランジスタ１０２１、１０２２のゲート・ソース間電圧Ｖｇｓ１０２１（Ｉ２１）、Ｖｇｓ１０２２（Ｉ２３）がそれぞれ等しくなるように電流Ｉ１１、Ｉ１３、Ｉ２１、Ｉ２３を制御し、出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力する場合の電圧波形図である。なお、Ｖｇｓ１０１１（Ｉ１１）は、トランジスタ１０１１のドレイン電流がＩ１１のときのソースに対するゲート電圧（ゲート・ソース間電圧）である。
【００１５】
図１６を参照すると、時刻ｔ０にスイッチ１０３２、１０３４がオンとされ、スイッチ１０４２、１０４４、１０４１、１０４５、１０４３、１０４６は全てオフとされる。ノードＶ１０は、スイッチ１０３２を介して電圧ＶＤＤにプリチャージされ、時刻ｔ１では、スイッチ１０３２がオフ、スイッチ１０３１、１０３５がオンし、以降、入力電圧Ｖｉｎからトランジスタ１０１１のゲート・ソース間電圧Ｖｇｓ１０１１（Ｉ１１）だけずれた電圧に変化し、
Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１１（Ｉ１１）
で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０にスイッチ１０３４がオンとされると電圧ＶＳＳにプリチャージされ、時刻ｔ２でスイッチ１０３４がオフ、スイッチ１０３３、１０３６がオンとされると、時刻ｔ２以後、トランジスタ１０１２のソースフォロワ動作により電圧Ｖ１０からトランジスタ１０１２のゲート・ソース間電圧Ｖｇｓ１０１２（Ｉ１３）だけずれた電圧に変化し、
Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０１２（Ｉ１３）
で安定となる。
【００１６】
ここで、Ｖｇｓ１０１１（Ｉ１１）とＶｇｓ１０１２（Ｉ１３）は正の値で、共に等しくなるように電流Ｉ１１、Ｉ１３を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。また、このとき出力電圧範囲は、
ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ−Ｖｇｓ１０１２（Ｉ１３）
となる。
【００１７】
時刻ｔ０’−ｔ３’の場合、時刻ｔ０’にスイッチ１０４２、１０４４がオンとされ、スイッチ１０３２、１０３４、１０３１、１０３５、１０３３、１０３６は全てオフとされる。電圧Ｖ２０は、スイッチ１０４２を介して電圧ＶＳＳにプリチャージされ、時刻ｔ１’では、スイッチ１０４２がオフ、スイッチ１０４１、１０４５がオンし、以降、入力電圧Ｖｉｎからトランジスタ１０２１のゲート・ソース間電圧Ｖｇｓ１０２１（Ｉ２１）（＜０）だけずれた電圧に変化し、
Ｖ２０＝Ｖｉｎ＋Ｖｇｓ１０２１（Ｉ２１）
で安定となる。
【００１８】
出力電圧Ｖｏｕｔは、時刻ｔ０’にスイッチ１０４４がオンとされると電圧ＶＤＤにプリチャージされ、時刻ｔ２’でスイッチ１０４４がオフ、スイッチ１０４３、１０４６がオンとされると、時刻ｔ２’以後、トランジスタ１０２２のソースフォロワ動作により電圧Ｖ２０からトランジスタ１０２２のゲート・ソース間電圧Ｖｇｓ１０２２（Ｉ２３）（＜０）だけずれた電圧に変化し、
Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ１０２２（Ｉ２３）
＝Ｖｉｎ＋Ｖｇｓ１０２１（Ｉ２１）−Ｖｇｓ１０２２（Ｉ２３）
で安定となる。ここでＶｇｓ１０２１（Ｉ２１）とＶｇｓ１０２２（Ｉ２３）は負の値で、共に等しくなるように電流Ｉ２１、Ｉ２３を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。また、このとき出力電圧範囲は、
ＶＳＳ−Ｖｇｓ１０２２（Ｉ２３）≦Ｖｏｕｔ≦ＶＤＤ
【００１９】
図１５に示した構成の場合、スイッチ１０３１，１０３５はタイミングｔ１〜ｔ３、スイッチ１０３３、１０３６はタイミングｔ２〜ｔ３にオン、スイッチ１０４１、１０４５はｔ１’〜ｔ３’、スイッチ１０４３、１０４６はタイミングｔ２’〜ｔ３’にオンとなるため、ほぼ定常的に動作維持電流を流しており、静消費電力が生じる点で、改良の余地があることを、本発明者は知見した。
【００２０】
図１７は、特開２０００−３３８４６１号公報に記載されている駆動回路を示している（同公報図１２参照）。図１５に示した構成よりも、素子数やスイッチング制御信号の数を減らしている。
【００２１】
図１７を参照すると、この駆動回路は、図１５に示した駆動回路の構成から、電流制御回路１０１４、１０２４、及びスイッチ１０３５、１０４５を取り去り、新たにＰチャネルＭＯＳトランジスタ１０１６、及びＮチャネルＭＯＳトランジスタ１０２６を付加した回路である。ＰチャネルＭＯＳトランジスタ１０１６は、ソース、ドレインを、それぞれＮチャネルＭＯＳトランジスタ１０１１のゲート（ドレイン）、ソースに接続され、ゲートには電圧ＢＩＡＳＰが与えられ、ＮチャネルＭＯＳトランジスタ１０２６は、ソース、ドレインをそれぞれＰチャネルＭＯＳトランジスタ１０２１のゲート（ドレイン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが与えられる。電圧ＢＩＡＳＰは、ＰチャネルＭＯＳトランジスタ１０２５及び１０１３のゲートにも供給される。電圧ＢＩＡＳＮは、ＮチャネルＭＯＳトランジスタ１０１５及び１０２３のゲートにも供給される。（以下省略）
【００２２】
図１７に示した回路においても、図１５に示した駆動回路と同様、ほぼ定常的に動作維持電流を流しており、静消費電力が生じ、改良の余地があることを、本発明者は知見した。
【００２３】
【発明が解決しようとする課題】
したがって、この発明が解決しようとする課題は、フォロワ動作の駆動回路において、消費電力の低減を図りながら、高精度出力を可能とする駆動回路並びに該駆動回路を備えた液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明に係る駆動回路は、その一つのアスペクトによれば、出力端子と第１の電源間に直列形態に接続されている、フォロワ構成のトランジスタ及び第１のスイッチと、前記出力端子と第２の電源間に直列形態に接続されている、第１の電流源及び第２のスイッチと、入力信号電圧に基づき前記フォロワ構成のトランジスタに入力バイアス電圧を供給するバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記トランジスタをフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、該一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１及び第２のスイッチをともにオン状態とし、前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する構成とされている。
【００２５】
他のアスペクトによれば、本発明に係る駆動回路は、出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ及び第１のスイッチと、前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源及び第２のスイッチと、入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【００２６】
また本発明に係る駆動回路は、出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ及び第３のスイッチと、前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源及び第４のスイッチと、入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、を備え、データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定されるある電圧まで駆動する。
【００２７】
本発明において、前記第１のゲートバイアス制御手段は、ドレインとゲートが、前記第１のＭＯＳトランジスタのゲートと共通接続され、ソースが第５のスイッチを介して前記入力端子に接続された第１導電型の第３のＭＯＳトランジスタを備え、前記第３のＭＯＳトランジスタのドレインと前記高位側電源間に直列形態に接続されている、第３の電流源及び第６のスイッチと、前記入力端子と第５のスイッチの接続点と前記低位側電源間に直列形態に接続されている、第４の電流源及び第７のスイッチと、前記第１、第３のＭＯＳトランジスタのゲートの共通接続点と前記高位側電源間に接続された第８のスイッチと、を備えている。
【００２８】
本発明において、前記第２のゲートバイアス制御手段は、ドレインとゲートが前記第２のＭＯＳトランジスタのゲートと共通接続され、ソースが、第９のスイッチを介して前記入力端子に接続された第２導電型の第４のＭＯＳトランジスタを備え、前記第４のＭＯＳトランジスタのドレインと低位側電源間に直列形態に接続されている、第５の電流源及び第１０のスイッチと、前記入力端子と前記第９のスイッチの接続点と前記高位側電源間に直列形態に接続されている、第６の電流源及び第１１のスイッチと、前記第２、第４のＭＯＳトランジスタのゲートの共通接続点と前記低位側電源間に接続された第１２のスイッチと、を備えている。
【００２９】
【発明の実施の形態】
発明の実施の形態について説明する。図１は、本発明の一実施の形態に係る駆動回路の基本構成を示す図である。図１を参照すると、出力端子（Ｔ２）と電源（ＶＤＤ）間に直列形態に接続されている、フォロワ構成のトランジスタ（１１１）及びスイッチ（１３１）と、出力端子（Ｔ２）と電源（ＶＳＳ）間に直列形態に接続されている、電流源（１１３）及びスイッチ（１３２）と、入力信号電圧に基づきトランジスタ（１１１）にバイアス電圧を供給するバイアス制御手段（１１）と、を備えている。データ出力期間の一のタイミングで、スイッチ（１３１）をオンして、トランジスタ（１１１）をフォロワ動作させ、出力端子電圧Ｖｏｕｔを入力信号電圧Ｖｉｎに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ（１３２）をオンし（スイッチ（１３１）もオン）、後のタイミングより入力信号電圧Ｖｉｎに対応して規定される、該ある電圧まで駆動する。
【００３０】
さらに、出力端子（Ｔ２）と電源（ＶＳＳ）間に直列形態に接続されている、フォロワ構成のトランジスタ（１２１）及びスイッチ（１４１）と、出力端子（Ｔ２）と電源（ＶＤＤ）間に直列形態に接続されている、電流源（１２３）及びスイッチ（１４２）と、入力信号電圧に基づきトランジスタ（１２１）にバイアス電圧を供給するバイアス制御手段（１２）と、を備えている。データ出力期間の一のタイミングで、スイッチ（１４１）をオンして、トランジスタ（１２１）をフォロワ動作させ、出力端子電圧Ｖｏｕｔを入力信号電圧Ｖｉｎに対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、スイッチ（１４２）をオンし（スイッチ（１４１）もオン）、後のタイミングより入力信号電圧Ｖｉｎに対応して規定される、該ある電圧まで駆動する。
【００３１】
より詳細には、この実施の形態に係る駆動回路は、高位側電源（ＶＤＤ）と出力端子（Ｔ２）との間に直列形態に接続されている、ソースフォロワ構成の第１導電型のトランジスタ（１１１）及び第１のスイッチ（１３１）と、低位側電源（ＶＳＳ）と出力端子（Ｔ２）との間に直列形態に接続されてなる第１の電流源（１１３）及び第２のスイッチ（１３２）と、出力端子（Ｔ２）と低位側電源（ＶＳＳ）との間に直列形態に接続されてなる、ソースフォロワ構成の第２導電型のトランジスタ（１２１）及び第３のスイッチ（１４１）と、高位側電源（ＶＤＤ）と出力端子（Ｔ２）との間に直列形態に接続されてなる、第２の電流源（１２３）及び第４のスイッチ（１４２）と、入力端子（Ｔ１）から入力信号電圧Ｖｉｎを入力し、第１導電型のトランジスタ（１１１）のゲートのバイアス電圧を制御する第１のゲートバイアス制御手段（１１）と、入力信号電圧Ｖｉｎを入力し、第２導電型のトランジスタ（１２１）のゲートのバイアス電圧を制御する第２のゲートバイアス制御手段（１２）と、出力端子（Ｔ２）を予備充電または予備放電する予備充放電手段（１３）と、を備えている。なお第１のゲートバイアス制御手段（１１）は、第１導電型のトランジスタ（１１１）のゲートに供給するバイアス電圧と入力信号電圧Ｖｉｎに対応して規定される所望の電圧との電圧差が、第１導電型のトランジスタ（１１１）に第１の電流源（１１３）で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。また第２のゲートバイアス制御手段（１２）は、第２導電型のトランジスタ（１２１）のゲートに供給するバイアス電圧と入力信号電圧Ｖｉｎに対応して規定される所望の電圧との電圧差が、第２導電型のトランジスタ（１２１）に第２の電流源（１２３）で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できるものとする。
【００３２】
この実施の形態において、トランジスタ（１１１、１２１）のソースフォロワ駆動において、トランジスタ（１１１、１２１）のドレイン電流を制御する期間と遮断する期間（スイッチ（１３２、１４２）をオフする期間）を設け、遮断期間の消費電力を削減する。
【００３３】
低電位レベルの入力信号電圧Ｖｉｎが入力される一データの出力期間において、第１のタイミング期間（図２の時刻ｔ０〜ｔ１）で、第１乃至第４のスイッチ（１３１、１３２、１４１、１４２）はすべてオフとされ、出力端子（Ｔ２）を予備充放電手段（１３）で所望の電圧以下の電圧に予備放電する。
【００３４】
第２のタイミング期間（図２の時刻ｔ１〜ｔ２）で、予備放電を停止し、第１のスイッチ（１３１）をオンする。これにより第１導電型のトランジスタ（１１１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）を所望の電圧付近まで引き上げることができる。なおこの期間は高位電源（ＶＤＤ）から低位電源（ＶＳＳ）に貫通電流は流れないため静消費電力は生じない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第１導電型のトランジスタ（１１１）は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【００３５】
第３のタイミング期間（図２の時刻ｔ２〜ｔ３）で、第１のスイッチ（１３１）をオン状態としたまま、第２のスイッチ（１３２）をオンとする。これにより第１導電型のトランジスタ（１１１）のソースフォロワ動作は、第１導電型のトランジスタ（１１１）のドレイン電流が第１の電流源（１１３）により制御される電流と等しくなるところで速やかに安定し、出力端子（Ｔ２）を所望の電圧に高精度に駆動することができる。
【００３６】
また、高電位レベルの入力信号電圧Ｖｉｎが入力される別の一出力期間において、第１のタイミング期間（図２の時刻ｔ０’〜ｔ１’）で、第１乃至第４のスイッチはすべてオフとされ、出力端子（Ｔ２）を予備充放電手段（１３）で所望の電圧以上の電圧に予備充電する。
【００３７】
第２のタイミング期間（図２の時刻ｔ１’〜ｔ２’）で、予備充放電手段（１３）で予備充電を停止し、第３のスイッチ（１４１）をオンする。これにより第２導電型のトランジスタ（１２１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）を所望の電圧付近まで引き下げることができる。なおこの期間は高位電源（ＶＤＤ）から低位電源（ＶＳＳ）に貫通電流は流れない。またこの期間では必ずしも速やかに電圧を確定しなくてもよいため、第２導電型のトランジスタ（１２１）は、そのゲート・ソース間電圧が閾値電圧付近で電流駆動能力が十分小さく緩やかに変化する特性を有するものでもよい。
【００３８】
第３のタイミング期間（図２の時刻ｔ２’〜ｔ３’）で、第３のスイッチ（１４１）をオン状態としたまま、第４のスイッチ（１４２）をオンとする。これにより第２導電型のトランジスタ（１２１）のソースフォロワ動作は、第２導電型のトランジスタ（１２１）のドレイン電流が第２の電流源（１２３）により制御される電流と等しくなるところで速やかに安定し、出力端子（Ｔ２）を所望の電圧に高精度に駆動することができる。
【００３９】
この実施の形態の駆動回路においては、スイッチ（１３２）（１４２）がオフとされる遮断期間においても、トランジスタ（１１１）（１２１）のソースフォロワ動作が行われるため、この間、静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、トランジスタのドレイン電流を制御する期間に、所望の電圧まで高い電圧精度で駆動することができる。このため、高い出力精度を保ちながら、図１５、図１７等を参照して説明した従来の駆動回路よりも、消費電力を低減することができる。
【００４０】
この実施の形態の駆動回路において、第１の電流源（１１３）及び第２の電流源（１２３）で制御する電流は、第３のタイミング期間（図２の時刻ｔ２〜ｔ３及び時刻ｔ２’〜ｔ３’）において第１導電型のトランジスタ（１１１）及び第２導電型のトランジスタ（１２１）のソースフォロワ動作により出力端子（Ｔ２）が速やかに所望の電圧に駆動することのできる電流レベルであればよく、低い電流レベルに抑えて消費電力を小さくすることができる。
【００４１】
この実施の形態の駆動回路において、第１のゲートバイアス制御手段（１１）は、好ましくは、図３を参照すると、ドレインとゲートが、前記第１のＭＯＳトランジスタ（１１１）のゲートと共通接続され、ソースが第５のスイッチ（１３３）を介して入力端子（Ｔ１）に接続された第１導電型の第３のＭＯＳトランジスタ（１１２）と、第３のＭＯＳトランジスタ（１１２）のドレインと高位側電源（ＶＤＤ）間に直列形態に接続されている、第３の電流源（１１４）及び第６のスイッチ（１３４）と、入力端子（Ｔ１）と第５のスイッチ（１３３）の接続点と低位側電源（ＶＳＳ）間に直列形態に接続されている、第４の電流源（１１５）及び第７のスイッチ（１３５）と、第１、第３のＭＯＳトランジスタ（１１１、１１２）のゲートの共通接続点と高位側電源（ＶＤＤ）間に接続された第８のスイッチ（１３６）と、を備えている。
【００４２】
この実施の形態の駆動回路において、第２のゲートバイアス制御手段（１２）は、ドレインとゲートが前記第２のＭＯＳトランジスタ（１２１）のゲートと共通接続され、ソースが、第９のスイッチ（１４３）を介して入力端子（Ｔ１）に接続された第２導電型の第４のＭＯＳトランジスタ（１２２）と、第４のＭＯＳトランジスタのドレインと低位側電源（ＶＳＳ）間に直列形態に接続されている、第５の電流源（１２４）及び第１０のスイッチ（１４４）と、入力端子（Ｔ１）と第９のスイッチ（１４３）の接続点と高位側電源（ＶＤＤ）間に直列形態に接続されている、第６の電流源（１２５）及び第１１のスイッチ（１４５）と、第２、第４のＭＯＳトランジスタ（１２１、１２２）のゲートの共通接続点と低位側電源（ＶＳＳ）間に接続された第１２のスイッチ（１４６）と、を備えている。
【００４３】
この実施の形態の駆動回路のスイッチ制御において、入力信号電圧Ｖｉｎが低電位データのデータ出力期間は、図４を参照すると、４つの期間よりなり、第１のタイミング期間（時刻ｔ０〜ｔ１）では出力端子（Ｔ２）を所望の電圧以下に予備放電し、第８のスイッチ（１３６）をオンし、残りの第１乃至第７、第９乃至第１２のスイッチはオフ状態とされる。第８のスイッチ（１３６）がオンされることにより、第１導電型の第１のＭＯＳトランジスタ（１１１）及び第３のＭＯＳトランジスタ（１１２）の共通ゲートは高位電源（ＶＤＤ）に充電される。
【００４４】
第２のタイミング期間（時刻ｔ１〜ｔ２）では、引き続き出力端子（Ｔ２）を予備放電し、第８のスイッチ（１３６）がオフされ、第５のスイッチ（１３３）がオンされる。これにより第３のＭＯＳトランジスタ１１２の作用で、第１のＭＯＳトランジスタ（１１１）のゲートバイアス電圧は、入力信号電圧Ｖｉｎより第３のＭＯＳトランジスタ（１１２）の閾値電圧だけずれた電圧となる。
【００４５】
第３のタイミング期間（時刻ｔ２〜ｔ３）では、出力端子（Ｔ２）の予備放電は終了し、第１のスイッチ（１３１）がオンされ、第５のスイッチ（１３３）はオン状態とされる。これにより第１導電型の第１のＭＯＳトランジスタ（１１１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）をゲートバイアス電圧から第１のＭＯＳトランジスタ（１１１）の閾値電圧だけずれた電圧に引き上げる。
【００４６】
第４のタイミング期間（時刻ｔ３〜ｔ４）では、第２のスイッチ（１３２）がオンされ、第１のスイッチ（１３１）と、第５のスイッチ（１３３）はオン状態とされ、前記第６のスイッチ（１３４）、前記第７のスイッチ（１３５）がオンされる。これにより第３のＭＯＳトランジスタには第３の電流源（１１４）で制御される電流が流れ、それにより第３のＭＯＳトランジスタのゲート・ソース間電圧は定まり、第１のＭＯＳトランジスタ（１１１）へのゲートバイアス電圧は、入力信号電圧Ｖｉｎより第３のＭＯＳトランジスタ（１１２）のゲート・ソース間電圧だけずれた電圧となる。また第１のＭＯＳトランジスタ（１１１）のソースフォロワ動作は、ゲートバイアス電圧から第１のＭＯＳトランジスタ（１１１）のゲート・ソース間電圧だけずれた電圧に出力端子（Ｔ２）を速やかに引き上げて安定する。このときの第１のＭＯＳトランジスタ（１１１）のゲート・ソース間電圧は、第１の電流源（１１３）により制御される電流Ｉ１３により定まる。したがって第１の電流源（１１３）及び第３の電流源（１１４）の電流を最適に設定することにより入力信号電圧Ｖｉｎに応じた所望の電圧を出力端子（Ｔ２）に出力することができる。簡単には、第１のＭＯＳトランジスタ（１１１）と第３のＭＯＳトランジスタ（１１２）のそれぞれのゲート・ソース間電圧が等しくなるように第１の電流源（１１３）及び第３の電流源（１１４）の電流を設定すれば、入力信号電圧Ｖｉｎと等しい電圧を出力端子（Ｔ２）に出力することができる。
【００４７】
入力信号電圧が高電位データのデータ出力期間は、４つの期間よりなり、第１のタイミング期間（時刻ｔ０’〜ｔ１’）では出力端子（Ｔ２）を所望の電圧以上に予備充電し、第１２のスイッチ（１４６）をオンし、残りの第１乃至第１１のスイッチがオフ状態とされる。第１２のスイッチ（１４６）がオンされることにより、第２導電型の第２のＭＯＳトランジスタ（１２１）及び第４のＭＯＳトランジスタ（１２２）の共通ゲートは低位電源（ＶＳＳ）に放電される。
【００４８】
第２のタイミング期間（時刻ｔ１’〜ｔ２’）では、引き続き出力端子（Ｔ２）を予備充電し、第１２のスイッチ（１４６）がオフされ、第９のスイッチ（１４３）がオンされる。これにより第４のＭＯＳトランジスタ（１２２）の作用で、第２のＭＯＳトランジスタ（１２１）のゲートバイアス電圧は、入力信号電圧Ｖｉｎより第４のＭＯＳトランジスタ（１２２）の閾値電圧だけずれた電圧となる。
【００４９】
第３のタイミング期間（時刻ｔ２’〜ｔ３’）では、出力端子（Ｔ２）の予備充電は終了し、第３のスイッチ（１４１）がオンされ、第９のスイッチ（１４３）はそのままオン状態とされる。これにより第２導電型の第２のＭＯＳトランジスタ（１２１）のソースフォロワ動作が可能となり、出力端子（Ｔ２）をゲートバイアス電圧から第２のＭＯＳトランジスタ（１２１）の閾値電圧だけずれた電圧まで引き下げる。
【００５０】
第４のタイミング期間（時刻ｔ３’〜ｔ４’）では、第４のスイッチ（１４２）がオンされ、第３のスイッチ（１４１）と第９のスイッチ（１４３）はそのままオン状態とされ、第１０のスイッチ（１４４）、第１１のスイッチ（１４５）がオンされる。これにより第４のＭＯＳトランジスタ（１２２）には第５の電流源（１２４）で制御される電流が流れ、それにより第４のＭＯＳトランジスタ（１２２）のゲート・ソース間電圧は定まり、第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧は、入力信号電圧Ｖｉｎより第４のＭＯＳトランジスタ（１２２）のゲート・ソース間電圧だけずれた電圧となる。また第２のＭＯＳトランジスタ（１２１）のソースフォロワ動作は、ゲートバイアス電圧から第２のＭＯＳトランジスタ（１２１）のゲート・ソース間電圧だけ高い電圧に出力端子（Ｔ２）を速やかに引き下げて安定する。このときの第２のＭＯＳトランジスタ（１２１）のゲート・ソース間電圧は、第２の電流源（１２３）により制御される電流Ｉ２３により定まる。したがって第２の電流源（１２３）及び第５の電流源（１２４）の電流を最適に設定することにより入力信号電圧Ｖｉｎに応じた所望の電圧を出力端子（Ｔ２）に出力することができる。簡単には、第２のＭＯＳトランジスタ（１２１）と第４のＭＯＳトランジスタ（１２２）のそれぞれのゲート・ソース間電圧が等しくなるように第２の電流源（１２３）及び第５の電流源（１２４）の電流を設定すれば、入力信号電圧Ｖｉｎと等しい電圧を出力端子（Ｔ２）に出力することができる。
この実施の形態の第１のゲートバイアス制御手段（１１）及び第２のゲートバイアス手段（１２）において、第４の電流源（１１５）は第３の電流源（１１４）と等しい電流に制御し、第６の電流源（１２５）は第５の電流源（１２４）と等しい電流に制御する。これにより入力端子（Ｔ１）から十分な電流供給ができない場合でも、第４のタイミング期間（図４の（時刻ｔ３〜ｔ４）及び（時刻ｔ３’〜ｔ４’））に、入力信号電圧Ｖｉｎに対して第１のＭＯＳトランジスタ（１１１）及び第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧を速やかに与えることができる。尚、入力端子（Ｔ１）から十分な電流供給が可能な場合には、入力信号電圧Ｖｉｎに対して第１のＭＯＳトランジスタ（１１１）及び第２のＭＯＳトランジスタ（１２１）へのゲートバイアス電圧を速やかに与えることができるので、第４の電流源（１１５）、第７のスイッチ（１３５）及び第６の電流源（１２５）及び第１１のスイッチ（１４５）は設けなくてもよい。この実施の形態の駆動回路の予備充放電手段（１３）の制御において、出力端子（Ｔ２）の予備放電又は予備充電は、第１のタイミング期間（図４の時刻ｔ０〜ｔ１及び時刻ｔ０’〜ｔ１’）及び第２のタイミング期間（図４の時刻ｔ１〜ｔ２及び時刻ｔ１’〜ｔ２’）の両方で行っているが、第１のタイミング期間と第２のタイミング期間のどちらか一方だけでもよい。
【００５１】
この実施の形態に係る駆動回路は、図１５、図１７等に示した駆動回路と比べて、特段の低消費電力化を実現するとともに、高精度の電圧出力を実現しており、アクティブマトリクス型表示装置のデータ線駆動回路（図１２の１００）に適用して好適とされ、特に、バッテリ駆動の携帯端末の液晶表示装置等に適用して好適とされる。
【００５２】
【実施例】
上記した実施の形態についてさらに詳細に説明すべく、本発明を、具体的に適用した各種実施例を示す図面を参照して詳細に説明する。
【００５３】
図１は、本発明の一実施例をなす駆動回路の回路構成を示す図である。この実施例の駆動回路は、フォロワ構成の出力段トランジスタを有し、入力信号電圧Ｖｉｎと等しい電圧を出力電圧Ｖｏｕｔとして出力する駆動回路である。
【００５４】
より詳細には、図１を参照すると、この駆動回路は、ドレインがスイッチ１３１を介して高位側電源ＶＤＤに接続され、ソースが出力端子Ｔ２に接続されたＮチャネルＭＯＳトランジスタ１１１と、ドレインがスイッチ１４１を介して低位側電源ＶＳＳに接続され、ソースが出力端子Ｔ２に接続されたＰチャネルＭＯＳトランジスタ１２１と、出力端子Ｔ２と低位側電源ＶＳＳに直列に接続された電流源１１３とスイッチ１３２と、出力端子Ｔ２と高位側電源ＶＤＤに直列に接続された電流源１２３とスイッチ１４２とを備え、入力電圧Ｖｉｎを受けて出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと等しくなるようにゲート電圧を制御するゲートバイアス制御手段１１、１２と、出力端子Ｔ２を入力信号電圧Ｖｉｎに応じて、予備充電または予備放電する予備充放電手段１３と、を備えている。ゲートバイアス制御手段１１は、トランジスタ１１１のゲートに供給するバイアス電圧と入力電圧Ｖｉｎとの電圧差が、トランジスタ１１１に電流源１１３で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。また第２のゲートバイアス制御手段１２は、トランジスタ１２１のゲートに供給するバイアス電圧と入力電圧Ｖｉｎとの電圧差が、トランジスタ１２１に電流源１２３で制御される電流が流れるときのゲート・ソース間電圧と等しくなるようなバイアス電圧を供給できる。なお、出力端子Ｔ２と低位側電源ＶＳＳ間に直列接続されるスイッチ１３２と電流源１１３の順番、出力端子Ｔ２と電源ＶＤＤ間に直列形態に接続されているスイッチ１４２と電流源１２３の順番は任意でよく、また、トランジスタ１１１のドレインを電源ＶＤＤに接続し、そのソースと出力端子Ｔ２間にスイッチ１３１を接続する構成としてもよく、トランジスタ１１２のドレインを電源ＶＳＳに接続し、そのソースと出力端子Ｔ２間にスイッチ１４１を接続する構成としてもよい。
【００５５】
図２は、図１に示した駆動回路のスイッチの制御動作を示す図であり、１データ出力期間を３つの駆動期間で構成した例である。図１及び図２を参照して、本発明の一実施例の制御動作について説明する。
【００５６】
入力電圧レベルＶｉｎが低電位レベルのときには、期間ｔ０〜ｔ１において、予備充放電手段１３は、出力端子Ｔ２を入力信号電圧Ｖｉｎ以下の電圧に予備放電し、スイッチ１３１、１３２、１４１、１４２は全てオフとする。
【００５７】
期間ｔ１〜ｔ２では、予備充放電手段１３を停止し、スイッチ１３１のみオンとすることにより、ＮチャネルＭＯＳトランジスタ１１１のソースフォロワ動作により、出力電圧はＶｉｎ付近まで駆動される。この間、静消費電力は生じない。
【００５８】
期間ｔ２〜ｔ３では、スイッチ１３２をオンし、スイッチ１３１、１３２がともにオンすることにより、トランジスタ１１１に電流源１１３で制御する電流が流れることにより、トランジスタ１１１のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【００５９】
入力電圧レベルＶｉｎが高電位レベルのときには、期間ｔ０'〜ｔ１'において、予備充放電手段１３は出力端子Ｔ２を入力信号電圧Ｖｉｎ以上の電圧に予備充電し、スイッチ１３１、１３２、１４１、１４２は全てオフとする。
【００６０】
期間ｔ１'〜ｔ２'では予備充放電手段１３を停止し、スイッチ１４１のみオンとすることにより、ＰチャネルＭＯＳトランジスタ１２１のソースフォロワ動作により出力電圧はＶｉｎ付近まで駆動される。期間ｔ１'〜ｔ２'では静消費電力は生じない。
期間ｔ２'〜ｔ３'では、スイッチ１４２をオンし、スイッチ１４１、１４２がともにオンすることにより、トランジスタ１２１に電流源１２３で制御する電流が流れることにより、トランジスタ１２１のゲート・ソース間電圧が速やかに確定し、高精度出力を実現する。
【００６１】
上記したスイッチの制御動作は、駆動回路を制御するスイッチ制御回路（図１では図示されない、図１２のスイッチ制御手段１０１参照）により制御される。スイッチ制御回路の回路構成は、図２の機能仕様を満たすものであればその回路構成は任意である。
【００６２】
この実施例においては、例えば携帯電話用ＴＦＴ（thin film transistor）-ＬＣＤ(液晶表示装置)など解像度の低いパネル用のデータ線駆動回路のように１データ出力期間が比較的長い場合には、期間ｔ０〜ｔ２、期間ｔ０'〜ｔ２'を長く設け、１データ出力期間の画素への書き込み電圧を最終的に確定するセトリング時間を期間ｔ２〜ｔ３及び期間ｔ２'〜ｔ３'に割り当てるることにより、画素書き込み電圧を高精度に行うとともに消費電力を大幅に削減することができる。
【００６３】
図３は、図１に示した本発明の一実施例の駆動回路におけるゲートバイアス制御手段１１、１２のそれぞれの構成の一例を示す図である。図３を参照すると、ゲートバイアス制御手段１１は、ドレインとゲートがトランジスタ１１１のゲートと共通接続され、ソースがスイッチ１３３を介して入力端子Ｔ１に接続されたＮチャネルＭＯＳトランジスタ１１２を備え、ＮチャネルＭＯＳトランジスタ１１２のドレインに一端が接続された電流源１１４と、電流源１１４の他端と電源ＶＤＤ間に接続されるスイッチ１３４と、入力端子Ｔ１とスイッチ１３３の接続点に一端が接続された電流源１１５と、電流源１１５の他端と電源ＶＳＳ間に接続されるスイッチ１３５と、ＮチャネルＭＯＳトランジスタ１１１、１１２のゲートの共通接続点と電源ＶＤＤ間に接続されたスイッチ１３６を備えて構成されている。
【００６４】
ゲートバイアス制御手段１２は、ドレインとゲートがトランジスタ１２１のゲートと共通接続され、ソースがスイッチ１４３を介して入力端子Ｔ１に接続されたＰチャネルＭＯＳトランジスタ１２２を備え、ＰチャネルＭＯＳトランジスタ１２２のドレインに一端が接続された電流源１２４と、電流源１２４の他端と電源ＶＳＳ間に接続されるスイッチ１４４と、入力端子Ｔ１とスイッチ１４３との接続点に一端が接続された電流源１２５と、電流源１２５の他端と電源ＶＤＤ間に接続されるスイッチ１４５と、ＰチャネルＭＯＳトランジスタ１２１、１２２のゲートの共通接続点と電源ＶＳＳ間に接続されたスイッチ１４６を備えて構成されている。なお、図３において、予備充放電手段１３、スイッチ１３１、１３２、１４１、１４２、電流源１１３、１２３、トランジスタ１１１、１２１は、図１に示した構成と同様である。
【００６５】
図４は、図３に示した駆動回路のスイッチ制御動作を表形式にまとめた図である。すなわち図４に示す制御動作の例は、１データ出力期間を４つの駆動期間で構成したものであり、図４（ａ）は、低電位レベルの１データ出力期間、図４（ｂ）は高電位レベルの１データ出力期間のスイッチのオン、オフが表形式で示されている。図４を参照して、ゲートバイアス制御手段１１、１２の動作について説明する。
【００６６】
入力電圧レベルＶｉｎが低電位レベルのときには、
時間ｔ０〜ｔ１において、スイッチ１３６のみオンとし、トランジスタ１１１、１１２のゲートを高位側電源ＶＤＤに充電する。
【００６７】
時間ｔ１〜ｔ２で、スイッチ１３６をオフ、スイッチ１３３をオンとすると、トランジスタ１１１、１１２のゲートは、トランジスタ１１２のゲート・ソース間電圧が閾値電圧となるように変化する。
【００６８】
時間ｔ２〜ｔ３に、スイッチ１３１をオンとして、トランジスタ１１１をソースフォロワ動作させると、トランジスタ１１１も予備放電された出力端子Ｔ２の電圧を引き上げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Ｖｏｕｔは、Ｖｉｎ付近まで駆動される。
【００６９】
時間ｔ３〜ｔ４で、スイッチ１３２、１３３、１３４、１３５をオンとしたとき、トランジスタ１１１、１１２のゲート・ソース間電圧が等しくなるように、電流源１１３、１１４、１１５が設定されていれば、出力電圧Ｖｏｕｔは速やかにＶｉｎと等しい電圧に駆動される。
【００７０】
入力電圧レベルＶｉｎが高電位レベルのときには、時間ｔ０’〜ｔ１’にスイッチ１４６のみオンとし、トランジスタ１２１、１２２のゲートを低位側電源ＶＳＳに放電する。
【００７１】
時間ｔ１’〜ｔ２’で、スイッチ１４６をオフ、スイッチ１４３をオンとすると、トランジスタ１２１、１２２のゲートは、トランジスタ１２２のゲート・ソース間電圧が閾値電圧となるように変化する。
【００７２】
時間ｔ２’〜ｔ３’に、スイッチ１４１をオンとしてトランジスタ１２１をソースフォロワ動作させると、トランジスタ１２１も予備充電された出力端子Ｔ２の電圧を引き下げて、ゲート・ソース間電圧が閾値電圧付近となる電圧までに変化するため、出力電圧Ｖｏｕｔは、Ｖｉｎ付近まで駆動される。
【００７３】
時間ｔ３’〜ｔ４’で、スイッチ１４２、１４３、１４４、１４５をオンとしたとき、トランジスタ１２１、１２２のゲート・ソース間電圧が等しくなるように、電流源１２３、１２４、１２５が設定されていれば、出力電圧Ｖｏｕｔは速やかにＶｉｎと等しい電圧に駆動される。なお、図４において、スイッチ１３３、１４３、スイッチ１３４、１４４、スイッチ１３５、１４５、スイッチ１３６、１４６のそれぞれのスイッチのペアは同じタイミングで動作させてもよい。
【００７４】
図５は、図１、及び図３における駆動回路の予備充放電手段（プリチャージ手段）１３の構成の一例を示す図である。図５には、出力端子を電源電圧ＶＤＤまたはＶＳＳに予備充電または予備放電する構成として、出力端子Ｔ２と高位側電源ＶＤＤ間に接続されたスイッチ２０２と、出力端子Ｔ２と低位側電源ＶＳＳ間に接続されたスイッチ２０１と、を備えた構成が示されている。
【００７５】
予備放電では、スイッチ２０１のオンで出力端子Ｔ２は低位側電源電圧ＶＳＳに放電され（図２のタイミングｔ０〜ｔ１、図４（ａ）のタイミングｔ０〜ｔ２）、予備充電では、スイッチ２０２のオンにより出力端子Ｔ２は高位側電源電圧ＶＤＤに充電される（図２のタイミングｔ０’〜ｔ１’、図４（ｂ）のタイミングｔ０’〜ｔ２’）。
【００７６】
図６は、本発明の別の実施例の構成を示す図である。図６において、図１と同一の要素には、同一の参照番号が付されている。図６を参照すると、この駆動回路は、入力端子Ｔ１にスイッチ１３３を介してソースが接続され、ゲートとドレインを接続したＮチャネルＭＯＳトランジスタ１１２と、ＮチャネルＭＯＳトランジスタ１１２のドレインと、高電位電源ＶＤＤ間には、スイッチ１３４と、定電流源１１４（ＰチャネルＭＯＳトランジスタ）を備え、高位側電源ＶＤＤにスイッチ１３１を介してドレインが接続され、ゲートが、ＮチャネルＭＯＳトランジスタ１１２のゲートに共通接続され、ソースが出力端子Ｔ２に接続されたＮチャネルＭＯＳトランジスタ１１１と、を備え、ＮチャネルＭＯＳトランジスタ１１１、１１２の共通ゲートは、スイッチ１３６を介して高位側電源ＶＤＤに接続され、入力端子Ｔ１と高位側電源ＶＤＤにはスイッチ１４５と定電流源１２５が直列に接続されており、出力端子Ｔ２と高位側電源ＶＤＤにはスイッチ１４２と定電流源１２３が直列に接続されており、さらに出力端子Ｔ２と高位側電源ＶＤＤには予備充電手段をなすスイッチ２０２が設けられている。
【００７７】
入力端子Ｔ１にスイッチ１４３を介してソースが接続され、ゲートとドレインを接続したＰチャネルＭＯＳトランジスタ１２２を備え、ＰチャネルＭＯＳトランジスタ１２２のドレインと、低電位電源ＶＳＳ間には、スイッチ１４４と、定電流源１２４（ＮチャネルＭＯＳトランジスタ）を備え、低位側電源ＶＳＳにスイッチ１４１を介してドレインが接続され、ゲートが、ＰチャネルＭＯＳトランジスタ１２２のゲートに共通接続され、ソースが出力端子Ｔ２に接続されたＰチャネルＭＯＳトランジスタ１２１と、を備え、ＰチャネルＭＯＳトランジスタ１２１、１２２の共通ゲートは、スイッチ１４６を介して低位側電源ＶＳＳに接続され、入力端子Ｔ１と低位側電源ＶＳＳにはスイッチ１１５と定電流源１３５が直列に接続されており、出力端子Ｔ２と低位側電源ＶＳＳにはスイッチ１３２と定電流源１１３が直列に接続されており、さらに出力端子Ｔ２と低位側電源ＶＳＳには予備放電手段をなすスイッチ２０１が設けられている。
【００７８】
トランジスタ１２５、１１４、１２３のゲートはバイアス電圧源ＢＩＡＳＰに接続されており、トランジスタ１１５、１２４、１１３のゲートはバイアス電圧源ＢＩＡＳＮに接続されている。なお、図６は、図１５に示した構成に、本発明を適用したものであり、図１５に示した構成とは、スイッチ１３１（１０３３）、１３２（１０３６）、１４１（１０４３）、１４２（１０４６）の制御の仕方が相違していること、及び、電流源１１４と高位側電源ＶＤＤ間にスイッチ１３４が設けられており、電流源１２４と低位側電源ＶＳＳ間にスイッチ１４４が設けられている点が相違している。
【００７９】
すなわち、図１５に示した従来の駆動回路では、図１６に示したように、入力信号が低電位のとき、スイッチ１０３３、１０３６が時刻ｔ２で同時にオンとされている。
【００８０】
これに対して、この実施例においては、図９のタイミング図に示すように、時刻ｔ２でスイッチ１３１をオンし、その後、時刻ｔ３でスイッチ１３２をオンしている。
【００８１】
図１５に示した回路では、図１６に示すように、入力信号が高電位のとき、スイッチ１０４３、１０４６が時刻ｔ２’で同時にオンとされている。
【００８２】
これに対して、本実施例においては、図９のタイミング図に示すように、時刻ｔ２’でスイッチ１４１をオンし、その後、時刻ｔ３’でスイッチ１４２をオンしている。かかるスイッチ制御により、消費電流を低減している。
【００８３】
また入力信号電圧が低電位の場合、電流源１１４と高位側電源ＶＤＤ間に接続するスイッチ１３４も、時刻ｔ３ではじめてオンされ、トランジスタ１１２に電流を供給する。
【００８４】
入力信号電圧が高電位の場合、電流源１２４と低位側電源ＶＳＳ間に接続するスイッチ１４４も、時刻ｔ３’ではじめてオンされ、トランジスタ１２２に電流を供給する。
【００８５】
図７は、本発明の別の実施例の構成を示す図である。図７において、図６と同一の要素には、同一の参照番号が付されている。図７に示した駆動回路は、図６に示した駆動回路の構成から、電流源１１５、１２５、及びスイッチ１３５、１４５を取り去り、新たにＰチャネルＭＯＳトランジスタ１１６、及びＮチャネルＭＯＳトランジスタ１２６を付加した回路である。ＰチャネルＭＯＳトランジスタ１１６は、ソース、ドレインを、それぞれＮチャネルＭＯＳトランジスタ１１２のゲート（ドレイン）、ソースに接続され、ゲートには電圧ＢＩＡＳＰが与えられ、ＮチャネルＭＯＳトランジスタ１２６は、ソース、ドレインをそれぞれＰチャネルＭＯＳトランジスタ１２２のゲート（ドレイン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが与えられる。電圧ＢＩＡＳＰは、電流源をなすＰチャネルＭＯＳトランジスタ１２３のゲートにも供給される。電圧ＢＩＡＳＮは、電流源をなすＮチャネルＭＯＳトランジスタ１１３のゲートにも供給される。ＰチャネルＭＯＳトランジスタ１１６は、ＰチャネルＭＯＳトランジスタ１１４より閾値電圧が小さく、同じゲート電圧に対してＰチャネルＭＯＳトランジスタ１１４より十分高い電流供給能力をもつものとし、ＮチャネルＭＯＳトランジスタ１２６も、ＮチャネルＭＯＳトランジスタ１２４より閾値電圧が小さく、同じゲート電圧に対してＮチャネルＭＯＳトランジスタ１２４より十分高い電流供給能力をもつものとする。そしてＮチャネルＭＯＳトランジスタ１１２、ＰチャネルＭＯＳトランジスタ１１４、１１６で構成される回路ブロックを回路ブロック１１０とし、ＰチャネルＭＯＳトランジスタ１２２、ＮチャネルＭＯＳトランジスタ１２４、１２６で構成される回路ブロックを回路ブロック１２０とする。ＰチャネルＭＯＳトランジスタ１１６は、入力信号電圧Ｖｉｎが電源電圧ＶＤＤ付近でＮチャネルＭＯＳトランジスタ１１２がオフする状態に近いときにオンとなり、入力端子Ｔ１と電源ＶＤＤ間に流れる定電流源１１４で制御される電流が遮断されないようにする作用をもつ。またＮチャネルＭＯＳトランジスタ１２６は、入力信号電圧Ｖｉｎが電源電圧ＶＳＳ付近でＰチャネルＭＯＳトランジスタ１２２がオフする状態に近いときにオンとなり、入力端子Ｔ１と電源ＶＳＳ間に流れる定電流源１２４で制御される電流が遮断されないようにする作用をもつ。したがって図７における回路ブロック１１０及びスイッチ１３３、１３４は図６の電流源１２５とスイッチ１４５と同様の作用を行わせることができ、図７における回路ブロック１２０及びスイッチ１４３、１４４は図６の電流源１１５とスイッチ１３５と同様の作用を行わせることができる。図７の駆動回路としての作用は図６と同様の作用が可能である。
【００８６】
図８は、図６、及び図７に示した駆動回路の電流源トランジスタのゲートにバイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮを供給するためのバイアス回路である。図８を参照すると、このバイアス回路は、ソースが高位側電源ＶＤＤに接続されドレインとゲートが接続されたＰチャネルＭＯＳトランジスタ１５３と、ソースがスイッチ１５６を介して高位側電源ＶＤＤに接続され、ゲートがＰチャネルＭＯＳトランジスタ１５３のゲートに共通接続され、バイアス電圧端子Ｔ５に接続されるＰチャネルＭＯＳトランジスタ１５４と、ドレインが、ＰチャネルＭＯＳトランジスタ１５４のドレインに接続され、ソースが低位側電源ＶＳＳに接続されドレインとゲートが接続されたＮチャネルＭＯＳトランジスタ１５２と、ドレインが、ＰチャネルＭＯＳトランジスタ１５３のドレインに接続され、ソースがスイッチ１５５を介して低位側電源ＶＳＳに接続され、ゲートがバイアス電圧ＢＩＡＳが供給されるＮチャネルＭＯＳトランジスタ１５１と、を備え、ＰチャネルＭＯＳトランジスタ１５３とゲートとドレインの共通接続点はバイアス電圧端子Ｔ５に接続され、ＢＩＡＳＰを出力し、ＮチャネルＭＯＳトランジスタ１５２とゲートとドレインの共通接続点はバイアス電圧端子Ｔ６に接続され、ＢＩＡＳＮを出力する。
【００８７】
図２の時間ｔ０〜ｔ２、ｔ０'〜ｔ２'、および図４の時間ｔ０〜ｔ３、ｔ０'〜ｔ３'では、電流制御トランジスタ（電流源）は、動作させる必要がないため、バイアス回路も停止させることができる。
【００８８】
そこで、図８において、この期間、スイッチ１５５、１５６により動作を停止させることにより更に電力を削減する。
【００８９】
図９は、図６、及び図８に示した駆動回路のスイッチの制御動作の一例を説明するための図である。図９（ａ）は図６、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。図９（ｂ）は、図６の駆動回路をエンハンスメント形トランジスタを用いて構成した場合の内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。図９では、入力信号電圧が低電位データの場合の１データ出力期間を４期間（タイミング期間）に分けている。タイミング期間ｔ０〜ｔ２で予備放電、タイミング期間ｔ２〜ｔ４で、スイッチ１３１をオンし、タイミング期間ｔ３〜ｔ４でスイッチ１３２、１３４、１３５をオンとし、またバイアス電圧を供給するためスイッチ１５５、１５６をオンとしている。
【００９０】
時刻ｔ０で、スイッチ２０１がオンとされ出力端子Ｔ２が放電され、スイッチ１３６がオンとされ、ノードＶ１０が高位側電源電圧ＶＤＤとなる。
【００９１】
時刻ｔ１で、スイッチ１３６がオフ、スイッチ１３３がオンとされ、Ｖ１０は入力信号電圧Ｖｉｎよりもトランジスタ１１２の閾値電圧Ｖｔｈ１１２だけずれた電圧値とされる。なお閾値電圧はソースを基準とした電位で表す。
Ｖ１０＝Ｖｉｎ＋Ｖｔｈ１１２
【００９２】
時刻ｔ２でスイッチ２０１がオフ、スイッチ１３１がオンとされ、出力電圧は、ノード電圧Ｖ１０よりも、トランジスタ１１１の閾値電圧Ｖｔｈ１１１だけずれた電圧とされる。
Ｖｏｕｔ＝Ｖ１０−Ｖｔｈ１１１
＝Ｖｉｎ＋Ｖｔｈ１１２−Ｖｔｈ１１１
なお出力端子Ｔ２に接続される容量性負荷を駆動する場合には、この期間ｔ２〜ｔ３間のトランジスタ１１１のソースフォロワ動作により引き上げられる出力電圧Ｖｏｕｔは、トランジスタ１１１、１１２の閾値電圧Ｖｔｈ１１１、Ｖｔｈ１１２が等しい場合でも電圧Ｖｉｎよりもやや低い電圧となる。これはトランジスタ１１１のソースフォロワ動作において、トランジスタ１１１のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を１データ出力期間内に電圧Ｖｉｎまで変化させることができないためである。
【００９３】
時刻ｔ３でスイッチ１３２、１３４、１３５がオンとされ、またスイッチ１５５、１５６がオンとされてバイアス回路（図８参照）が動作し、ＢＩＡＳＰが、電流源トランジスタ１１４、１２３、１２５のゲートに、ＢＩＡＳＮが、電流源トランジスタ１２４、１１３、１１５のゲートに供給され、Ｖ１０は、入力信号電圧Ｖｉｎよりもトランジスタ１１２のトランジスタ１１１のゲート・ソース間電圧Ｖｇｓ１１２（Ｉ１１４）（ドレイン電流は電流源１１４の電流Ｉ１１４）だけずれた電圧とされ、出力電圧Ｖｏｕｔは、Ｖ１０よりも、トランジスタ１１１のゲート・ソース間電圧Ｖｇｓ１１１（Ｉ１１３）（ドレイン電流は電流源１１３の電流Ｉ１１３）だけずれた電圧とされる。なおゲート・ソース間電圧Ｖｇｓはソースに対するゲートの電位で表す。
Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１１２（Ｉ１１４）
Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１１１（Ｉ１１３）
＝Ｖｉｎ＋Ｖｇｓ１１２（Ｉ１１４）−Ｖｇｓ１１１（Ｉ１１３）
ここでトランジスタ１１１、１１２のゲート・ソース間電圧Ｖｇｓ１１１（Ｉ１１３）、Ｖｇｓ１１２（Ｉ１１４）が等しくなるように定電流源１１３、１１４で制御する電流Ｉ１１３、Ｉ１１４を設定すれば出力電圧Ｖｏｕｔ＝Ｖｉｎとなる。
【００９４】
また図９では、入力信号電圧が高電位の場合の１データ出力期間を４期間（タイミング期間）に分けている。タイミング期間ｔ０’〜ｔ２’で予備充電、タイミング期間ｔ２’〜ｔ４’で、スイッチ１４１をオンし、タイミング期間ｔ３’〜ｔ４’でスイッチ１４２、１４４、１４５をオンとし、またバイアス電圧を供給するためスイッチ１５５、１５６をオンとしている。
【００９５】
時刻ｔ０’で、スイッチ２０２がオンとされ、出力端子Ｔ２が充電され、スイッチ１４６がオンし、ノードＶ２０が低位側電源電圧ＶＳＳとなる。
【００９６】
時刻ｔ１’でスイッチ１４６がオフ、スイッチ１４３がオンし、ノード電圧Ｖ２０は、入力信号電圧Ｖｉｎよりもトランジスタ１２２のしきい値電圧Ｖｔｈ１２２だけずれた電圧値とされる。
Ｖ２０＝Ｖｉｎ＋Ｖｔｈ１２２
【００９７】
時刻ｔ２’でスイッチ２０２がオフ、スイッチ１４１がオンとされ、出力電圧Ｖｏｕｔは、ノード電圧Ｖ２０よりも、トランジスタ１２１の閾値電圧Ｖｔｈ１２１だけずれた電圧とされる。
Ｖｏｕｔ＝Ｖ２０−Ｖｔｈ１２１
＝Ｖｉｎ＋Ｖｔｈ１２２−Ｖｔｈ１２１
なお出力端子Ｔ２に接続される容量性負荷を駆動する場合には、この期間ｔ２’〜ｔ３’間のトランジスタ１２１のソースフォロワ動作により引き下げられる出力電圧Ｖｏｕｔは、トランジスタ１２１、１２２の閾値電圧Ｖｔｈ１２１、Ｖｔｈ１２２が等しい場合でも電圧Ｖｉｎよりもやや高い電圧となる。これはトランジスタ１２１のソースフォロワ動作において、トランジスタ１２１のゲート・ソース間電圧が閾値電圧に近づくにつれて電流駆動能力が徐々に下がるため容量性負荷の電圧を１データ出力期間内に電圧Ｖｉｎまで変化させることができないためである。
【００９８】
時刻ｔ３’で、スイッチ１４２、１４４、１４５がオンとされ、またスイッチ１５５、１５６がオンとされてバイアス回路が動作し、ＢＩＡＳＰが、電流源トランジスタ１１４、１２３、１２５のゲートに、ＢＩＡＳＮが、電流源トランジスタ１２４、１１３、１１５のゲートに供給され、Ｖ２０は、入力信号電圧Ｖｉｎよりもトランジスタ１２２のゲート・ソース間電圧Ｖｇｓ１２２（Ｉ１２４）（ドレイン電流は電流源１２４の電流Ｉ１２４）だけずれた電圧とされ、出力電圧Ｖｏｕｔは、Ｖ２０よりも、トランジスタ１２１のゲート・ソース間電圧Ｖｇｓ１２１（Ｉ１２３）（ドレイン電流は電流源１２３の電流Ｉ１２３）だけずれた電圧とされる。
Ｖ２０＝Ｖｉｎ＋Ｖｇｓ１２２（Ｉ１２４）
Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ１２１（Ｉ１２３）
＝Ｖｉｎ＋Ｖｇｓ１２２（Ｉ１２４）−Ｖｇｓ１２１（Ｉ１２３）
ここでトランジスタ１２１、１２２のゲート・ソース間電圧Ｖｇｓ１２１（Ｉ１２３）、Ｖｇｓ１２２（Ｉ１２４）が等しくなるように定電流源１２３、１２４で制御する電流Ｉ１２３、Ｉ１２４を設定すれば出力電圧Ｖｏｕｔ＝Ｖｉｎとなる。
【００９９】
図１０は、図７、及び図８に示した駆動回路のスイッチの制御動作の一例を示す図である。図１０では、図６のスイッチ１３５、１４５の制御がないことと、一部のスイッチの制御タイミングを共通化したことをのぞき、図９のスイッチ制御と基本的に同様とされる。出力電圧波形も、図９（ｂ）に示したものと同様とされる。
【０１００】
図１１は、図９に示したスイッチ制御動作実行時の駆動回路の動作の回路シミュレーション結果（電圧波形）を示す図である。出力負荷を１Ｋオーム、１５ｐＦ、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖ、Ｖｉｎ＝２．５Ｖとし、６０μｓｅｃにわたり、入力電圧と出力電圧の電圧波形（回路シミュレーション結果）を示している。
【０１０１】
図１２は、本発明の駆動回路を、多出力駆動回路に適用した構成を示す図である。多出力駆動回路は、例えば液晶表示装置のデータ線の駆動に用いられる。図１２を参照すると、この多出力駆動回路は、参照電圧として例えば高位側電源ＶＤＤと低位側電源ＶＳＳ間に抵抗体が複数接続され抵抗ストリングを構成し、抵抗ストリングのタップから、階調電圧を出力する階調電圧発生手段２００を備えている。階調電圧発生手段２００からの階調電圧（アナログ電圧）は、デコーダ３００に入力され、デコーダ３００は、映像デジタル信号を入力し、映像デジタル信号に基づき、デコードし、対応する階調電圧を選択出力し、駆動回路１００に入力される。駆動回路１００は、図６乃至図９を参照して説明した前記実施例の構成からなる。バイアス回路１０２は、図８に示した構成とされ、バイアス電圧ＢＩＡＳ、ＰＢＩＡＳＮを出力する。
【０１０２】
なお、バイアス回路１０２は、あらかじめ定められたＭ個（Ｍ＞２）の駆動回路毎に設けられる。また、駆動回路１００のスイッチのオン、オフを制御するスイッチ制御手段１０１を備えており、このスイッチ制御手段１０１は、図２、図４、図９（ａ）、又は図１０に示したような制御動作で、駆動回路１００のスイッチのオン、オフを制御する。並列に配置された駆動回路１００の出力端子群４００は、液晶パネルのデータ線を駆動する。
【０１０３】
なお、上記実施例では、エンハンスメント型のＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタを用いた例について説明したが、デプリーション型のＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタについても同様な議論がなりたつ。
【０１０４】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、特許請求の範囲の請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０５】
【発明の効果】
以上説明したように本発明によれば、出力段がソースフォロワ構成の駆動回路において、出力段トランジスタのソースフォロワ駆動において、トランジスタのドレイン電流を制御する期間と遮断する期間を設け、遮断期間においても、ソースフォロワ動作が行われ、この間静消費電力を消費せずに、所望の電圧付近まで駆動することができ、その後、ドレイン電流を制御する期間に所望の電圧まで高い電圧精度で駆動することができ、低消費電力化と高精度電圧出力を実現している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１に示した本発明の一実施例の動作を説明するための図である。
【図３】本発明の一実施例のゲートバイアス制御手段の構成を示す図である。
【図４】図３に示した本発明の一実施例の動作を説明するための図である。
【図５】本発明の一実施例の予備充放電手段の構成を示す図である。
【図６】本発明の別の実施例の構成を示す図である。
【図７】本発明の別の実施例の構成を示す図である。
【図８】本発明の実施例におけるバイアス回路の構成を示す図である。
【図９】（ａ）は図６、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１０】図７、図８に示した本発明の実施例のスイッチ制御動作を説明するためのタイミング図である。
【図１１】本発明によるスイッチ制御の回路シミュレーション結果の一例を示す図である。
【図１２】本発明の駆動回路を備えた多出力回路の構成を示す図である。
【図１３】特開平１１−１１９７５０号公報の駆動回路の構成を示す図である。
【図１４】（ａ）は、特開平１１−１１９７５０号公報のスイッチ制御動作を示すタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１５】特開２０００−３３８４６１号公報の駆動回路の構成を示す図である。
【図１６】（ａ）は、特開特開２０００−３３８４６１号公報のスイッチ制御動作を示すタイミング図である。（ｂ）は、内部ノード、入力信号電圧、出力電圧の電圧波形を示す図である。
【図１７】特開２０００−３３８４６１号公報の駆動回路の構成を示す図である。
【符号の説明】
１１ ゲートバイアス制御手段
１２ ゲートバイアス制御手段
１３ 予備充放電手段
１００ 駆動回路
１０１ スイッチ制御手段
１０２ バイアス回路
１１０、１２０ 回路ブロック
１１１、１１２、１２６、１５１、１５２ ＮチャネルＭＯＳトランジスタ
１２１、１２２、１１６、１５３、１５４ ＰチャネルＭＯＳトランジスタ
１１３、１１４、１１５、１２３、１２４、１２５ 定電流源（電流制御回路）
１３１、１３２、１３３、１３４、１３５、１３６、１４１、１４２、１４３、１４４、１４５、１４６、１５５、１５６、２０１、２０２ スイッチ
２００ 階調発生手段
３００ デコーダ
４００ 出力端子群
１０１０、１０２０ 回路ブロック
１０１１、１０１２、１０２６ ＮチャネルＭＯＳトランジスタ
１０２１、１０２２、１０１６ ＰチャネルＭＯＳトランジスタ
１０１３、１０１４、１０１５、１０２３、１０２４、１０２５ 定電流源（電流制御回路）
１０３１、１０３２、１０３３、１０３４、１０３５、１０３６、１０４１、１０４２、１０４３、１０４４、１０４５、１０４６ スイッチ
Claims (24)
- 出力端子と第１の電源間に直列形態に接続されている、フォロワ構成のトランジスタ及び第１のスイッチと、
前記出力端子と第２の電源間に直列形態に接続されている、第１の電流源及び第２のスイッチと、
入力信号電圧に基づき前記フォロワ構成のトランジスタに入力バイアス電圧を供給するバイアス制御手段と、
を少なくとも備え、
データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記トランジスタをフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定される所望電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１及び第２のスイッチをともにオン状態とし、前記後のタイミングより、前記入力信号電圧に対応して規定される前記所望電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記バイアス制御手段が、前記出力端子電圧が前記所望の電圧となるときに、前記トランジスタに流れる電流が十分小さい電流をとるような、一定のバイアス電圧に制御する、ことを特徴とする請求項１記載の駆動回路。
- 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ及び第１のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源、及び第２のスイッチと、
入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
を備え、
データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１、及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ、及び第３のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源、及び第４のスイッチと、
入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
を備え、
データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３、及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記出力端子を予備放電する手段を備え、
前記出力端子から低電位データを出力するときに、前記一のタイミングのまえに前記出力端子を予備放電する、ことを特徴とする請求項３記載の駆動回路。 - 前記出力端子を予備充電する手段を備え、
前記出力端子から高電位データを出力するときに、前記一のタイミングのまえに前記出力端子を予備充電する、ことを特徴とする請求項４記載の駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ、及び第１のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源、及び第２のスイッチと、
入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ、及び第３のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源、及び第４のスイッチと、
前記入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
を備え、
低電位データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１、及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、高電位データ出力期間の一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３、及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記第１のゲートバイアス制御手段が、ドレインとゲートが、前記第１のＭＯＳトランジスタのゲートと共通接続され、ソースが第５のスイッチを介して前記入力端子に接続されている第１導電型の第３のＭＯＳトランジスタを備え、
前記第３のＭＯＳトランジスタのドレインと前記高電位電源間に直列形態に接続されている、第３の電流源、及び第６のスイッチと、
前記入力端子と第５のスイッチの接続点と前記低電位電源間に直列形態に接続されている、第４の電流源、及び第７のスイッチと、
前記第１、第３のＭＯＳトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第８のスイッチと、
を備えている、ことを特徴とする請求項３又は７記載の駆動回路。 - 前記第２のゲートバイアス制御手段が、ドレインとゲートが前記第２のＭＯＳトランジスタのゲートと共通接続され、ソースが、第９のスイッチを介して前記入力端子に接続されている第２導電型の第４のＭＯＳトランジスタを備え、
前記第４のＭＯＳトランジスタのドレインと低電位電源間に直列形態に接続されている、第５の電流源、及び第１０のスイッチと、
前記入力端子と前記第９のスイッチの接続点と前記高電位電源間に直列形態に接続されている、第６の電流源、及び第１１のスイッチと、
前記第２、第４のＭＯＳトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第１２のスイッチと、
を備えている、ことを特徴とする請求項４又は７記載の駆動回路。 - 前記出力端子を予備放電、及び予備充電する手段を備え、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を予備充電する、構成とされてなる、ことを特徴とする請求項７記載の駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ、及び第１のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源、及び第２のスイッチと、
入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ、及び第３のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源、及び第４のスイッチと、
前記入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
を備え、
前記第１のゲートバイアス制御手段が、
ドレインとゲートが、前記第１のＭＯＳトランジスタのゲートと共通接続され、ソースが第５のスイッチを介して前記入力端子に接続されている第１導電型の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのドレインと前記高電位電源間に直列形態に接続されている、第３の電流源、及び第６のスイッチと、
前記入力端子と第５のスイッチの接続点と前記低電位電源間に直列形態に接続されている、第４の電流源、及び第７のスイッチと、
前記第１、第３のＭＯＳトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第８のスイッチと、
を備え、
前記第２のゲートバイアス制御手段が、
ドレインとゲートが前記第２のＭＯＳトランジスタのゲートと共通接続され、ソースが、第９のスイッチを介して前記入力端子に接続されている第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと低電位電源間に直列形態に接続されている、第５の電流源、及び第１０のスイッチと、
前記入力端子と前記第９のスイッチの接続点と前記高電位電源間に直列形態に接続されている、第６の電流源、及び第１１のスイッチと、
前記第２、第４のＭＯＳトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第１２のスイッチと、
を備え、
低電位データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１、及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、高電位データ出力期間の一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３、及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 出力端子と高電位電源間に直列形態に接続されている、ソースフォロワ構成の第１導電型の第１のＭＯＳトランジスタ、及び第１のスイッチと、
前記出力端子と低電位電源間に直列形態に接続されている、第１の電流源、及び第２のスイッチと、
入力信号電圧に基づき前記第１のＭＯＳトランジスタにゲートバイアス電圧を供給する第１のゲートバイアス制御手段と、
前記出力端子と低電位電源間に直列形態に接続されている、ソースフォロワ構成の第２導電型の第２のＭＯＳトランジスタ、及び第３のスイッチと、
前記出力端子と高電位電源間に直列形態に接続されている、第２の電流源、及び第４のスイッチと、
前記入力信号電圧に基づき前記第２のＭＯＳトランジスタにゲートバイアス電圧を供給する第２のゲートバイアス制御手段と、
を備え、
前記第１のゲートバイアス制御手段が、
ドレインとゲートが、前記第１のＭＯＳトランジスタのゲートと共通接続され、ソースが第５のスイッチを介して入力端子に接続されている第１導電型の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのドレインと高電位電源間に直列に接続されている、第３の電流源、及び第６のスイッチと、
前記第３のＭＯＳトランジスタのドレインとソースに、ソースとドレインがそれぞれ接続され、ゲートにバイアス電圧が供給される第２導電型の第４のＭＯＳトランジスタと、
前記第１、第３のＭＯＳトランジスタのゲートの共通接続点と前記高電位電源間に接続されている第７のスイッチと、
を備え、
前記第２のゲートバイアス制御手段が、
ドレインとゲートが前記第２のＭＯＳトランジスタのゲートと共通接続され、ソースが、第８のスイッチを介して入力端子に接続されている第２導電型の第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタのドレインと低電位電源間に直列に接続されている、第４の電流源、及び第９のスイッチと、
前記第５のＭＯＳトランジスタのドレインとソースに、ソースとドレインがそれぞれ接続され、ゲートにバイアス電圧が供給される第１導電型の第６のＭＯＳトランジスタと、
前記第２、第５のＭＯＳトランジスタのゲートの共通接続点と前記低電位電源間に接続されている第１０のスイッチと、
を備え、
低電位データ出力期間の一のタイミングで、前記第１のスイッチをオンして、前記第１のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、一のタイミングの後のタイミングで、前記第２のスイッチをオンして前記第１、及び第２のスイッチをともにオン状態とする手段を備え、前記第１のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動し、
高電位データ出力期間の一のタイミングで、前記第３のスイッチをオンして、前記第２のＭＯＳトランジスタをソースフォロワ動作させ、前記出力端子電圧を前記入力信号電圧に対応して規定されるある電圧付近まで駆動し、前記高電位データ出力期間の一のタイミングの後のタイミングで、前記第４のスイッチをオンし、前記第３、及び第４のスイッチをオン状態とする手段を備え、前記第２のＭＯＳトランジスタのドレイン電流を制御する前記後のタイミングより、前記入力信号電圧に対応して規定される前記ある電圧まで駆動する、構成とされてなる、ことを特徴とする駆動回路。 - 前記高電位電源と前記出力端子との間に接続されている第１３のスイッチを含む予備充電手段と、
前記低電位電源と前記出力端子との間に接続されている第１４のスイッチを含む予備放電手段と、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記第１４のスイッチをオンして前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を前記第１３のスイッチをオンして予備充電する、ことを特徴とする請求項１１に記載の駆動回路。 - 前記高電位電源と前記出力端子との間に接続されている第１１のスイッチを含む予備充電手段と、
前記低電位電源と前記出力端子との間に接続されている第１２のスイッチを含む予備放電手段と、
前記入力信号電圧が低電位データのデータ出力期間において、前記一のタイミングのまえに前記第１２のスイッチをオンして前記出力端子を予備放電し、
前記入力信号電圧が高電位データのデータ出力期間において、前記一のタイミングのまえに前記出力端子を前記第１１のスイッチをオンして予備充電する、ことを特徴とする請求項１２に記載の駆動回路。 - 前記入力信号電圧が低電位データのデータ出力期間において、４つのタイミング期間よりなり、
第１のタイミング期間では、前記第８のスイッチをオンし、残りの第１乃至第７、第９乃至第１２のスイッチはオフ状態とされ、
第２のタイミング期間では、前記第８のスイッチがオフされ、第５のスイッチがオンされ、
前記第１、前記第２のタイミング期間の少なくとも一方で前記出力端子が予備放電され、
第３のタイミング期間では、前記第１のスイッチがオンされ、第５のスイッチはオン状態とされ、
第４のタイミング期間では、前記第２のスイッチがオンされ、前記第１のスイッチと前記第５のスイッチはオン状態とされ、前記第６のスイッチ、前記第７のスイッチがオンされ、
前記入力信号電圧が高電位データのデータ出力期間において、４つのタイミング期間よりなり、
第１のタイミング期間では、前記第１２のスイッチをオンし、前記第１乃至第１１のスイッチがオフ状態とされ、
第２のタイミング期間では、前記第１２のスイッチがオフされ、前記第９のスイッチがオンされ、
前記第１、前記第２のタイミング期間の少なくとも一方で前記出力端子が予備充電され、
第３のタイミング期間では、前記第３のスイッチがオンされ、前記第９のスイッチはオン状態とされ、
第４のタイミング期間では、前記第４のスイッチがオンされ、前記第３のスイッチと前記第９のスイッチはオン状態とされ、前記第１０のスイッチ、前記第１１のスイッチがオンされる、ことを特徴とする請求項１１に記載の駆動回路。 - 前記入力信号電圧が低電位データのデータ出力期間において、４つのタイミング期間よりなり、
第１のタイミング期間では、前記第７及び前記第１０のスイッチの少なくとも前記第７のスイッチをオンし、残りの第１乃至第６、第８乃至第９のスイッチはオフ状態とされ、
第２のタイミング期間では、前記第７及び前記第１０のスイッチがオフ状態とされ、前記第５及び前記第８のスイッチの少なくとも前記第５のスイッチがオンされ、
前記第１、前記第２のタイミング期間の少なくとも一方で前記出力端子が予備放電され、
第３のタイミング期間では、前記第１のスイッチがオンされ、前記第５及び前記第８のスイッチの少なくとも前記第５のスイッチはオン状態とされ、
第４のタイミング期間では、前記第２のスイッチがオンされ、前記第１のスイッチはオン状態とされ、前記第５及び前記第８のスイッチの少なくとも前記第５のスイッチはオン状態とされ、前記第６及び前記第９のスイッチの少なくとも前記第６のスイッチがオンされ、
前記入力信号電圧が高電位データのデータ出力期間において、４つのタイミング期間よりなり、
第１のタイミング期間では、前記第７及び前記第１０のスイッチの少なくとも前記第１０のスイッチをオンし、前記第１乃至第６、前記第８乃至第９のスイッチがオフ状態とされ、
第２のタイミング期間では、前記第７及び前記第１０のスイッチがオフ状態とされ、前記第５及び前記第８のスイッチの少なくとも前記第８のスイッチがオンされ、
前記第１、前記第２のタイミング期間の少なくとも一方で前記出力端子が予備充電され、
第３のタイミング期間では、前記第３のスイッチがオンされ、前記第５及び前記第８のスイッチの少なくとも前記第８のスイッチはオン状態とされ、
第４のタイミング期間では、前記第４のスイッチがオンされ、前記第３のスイッチはオン状態とされ、前記第５及び前記第８のスイッチの少なくとも前記第８のスイッチはオン状態とされ、前記第６及び前記第９のスイッチの少なくとも前記第９のスイッチがオンされる、ことを特徴とする請求項１２に記載の駆動回路。 - 前記第２の電流源、前記第３の電流源、前記第６の電流源を構成する第２導電型トランジスタのゲートに第１のバイアス電圧を与え、
前記第１の電流源、前記第４の電流源、前記第５の電流源を構成する第１導電型トランジスタのゲートに第２のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第１、第２のバイアス電圧の電源パスにスイッチを備え、該スイッチにより、動作、停止が制御される、ことを特徴とする請求項１１記載の駆動回路。 - 前記第２の電流源、前記第３の電流源、前記第６の電流源を構成する第２導電型トランジスタのゲートに第１のバイアス電圧を与え、
前記第１の電流源、前記第４の電流源、前記第５の電流源を構成する第１導電型トランジスタのゲートに第２のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第１、第２のバイアス電圧の電源パスにスイッチを備え、前記スイッチは、少なくとも前記第４のタイミング期間にオンされる、ことを特徴とする請求項１５記載の駆動回路。 - 高電位電源と出力端子との間に直列形態に接続されている、ソースフォロワ構成の第１導電型のトランジスタ、及び第１のスイッチと、
前記出力端子と低電位電源との間に直列形態に接続されている、ソースフォロワ構成の第２導電型のトランジスタ、及び第２のスイッチと、
前記高電位電源と前記出力端子との間に直列形態に接続されている、第１の電流源、及び第３のスイッチと、
前記低電位電源と前記出力端子との間に直列形態に接続されている、第２の電流源、及び第４のスイッチと、
入力信号電圧を入力し前記第１導電型のトランジスタのゲートのバイアス電圧を制御する第１のゲートバイアス制御手段と、
前記入力信号電圧を入力し、前記第２導電型のトランジスタのゲートのバイアス電圧を制御する第２のゲートバイアス制御手段と、
前記出力端子を前記入力信号電圧に応じて予備充電または予備放電する予備充放電手段と、
を備え、
あらかじめ定められた基準電圧未満の低電位レベルを出力する一出力期間において、第１の時刻で、前記出力端子を予備放電し、前記第１乃至第４のスイッチはすべてオフとされ、
第２の時刻で、前記予備放電を停止し、前記第１のスイッチをオンし、
第３の時刻で、前記第１のスイッチをオン状態としたまま、前記第４のスイッチをオンとし、
前記基準電圧以上の高電位レベルを出力する一出力期間において、第１の時刻で、前記出力端子を予備充電し、前記第１乃至第４のスイッチはすべてオフとされ、
第２の時刻で、前記予備充電を停止し、前記第２のスイッチをオンし、
第３の時刻で、前記第２のスイッチをオン状態としたまま、前記第３のスイッチをオンとする構成とされている、ことを特徴とする駆動回路。 - 請求項１乃至１９のいずれか一の前記駆動回路において、
前記駆動回路の前記スイッチのオン、オフの制御が、前記駆動回路に接続されるスイッチ制御手段によって行われる、ことを特徴とする駆動回路。 - 請求項１乃至２０のいずれか一の前記駆動回路をデータ線の駆動に用いた液晶表示装置。
- 第１、第２の参照電圧間に直列形態に接続されている複数の抵抗を備え各タップから階調電圧を生成する階調発生手段と、
デジタル信号を入力し前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード回路を備え、
前記デコード回路の出力を入力し、データ線を駆動する駆動回路であって、請求項１乃至１９のいずれか一の前記駆動回路を複数備え、
前記各駆動回路におけるスイッチ制御を行うスイッチ制御手段と、
前記駆動回路の前記電流源に対してバイアス電圧を供給するバイアス回路と、
を備えている、ことを特徴とする駆動回路。 - 前記第２の電流源、前記第３の電流源を構成する第２導電型のＭＯＳトランジスタ、及 び、前記第４のＭＯＳトランジスタのゲートに第１のバイアス電圧を与え、
前記第１の電流源、前記第４の電流源を構成する第１導電型のＭＯＳトランジスタ、及び、前記第６のＭＯＳトランジスタのゲートに第２のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第１、第２のバイアス電圧の電源パスにスイッチを備え、該スイッチにより、動作、停止が制御される、ことを特徴とする請求項１２記載の駆動回路。 - 前記第２の電流源、前記第３の電流源を構成する第２導電型のＭＯＳトランジスタ、及び、前記第４のＭＯＳトランジスタのゲートに第１のバイアス電圧を与え、
前記第１の電流源、前記第４の電流源を構成する第１導電型のＭＯＳトランジスタ、及び、前記第６のＭＯＳトランジスタのゲートに第２のバイアス電圧を与えるバイアス回路を備え、
前記バイアス回路は、前記第１、第２のバイアス電圧の電源パスにスイッチを備え、前記スイッチは、少なくとも前記第４のタイミング期間にオンされる、ことを特徴とする請求項１６記載の駆動回路。
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