JP2002062837A - 駆動回路及び駆動方法 - Google Patents
駆動回路及び駆動方法Info
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- JP2002062837A JP2002062837A JP2000292642A JP2000292642A JP2002062837A JP 2002062837 A JP2002062837 A JP 2002062837A JP 2000292642 A JP2000292642 A JP 2000292642A JP 2000292642 A JP2000292642 A JP 2000292642A JP 2002062837 A JP2002062837 A JP 2002062837A
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Abstract
(57)【要約】
【課題】出力電圧範囲を増加することができる駆動回路
及び方法を提供すること。 【解決手段】第１回路装置、第２回路装置、及び出力装
置を備えた駆動回路及び方法であり、選択信号に基づい
て、前記第１回路装置の出力ポートに第１所定状態を生
じさせ、あるいは第１出力信号を出力させ、前記第１出
力信号は第１電圧源及び第２電圧源が限定する第１電圧
範囲内にある工程と、前記選択信号に基づいて、前記第
２回路装置の出力ポートに第２所定状態を生じさせ、あ
るいは第２出力信号を出力させ、前記第２出力信号は第
３電圧源及び第４電圧源が限定する第２電圧範囲内にあ
る工程と、前記第１回路装置の出力ポートが前記第１所
定状態を生じ、前記第２回路装置が前記第２出力信号を
出力するとき、前記出力装置は前記第２出力信号を出力
し、前記第１回路装置が前記第１出力信号を出力し、前
記第２回路装置の出力ポートが前記第２所定状態を生じ
るとき、前記出力装置は前記第１出力信号を出力する工
程と、からなる。
及び方法を提供すること。 【解決手段】第１回路装置、第２回路装置、及び出力装
置を備えた駆動回路及び方法であり、選択信号に基づい
て、前記第１回路装置の出力ポートに第１所定状態を生
じさせ、あるいは第１出力信号を出力させ、前記第１出
力信号は第１電圧源及び第２電圧源が限定する第１電圧
範囲内にある工程と、前記選択信号に基づいて、前記第
２回路装置の出力ポートに第２所定状態を生じさせ、あ
るいは第２出力信号を出力させ、前記第２出力信号は第
３電圧源及び第４電圧源が限定する第２電圧範囲内にあ
る工程と、前記第１回路装置の出力ポートが前記第１所
定状態を生じ、前記第２回路装置が前記第２出力信号を
出力するとき、前記出力装置は前記第２出力信号を出力
し、前記第１回路装置が前記第１出力信号を出力し、前
記第２回路装置の出力ポートが前記第２所定状態を生じ
るとき、前記出力装置は前記第１出力信号を出力する工
程と、からなる。
Description
【０００１】
【発明の属する技術分野】本発明は駆動回路技術、特に
出力電圧範囲を増加できる回路及びその制御方法に関す
るものである。
出力電圧範囲を増加できる回路及びその制御方法に関す
るものである。
【０００２】
【従来の技術】従来、液晶の電圧転換特性の制限を受け
るなかで、コントラストを高めて好ましい現像効果を現
すために、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ
ＬＣＤ）の駆動回路には通常８〜１２Ｖの操作電圧が採
用されてきた。しかし、現今の半導体ＣＭＯＳ製造工程
では、大部分が５Ｖ、３．３Ｖ、あるいはそれ以下であ
るため、薄膜トランジスタ液晶ディスプレイが属する使
用電圧範囲は「相当の高電圧」である。一般的なＣＭＯ
Ｓ製造工程において、ゲート酸化膜は７〜９Ｖの間でブ
レークダウン現象を引き起こす可能性があるため、８〜
１２Ｖの電圧環境下で適用することができない。従っ
て、液晶ディスプレイが必要とする駆動回路を製造する
ための高電圧製造工程が必要である。
るなかで、コントラストを高めて好ましい現像効果を現
すために、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ
ＬＣＤ）の駆動回路には通常８〜１２Ｖの操作電圧が採
用されてきた。しかし、現今の半導体ＣＭＯＳ製造工程
では、大部分が５Ｖ、３．３Ｖ、あるいはそれ以下であ
るため、薄膜トランジスタ液晶ディスプレイが属する使
用電圧範囲は「相当の高電圧」である。一般的なＣＭＯ
Ｓ製造工程において、ゲート酸化膜は７〜９Ｖの間でブ
レークダウン現象を引き起こす可能性があるため、８〜
１２Ｖの電圧環境下で適用することができない。従っ
て、液晶ディスプレイが必要とする駆動回路を製造する
ための高電圧製造工程が必要である。
【０００３】しかしながら、新しい製造工程を開発する
コストを免除するために、アメリカ合衆国特許第5,578,
957号及び第5,510,748号等には“Integrated Circuit H
aving Different Power Supplies for Increased Outp
ut Voltage Range while Retaining Small Device Ge
ometries”が開示されており、５Ｖの標準的製造工程を
採用して、ディスプレイが必要とする駆動回路を実現し
ている。図５では、アメリカ合衆国特許第5,578,957号
及び第5,510,748号に開示される列駆動回路（column dr
iver circuit）のブロック略図が示されている。
コストを免除するために、アメリカ合衆国特許第5,578,
957号及び第5,510,748号等には“Integrated Circuit H
aving Different Power Supplies for Increased Outp
ut Voltage Range while Retaining Small Device Ge
ometries”が開示されており、５Ｖの標準的製造工程を
採用して、ディスプレイが必要とする駆動回路を実現し
ている。図５では、アメリカ合衆国特許第5,578,957号
及び第5,510,748号に開示される列駆動回路（column dr
iver circuit）のブロック略図が示されている。
【０００４】図５において、符号４０はいくつかのビッ
トを含んだデジタル出力信号であり、液晶ディスプレイ
中のあるピクセルが必要とする輝度値を表示するのに用
いられる。液晶ディスプレイが必要とする濃淡（モノク
ロディスプレイ）又は明度（カラーディスプレイ）に基
づいて、デジタル出力信号４０は４つ、あるいはさらに
多くのビットを含むことができる。符号４８及び５２は
２つの回路ブロックに分かれて属し、そのうち回路ブロ
ック４８は、ＶDD2（約＋１２Ｖ）及びＶSS2（約＋６
Ｖ）から電源が供給され、レベルシフター４６、ＤＡコ
ンバーター（以下ＤＡＣ回路）５４、並びにサンプル及
びホールド回路（以下Ｓ／Ｈ回路）５６等からなってい
る。回路ブロック５２は、ＶDD1（約＋６Ｖ）及びＶSS1
（約０Ｖ）から電源が供給され、レベルシフター５０、
ＤＡＣ回路６８、並びにＳ／Ｈ回路７０等からなってい
る。
トを含んだデジタル出力信号であり、液晶ディスプレイ
中のあるピクセルが必要とする輝度値を表示するのに用
いられる。液晶ディスプレイが必要とする濃淡（モノク
ロディスプレイ）又は明度（カラーディスプレイ）に基
づいて、デジタル出力信号４０は４つ、あるいはさらに
多くのビットを含むことができる。符号４８及び５２は
２つの回路ブロックに分かれて属し、そのうち回路ブロ
ック４８は、ＶDD2（約＋１２Ｖ）及びＶSS2（約＋６
Ｖ）から電源が供給され、レベルシフター４６、ＤＡコ
ンバーター（以下ＤＡＣ回路）５４、並びにサンプル及
びホールド回路（以下Ｓ／Ｈ回路）５６等からなってい
る。回路ブロック５２は、ＶDD1（約＋６Ｖ）及びＶSS1
（約０Ｖ）から電源が供給され、レベルシフター５０、
ＤＡＣ回路６８、並びにＳ／Ｈ回路７０等からなってい
る。
【０００５】レベルシフター４６はデジタル信号４０を
受信して、信号の電圧範囲を＋６Ｖ〜＋１２Ｖ間の電圧
範囲まで上げる。また、レベルシフター５０によってデ
ジタル信号４０が受信されるため、信号の電圧範囲は０
Ｖ〜＋６Ｖ間の電圧範囲に限定される。それから、レベ
ルシフター４６及び５０によって電圧範囲を調整された
後のデジタル信号は、それぞれＤＡＣ回路５４及び６８
に達し、対応するアナログ信号６２及び７６に変換され
る。そのうちアナログ信号６２は＋６Ｖ〜＋１２Ｖ間の
電圧範囲内にあり、アナログ信号７６は０Ｖ〜＋６Ｖの
間の電圧範囲内にある。次に、アナログ信号６２及び７
６はそれぞれＳ／Ｈ回路５６及び７０に達し、Ｓ／Ｈ回
路５６及び７０は、新しい出力信号４０がレベルシフタ
ー４６及び５０に現れたときストローブ（strobe）さ
れ、それぞれアナログ信号６２及び７６に対してサンプ
ル保存するのに用いられ、それぞれ信号６３及び７８に
よって出力バッファ回路６４に出力する。
受信して、信号の電圧範囲を＋６Ｖ〜＋１２Ｖ間の電圧
範囲まで上げる。また、レベルシフター５０によってデ
ジタル信号４０が受信されるため、信号の電圧範囲は０
Ｖ〜＋６Ｖ間の電圧範囲に限定される。それから、レベ
ルシフター４６及び５０によって電圧範囲を調整された
後のデジタル信号は、それぞれＤＡＣ回路５４及び６８
に達し、対応するアナログ信号６２及び７６に変換され
る。そのうちアナログ信号６２は＋６Ｖ〜＋１２Ｖ間の
電圧範囲内にあり、アナログ信号７６は０Ｖ〜＋６Ｖの
間の電圧範囲内にある。次に、アナログ信号６２及び７
６はそれぞれＳ／Ｈ回路５６及び７０に達し、Ｓ／Ｈ回
路５６及び７０は、新しい出力信号４０がレベルシフタ
ー４６及び５０に現れたときストローブ（strobe）さ
れ、それぞれアナログ信号６２及び７６に対してサンプ
ル保存するのに用いられ、それぞれ信号６３及び７８に
よって出力バッファ回路６４に出力する。
【０００６】また、図５に示されるように、あるビット
信号１２６を個別にレベルシフター１２８及び１３２に
出力し、制御信号ＥＮＨ及びＥＮＬを生成するのに用い
られる。レベルシフター１２８はＶDD2及びＶSS2から電
源を供給され、レベルシフター１３２はＶDD1及びＶSS1
から電源を供給される。アメリカ合衆国特許第5,578,95
7号及び第5,510,748号に記載されるように、ビット信号
１２６がハイレベルであるとき、制御信号ＥＮＨはレベ
ルシフター１２８を経由してＶSS2電圧に切換え、制御
信号ＥＮＬはレベルシフター１３２を経由してＶSS1電
圧に切換える。ビット信号１２６がローレベルであると
き、制御信号ＥＮＨはＶDD2電圧に切換え、制御信号Ｅ
ＮＬはＶDD1電圧に切換える。
信号１２６を個別にレベルシフター１２８及び１３２に
出力し、制御信号ＥＮＨ及びＥＮＬを生成するのに用い
られる。レベルシフター１２８はＶDD2及びＶSS2から電
源を供給され、レベルシフター１３２はＶDD1及びＶSS1
から電源を供給される。アメリカ合衆国特許第5,578,95
7号及び第5,510,748号に記載されるように、ビット信号
１２６がハイレベルであるとき、制御信号ＥＮＨはレベ
ルシフター１２８を経由してＶSS2電圧に切換え、制御
信号ＥＮＬはレベルシフター１３２を経由してＶSS1電
圧に切換える。ビット信号１２６がローレベルであると
き、制御信号ＥＮＨはＶDD2電圧に切換え、制御信号Ｅ
ＮＬはＶDD1電圧に切換える。
【０００７】したがって、出力バッファ回路６４は制御
信号ＥＮＨ及びＥＮＬに基づき、信号６３及び７８に対
して選択を行う。出力バッファ回路６４の詳細な回路は
図６に示される。
信号ＥＮＨ及びＥＮＬに基づき、信号６３及び７８に対
して選択を行う。出力バッファ回路６４の詳細な回路は
図６に示される。
【０００８】実際、出力バッファ回路６４は、マルチプ
レクサ同様、Ｓ／Ｈ回路５６及び７０が出力するアナロ
グ信号６３及び７８に対して選択を行うのに用いられ
る。図６に示されるように、アナログ信号６３はＰＭＯ
Ｓトランジスタ１３６のソースターミナルに達する。こ
のＰＭＯＳトランジスタ１３６のゲートは信号ＥＮＨの
制御を経ており、ドレインターミナル及び他方のＰＭＯ
Ｓトランジスタ１４０のソースが連接して回路ノードＡ
となる。ＰＭＯＳトランジスタ１４０のゲートは、Ｖ
SS2を受けるのに用いられ、それによってドレインター
ミナルが出力ターミナル６６に連結する。
レクサ同様、Ｓ／Ｈ回路５６及び７０が出力するアナロ
グ信号６３及び７８に対して選択を行うのに用いられ
る。図６に示されるように、アナログ信号６３はＰＭＯ
Ｓトランジスタ１３６のソースターミナルに達する。こ
のＰＭＯＳトランジスタ１３６のゲートは信号ＥＮＨの
制御を経ており、ドレインターミナル及び他方のＰＭＯ
Ｓトランジスタ１４０のソースが連接して回路ノードＡ
となる。ＰＭＯＳトランジスタ１４０のゲートは、Ｖ
SS2を受けるのに用いられ、それによってドレインター
ミナルが出力ターミナル６６に連結する。
【０００９】制御信号ＥＮＨがローレベル（つまりＶ
SS2）であるとき、ＰＭＯＳトランジスタ１３６は伝導
状態となるため、信号６３を回路ノードＡにカップリン
グする。ＰＭＯＳトランジスタ１４０も伝導状態になる
ため、信号６３は回路ノードＡから出力ターミナル６６
にカップリングする。信号６３はＶSS2〜ＶDD2の電圧範
囲内で変動するため、ビット信号１２６がハイレベルで
あれば、出力ターミナル６６の出力信号は同じ電圧範囲
内で変動することができる。
SS2）であるとき、ＰＭＯＳトランジスタ１３６は伝導
状態となるため、信号６３を回路ノードＡにカップリン
グする。ＰＭＯＳトランジスタ１４０も伝導状態になる
ため、信号６３は回路ノードＡから出力ターミナル６６
にカップリングする。信号６３はＶSS2〜ＶDD2の電圧範
囲内で変動するため、ビット信号１２６がハイレベルで
あれば、出力ターミナル６６の出力信号は同じ電圧範囲
内で変動することができる。
【００１０】また、図６に示されるように、アナログ信
号７８はＮＭＯＳトランジスタ１４２のドレインターミ
ナルに達する。このＮＭＯＳトランジスタ１４２のゲー
トは信号ＥＮＬの制御を経ており、ソースターミナルが
他方のＮＭＯＳトランジスタ１４６のドレインと連結し
て回路ノードＢとなる。ＮＭＯＳトランジスタ１４６の
ゲートはＶDD1を受けるのに用いられ、それによってソ
ースターミナルが出力ターミナル６６に連結する。
号７８はＮＭＯＳトランジスタ１４２のドレインターミ
ナルに達する。このＮＭＯＳトランジスタ１４２のゲー
トは信号ＥＮＬの制御を経ており、ソースターミナルが
他方のＮＭＯＳトランジスタ１４６のドレインと連結し
て回路ノードＢとなる。ＮＭＯＳトランジスタ１４６の
ゲートはＶDD1を受けるのに用いられ、それによってソ
ースターミナルが出力ターミナル６６に連結する。
【００１１】制御信号ＥＮＬが高レベル（つまり
ＶDD1）であるとき、ＮＭＯＳトランジスタ１４２は伝
導状態となるため、信号７８を回路ノードＢにカップリ
ングする。ＮＭＯＳトランジスタ１４６もまた伝導状態
となるため、信号７８を回路ノードＢから出力ターミナ
ル６６にカップリングする。信号７８はＶSS1〜ＶDD1の
電圧範囲内で変動するため、ビット信号１２６がローレ
ベルであれば、出力ターミナル６６の出力信号は同じ電
圧範囲内で変動することができる。
ＶDD1）であるとき、ＮＭＯＳトランジスタ１４２は伝
導状態となるため、信号７８を回路ノードＢにカップリ
ングする。ＮＭＯＳトランジスタ１４６もまた伝導状態
となるため、信号７８を回路ノードＢから出力ターミナ
ル６６にカップリングする。信号７８はＶSS1〜ＶDD1の
電圧範囲内で変動するため、ビット信号１２６がローレ
ベルであれば、出力ターミナル６６の出力信号は同じ電
圧範囲内で変動することができる。
【００１２】これにより、出力ターミナル６６の電位が
ＮＭＯＳトランジスタ１４６の伝導状態によってＶSS1
の電位に向かうとき、ＰＭＯＳトランジスタ１３６は非
伝導状態となるが、ＰＭＯＳトランジスタ１４０はノー
ドＡの電位をＶSS2において低くしないことができ、Ｐ
ＭＯＳトランジスタ１３６のゲートソース、あるいはゲ
ートドレイン間の電圧を６Ｖ以上下げないことを確保す
るため、トランジスタ１３６を保護するゲート酸化膜に
ブレークダウン現象が生じない。同様に、出力ターミナ
ル６６の電位がＰＭＯＳトランジスタ１４０の伝導状態
によってＶDD2の電位に向かうとき、ＮＭＯＳトランジ
スタ１４２は非伝導状態となるが、ＮＭＯＳトランジス
タ１４６はノードＢの電位をＶDD1より高くしないこと
ができ、ＮＭＯＳトランジスタ１４２のゲートドレイ
ン、ゲートソース間の電圧を６Ｖ以上下げないことを確
保するため、ＮＭＯＳトランジスタ１４２を保護するゲ
ート酸化膜にブレークダウン現象が生じない。
ＮＭＯＳトランジスタ１４６の伝導状態によってＶSS1
の電位に向かうとき、ＰＭＯＳトランジスタ１３６は非
伝導状態となるが、ＰＭＯＳトランジスタ１４０はノー
ドＡの電位をＶSS2において低くしないことができ、Ｐ
ＭＯＳトランジスタ１３６のゲートソース、あるいはゲ
ートドレイン間の電圧を６Ｖ以上下げないことを確保す
るため、トランジスタ１３６を保護するゲート酸化膜に
ブレークダウン現象が生じない。同様に、出力ターミナ
ル６６の電位がＰＭＯＳトランジスタ１４０の伝導状態
によってＶDD2の電位に向かうとき、ＮＭＯＳトランジ
スタ１４２は非伝導状態となるが、ＮＭＯＳトランジス
タ１４６はノードＢの電位をＶDD1より高くしないこと
ができ、ＮＭＯＳトランジスタ１４２のゲートドレイ
ン、ゲートソース間の電圧を６Ｖ以上下げないことを確
保するため、ＮＭＯＳトランジスタ１４２を保護するゲ
ート酸化膜にブレークダウン現象が生じない。
【００１３】しかしながら、アメリカ合衆国特許第5,57
8,957号及び第5,510,748号の出力バッファ回路６４には
制御信号ＥＮＨ及びＥＮＬによって制御する方法が必要
であり、アナログ出力ターミナルにおいて切換制御が施
されるが、操作頻度が劣化する可能性がある。さらに、
アナログ信号の出力帯域幅及び高電圧操作を考慮する
と、チップ面積は小さすぎてはならないため、チップ面
積を増加させることになる。
8,957号及び第5,510,748号の出力バッファ回路６４には
制御信号ＥＮＨ及びＥＮＬによって制御する方法が必要
であり、アナログ出力ターミナルにおいて切換制御が施
されるが、操作頻度が劣化する可能性がある。さらに、
アナログ信号の出力帯域幅及び高電圧操作を考慮する
と、チップ面積は小さすぎてはならないため、チップ面
積を増加させることになる。
【００１４】
【発明が解決しようとする課題】したがって、本発明
は、出力電圧範囲を増加することができる回路及びその
制御方法を提供することを目的とする。この制御方法
は、ＤＡＣ回路において切換制御を行うもので、デジタ
ル形式の制御方法に属するため、操作頻度の劣化といっ
た問題がなく、最小の製造サイズで設計することがで
き、チップ全体の面積に対する需要を減少することがで
きる。
は、出力電圧範囲を増加することができる回路及びその
制御方法を提供することを目的とする。この制御方法
は、ＤＡＣ回路において切換制御を行うもので、デジタ
ル形式の制御方法に属するため、操作頻度の劣化といっ
た問題がなく、最小の製造サイズで設計することがで
き、チップ全体の面積に対する需要を減少することがで
きる。
【００１５】
【課題を解決するための手段】上述の目的を達成するた
め、本発明は出力電圧範囲の回路を提供する。本発明に
よる駆動回路は、第１回路装置、第２回路装置、及び出
力回路からなる。第１回路装置は第１電圧源及び第２電
圧源を経由して電源が供給され、入力信号を受信すると
ともに、選択信号によって第１回路装置の出力ポートに
第１所定状態を生じさせ、あるいは第１出力信号を出力
させる。第１出力信号は入力信号に対応するとともに、
第１電圧源及び第２電圧源が限定する第１電圧範囲内に
ある。第２回路装置は、第３電圧源及び第４電圧源を経
由して電源が供給され、入力信号を受信するとともに、
選択信号によって第２回路装置の出力ポートに第２所定
状態を現させ、あるいは第２出力信号を出力させる。第
２出力信号は入力信号に対応するとともに、第３電圧源
及び第４電圧源が限定する第２電圧範囲内にある。出力
回路は第１回路装置及び第２回路装置に連結し、第１回
路装置の出力ポートが第１所定状態を生じ、第２回路装
置が第２出力信号を出力するとき、出力回路は第２出力
信号を出力ターミナルから出力する。第１回路装置が第
１出力信号を出力し、第２回路装置の出力ポートが第２
所定状態を生じるとき、出力回路は第１出力信号を出力
ターミナルから出力することを特徴とする。
め、本発明は出力電圧範囲の回路を提供する。本発明に
よる駆動回路は、第１回路装置、第２回路装置、及び出
力回路からなる。第１回路装置は第１電圧源及び第２電
圧源を経由して電源が供給され、入力信号を受信すると
ともに、選択信号によって第１回路装置の出力ポートに
第１所定状態を生じさせ、あるいは第１出力信号を出力
させる。第１出力信号は入力信号に対応するとともに、
第１電圧源及び第２電圧源が限定する第１電圧範囲内に
ある。第２回路装置は、第３電圧源及び第４電圧源を経
由して電源が供給され、入力信号を受信するとともに、
選択信号によって第２回路装置の出力ポートに第２所定
状態を現させ、あるいは第２出力信号を出力させる。第
２出力信号は入力信号に対応するとともに、第３電圧源
及び第４電圧源が限定する第２電圧範囲内にある。出力
回路は第１回路装置及び第２回路装置に連結し、第１回
路装置の出力ポートが第１所定状態を生じ、第２回路装
置が第２出力信号を出力するとき、出力回路は第２出力
信号を出力ターミナルから出力する。第１回路装置が第
１出力信号を出力し、第２回路装置の出力ポートが第２
所定状態を生じるとき、出力回路は第１出力信号を出力
ターミナルから出力することを特徴とする。
【００１６】また、本発明は出力電圧範囲を増加できる
駆動回路を提供する。該駆動回路は、第１ＤＡコンバー
ター、第２ＤＡコンバーター、及び出力回路からなる。
第１ＤＡコンバーターは、第１電圧源及び第２電圧源を
経由して電源が供給され、選択信号によって第１ＤＡコ
ンバーターの出力ポートに第１所定状態を生じさせ、あ
るいは第１出力信号を出力させる。そのうち、第１出力
信号は、第１電圧源及び第２電圧源が限定する第１電圧
範囲内にある。第２ＤＡコンバーターは、第３電圧源及
び第４電圧源を経由して電源が供給され、選択信号によ
って第２ＤＡコンバーターの出力ポートに第２所定状態
を生じさせ、あるいは第２出力信号を出力させる。その
うち、第２出力信号は、第３電圧源及び第４電圧源が限
定する第２電圧範囲内にある。出力回路は、第１ＤＡコ
ンバーター及び第２ＤＡコンバーターを連結させるもの
である。第１ＤＡコンバーターの出力ポートが第１所定
状態を生じ、第２ＤＡコンバーターが第２出力信号を出
力するとき、出力回路は第２出力信号を出力ターミナル
から出力する。第１ＤＡコンバーターが第１出力信号を
出力し、第２ＤＡコンバーターの出力ポートが第２所定
状態を現すとき、出力回路は第１出力信号を出力ターミ
ナルから出力することを特徴とする。
駆動回路を提供する。該駆動回路は、第１ＤＡコンバー
ター、第２ＤＡコンバーター、及び出力回路からなる。
第１ＤＡコンバーターは、第１電圧源及び第２電圧源を
経由して電源が供給され、選択信号によって第１ＤＡコ
ンバーターの出力ポートに第１所定状態を生じさせ、あ
るいは第１出力信号を出力させる。そのうち、第１出力
信号は、第１電圧源及び第２電圧源が限定する第１電圧
範囲内にある。第２ＤＡコンバーターは、第３電圧源及
び第４電圧源を経由して電源が供給され、選択信号によ
って第２ＤＡコンバーターの出力ポートに第２所定状態
を生じさせ、あるいは第２出力信号を出力させる。その
うち、第２出力信号は、第３電圧源及び第４電圧源が限
定する第２電圧範囲内にある。出力回路は、第１ＤＡコ
ンバーター及び第２ＤＡコンバーターを連結させるもの
である。第１ＤＡコンバーターの出力ポートが第１所定
状態を生じ、第２ＤＡコンバーターが第２出力信号を出
力するとき、出力回路は第２出力信号を出力ターミナル
から出力する。第１ＤＡコンバーターが第１出力信号を
出力し、第２ＤＡコンバーターの出力ポートが第２所定
状態を現すとき、出力回路は第１出力信号を出力ターミ
ナルから出力することを特徴とする。
【００１７】また、本発明の駆動方法は第１回路装置、
第２回路装置、及び出力装置を備えた回路に適用される
駆動方法であり、選択信号に基づいて、前記第１回路装
置が第１所定電圧及び第１出力信号のうちの一方を出力
し、前記第１出力信号は第１電圧源及び第２電圧源が限
定する第１電圧範囲内にある工程と、前記選択信号に基
づいて、前記第２回路装置が第２所定電圧及び第２出力
信号のうちの一方を出力し、前記第２出力信号は第３電
圧源及び第４電圧源が限定する第２電圧範囲内にある工
程と、前記第１回路装置が前記所定電圧を、前記第２回
路装置が前記第２出力信号をそれぞれ出力するとき、前
記出力装置は前記第２出力信号を出力し、前記第１回路
装置が前記第１出力信号を、前記第２回路装置が前記第
２所定電圧をそれぞれ出力するとき、前記出力装置は前
記第１出力信号を出力する工程と、からなることを特徴
とする。
第２回路装置、及び出力装置を備えた回路に適用される
駆動方法であり、選択信号に基づいて、前記第１回路装
置が第１所定電圧及び第１出力信号のうちの一方を出力
し、前記第１出力信号は第１電圧源及び第２電圧源が限
定する第１電圧範囲内にある工程と、前記選択信号に基
づいて、前記第２回路装置が第２所定電圧及び第２出力
信号のうちの一方を出力し、前記第２出力信号は第３電
圧源及び第４電圧源が限定する第２電圧範囲内にある工
程と、前記第１回路装置が前記所定電圧を、前記第２回
路装置が前記第２出力信号をそれぞれ出力するとき、前
記出力装置は前記第２出力信号を出力し、前記第１回路
装置が前記第１出力信号を、前記第２回路装置が前記第
２所定電圧をそれぞれ出力するとき、前記出力装置は前
記第１出力信号を出力する工程と、からなることを特徴
とする。
【００１８】したがって、本発明はＤＡコンバーター回
路において切換制御を行うものであり、デジタル形式の
制御方法に属するため、操作頻度の劣化といった問題が
なく、最小の製造サイズで設計することができ、チップ
全体の面積に対する需要を減少することができる。
路において切換制御を行うものであり、デジタル形式の
制御方法に属するため、操作頻度の劣化といった問題が
なく、最小の製造サイズで設計することができ、チップ
全体の面積に対する需要を減少することができる。
【００１９】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。好ましい出力現像効果を得るために、液晶
ディスプレイは通常、列駆動モデル又はドット逆変換
（dot inversion）駆動モデル等を採用して液晶ディス
プレイを駆動する。そのため、２組の異なる電圧範囲に
よって駆動操作を実現しなければならないため、この定
義においては高電圧範囲及び低電圧範囲である。以下に
示す実施例において、＋６Ｖ〜＋１２Ｖを高電圧範囲、
０Ｖ〜＋６Ｖを低電圧範囲とする。しかし、このやり方
は説明の便宜を図るためであって、本発明に限定するも
のではない。例えば、＋５Ｖ〜＋１０Ｖの高電圧範囲、
０Ｖ〜＋５Ｖの低電圧範囲も同様に適用可能であること
をまずここで述べておく。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。好ましい出力現像効果を得るために、液晶
ディスプレイは通常、列駆動モデル又はドット逆変換
（dot inversion）駆動モデル等を採用して液晶ディス
プレイを駆動する。そのため、２組の異なる電圧範囲に
よって駆動操作を実現しなければならないため、この定
義においては高電圧範囲及び低電圧範囲である。以下に
示す実施例において、＋６Ｖ〜＋１２Ｖを高電圧範囲、
０Ｖ〜＋６Ｖを低電圧範囲とする。しかし、このやり方
は説明の便宜を図るためであって、本発明に限定するも
のではない。例えば、＋５Ｖ〜＋１０Ｖの高電圧範囲、
０Ｖ〜＋５Ｖの低電圧範囲も同様に適用可能であること
をまずここで述べておく。
【００２０】
【実施例】（第１実施例）図１は、本発明の好ましい実
施例によるブロック略図である。図において、符号１は
いくつかのビットを含むデジタル入力コードであり、液
晶ディスプレイ中のあるピクセルが必要とする輝度値を
表示するのに用いられる。液晶ディスプレイが必要とす
る濃淡（モノクロディスプレイ）又は明度（カラーディ
スプレイ）によって、デジタル入力コード１は４つ、あ
るいはさらに多くのビット数を含むことができる。符号
１０及び２０はそれぞれ高電圧範囲回路ブロック及び低
電圧範囲回路ブロックである。そのうち、回路ブロック
１０はＶDD2（約＋１２Ｖ）及びＶSS2（約＋６Ｖ）から
電源が供給され、レベルシフター１１、ＤＡＣ回路１
２、及びＳ／Ｈ回路１３等からなっている。回路ブロッ
ク２０はＶDD1（約＋６Ｖ）及びＶSS1（約０Ｖ）から電
源が供給され、レベルシフター２１、ＤＡＣ回路２２、
及びＳ／Ｈ回路２３等からなっている。本実施例におい
て、デジタル入力コード１及び選択信号Ｕ／Ｄはレベル
シフター１１によって受信され、デジタル入力コード１
及び選択信号Ｕ／Ｄの電圧範囲が＋６Ｖ〜＋１２Ｖ間の
電圧範囲まで高められ、それぞれ信号１４及び１５とな
ってレベルシフター１１より出力される。また、デジタ
ル入力コード１及び選択信号Ｕ／Ｄはレベルシフター２
１によって受信され、デジタル入力コード１及び選択信
号Ｕ／Ｄの電圧範囲が０Ｖ〜＋６Ｖ間の電圧範囲に限定
され、信号２４及び２５となってレベルシフター２１よ
り出力される。
施例によるブロック略図である。図において、符号１は
いくつかのビットを含むデジタル入力コードであり、液
晶ディスプレイ中のあるピクセルが必要とする輝度値を
表示するのに用いられる。液晶ディスプレイが必要とす
る濃淡（モノクロディスプレイ）又は明度（カラーディ
スプレイ）によって、デジタル入力コード１は４つ、あ
るいはさらに多くのビット数を含むことができる。符号
１０及び２０はそれぞれ高電圧範囲回路ブロック及び低
電圧範囲回路ブロックである。そのうち、回路ブロック
１０はＶDD2（約＋１２Ｖ）及びＶSS2（約＋６Ｖ）から
電源が供給され、レベルシフター１１、ＤＡＣ回路１
２、及びＳ／Ｈ回路１３等からなっている。回路ブロッ
ク２０はＶDD1（約＋６Ｖ）及びＶSS1（約０Ｖ）から電
源が供給され、レベルシフター２１、ＤＡＣ回路２２、
及びＳ／Ｈ回路２３等からなっている。本実施例におい
て、デジタル入力コード１及び選択信号Ｕ／Ｄはレベル
シフター１１によって受信され、デジタル入力コード１
及び選択信号Ｕ／Ｄの電圧範囲が＋６Ｖ〜＋１２Ｖ間の
電圧範囲まで高められ、それぞれ信号１４及び１５とな
ってレベルシフター１１より出力される。また、デジタ
ル入力コード１及び選択信号Ｕ／Ｄはレベルシフター２
１によって受信され、デジタル入力コード１及び選択信
号Ｕ／Ｄの電圧範囲が０Ｖ〜＋６Ｖ間の電圧範囲に限定
され、信号２４及び２５となってレベルシフター２１よ
り出力される。
【００２１】それから、レベルシフター１１によって電
圧範囲を調整された後のデジタルコード１４及び選択信
号１５はＤＡＣ回路１２へ出力される。選択信号Ｕ／Ｄ
がハイレベルである場合、ＤＡＣ回路１２はデジタルコ
ード１４を対応するアナログ信号１６に変換する。この
アナログ信号１６は＋６Ｖ〜＋１２Ｖ間の電圧範囲内に
ある。選択信号Ｕ／Ｄがローレベルである場合、ＤＡＣ
回路１２の出力ポートは２通りの状態を有することが出
来る。１つは出力不能（output disable）で、出力ポー
トがフローディング状態を現し、いかなる電圧値も出力
しないことである。もう一つはＶSS2所定電圧を出力す
ることである。
圧範囲を調整された後のデジタルコード１４及び選択信
号１５はＤＡＣ回路１２へ出力される。選択信号Ｕ／Ｄ
がハイレベルである場合、ＤＡＣ回路１２はデジタルコ
ード１４を対応するアナログ信号１６に変換する。この
アナログ信号１６は＋６Ｖ〜＋１２Ｖ間の電圧範囲内に
ある。選択信号Ｕ／Ｄがローレベルである場合、ＤＡＣ
回路１２の出力ポートは２通りの状態を有することが出
来る。１つは出力不能（output disable）で、出力ポー
トがフローディング状態を現し、いかなる電圧値も出力
しないことである。もう一つはＶSS2所定電圧を出力す
ることである。
【００２２】レベルシフター２１によって電圧範囲を調
整された後のデジタルコード２４及び選択信号２５はＤ
ＡＣ回路２２へ出力される。選択信号Ｕ／Ｄがローレベ
ルである場合、ＤＡＣ回路２２はデジタルコード２４を
対応するアナログ信号２６に変換する。このアナログ信
号２６は０Ｖ〜＋６Ｖ間の電圧範囲内にある。選択信号
Ｕ／Ｄがハイレベルである場合、ＤＡＣ回路２２の出力
ポートは２通りの状態を有することが出来る。１つは出
力不能で、出力ポートがフローディング状態を生じ、い
かなる電圧値も出力しないことである。もう１つはＶ
DD1所定電圧を出力することである。
整された後のデジタルコード２４及び選択信号２５はＤ
ＡＣ回路２２へ出力される。選択信号Ｕ／Ｄがローレベ
ルである場合、ＤＡＣ回路２２はデジタルコード２４を
対応するアナログ信号２６に変換する。このアナログ信
号２６は０Ｖ〜＋６Ｖ間の電圧範囲内にある。選択信号
Ｕ／Ｄがハイレベルである場合、ＤＡＣ回路２２の出力
ポートは２通りの状態を有することが出来る。１つは出
力不能で、出力ポートがフローディング状態を生じ、い
かなる電圧値も出力しないことである。もう１つはＶ
DD1所定電圧を出力することである。
【００２３】ＤＡＣ回路１２及び２２は、それぞれアナ
ログ信号１６／ＶSS2及びアナログ信号２６／ＶDD1を経
由してＳ／Ｈ回路１３及び２３に連結される。Ｓ／Ｈ回
路１３及び２３は、新しい入力信号１がレベルシフター
１１及び２１に現れたときにストローブされ、それぞれ
アナログ信号１６／ＶSS2及びアナログ信号２６／ＶDD1
に対してサンプル保存を行うのに用いられ、連接線１７
及び２７によって出力バッファ回路３に出力する。しか
し、Ｓ／Ｈ回路１３及び２３は選択性回路にすぎないた
め、除去することができ、同様に本発明の目的を達成す
ることができる。
ログ信号１６／ＶSS2及びアナログ信号２６／ＶDD1を経
由してＳ／Ｈ回路１３及び２３に連結される。Ｓ／Ｈ回
路１３及び２３は、新しい入力信号１がレベルシフター
１１及び２１に現れたときにストローブされ、それぞれ
アナログ信号１６／ＶSS2及びアナログ信号２６／ＶDD1
に対してサンプル保存を行うのに用いられ、連接線１７
及び２７によって出力バッファ回路３に出力する。しか
し、Ｓ／Ｈ回路１３及び２３は選択性回路にすぎないた
め、除去することができ、同様に本発明の目的を達成す
ることができる。
【００２４】（第２実施例）図２は本発明の他の好まし
い実施例によるブロック略図である。そのうち、図１と
同じ符号を採用しているものは、同じ又は対応する部分
を表している。
い実施例によるブロック略図である。そのうち、図１と
同じ符号を採用しているものは、同じ又は対応する部分
を表している。
【００２５】本実施例では、デコーダ６によってデジタ
ル入力コード１及び選択信号Ｕ／Ｄを受信し、解読処理
を経て、それぞれデジタルコード７及び８によってレベ
ルシフター１１及び２１に達する。選択信号Ｕ／Ｄがハ
イレベルである場合、デコーダ６が出力するデジタルコ
ード７はもとの入力デジタルコード１であり、デジタル
コード８はＶDD1に対応するデジタルコードである。選
択信号Ｕ／Ｄがローレベルである場合、デコーダ６が出
力するデジタルコード８はもとの入力デジタルコード１
であり、デジタルコード７はＶSS2に対応するデジタル
コードである。
ル入力コード１及び選択信号Ｕ／Ｄを受信し、解読処理
を経て、それぞれデジタルコード７及び８によってレベ
ルシフター１１及び２１に達する。選択信号Ｕ／Ｄがハ
イレベルである場合、デコーダ６が出力するデジタルコ
ード７はもとの入力デジタルコード１であり、デジタル
コード８はＶDD1に対応するデジタルコードである。選
択信号Ｕ／Ｄがローレベルである場合、デコーダ６が出
力するデジタルコード８はもとの入力デジタルコード１
であり、デジタルコード７はＶSS2に対応するデジタル
コードである。
【００２６】それから、レベルシフター１１はデジタル
コード７を受信し、デジタルコード７の電圧範囲を＋６
Ｖ〜＋１２Ｖ間の電圧範囲まで上げた後、信号１８を出
力する。また、レベルシフター２１はデジタルコード８
を受信し、デジタルコード８の電圧範囲を０Ｖ〜＋６Ｖ
間の電圧範囲に限定し、信号２８を出力する。そして、
レベルシフター１１によって電圧範囲を調整された後の
デジタルコード１８及び２８は、それぞれＤＡＣ回路１
２及び２２に出力される。
コード７を受信し、デジタルコード７の電圧範囲を＋６
Ｖ〜＋１２Ｖ間の電圧範囲まで上げた後、信号１８を出
力する。また、レベルシフター２１はデジタルコード８
を受信し、デジタルコード８の電圧範囲を０Ｖ〜＋６Ｖ
間の電圧範囲に限定し、信号２８を出力する。そして、
レベルシフター１１によって電圧範囲を調整された後の
デジタルコード１８及び２８は、それぞれＤＡＣ回路１
２及び２２に出力される。
【００２７】上述したように、選択信号Ｕ／Ｄがハイレ
ベルであるとき、デジタルコード７はもとの入力デジタ
ルコード１であり、デジタルコード８はＶDD1に対応す
るものである。したがって、ＤＡＣ回路１２及び２２に
達する信号１８及び２８は、それぞれレベルシフター１
１によって処理されたデジタル入力コード１及びＶDD 1
を表すデジタルコードを示している。これにより、ＤＡ
Ｃ回路１２はレベルシフト後のデジタル入力コード１を
対応するアナログ信号１６（＋６Ｖ〜＋１２Ｖ間の電圧
範囲内にある）に変換して出力する。また選択信号Ｕ／
Ｄがハイレベルであるとき、ＤＡＣ回路２２はＶDD1を
表すデジタルコードをアナログＶDD1所定電圧に変換し
て出力し、あるいはＤＡＣ回路２２の出力ポートにフロ
ーディングの状態を生じさせる。
ベルであるとき、デジタルコード７はもとの入力デジタ
ルコード１であり、デジタルコード８はＶDD1に対応す
るものである。したがって、ＤＡＣ回路１２及び２２に
達する信号１８及び２８は、それぞれレベルシフター１
１によって処理されたデジタル入力コード１及びＶDD 1
を表すデジタルコードを示している。これにより、ＤＡ
Ｃ回路１２はレベルシフト後のデジタル入力コード１を
対応するアナログ信号１６（＋６Ｖ〜＋１２Ｖ間の電圧
範囲内にある）に変換して出力する。また選択信号Ｕ／
Ｄがハイレベルであるとき、ＤＡＣ回路２２はＶDD1を
表すデジタルコードをアナログＶDD1所定電圧に変換し
て出力し、あるいはＤＡＣ回路２２の出力ポートにフロ
ーディングの状態を生じさせる。
【００２８】さらに、選択信号Ｕ／Ｄがローレベルであ
る場合、デジタルコード７はＶSS2に対応するものであ
り、デジタルコード８はもとの入力デジタルコード１で
ある。したがって、ＤＡＣ回路１２及び２２に達する信
号１８及び２８は、それぞれＶSS2を表すデジタルコー
ド及びレベルシフター２１によって処理されたデジタル
入力コード１である。これにより、ＤＡＣ回路２２はレ
ベルシフト後のデジタル入力コード１を対応するアナロ
グ信号２６（０Ｖ〜＋６Ｖ間の電圧範囲内にある）に変
換して出力する。また、選択信号Ｕ／Ｄがローレベルで
あるときＤＡＣ回路１２はＶSS2を表すデジタルコード
をアナログＶSS2所定電圧に変換して出力し、あるいは
ＤＡＣ回路の出力ポートにフローディングの状態が生じ
させる。
る場合、デジタルコード７はＶSS2に対応するものであ
り、デジタルコード８はもとの入力デジタルコード１で
ある。したがって、ＤＡＣ回路１２及び２２に達する信
号１８及び２８は、それぞれＶSS2を表すデジタルコー
ド及びレベルシフター２１によって処理されたデジタル
入力コード１である。これにより、ＤＡＣ回路２２はレ
ベルシフト後のデジタル入力コード１を対応するアナロ
グ信号２６（０Ｖ〜＋６Ｖ間の電圧範囲内にある）に変
換して出力する。また、選択信号Ｕ／Ｄがローレベルで
あるときＤＡＣ回路１２はＶSS2を表すデジタルコード
をアナログＶSS2所定電圧に変換して出力し、あるいは
ＤＡＣ回路の出力ポートにフローディングの状態が生じ
させる。
【００２９】Ｓ／Ｈ回路１３及び２３、並びに出力バッ
ファ回路３の部分については、共に図１で示される実施
例と同じであるため、再度述べないとする。
ファ回路３の部分については、共に図１で示される実施
例と同じであるため、再度述べないとする。
【００３０】（第３実施例）図３は本発明のさらに別の
好ましい実施例によるブロック略図である。そのうち、
図１と同じ符号を採用しているものは、同じ又は対応す
る部分を表している。
好ましい実施例によるブロック略図である。そのうち、
図１と同じ符号を採用しているものは、同じ又は対応す
る部分を表している。
【００３１】本実施例において、選択信号Ｕ／Ｄは直接
ＤＡＣ回路１２及び２２に達する。選択信号Ｕ／Ｄがハ
イレベルである場合、ＤＡＣ回路１２はデジタルコード
１４を対応するアナログ信号１６に変換し、ＤＡＣ回路
２２の出力ポートはＶDD1所定電圧を出力し、あるいは
フローディングの状態を生じる。選択信号がＵ／Ｄがロ
ーレベルである場合、ＤＡＣ回路１２の出力ポートはＶ
SS2所定電圧を出力あるいはフローディングの状態を生
じ、ＤＡＣ回路２２はデジタルコード２４を対応するア
ナログ信号２６に変換する。選択信号Ｕ／Ｄの制御方法
については、トグル（toggle）の方法でなされ得る。
ＤＡＣ回路１２及び２２に達する。選択信号Ｕ／Ｄがハ
イレベルである場合、ＤＡＣ回路１２はデジタルコード
１４を対応するアナログ信号１６に変換し、ＤＡＣ回路
２２の出力ポートはＶDD1所定電圧を出力し、あるいは
フローディングの状態を生じる。選択信号がＵ／Ｄがロ
ーレベルである場合、ＤＡＣ回路１２の出力ポートはＶ
SS2所定電圧を出力あるいはフローディングの状態を生
じ、ＤＡＣ回路２２はデジタルコード２４を対応するア
ナログ信号２６に変換する。選択信号Ｕ／Ｄの制御方法
については、トグル（toggle）の方法でなされ得る。
【００３２】上述した実施例に基づいて、出力バッファ
回路３を簡素化することができることを、以下に詳しく
述べる。
回路３を簡素化することができることを、以下に詳しく
述べる。
【００３３】図４は、図１、４、又は５のＤＡＣ回路１
２、２２及び出力バッファ回路３の詳細な回路図であ
る。この図では、Ｓ／Ｈ回路１３及び２３を省略してあ
る。図４において、アナログ信号１６／ＶSS2はＰＭＯ
Ｓトランジスタ３１のソース／ドレインターミナルに達
して回路ノードＣとなる。このＰＭＯＳトランジスタ３
１のゲートは、ＶSS2電圧を受けるのに用いられ、それ
によって他方のソース／ドレインターミナルを出力ター
ミナル３０に連結させる。このほか、アナログ信号２６
／ＶDD1はＮＭＯＳトランジスタ３２のソースドレイン
ターミナルに達して回路ノードＤとなる。このＮＭＯＳ
トランジスタ３２のゲートはＶDD1を受けるのに用いら
れ、それによって他方のソース／ドレインターミナルを
出力ターミナル３０に連結させる。
２、２２及び出力バッファ回路３の詳細な回路図であ
る。この図では、Ｓ／Ｈ回路１３及び２３を省略してあ
る。図４において、アナログ信号１６／ＶSS2はＰＭＯ
Ｓトランジスタ３１のソース／ドレインターミナルに達
して回路ノードＣとなる。このＰＭＯＳトランジスタ３
１のゲートは、ＶSS2電圧を受けるのに用いられ、それ
によって他方のソース／ドレインターミナルを出力ター
ミナル３０に連結させる。このほか、アナログ信号２６
／ＶDD1はＮＭＯＳトランジスタ３２のソースドレイン
ターミナルに達して回路ノードＤとなる。このＮＭＯＳ
トランジスタ３２のゲートはＶDD1を受けるのに用いら
れ、それによって他方のソース／ドレインターミナルを
出力ターミナル３０に連結させる。
【００３４】選択信号Ｕ／Ｄがハイレベルであるとき、
ＤＡＣ回路１２はデジタルコード１４（図１、５）又は
１８（図２）を対応するアナログ信号１６に変換して出
力する。このとき、アナログ信号１６はＶSS2電圧より
高いため、ＰＭＯＳトランジスタ３１を伝導状態にし、
アナログ信号１６はＰＭＯＳトランジスタ３１を経由し
て出力ターミナル３０にカップリングする。したがっ
て、出力ターミナル３０の電圧をＶDD1電圧より高くす
る。ＤＡＣ回路２２がＶDD1所定電圧を出力する場合、
ＮＭＯＳトランジスタ３２のＶGS（ＶDD1電圧からＶDD1
電圧を引いたものに等しい）はゼロであるため、ＮＭＯ
Ｓトランジスタ３２は非伝導状態を生じる。ＤＡＣ回路
２２の出力ポートがフローディングの状態を生じる場
合、ＤＡＣ回路２２の出力ポートは最も多くてＶDD1−
Ｖtn（ＮＭＯＳトランジスタ３２のしきい電圧）の電圧
値に充電され、さらにはＮＭＯＳトランジスタ３２を非
伝導状態にする。
ＤＡＣ回路１２はデジタルコード１４（図１、５）又は
１８（図２）を対応するアナログ信号１６に変換して出
力する。このとき、アナログ信号１６はＶSS2電圧より
高いため、ＰＭＯＳトランジスタ３１を伝導状態にし、
アナログ信号１６はＰＭＯＳトランジスタ３１を経由し
て出力ターミナル３０にカップリングする。したがっ
て、出力ターミナル３０の電圧をＶDD1電圧より高くす
る。ＤＡＣ回路２２がＶDD1所定電圧を出力する場合、
ＮＭＯＳトランジスタ３２のＶGS（ＶDD1電圧からＶDD1
電圧を引いたものに等しい）はゼロであるため、ＮＭＯ
Ｓトランジスタ３２は非伝導状態を生じる。ＤＡＣ回路
２２の出力ポートがフローディングの状態を生じる場
合、ＤＡＣ回路２２の出力ポートは最も多くてＶDD1−
Ｖtn（ＮＭＯＳトランジスタ３２のしきい電圧）の電圧
値に充電され、さらにはＮＭＯＳトランジスタ３２を非
伝導状態にする。
【００３５】したがって、出力ターミナル３０の電位が
ＰＭＯＳトランジスタ３１の伝導状態によってＶDD2電
位に向かうときであっても、ノードＤはＶDD1より高く
なることとがなく、ＮＭＯＳトランジスタ３２のゲート
ドレイン、あるいはゲートソース間の電圧を６Ｖ以上下
げないことを確保するため、ＮＭＯＳトランジスタ３２
を保護するゲート酸化膜にブレークダウン現象が生じな
い。
ＰＭＯＳトランジスタ３１の伝導状態によってＶDD2電
位に向かうときであっても、ノードＤはＶDD1より高く
なることとがなく、ＮＭＯＳトランジスタ３２のゲート
ドレイン、あるいはゲートソース間の電圧を６Ｖ以上下
げないことを確保するため、ＮＭＯＳトランジスタ３２
を保護するゲート酸化膜にブレークダウン現象が生じな
い。
【００３６】選択信号Ｕ／Ｄがローレベルであるとき、
ＤＡＣ回路２２はデジタルコード２４（図１、５）又は
２８（図２）を対応するアナログ信号２６に変換して出
力する。このとき、アナログ信号２６はＶDD1電圧より
低いため、ＮＭＯＳトランジスタ３２を伝導状態にす
る。アナログ信号２６はＮＭＯＳトランジスタ３２を経
由して出力ターミナル３０にカップリングする。したが
って、出力ターミナル３０の電圧をＶSS2電圧より低く
にする。
ＤＡＣ回路２２はデジタルコード２４（図１、５）又は
２８（図２）を対応するアナログ信号２６に変換して出
力する。このとき、アナログ信号２６はＶDD1電圧より
低いため、ＮＭＯＳトランジスタ３２を伝導状態にす
る。アナログ信号２６はＮＭＯＳトランジスタ３２を経
由して出力ターミナル３０にカップリングする。したが
って、出力ターミナル３０の電圧をＶSS2電圧より低く
にする。
【００３７】これにより、出力ターミナル３０の電位が
ＮＭＯＳトランジスタ３２の伝導状態によってＶSS1の
電位に向かうときであっても、ノードＣはＶSS2より低
くなることがなく、ＰＭＯＳトランジスタ３１のゲート
ドレイン、又はゲートソース間の電圧を６Ｖ以上下げな
いことを確保するため、ＰＭＯＳトランジスタ３２を保
護するゲート酸化膜にブレークダウン現象が生じない。
ＮＭＯＳトランジスタ３２の伝導状態によってＶSS1の
電位に向かうときであっても、ノードＣはＶSS2より低
くなることがなく、ＰＭＯＳトランジスタ３１のゲート
ドレイン、又はゲートソース間の電圧を６Ｖ以上下げな
いことを確保するため、ＰＭＯＳトランジスタ３２を保
護するゲート酸化膜にブレークダウン現象が生じない。
【００３８】さらに、ＤＡＣ回路１２及び２２が所定電
圧を出力するとき、ＶSS2及びＶDD1を制限としない。Ｄ
ＡＣ回路１２が出力する所定電圧は、（ＶSS2＋｜ＶTP
｜）とＶSS2との間の範囲内であり得る（ＶTPはＰＭＯ
Ｓトランジスタ３１のしきい電圧を表している）。ＤＡ
Ｃ回路２２が出力する所定電圧は（ＶDD1−ＶTN）とＶ
DD1との間の範囲内であり得る（ＶTNはＮＭＯＳトラン
ジスタ３２のしきい電圧を表している）。
圧を出力するとき、ＶSS2及びＶDD1を制限としない。Ｄ
ＡＣ回路１２が出力する所定電圧は、（ＶSS2＋｜ＶTP
｜）とＶSS2との間の範囲内であり得る（ＶTPはＰＭＯ
Ｓトランジスタ３１のしきい電圧を表している）。ＤＡ
Ｃ回路２２が出力する所定電圧は（ＶDD1−ＶTN）とＶ
DD1との間の範囲内であり得る（ＶTNはＮＭＯＳトラン
ジスタ３２のしきい電圧を表している）。
【００３９】また、アナログ信号１６とＶSS2との間の
電位差はトランジスタのしきい電圧より大きくてもよ
く、アナログ信号２６とＶDD1との間の電位差もトラン
ジスタのしきい電圧より大きくてもよい。
電位差はトランジスタのしきい電圧より大きくてもよ
く、アナログ信号２６とＶDD1との間の電位差もトラン
ジスタのしきい電圧より大きくてもよい。
【００４０】以上により、本発明による出力電圧範囲を
増加できる回路は、ＤＡＣ回路において切換制御を行う
ものであって、デジタル形式の制御方法に属するため、
操作頻度の劣化といった問題がなく、操作頻度の劣化と
いった問題がなく、最小の製造サイズで設計することが
でき、チップ全体の面積に対する需要を減少することが
できる、
増加できる回路は、ＤＡＣ回路において切換制御を行う
ものであって、デジタル形式の制御方法に属するため、
操作頻度の劣化といった問題がなく、操作頻度の劣化と
いった問題がなく、最小の製造サイズで設計することが
でき、チップ全体の面積に対する需要を減少することが
できる、
【００４１】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
【００４２】
【発明の効果】本発明により、出力電圧範囲を増加する
ことができる駆動回路及び方法を提供する。この制御方
法は、ＤＡＣ回路において切換制御を行うもので、デジ
タル形式の制御方法に属するため、操作頻度の劣化とい
った問題がなく、最小の製造サイズで設計することがで
き、チップ全体の面積に対する需要を減少することがで
きる。
ことができる駆動回路及び方法を提供する。この制御方
法は、ＤＡＣ回路において切換制御を行うもので、デジ
タル形式の制御方法に属するため、操作頻度の劣化とい
った問題がなく、最小の製造サイズで設計することがで
き、チップ全体の面積に対する需要を減少することがで
きる。
【図１】本発明の第１の好ましい実施例によるブロック
略図を示している。
略図を示している。
【図２】本発明の第２の好ましい実施例によるブロック
略図を示している。
略図を示している。
【図３】本発明の第３の好ましい実施例によるブロック
略図を示している。
略図を示している。
【図４】図１、４、又は５の出力バッファ回路の詳細な
回路図を示している。
回路図を示している。
【図５】アメリカ合衆国特許第5,578,957号及び第5,51
0,748号に開示される列駆動回路のブロック略図であ
る。
0,748号に開示される列駆動回路のブロック略図であ
る。
【図６】図５の出力バッファ回路６４の詳細な回路図を
示している。
示している。
１…デジタル出力信号、３…出力バッファ回路、６…デ
コーダ、１０…高電圧範囲回路ブロック、１１、２１…
レベルシフター、１２、２２…ＤＡＣ回路、１３、２３
…Ｓ／Ｈ回路、２０…低電圧範囲回路ブロック、３１…
ＰＭＯＳトランジスタ、３２…ＮＭＯＳトランジスタ。
コーダ、１０…高電圧範囲回路ブロック、１１、２１…
レベルシフター、１２、２２…ＤＡＣ回路、１３、２３
…Ｓ／Ｈ回路、２０…低電圧範囲回路ブロック、３１…
ＰＭＯＳトランジスタ、３２…ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 1/70 Ｈ０３Ｍ 1/70 Ｆターム(参考） 2H093 NC03 NC23 ND60 5C006 AF83 BB16 BC12 BC20 BF11 BF24 BF32 BF34 BF46 EB05 FA41 5C080 AA10 BB05 DD25 JJ02 JJ03 5J022 AB01 BA06 CA10 CB03 CC02 CD03 CG01
Claims (62)
- 【請求項１】 第１電圧源及び第２電圧源を経由して電
源が供給され、入力信号を受信するとともに、選択信号
によって前記第１回路装置の出力ポートに第１所定状態
を生じさせ、あるいは第１出力信号を出力し、前記第１
出力信号は入力信号に対応するとともに、前記第１電圧
源及び第２電圧源が限定する第１電圧範囲内にある第１
回路装置と、 第３電圧源及び第４電圧源を経由して電源が供給され、
入力信号を受信するとともに、選択信号によって前記第
２回路装置の出力ポートに第２所定状態を生じさせ、あ
るいは第２出力信号を出力し、前記第２出力信号は入力
信号に対応するとともに、前記第３電圧源及び第４電圧
源が限定する第２電圧範囲内にある第２回路装置と、 第１回路装置及び第２回路装置に連結し、前記第１回路
装置の出力ポートが前記第１所定状態を生じ、前記第２
回路装置が前記第２出力信号を出力するとき、前記第２
出力信号を出力ターミナルから出力し、前記第１回路装
置が前記第１出力信号を出力し、前記第２回路装置の出
力ポートが前記第２所定状態を生じるとき、前記第１出
力信号を前記出力ターミナルから出力する出力回路と、
からなることを特徴とする駆動回路。 - 【請求項２】 前記選択信号が第１ロジック状態である
とき、前記第１回路装置の出力ポートは前記第１所定状
態を生じ、前記第２回路装置は前記第２出力信号を出力
することを特徴とする請求項１に記載の駆動回路。 - 【請求項３】 前記選択信号が第２ロジック状態である
とき、前記第１回路装置は前記第１出力信号を出力し、
前記第２回路装置の出力ポートは前記第２所定状態を生
じることを特徴とする請求項２に記載の駆動回路。 - 【請求項４】 前記第２電圧源及び第３電圧源の電位は
大体同じであることを特徴とする請求項１に記載の駆動
回路。 - 【請求項５】 前記第１所定状態はフローティング状態
であることを特徴とする請求項１に記載の駆動回路。 - 【請求項６】 前記第１所定状態は第１所定電圧を出力
する状態であることを特徴とする請求項１に記載の駆動
回路。 - 【請求項７】 前記第１所定電圧及び前記第２電圧間の
電位差は電界効果型トランジスタのしきい電圧より小さ
く、前記第１出力信号及び前記第２電圧源間の電圧差は
前記しきい電圧より大きいことを特徴とする請求項に記
載の駆動回路。 - 【請求項８】 前記第１所定電圧及び前記第２電圧源間
の電位は大体同じであることを特徴とする請求項７に記
載の駆動回路。 - 【請求項９】 前記第２所定状態はフローティング状態
であることを特徴とする請求項１に記載の駆動回路。 - 【請求項１０】 前記第２所定状態は第２所定電圧を出
力する状態であることを特徴とする請求項１に記載の駆
動回路。 - 【請求項１１】 前記第２所定電圧及び前記第３電圧源
間の電位差は電界効果型トランジスタのしきい電圧より
小さく、前記第２出力信号及び前記第３電圧源間の電位
差は前記しきい電圧より大きいことを特徴とする請求項
１０に記載の駆動回路。 - 【請求項１２】 前記第２所定電圧及び前記第３電圧源
間の電位は大体同じであることを特徴とする請求項７に
記載の駆動回路。 - 【請求項１３】 前記出力回路は、 ソース／ドレインによって前記第１回路装置の出力ポー
トに連接し、ゲートによって前記第２電圧源に連接し、
他方のソース／ドレインによって前記出力ターミナルに
連結する第１電界効果型トランジスタと、 ソース／ドレインによって前記第２回路装置の出力ポー
トに連接し、ゲートによって前記第３電圧源に連接し、
他方のソース／ドレインによって前記出力ターミナルに
連結する第２電界効果型トランジスタと、からなること
を特徴とする請求項１に記載の駆動回路。 - 【請求項１４】 前記第１電界効果型トランジスタはＰ
ＭＯＳトランジスタであり、前記第２電界効果型トラン
ジスタはＮＭＯＳトランジスタであることを特徴とする
請求項１３に記載の駆動回路。 - 【請求項１５】 前記入力信号はデジタル入力コードで
あることを特徴とする請求項１に記載の駆動回路。 - 【請求項１６】 前記第１回路装置は、前記デジタル入
力コードに対して電位調整を行うレベルシフターを含む
ことを特徴とする請求項１５に記載の駆動回路。 - 【請求項１７】 前記第１回路装置は、前記デジタル入
力コードを前記第１出力信号に変換するＤＡコンバータ
ーを含むことを特徴とする請求項１６に記載の駆動回
路。 - 【請求項１８】 前記ＤＡコンバーターは前記選択信号
に基づいて前記第１所定電圧及び前記第１出力信号のう
ちの一方を出力することを特徴とする請求項１７に記載
の駆動回路。 - 【請求項１９】 前記選択信号は前記レベルシフターを
経由して前記ＤＡコンバーターにカップリングすること
を特徴とする請求項１８に記載の駆動回路。 - 【請求項２０】 前記選択信号は前記ＤＡコンバーター
に直接カップリングすることを特徴とする請求項１８に
記載の駆動回路。 - 【請求項２１】 前記選択信号はデコーダを経由して前
記ＤＡコンバーターにカップリングすることを特徴とす
る請求項１８に記載の駆動回路。 - 【請求項２２】 前記第２回路装置は、前記デジタル入
力コードに対して電位調整を行うレベルシフターを含む
ことを特徴とする請求項１５に記載の駆動回路。 - 【請求項２３】 前記第２回路装置は、前記デジタル入
力コードを前記第２出力信号に変換するＤＡコンバータ
ーをさらに含むことを特徴とする請求項２２に記載の駆
動回路。 - 【請求項２４】 前記ＤＡコンバーターは前記選択信号
に基づいて前記ＤＡコンバーターの出力ポートに第１所
定状態を生じさせ、あるいは第１出力信号に出力させる
ことを特徴とする請求項２３に記載の駆動回路。 - 【請求項２５】 前記選択信号は前記レベルシフターを
経由して前記ＤＡコンバーターにカップリングすること
を特徴とする請求項２４に記載の駆動回路。 - 【請求項２６】 前記選択信号は前記ＤＡコンバーター
に直接カップリングすることを特徴とする請求項２４に
記載の駆動回路。 - 【請求項２７】 前記選択信号はデコーダを経由して前
記ＤＡコンバーターにカップリングすることを特徴とす
る請求項２４に記載の駆動回路。 - 【請求項２８】 第１電圧源及び第２電圧源を経由して
電源が供給され、選択信号によって出力ポートに第１所
定状態を生じさせ、あるいは第１出力信号を出力し、そ
のうち、第１出力信号は、第１電圧源及び第２電圧源が
限定する第１電圧範囲内にある第１ＤＡコンバーター
と、 第３電圧源及び第４電圧源を経由して電源が供給され、
選択信号によって出力ポートに第２所定状態を生じさ
せ、あるいは第２出力信号を出力し、そのうち、第２出
力信号は、第３電圧源及び第４電圧源が限定する第２電
圧範囲内にある第２ＤＡコンバーターと、 第１ＤＡコンバーター及び第２ＤＡコンバーターを連結
させ、前記第１ＤＡコンバーターの出力ポートが前記第
１所定状態を生じ、前記第２ＤＡコンバーターが前記第
２出力信号を出力するとき、前記第２出力信号を出力タ
ーミナルから出力し、前記第１ＤＡコンバーターが前記
第１出力信号を出力し、前記第２ＤＡコンバーターの出
力ポートが前記第２所定状態を生じるとき、前記第１出
力信号を前記出力ターミナルから出力する出力回路と、
からなることを特徴とする駆動回路。 - 【請求項２９】 前記選択信号が第１ロジック状態であ
るとき、前記第１ＤＡコンバーターの出力ポートは前記
第１所定状態を生じ、前記第２ＤＡコンバーターは前記
第２出力信号を出力することを特徴とする請求項２８に
記載の駆動回路。 - 【請求項３０】 前記選択信号が第２ロジック状態であ
るとき、前記第１ＤＡコンバーターは前記第１出力信号
を出力し、前記第２ＤＡコンバーターの出力ポートは前
記第２所定状態を現すことを特徴とする請求項２８に記
載の駆動回路。 - 【請求項３１】 前記第２電圧源及び第３電圧源の電位
は大体同じであることを特徴とする請求項２８に記載の
駆動回路。 - 【請求項３２】 前記第１所定状態はフローティング
状態であることを特徴とする請求項２８に記載の駆動回
路。 - 【請求項３３】 前記第１所定状態は第１所定電圧を
出力する状態であることを特徴とする請求項２８に記載
の駆動回路。 - 【請求項３４】 前記第１所定電圧及び前記第２電圧源
間の電位差は電界効果型トランジスタのしきい電圧より
小さく、前記第１出力信号及び前記第２電圧源間の電位
差は前記しきい電圧より大きいことを特徴とする請求項
３３に記載の駆動回路。 - 【請求項３５】 前記第１所定電圧及び前記第２電圧源
間の電位は大体同じであることを特徴とする請求項３４
に記載の駆動回路。 - 【請求項３６】 前記第２所定状態はフローティング状
態であることを特徴とする請求項２８に記載の駆動回
路。 - 【請求項３７】 前記第２所定状態は第２所定電圧を出
力する状態であることを特徴とする請求項２８に記載の
駆動回路。 - 【請求項３８】 前記第２所定電圧及び前記第３電圧源
間の電位差は電界効果型トランジスタのしきい電圧より
小さく、前記第２出力信号及び前記第３電圧源間の電位
差は前記しきい電圧より大きいことを特徴とする請求項
３７に記載の駆動回路。 - 【請求項３９】 前記第２所定電圧及び前記第２電圧源
間の電位は大体同じであることを特徴とする請求項３７
に記載の駆動回路。 - 【請求項４０】 前記出力回路は、 ソース／ドレインによって前記第１ＤＡコンバーターの
出力ポートに連接し、ゲートによって前記第２電圧源に
連接し、他方のソース／ドレインによって前記出力ター
ミナルに連結する第１電界効果型トランジスタと、 ソース／ドレインによって前記第１ＤＡコンバーターの
出力ポートに連接し、ゲートによって前記第３電圧源に
連接し、他方のソース／ドレインによって前記出力ター
ミナルに連結する第２電界効果型トランジスタと、から
なることを特徴とする請求項２８に記載の駆動回路。 - 【請求項４１】 前記第１電界効果型トランジスタはＰ
ＭＯＳトランジスタであり、前記第２電界効果型トラン
ジスタはＮＭＯＳトランジスタであることを特徴とする
請求項４０に記載の駆動回路。 - 【請求項４２】 前記第１ＤＡコンバーターは第１デジ
タルコードを前記第１出力信号に変換することを特徴と
する請求項２８に記載の駆動回路。 - 【請求項４３】 デジタル入力信号に対して電位調整を
行った後、前記第１デジタルコードを生成するレベルシ
フターをさらに含むことを特徴とする請求項４２に記載
の駆動回路。 - 【請求項４４】 前記選択信号は前記レベルシフターを
経由して前記第１ＤＡコンバーターにカップリングする
ことを特徴とする請求項４３に記載の駆動回路。 - 【請求項４５】 前記第２ＤＡコンバーターは第２デジ
タルコードを前記第２出力信号に変換することを特徴と
する請求項２８に記載の駆動回路。 - 【請求項４６】 デジタル入力信号に対して電位調整を
行った後、前記第２デジタルコードを生成するレベルシ
フターをさらに含むことを特徴とする請求項４５に記載
の駆動回路。 - 【請求項４７】 前記選択信号は前記レベルシフターを
経由して前記第１ＤＡコンバーターにカップリングする
ことを特徴とする請求項４６に記載の駆動回路。 - 【請求項４８】 前記選択信号は前記第１及び第２ＤＡ
コンバーターに直接カップリングすることを特徴とする
請求項２８に記載の駆動回路。 - 【請求項４９】 前記選択信号はデコーダを経由して前
記第１及び第２ＤＡコンバーターにカップリングするこ
とを特徴とする請求項２８に記載の駆動回路。 - 【請求項５０】 第１回路装置、第２回路装置、及び出
力装置を備えた回路に適用される駆動方法であり、 選択信号に基づいて、前記第１回路装置の出力ポートに
第１所定状態を生じさせ、あるいは第１出力信号を出力
し、前記第１出力信号は第１電圧源及び第２電圧源が限
定する第１電圧範囲内にある工程と、 前記選択信号に基づいて、前記第２回路装置の出力状態
に第２所定状態を生じさせ、あるいは第２出力信号を出
力し、前記第２出力信号は第３電圧源及び第４電圧源が
限定する第２電圧範囲内にある工程と、 前記第１回路装置の出力ポートが前記所定状態を生じ、
前記第２回路装置が前記第２出力信号をそれぞれ出力す
るとき、前記出力装置は前記第２出力信号を出力し、前
記第１回路装置が前記第１出力信号を出力し、前記第２
回路装置の出力ポートが前記第２所定状態を生じると
き、前記出力装置は前記第１出力信号を出力する工程
と、からなることを特徴とする駆動方法。 - 【請求項５１】 前記選択信号が第１ロジック状態であ
るとき、前記第１回路装置の出力ポートに前記第１所定
状態を生じさせ、前記第２回路装置に前記第２出力信号
を、前記出力回路に前記第２出力信号をそれぞれ出力さ
せることを特徴とする請求項５０に記載の駆動方法。 - 【請求項５２】 前記選択信号が第１ロジック状態であ
るとき、前記第１回路装置に前記第１出力信号を出力さ
せ、前記第２回路装置の出力ポートに前記第２所定状態
を生じさせ、前記出力回路に前記第１出力信号をそれぞ
れ出力させることを特徴とする請求項５１に記載の駆動
方法。 - 【請求項５３】 前記第２電圧源及び第３電圧源の電位
は大体同じであることを特徴とする請求項５０に記載の
駆動方法。 - 【請求項５４】 前記第１所定状態はフローティング状
態であることを特徴とする請求項５０に記載の駆動回
路。 - 【請求項５５】 前記第１所定状態は第１所定電圧を出
力する状態であることを特徴とする請求項５０に記載の
駆動回路。 - 【請求項５６】 前記第１所定電圧及び前記第２電圧源
間の電位差は電界効果型トランジスタのしきい電圧より
小さく、前記第１出力信号及び第２電圧源間の電位差は
前記しきい電圧より大きいことを特徴とする請求項５４
に記載の駆動方法。 - 【請求項５７】 前記第１所定電圧及び前記第２電圧源
間の電位は大体同じであることを特徴とする請求項５５
に記載の駆動方法。 - 【請求項５８】 前記第２所定状態はフローティング状
態であることを特徴とする請求項５０に記載の駆動回
路。 - 【請求項５９】 前記第２所定状態は第２所定電圧を出
力する状態であることを特徴とする請求項５０に記載の
駆動回路。 - 【請求項６０】 前記第２所定電圧及び前記第３電圧源
間の電位差は電界効果型トランジスタのしきい電圧より
小さく、前記第２出力信号及び前記第２電圧源間の電位
差は前記しきい電圧より大きいことを特徴とする請求項
５９に記載の駆動方法。 - 【請求項６１】 前記第２所定電圧及び前記第３電圧源
間の電位は大体同じであることを特徴とする請求項５９
に記載の駆動方法。 - 【請求項６２】 前記第１回路装置及び第２回路装置に
よってそれぞれ入力信号を受信する工程をさらに含み、
そのうち、前記第１出力信号及び第２出力信号は前記入
力信号に対応することを特徴とする請求項５０に記載の
駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW88109270A TW514848B (en) | 1999-06-04 | 1999-06-04 | Circuit capable of increasing output voltage range and control method of the same |
| TW88109270A01 | 2000-08-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002062837A true JP2002062837A (ja) | 2002-02-28 |
Family
ID=21640969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000292642A Pending JP2002062837A (ja) | 1999-06-04 | 2000-09-26 | 駆動回路及び駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002062837A (ja) |
| TW (2) | TW514848B (ja) |
-
1999
- 1999-06-04 TW TW88109270A patent/TW514848B/zh not_active IP Right Cessation
- 1999-08-11 TW TW88109270A01 patent/TW530278B/zh not_active IP Right Cessation
-
2000
- 2000-09-26 JP JP2000292642A patent/JP2002062837A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW514848B (en) | 2002-12-21 |
| TW530278B (en) | 2003-05-01 |
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