TW514848B - Circuit capable of increasing output voltage range and control method of the same - Google Patents

Description

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五、發明說明（1) 本發明係有關於驅動電路技術，牿 H 輪出電壓範圍的電路及其控制方法。、I有關於可增加 傳統上，受限於液晶的電壓轉換特性， 度呈現較佳顯像效果，薄膜電晶體液晶顯示器gFTLCD)之 驅動電路通常會採用8〜12V的操作電壓。钬而，目A 導體CMOS製程多屬5V、3· 3V、甚或更低者、、，因此薄膜電曰 體液晶顯示器屬使用之電壓範圍係屬「相對高電壓 =

於一般CMOS製程中，閘極氧化層在7〜”間即可能已發生崩 潰（breakdown)現象，故無法適用在8~12ν<電壓環^下， 因此另需高電壓製程來製造液晶顯示器所需的驅動^路。 然而’為能免卻開發新製程成本，美國專利第5，5 7 8， 957號及第5，510，748號等案，揭示一種”integrated

Circuit Having Different Power Supplies for Increased Output Voltage Range while Retaining Small Device Geometries”，係採用5V標準製程實現液晶 顯示器所需的驅動電路。請參照第1圖，所示即為美國專 利第5, 578, 957號及第5, 5 1 0, 748號所揭示之列驅動電路 (column driver circuit)的方塊示意圖。

苐1圖中’標號4 0是包含有數個位元之數位輸入信 號’用以表示液晶顯示器中某一像素（p i x e 1)所需的的亮 度值。根據液晶顯示器所需之階度（黑白顯示器）或色度 (彩色顯示器），數位輸入信號4 0可以包含四個甚或更多個 位元。標號48和52分屬兩個電路區塊。其中，電路區塊4 8 係由VDD2 (約+1 2 V )和vss2 (約+ 6 V )提供電源，包含一位移器

第5頁 514848 發明說明（2) 46、一數位/類比轉換器（下文以DAc電路簡稱）54 .、以及 一取樣暨保持電路（下文以S/H電路稱之）56等。電路區塊 52係由VDD1(約+ 6V)和VSS1(約0V)提供電源，包含一位移器 50、一DAC電路68、以及一S/Η電路70等。 位移器（level shifter)46接收數位信號40，而將信 號之電壓範圍提昇至+ 6V〜 + 12V間之電壓範圍；另外，由位 移為5 0接收數位信號4 〇，而將信號之電壓範圍限定於 0V〜+ 6V間之電壓範圍。然後，經過位移器46和5〇調整電壓 範圍後之數位信號，分別及於DAC電路54和68，轉換成相 對應之類比信號6 2和7 6。其中，類比信號6 2係介於 + 6V〜+ 12V間之電壓範圍，類比信號76係介於〇v〜 + 6v間之電 壓範圍。接著，類比信號62和76分別及於S/Η電路56和 70 ’而S/Η電路56和70在有新的輸入信號4〇出現在位移器 46和50時’便會被選通（str〇bed)，分別用以對類比信號 62和76進行取樣儲存，而分別以信號63和78輸出至緩衝 路64 。 再如第1圖所示，某一位元信號丨26個別地輸入至位孝

器128和132處，做為產生控制信號ENII和£几之用。位移含 1 2 8係由Vdd2和Vss2供予電源，位移器1 3 2係由VDD1和VSS1供予* 源:如美國專利第5, 578, 957號及第5, 5 1 0, 748號所述，遣 位兀信號126為高準位時，控制信號ENH便經由位移器128 切，為VSS2電壓，控制信號enl便經由位移器132切換為vssi 電壓，當位元#號1 2 6為低準位時，控制信號j； n η便切換為 VDD2電壓，控制信號ENL便切換為vDD1電壓。

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丄口因此，輸出缓衝電路64便根據控制信號ENH和ENL，對 信號6 3和78進行選取。輸出緩衝電路64之詳細電路 2圖所示。 實際上，輸出缓衝電路64就如同多工器 (multiplexer^^，用以對s/h電路56和？〇輸出之類比俨號 63和78進行選取。如第2圖所示，類比信號63及於— 電晶體136之源極端，此PMOS電晶體136之閘極經信號ΕΝΗ 所控制，而以汲極端與另一pM〇s電晶體14〇之源極連接 一電路節點A。PMOS電晶體140之閘極用以接收1 没極端耦接輸出端66。 2

當控制信號ENH為低準位（也就是u時，pM〇s電晶 136開啟導通，故將信號63耦合至電路節點a。由於pM〇s 晶體140亦呈開啟導通狀態，故又將信號63自電路節點a ^至輸出賴。由於信號63係、於‘^之電壓範圍内 動，故只要位元信號126為高準位時，輸出端66之輸出 號便得以在相同的電壓範圍内做變動。 ^ 、再如第2圖所示，類比信號78及於一 NM0S電晶體142 汲極端，此NMOS電晶體142之閘極經信號ENL所控制， 源極端與另一NMOS電晶體146之汲極連接成一電路節。

NMOS電晶體146之閘極用以接收v ，而，、；、盾κ各山士 / 按收VDD1，而以源極端耦接輸出 知b b 〇 當控制信號ENL為兩準位（也就是u時，NM〇s電曰 142開啟導通，故將信號78耦合至電路節點B。由於⑽&雷 晶體146亦呈開啟導通狀態，故又將信號78自電路節點b耦

第7頁 514848 發明說明（4) 合至輸出端66。由於信號78係於VSS1〜VDD1之電壓範圍内做變 動’故只要位元信號1 2 6為低準位時，輸出端6 6之輸出信 號便得以在相同的電壓範圍内做變動。 據此，當輸出端66電位因NMOS電晶體146之導通趨向 VSS1電位時，PMOS電晶體136成關斷狀態，而PMOS電晶體 140卻可以使節點A處之電位不低於Vss2，確保pM〇s電晶體 136之閘-源極、或閘-汲極間壓降不超過6V，因而保護電 晶體1 3 6之閘極氧化層不致發生崩潰現象。同理，當輸出 端66電位因PMOS電晶體140之導通趨向VDD2電位時〇s電 晶體142成關斷狀態，而NM0S電晶體146卻可以使節點B處 之電位不高於VDD1，確保NM0S電晶體142之閘-汲極、閘一源 極間壓降不超過6V，因而保護NM0S電晶體142之閘極氧化 層不致發生崩潰現象。 然而，美國專利第5,578,957號及第5,51〇,748號之輸 出緩衝電路64需根據控制信號ENH和ENL做控制的方式^，: 於類比輸出端做切換控制，此舉恐會劣化操作頻率=再” 者，為兼顧類比信號輸出頻寬與高電壓操作，曰、 「 日日乃曲積必 定不能太小，因此又會增加晶方面積。 囚此’本發明之一目的’在於提供一種可增加輪 壓範圍的電路及其控制方法’係於DAC電路處做切換控屯 制’屬數位形式之控制方式’故無操作頻率劣化的問= 亦可以最小的製程尺寸做設計，而減省整體曰 ^ 、’ 需求。 日日乃對面積的

為獲致上述目的，本發明係藉由提供—種可増加輸出

第8頁 五、發明說明（5) 電壓範圍的電路來完成。 二：電路裝置、一第二電路=發明之驅動電㉟ 電路裝置經由一第一雷颅 置、以及~蛉山+ 括 並接收一浐入I源與一第二輸出電路。第一 n , 輸佗唬，且根據一撰遮電壓源提供予電源， ^和一第一輸出信號中之〜 &擇信號輪出一第一^ 入信號，且位於第一電壓者。第一輪出 雇叹電 二壓―。第二電路装電=輸 亡：楗供予電源、，並接收輪入芦號4三電壓源與一第四電 ::預設電壓和一第“且根據選擇信號 ;”信㉟，且位= -者。第二輸出信 1，之一第二電壓範圍内。輪出電£源與第四電壓源所 和第二電路裝置，當第_電路裝置=係耦接第一電路裝置 f電路裝置輸出第二輸出信號時，第一預設電壓、第 號自一輪出端輸出；當第一電路穿^電路將第二輸出信 第二電路裝置輸出第二預設電壓時，輸出信號、 信號自輸出端輸出。 别出電路將第一輸出 路m發明尚提供一種可增加輪出電壓範圍的電 包括一第一數位類比轉換器、一第二數 ;壓=一；出電路。一第一數位類比轉換器經由-第- 4:i:電壓源提供予電源'，根據-選擇信號輸出 • 預ό又電壓和一第一輸出信號中之一者；其中，第一 輸出〃信號位於第一電壓源與第二電壓源所界定ς 一第一電 壓範圍内。第二數位類比轉換器經由一第三 四電壓源提供予電源，根據選擇信號輪出一第二預、設電壓

第9頁 和一第 三電歷 二輸出信號中之一者； 源與第四 電路係耦接第一 當第一 轉換器 數位類比 輸出第二 電壓源所界定 數位類比轉換 轉換器輸出第 輸出信號時， 一輸出端輸出；當第一數位類 號、第二數位類 其中， 器和第 —預設 輪出電 比轉換 將第一 因 制，屬 亦可以 需求。 輪出信號 此，本發 數位形式 最小的製 比轉換器輸出 自輪出端輸出 明係於數位類 之控制方式， 程尺寸做設計 第 預 比轉換 故無操 ’而減 第二輸出信號位於第 二電壓範圍内。輸出 二數位類比轉換器； 電壓、第二卖t仇類比 路將第二輪出信號自 益輸出第一輪出信 設電壓時’輪出^路 崙電路處做切換控 作頻率劣化的問題， 省整體晶方對面積的 顯易懂讓$發明之上述和其他目的、特徵、和優點能更 έ ^ 文特舉一較佳實施例，並配合所附圖式，作 細况明如下： 「 圖示之簡單說明： 第1圖係顯示美國專利第5,578, 957號及第5, 51〇, 748 號所揭示之列驅動電路之方塊示意圖；

，2圖係顯示第1圖輸出缓衝電路6 4之詳細電路圖； 第3圖係顯示根據本發明第一較佳實施例的方塊示意 圖； 第4圖係顯示根據本發明第二較佳實施例的方塊示意 圖； 第5圖係顯示根據本發明第三較佳實施例的方塊示意

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或5圖輪出緩衝 電路的詳 細電路 第6圖係顯示第3、4 圖。 符號說明： 1〜數位輸入信號；3〜輸出緩衝電路；6 高電壓範圍電路區塊；U〜位移器二:電編路碼 電路，20〜低電壓範圍電路區塊；2卜位移器；S^H ^23〜S/Η電路；3卜PM0S電晶體；以及，32〜瞻3電曰^ 實施例··

液晶顯示器為能獲致較佳的輸出顯像效果，通常會採 用列驅動模式（column drive)或點反向驅動（d〇t

inversion)模式等驅動液晶顯示器。因此，需以兩組不同 電壓範圍貫現驅動操作’故於此定義為高電壓範圍與低電 壓範圍。下文所揭示之實施例中，是以+ 6 v〜+1 2 V為高電壓 範圍、以0 V〜+ 6 V為低電壓範圍。然而，此舉僅為方便說明 起見’並非用以限定本發明，例如：+ 5 V〜+1 〇 V之高電壓範 圍、0V〜+ 5V之低電壓範圍亦可同理適用，於此先予以聲 明。 第一實施例 請參照第3圖，所示為根據本發明一較佳實施例的方 塊示意圖。圖示中’標號1是包含有數個位元之數位輸入 碼（digital input codes)，用以表示液晶顯示器中某一 像素（Pixe 1 )所需的的亮度值。根據液晶顯示器所需之階

第11頁 514848 五、發明說明（8) 度（黑白顯示器）或色度（彩色顯示器） =含四個甚或更多位元數。標號1〇和 ：古電可以 電路區塊與低電壓範圍電路區塊。其中電昼乾圍 VDD2(約+ 12V)和Vss“約+ 6V)提供電源’包含二位二t二係由 DAC電路12、以及一S/H電路13等。電二、-+ 6V)和VSS1(約ov)提供電源 二鬼2〇係由W約 22、以及-S/H電路23等。 位移心、—DAC電路 本例中，位移心接收數位輸入碼以 :二將數位輸入碼1與選擇信號㈣之電壓範圍提Ϊ至 m： + 12 ,, t M , mi4 #〇15 ^ =將ί:=Γ:21接收數位輸入碼1與選擇信編， =碼1，選擇信議之電壓範圍限定於ον. 電i乾圍，成#號24和25自位移器21輸出。 =，經過位移器n調整電壓範圍後之數位碼14和選 P破15 ’輸出至DAC電路12。假若選擇信號υ/β為高準 ’則DAC電路12便會將數位碼14轉換成相對應之類比信 ，而此類比信號16便會介於+6V〜+ 12V間之電壓範圍。 ΐΐί擇信削/D為低準位’則DAC電路12便會輸出V-預 而經過位移器21調整電壓範圍後之數位碼24和選擇信 =25，輸出至DAC電路22。假若選擇信號_為低準位，則 電路22便會將數位碼24轉換成相對應之類比信號μ， $此類比信號2 6便會介於〇 V〜+ 6 V間之電壓範圍。假若選擇 信號U/D為高準位，則DAC電路22便會輸出'η預定電壓、。 514848 五、發明說明（9) DAC電路12和22分別經由類比信號16/VSS2和類比信號 26/VDD1 ’輕接至3/11電路13和23。而s/h電路13和23在有新 的輸入信號1出現在位移器1 1和21時，便會被選通 (St/〇bed) ’分別用以對類比信號1 6/VSS2和類比信號26/VDD1 進行取樣铸存，而分別以連接線丨7和27輸出至緩衝電路。D1 然而’ S/Η電路13和23僅是選擇性電路，故可將S/H電路13 和2 3予以移除，同樣可以獲致本發明之目的。 弟二貫施例 第4圖 圖。其中 之部分。 係顯示根據本發明另一較佳實施例的方塊示意 ，採用與第3圖相同標號者，代表相同或相對應 俨节丄實施广中，係以一解碼器6接收數位輸入碼1及選擇 ，經過解碼處理後分別以數位碼7 擇 位碼8即便是原輸入數位二為低而準：’解碼器6所輸出之數 之數位碼。 ，、、而數位碼7即便是對應於VSS2 然後，位移器11接收靠 提昇至+ 6V〜+ 12V間之電壓範德，’將數^位碼7之電壓範圍 移器2 1接收數位碼8，將數 ，輪出信號1 8。另外，位 間之電壓範圍，呈信號28較位屮碼8 =電壓範圍限定於0V〜+ 6V 電壓範圍後之數位碼18和^ &後，經過位移器11調整 22。 8 ’分別輸出予DAC電路12和 514848

已如上述，當選擇信號U/D為高準位，數位碼7即便是 原輸^數位碼1，而數位碼8即便是對應於v觀者。故及於 DAC電路12和22之信號18和28，即便分別代表經過位移器 111理之數位輸入碼丨與代表v謝之數位碼。據此，dac電 =2人將經移纟後之數位輸入碼i轉換為相對應之類比信號 "於+6乂〜+ 12V間之電壓範圍）輸出，DAC電路22將代表 vDD1之數位碼轉換為類比Vddi預定電壓輸出。 ，*選擇信號11/^為低準位，數位碼7即便是對應 政/二9〇而立碼8即便是原輸人數位碼1。故及於DAC電 過位務哭T 8和28，即便分別代表Vss2之數位碼與經 之數:之數位輸入碼1。據此，DAC電路12將代表 nv M + r 轉換為相對應之類比信號26(介於 〇v〜+ 6V間之電壓範圍）輸出。 至於S/Η電路μ ^9q 與第3圖所示實施例=以及輸出；衝電路3之部份，均 第三實施<列 $者相同，故不再贅述。 第5圖係顯示根擔 意圖。其中，採用楚據本發明再另一較佳實施例的方塊示 之部分。 弟3圖相同標號者，代表相同或相對應 本實施例中，選裡 22。假若選擇俨赛是直接及於DAC電路12和 碼14轉換成相^之%為高準位’貝彳DAC電路12便會將數4

DD

預定電壓。假若ΐ挥ί比信號16，DAC電路22便會輸出V 、擇信號U/D為低準位，則DAC電路12便

第14頁 514848 五、發明說明（π) 輸出vSS2預，電壓，DAC電路22便會將數位碼24轉換成相對 應之類比4s 5虎2 6。至於撰遥彳^雖► τ丨/ μ ^ (t〇ggle)的方式為；擇虎/D的控制方式可以撥動 * Ξίΐΐϊ實施例所述’輸出緩衝電路3便可予以簡 化，將泮如下迹。 請參照第6圖，所示為第3、4或5圖DAC電路12、22斑 =緩，電路3的詳細電路圖，圖示中已將㈣電路ΐ3_ 略去。弟6圖中，類比信號16/^2及於—pM〇s電晶體”之 :及=成—電路節點c，此簡電晶體31之閘極用以 接*1撕電堅，而以另一源/汲極端耦接輸出端3〇。另外， 類比信號26/VDD1及於一NM〇s電晶體32之一源汲極端 路節點D，此NMOS電晶體32之間極用以接收^，而以另一 源/汲極端耦接輸出端3 〇。 當選擇信號U/D為高準位日夺，DAC電路j 2便會將數位碼 14(第3、5圖）或18(第4圖）轉換成相對應之類比信號16輸 出，DAC電路22便會輸出Vddi預定電壓。此時，類比信號16 咼於Vsss電壓，故令PM0S電晶體31導通，類比信號16便經 ，PMOS電晶體31搞合至輸出端3〇。因而使輸出端3〇之電壓 局於VDD1電壓，令NMOS電晶體32成關斷狀態。 因此，縱使輸出端30電位因PMOS電晶體31之導通而趨 向VDD2電位日守，DAC電路22會輸出VDD1預定電壓至節點ρ，使 節點D不會高於VDD1，確保NM0S電晶體32之閘-汲極\或閘— 源極間壓降不超過6V，因而保護NM0S電晶體32之閘極氧化 層不致遭致崩潰破壞。

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9“ ^選擇信號㈣為低準位日寺，DAC電路22便會將數位碼 、5圖）或28(第4圖）轉換成相對應之類比信號26輸 0八0電路12便會輸出\^2預定電壓。此時，類比信號26 低於vDD1電壓，故令NM0S電晶體32導通，類比信號26便經 由NMOS電晶體32耦合至輪出端3〇。因而使輸出端3〇之電壓 低於VSS2電壓，令PMOS電晶體31成關斷狀態。 據此，縱使輸出端30電位因NM〇S電晶體32之導通而趨 =VSS1電位日守’ DAC電路1 2會輸出vss2預定電壓至節點c，使 節點C不會低於VSS2，確保PM〇s電晶體31之閘-汲極、或閘一

源極間壓降不超過6V，因而保護pM〇s電晶體32之閘極氧化 層不致遭致崩潰破壞。 再者’ DAC電路12和22輸出預定電壓時，並不以vss2和 VDD1為限。DAC電路12所輸出的預定電壓可以是介於（Vss2+ | vtp丨）與Vsss間之範圍，ντρ代表PM〇s電晶體31之臨限電壓 (threshold voltage);而DAC電路22所輸出的預定電壓可 以是介於（VDD1-VTN)與VDD1間之範圍，vTN代表NM0S電晶體32之 臨限電壓。 另外’類比信號1 6與VSS2間之電位差可以大於一電晶 體之臨限電壓，類比信號2 6與％…間之電位差亦可大於一 電晶體之臨限電壓。 綜合上述，根據本發明之可增加輸出電壓範圍的電 路’係於DAC電路處做切換控制，屬數位形式之控制方 式’故無操作頻率劣化的問題，亦可以最小的製程尺寸做 設計，而減省整體晶方對面積的需求。

第16頁 514848 五、發明說明（13) 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。 _

第17頁

Claims (1)

1. ，干㈣ • 種驅動電路，包括： 提供予電、％電路裝置，經由一第一電壓源與一第二電壓源 選擇信號^ ^邊第一電路裝置接收一輸入信號，且根據一 者；該第ΐ—第一預設電壓和—第一輸出信號中之一 一電壓源遍j出信號係對應於该輸入信號’，且位於該等第 —第^“二電壓源所界定之—第一電壓範圍内； 提供予電ί電路裝置，經由一第三電壓源與一第四電壓源 選擇信號輪'出！第二電路裝置接收該輸入信號，且根據該 者；該第二认—第二預设電壓和—第二輸出信號中之一 三電壓源:ί出信號係對應於該輪入信號，幻立於該等第 —輪出、!四電壓源所界定之—第二電壓範圍内；以及 置；當該第電路，耦接該等第一電路裝置和第二電路事 裝置輪出ΐ二電路裝置輸出該第—預設電壓、該第二; 號自~V出ΐ二輸出信^寺，該輸出電路將該第二 號、該第_輪出；當該第一電路裝置輸出該第一 = ί : 將該第-輪】5裝置輸出該第二預設電壓時’該輪：電 2 哥出信號自該輸出端輸出。 阳電路 選擇俨ΐ I請專利範圍第1項所述之驅動電路，其中，a 預設;t為第一邏輯狀態時，該第一電路裝置輪出該^Λ 電矣，該第二電路裝置輸出該第二輸出信號。第一 ^ 3 ·如申請專利範圍第1項所述之驅動電路，其中^ 擇^號為第二邏輯狀態時，該第一電路裝置輪出兮4 ^出信號，該第二電路裝置輸出該第二預設電壓。^第一 4 ·如申請專利範圍第1項所述之驅動電路，发 平’該

   0492-4612TWF1 ； dennis.ptc 第18頁 514848

   MM 88WQ97n 六、申請專利範圍 等第二電壓源與第三電壓源之電位約略相等。 5·如申請專利範圍第1項戶斤述之驅動電路，其中，該 第一預設電壓與該第二電壓源間之電位差小於一場效電晶 體之臨限電壓；該第一輸出信號與遠第二電壓源間之電位 差大於該臨限電壓。 6 ·如申請專利範圍第5項所述之驅動電路，其中，該 第一預設電壓與該第二電壓源間之電位約略相等。 7·如申請專利範圍第1項所述之驅動電路，其中，該 第二預設電壓與該第三電壓源間之電位差小於一場效電晶 體之臨限電壓；該第二輸出信號與該第三電壓源間之電位 差大於該臨限電壓。 8·如申請專利範圍第7項所述之驅動電路，其中，該 第二預設電壓與該第三電壓源間之電位約略相等。 9 ·如申請專利範圍第1項所述之驅動電路，其中，該 輸出電路包括： 一第一場效電晶體，以一源/沒極接收該第一預設電 壓和該第一輸出信號中之該一；#、以一閘極連接該第二電 :J壓源、以另一源/汲極耦接該輸出端；以及 一第二場效電晶體，以一源/汲極接收該第二預設電 壓和該第二輸出信號中之該一奢、以一閘極連接該第三電 I，壓源、以另一源/汲極耦接該輸出端。 1 0 ·如申請專利範圍第9項所述之驅動電路，其中，該 斤第一場效電晶體是一PMOS電晶體，該第二場效電晶體是一 NMOS電晶體。

   0492-4612TW1 ；dennis.ptc 第19頁 514848

   MM 88109270 年日 申請專利範圍 1 1 ·如申請專利範圍第1項所述之 輸入信號是數位輸入碼。 動電路，其中，該 1 2·如申請專利範圍第丨丨項所述之驅 該第一電路裝置包括一位移器，對該數 ，其中\ 調整。 议翰入碼進行電位 13.如申請專利範圍第12項所述之驅動 該第一電路裝置包括一數位類比轉換器 ，、 轉換為該第一輸出信號。 將遠數位輸入瑪 ^ 1 4·如申請專利範圍第1 3項所述之驅動電路，其中， 該數位類比轉換器是根據該選擇信號，輸出該第一/預設電 壓和該第一輸出信號中之該一者。 1 5 ·如申請專利範圍第丨4項所述之驅動電路，其中， 該選擇信號是經由該位移器耦合至該數位類比轉換器。 1 6 ·如申請專利範圍第丨4項所述之驅動電路，其中， 該選擇信號是直接耦合至該數位類比轉換器。 1 7·如申請專利範圍第1 4項所述之驅動電路，其中， 正青 有一 ♦ 變 該選擇信號是經由一解碼器耦合至該數位類比轉換器。 1 8·如申請專利範圍第丨丨項所述之驅動電路，其中， 容該第二電路裝置包括一位移器，對該數位輸入碼進行電位 f調整。。 # 1 9 ·如申請專利範圍第丨8項所述之驅動電路，其中， ，第二電路裝置尚包括一數位類比轉換器，將該數位 碼轉換為該第二輸出信號 珣入 Β 2 〇 ·如申請專利範圍第丨9項所述之驅動電路，其中

   0492-4612TWF1 ； dennis.ptc 第20頁 修正 、、丫唷寻利範圍 - ------ 5 = J比J換器是根據該選擇信號，輸出該第二預設電 Λ弟一輸出信號中之該一者。 兮、壁2 1 \如申請專利範圍第2 0項所述之驅動電袼，波φ， 〜^仏唬是經由該位移器耦合炱該數位類比轉換、。 兮、联抑·如申晴專利範圍第2 0項所述之驅動電路，甘裔山 信號是直接耦合至該數位類比轉換器。其中， 該選專:j範圍第20項所^ η A疋！由一解碼器耦合至該數位類始、中 2一4· 一種驅動電路，包括： 轉換器。 雷懕、、ϋ 數位類比轉換器’經由一第一電靨π 和-第一:予！源’根據-選擇信號輸出-第二與一第7 該等第-。之一者；其中，該第-輪出ϋ5 内· 电&源與第二電壓源所界定之一裳唬位於 _ 電壓範圍 電壓源ί:ί:類比轉換器，經由-第：電， ι碌扣供予電源罘一電壓源邀一 Η【和一第二輪屮尸味士 據5亥選擇^號輪出一箓、 4該等第二Ϊΐ ϋ中之十其中，“ f二預設電壓 ||内；^ 與第四電虔源所界定^一广出信號位於

   之 ^ -鈐Ψ Φ々 弟二電壓範圍 C、該第二數位類：韓；位類比轉換 ，輸出電路將該第二二轉換器輸出讀第-輸中· 位類一，“號自-輪出^ —輸出信號時，該 輪出信號、私Ϊ出；當該第一數 輸出電路，耦接該蓉笛—如 ;員比轉換器；當該第一 數位類比轉換 卜 m 數位類比轉換3|於山、裔和第二數 拖哭於，丨…、為輸出垓第一預設 望位類比轉換器輸出該第 該第 數位 类員比轉換 • ptc 第21頁 514848 -案龜 六、申請專利範圍 88109270 曰

   器輸出該第二預設電壓時，該輸出電路將該第一輪 自該輪出端輸出。 t"鱿 2 5 ·如申請專利範圍第2 4項所述之驅動電路，其 該選擇信號為第一邏輯狀態時，该第一數位類比轉換％’ 出遠第一預設電壓，該第二數位類比轉換，器輸出診 ％輪 出信號。 /二輪 2 6 ·如申請專利範圍第2 4項戶斤述之驅動電路，耳 該選擇信號為第二邏輯狀態時，該第一數位類比轉換时’ 出該第一輸出信號，該第二數位類比轉換器輸出該第器輪 設電壓。 〜預 2 7 ·如申請專利範圍第2 4項所述之驅動電路， 該等第二電壓源與第三電壓源之電位約略相等。 場 源間 2 8 ·如申請專利範圍第2 4項所述之驅動電路， 該第一預設電壓與該第二電壓源間之電位差小於 晶體之臨限電壓；該第一輸出信號與該第二電壓 位差大於該臨限電壓。 '丨，： 2 9 ·如申請專利範圍第2 8項所述之驅動電路，其 該第一預設電壓與該第二電壓源間之電位約略相等。’ 30·如申請專利範圍第24項所述之驅動電路，其 y該第二預設電壓與該第三電壓源間之電位差小於二場i， (;赛晶體之臨限電壓；該第二輸出信號與該第三電壓源^致電 ;:P位差大於該臨限電壓。 9之電 ^ 31·如申請專利範圍第3〇項所述之驅動電路，其 該第二預設電壓與該第三電壓源間之電位約略相等'。’

   0492-4612TWF1 ： dennis.ptc 第22頁 514848 案號 88109270 修正 六、申請專利範圍 3 2 ·如申請專利範圍第2 4項所述之驅動電路，其中， 該輸出電路包括： 一第一場效電晶體，以一源/汲極接收該第一預設電 壓和該第一輸出信號中之該一者、以一閘極連接該第二電 壓源、以另一源/汲極耦接該輸出端；以及 一第二場效電晶體，以一源/汲極接收該第二預設電壓和 該第二輪出信號中之該一者、以一閘極連接該第三電壓 源、以另一源/汲極耦接該輸出端。 3 3 ·如申請專利範圍第3 2項所述之驅動電路，其中， 該第一場效電晶體是一PM〇s電晶體，該第二場效電晶體是 一NMOS電晶體。 3 4 ·如申請專利範圍第2 4項所述之驅動電路，其中， 該第一數位類比轉換器係將第一數位碼轉換為該第一輸出 信號。 3 5 ·如申請專利範圍第3 4項所述之驅動電路 一位移器，對一數位輸入信號進行電位調整後， 數位碼 φ Φ 3 6 ·如申δ青專利範圍第3 5項所述之驅動電路 蠢|該選擇信號是經由該位移器耦合至該第一數位類比轉換 更 if Μ 本 有 脅 内 谷 是 予 # 尚包括 產生該第 其中， 器 3 7.如申請專利範圍第24項所述之驅動電路，其中， ，亥第二數位類比轉換器係將第二數位碼轉換為該第二輸出 V於姑 Λ 提 3 8 ·如申請專利範圍第3 7項所述之驅動電路，尚包括

   0492-4612TWF1，· dennis.ptc 第23買 SS_88109270 0-修正 六、申請專利範圍 該第 =位移器，對一數位輸入信號進行電位調整後，產生 一數位瑪。 器 ▲ 、39·如申請專利範圍第38項所述之驅動電路，其中， ΐ選擇仏號是經由該位移器耦合炙該第一數位類比轉換 士 、40·如申請專利範圍第24項所述之驅動電路，其中， =選擇信號是直接耦合至該等第_和第二數位類比轉換 » $41·如申請專利範圍第24項所述之驅動電路，复巾 该選擇信號是經由—解碼琴搞員合至該等第―”：中， 比轉換器。 听·’斋稠口本 1珩一數位類 Μ 一 =·種驅動方法，適用於具有一第一電路裝置、一 包括：路裴置、以及一輪出裝置之一電路中；該驅動方法 m 4擇仏號，該第一電路裝置輸出一第一預設電 ; 輸出信號中之-者，㉟第一輸出信號係位於- 壓 根據該選擇Ϊ 電壓源所界定之一第—電壓範圍内； 和一、详^就，该第二電路裝置輸出一第二預設電 二f &、、IS ^出^號中之一者，該第二輸出信號係位於一 ik /’〜、一第四電壓源所界定之一第二電壓範圍内； 容 准L 也信 裝 詈二2:電路裝置輸*該第-預設電壓、該第二電路 # ^=一=輪出信號時，該輪出裝置輸出該第二輸出 A田 、路裝置輸出該第一輪出信號、該第二電路 0492-4612TWF1 I dennis.ptc 第24頁 2514848 案號 88109270 8 年 月 曰 修正 六、申請專利範圍 裝置輸出該第二預設電壓時，該輸出裝置輸出該第一輸出 信號。 4 3.如申請專利範圍第42項所述之驅動方法，其中， 當該選擇信號為第一邏輯狀態時，使該第一電路裝置輸出 該第一預設電壓，使該第二電路裝置輸出，該第二輸出信 號，而該輸出電路輸出該第二輸出信號。 44.如申請專利範圍第42項所述之驅動方法，其中， 當該選擇信號為第二邏輯狀態時，使該第一電路裝置輸出 該第一輸出信號，使該第二電路裝置輸出該第二預設電 壓，而該輸出電路輸出該第一輸出信號。 4 5.如申請專利範圍第42項所述之驅動方法，其中， 該等第二電壓源與第三電壓源之電位約略相等。 4 6.如申請專利範圍第42項所述之驅動方法，其中， 該第一預設電壓與該第二電壓源間之電位差小於一場效電 晶體之臨限電壓；該第一輸出信號與該第二電壓源間之電 位差大於該臨限電壓。 ； 47.如申請專利範圍第46項所述之驅動方法，其中， (該第一預設電壓與該第二電壓源間之電位約略相等。 ； 4 8.如申請專利範圍第4 2項所述之驅動方法，其中， 該第二預設電壓與該第三電壓源間之電位差小於一場效電 泰晶體之臨限電壓；該第二輸出信號與該第三電壓源間之電 μ位差大於該臨限電壓。 、·令 1·： 49.如申請專利範圍第48項所述之驅動方法，其中， 艮該第二預設電壓與該第三電壓源間之電位約略相等。

   0492-4612TWF1 ； dennis.ptc 第25頁 514848 90. 8. 22 _案號 88109270_^^_Θ_修正_ 六、申請專利範圍 5 0.如申請專利範圍第42項所述之驅動方法，尚包括 以該等第一電路裝置和第二電路裝置分別接收一輸入信 號；其中，該等第一輸出信號和第二輸出信號係對應於該 輸入信號。 η 々'ν< 煩請委員明示#f':^;:.日冰及之 儋正本有Aa更實質J*l容是否准予修正01 0492-4612TWF1 ; dennis.ptc 第26頁