WO2003103144A1 - レベルシフト回路、表示装置および携帯端末 - Google Patents

レベルシフト回路、表示装置および携帯端末 Download PDF

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WO2003103144A1
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signal
level
complementary
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木田　芳利
仲島　義晴
市川　弘明
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ソニー株式会社
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Definitions

  • the present invention relates to a level shift circuit, a display device, and a portable terminal, and more particularly to a level shift circuit formed on an insulating substrate using a transistor having a large variation in characteristics, and a level shift circuit formed of a peripheral drive circuit.
  • the present invention relates to a display device used as such and a mobile terminal equipped with the display device as a screen display unit.
  • FIG. 9 shows an example of the configuration of a level shift circuit according to a conventional example.
  • the level shift circuit according to this example is for level-shifting (level conversion) an input signal IN having a low voltage amplitude of, for example, 3.3 V to a signal having a high voltage amplitude of, for example, 6.5 V.
  • the configuration has two bias shift sections 101 and 102, a level shift section 103 and an output section 1/4.
  • this type of level shift circuit is formed of a transistor having a large variation in characteristics, for example, a TFT (Thin Film Transistor)
  • the input signal IN is provided separately from the input signal IN to ensure that the circuit operates.
  • Signal IN and signal in reverse phase: XIN is input.
  • a reference potential Ref at an intermediate level with respect to the amplitude of the input signal IN is input.
  • These input signals IN and XIN (Ref) are directly input to the source of the input stage of the level shift section 103. Will be empowered.
  • the present invention has been made in view of the above-described problems, and has as its object to surely perform a level shift operation with respect to a single-phase input signal even when the transistor is formed by a transistor having a large variation in characteristics.
  • An object of the present invention is to provide a level shift circuit capable of performing the above, a display device using the same, and a mobile terminal equipped with the same as a screen display unit. Disclosure of the invention
  • a level shift circuit includes a complementary generation unit that generates a complementary signal from a single-phase input signal using a first power supply of an amplitude voltage of a signal input from outside the substrate on an insulating substrate.
  • the second power supply having a higher voltage than the first power supply is used as an operation power supply, and a level shifter for shifting the level of a complementary signal is provided.
  • This level shift circuit is used for a display device in which a level shift circuit used for driving a display unit by shifting the level of an input signal from the outside of the substrate is mounted on the same transparent insulating substrate as the display unit. Used as a circuit.
  • a display device using this level shift circuit is a PDA. (Personal Digital Assistants) and mobile terminals such as mobile phones are mounted as screen displays.
  • a circuit is formed using a transistor having a large variation in characteristics, for example, TFT on an insulating substrate such as a glass substrate, the characteristics of TFT are worse than those formed on a silicon substrate. Therefore, it is necessary to provide a level shift circuit to shift the input signal level to a high voltage amplitude.
  • a level shift circuit is formed on an insulating substrate, a single-phase signal is input to the level shift circuit from outside the substrate. Then, in the level shift circuit on the board, the complementary generation section generates a complementary signal from the single-phase signal and supplies the signal to the level shift section.
  • the level shifter receives a complementary signal and shifts the level from a low voltage amplitude to a high voltage amplitude.
  • FIG. 1 is a circuit diagram showing a configuration example of the level shift circuit according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining the circuit operation of the level shift circuit according to the first embodiment.
  • -FIG. 3 is a circuit diagram showing a configuration example of the level shift circuit according to the second embodiment of the present invention.
  • FIG. 4 is a timing chart for explaining the circuit operation of the level shift circuit according to the second embodiment.
  • FIG. 5 is a block diagram showing a configuration example of the liquid crystal display device according to the present invention.
  • FIG. 6 is a circuit diagram illustrating an example of the configuration of a pixel.
  • FIG. 7 is a block diagram showing an example of a specific configuration inside the interface circuit.
  • FIG. 8 is an external view schematically showing the configuration of the PDA according to the present invention.
  • FIG. 9 is a circuit diagram showing an example of a configuration of a level shift circuit according to a conventional example.
  • FIG. 1 is a circuit diagram showing a configuration example of the level shift circuit according to the first embodiment of the present invention.
  • the level shift circuit according to the present embodiment is premised on being formed on an insulating substrate such as a glass substrate with a transistor having a large variation in characteristics, for example, a TFT having a high threshold Vth.
  • the level shift circuit according to the present embodiment has a complementary generation unit 11, two bias shift units 12 and 13, a level shift unit 14 and an output unit 15. Each has a configuration formed on an insulating substrate using TFT.
  • This level shift circuit is provided with a ground (GND) terminal 16, a circuit input terminal 17, two power terminals 18 and 19, and a circuit output terminal 20.
  • the power supply terminal 18 is supplied with a first power supply voltage V CC (for example, 3.3 V) of an amplitude voltage of a signal input from outside the substrate.
  • the power supply terminal 19 is supplied with a second power supply voltage VDD (for example, 6.5 V) higher than the first power supply voltage V CC.
  • the complementary generator 11 is connected in series between two cascaded inverters, for example, a VCC power supply line (hereinafter, referred to as a VCC line) and a GND line, and each gut is connected to a circuit input terminal 17.
  • the first CMO S jumper composed of the PMOS transistor Q p 11 and the NMOS transistor Q n 11 connected to the A second CMO composed of a PMO S transistor Q p12 and an NMO S transistor Q nl 2 connected in series between each other and each gate connected to a common drain connection point of the M ⁇ S transistors Q pll and Q n 11 It consists of an S inverter.
  • the complementary generator 11 when the input signal IN is input to the circuit input terminal 17, the output terminal of the first CMOS inverter, that is, the common drain of the MOS transistors Qp11 and Qnl1 A signal XIN having a phase opposite to that of the input signal IN is derived from the connection point, and is output from the output terminal of the second CMOS inverter, that is, a common drain connection point of the MOS transistors Q pl 2 and Q nl 2.
  • the signal IN is derived. That is, the complementary generator 11 operates at the first power supply voltage V CC of the amplitude voltage of the signal input from the outside of the substrate, and generates the complementary signals IN and X IN from the input signal IN.
  • the bias shift section 12 is composed of a PMOS transistor Qp13, Qp14 connected in series between a VDD power line (hereinafter referred to as a VDD line) and a GND line.
  • a VDD line VDD power line
  • GND line GND line
  • the gate of p13 is connected to the GND line
  • the gate of the MOS transistor Qp14 is connected to the signal line that transmits the in-phase signal of the input signal IN (hereinafter referred to as the IN line).
  • the IN line transmits the in-phase signal of the input signal IN
  • the bias shift section 13 is composed of a PMOS transistor Qp15, Qp16 connected in series between the VDD line and the GND line, and the gate of the MOS transistor Qp15 is connected to the GND line.
  • the gate of the MOS transistor Qp16 is connected to a signal line (hereinafter referred to as the XIN line) that transmits the negative-phase signal XIN of the input signal IN.
  • the XIN line a signal line that transmits the negative-phase signal XIN of the input signal IN.
  • the bias shift section 13 the DC bus of the negative-phase signal XIN An operation to shift the bias is performed.
  • the level shift section 14 is configured to include two PMOS transistors Qp17 and Qp18 and four NMOS transistors Qnl3 to Qnl6.
  • the two PMOS transistors Q pl 7 and Q pl 8 have their sources connected to the VDD line, their gates connected in common, and the gate and drain of the MO transistor Q p 17 are connected. Constitutes a current mirror circuit.
  • the drain is the drain of the PMOS transistor Qp17, and the gate is the output terminal of the bias shift section 12, that is, the drain and source of the PMOS transistors Qpl3 and Qpl4 are common.
  • the source is connected to each XIN line.
  • the NMOS transistor Qn ⁇ 4 has a drain connected to the drain of the PMOS transistor Qp18, and a gate connected to the output terminal of the bias shift section 13, that is, the PMOS transistors Qpl5 and Qp16.
  • the source is connected to the IN line while the drain and source are connected together.
  • the drain is connected to the output terminal of the bias shift unit 13, the gate is connected to the output terminal of the bias shift unit 12, and the source is connected to the XIN line.
  • the drain is connected to the output terminal of the bias shift unit 12, the gate is connected to the output terminal of the bias shift unit 13, and the source is connected to the IN line.
  • the level shift unit 1 composed of a source-input type current mirror amplifier in which the negative-phase signal XIN and the in-phase signal IN are input to the respective sources of the NMOS transistors Qnl3 and Qnl4 in the input stage 1 4 are configured.
  • the output section 15 is connected in series between the VDD power supply line and the GND line, and each gate is connected to the output terminal of the level shift section 14, that is, the MOS transistor.
  • the first CMOS inverter composed of the PMOS transistor Qp19 and the NMOS transistor Qnl9 connected to the common drain connection point of the transistors Qpi8 and Qn14, and the VDD and GND lines.
  • a gate composed of a PMOS transistor Qp20 and an NMOS transistor Qn20 connected in series between the gates and connected to the common drain connection point of the MOS transistors Qpl9 and Qnl9. It consists of two CMOS inverters. '
  • the circuit operation of the level shift circuit according to the first embodiment having the above configuration will be described using the timing chart of FIG.
  • the case where the input signal IN is a pulse signal will be described as an example.
  • the complementary generator 1.1 When a single-phase input pulse having an amplitude of 0 V to 3.3 V is input through the circuit input terminal 17, the complementary generator 1.1 outputs a complementary pulse of 0 V to 3.3 V from this input pulse. In-phase and out-of-phase).
  • the complementary pulse generated here the DC bias is shifted by a fixed voltage in the bias shift sections 12 and 13, and each gate of the NMOS transistors Qn 13 and Qn 14 in the level shift section 14 is shifted. Input to the
  • the complementary panel before the bias shift in the bias shift sections 12, 13 is crossed and input. That is, the negative-phase pulse before the bias shift is input to the source of the NMOS transistor Qn13 having the gate input of the bias-shifted in-phase pulse. Further, the in-phase pulse before the bias shift is input to the source of the NMOS transistor Qn14 having the bias-shifted negative-phase pulse as a gate input.
  • the complementary pulse of 0-3.3 V amplitude is level-shifted to a pulse of 0-6.5 V amplitude, and the input pulse IN is output through the output section 15. Is output from the circuit output terminal 20 as a single-phase output pulse OUT of the same phase.
  • the amplitude voltage of a signal input from outside the substrate is used as the operating power supply, and the complementary generation unit 11 that generates a complementary signal from the single-phase input signal IN eliminates the need to input the negative-phase signal XIN from outside the board. Therefore, there is no need to provide an external IC that generates the negative-phase signal XIN based on the input signal IN, and the number of terminals of this level shift circuit can be reduced by one.
  • the input signal IN is received by the input of the complementary generation section 11 and converted into a complementary signal.
  • DC current does not flow through the input terminal 17 before inputting, so when power is turned on, an external signal line for transmitting the input signal IN is input. There is no need to worry about overcurrent flowing through the
  • the level shift circuit according to the present embodiment employs a configuration using the source input type level shift section 14, although the circuit ⁇ delay is slightly small, the input signal I ⁇ is real time. Since the output signal OUT can be derived after the level shift, the operation speed is extremely high, and therefore, it is optimal for the level shift of a quick signal having a high operation frequency.
  • the circuit when a circuit is formed using a TFT on a silicon substrate, the circuit can operate sufficiently even with a signal with a low voltage amplitude (0-3.3 V in this example). There is no need to provide a level shift circuit to level shift the input signal to a high voltage amplitude.
  • a level shift circuit is installed because the characteristics of the TFTs are worse than when circuits are formed on a silicon substrate. If the input signal is not level-shifted to a high voltage amplitude, the circuit operation cannot be performed correctly.
  • the level shift circuit according to the present embodiment is useful as a level shift circuit formed using TFT on the insulating substrate.
  • FIG. 3 is a circuit diagram showing a configuration example of a level shift circuit according to the second embodiment of the present invention. Similar to the level shift circuit according to the first embodiment, the level shift circuit according to the present embodiment is formed on an insulating substrate such as a glass substrate by a transistor having a large variation in characteristics, for example, a TFT having a high threshold Vth. It is assumed that As is clear from FIG. 3, the level shift circuit according to the present embodiment has a complementary generation unit 21, a first latch unit 22, and a second latch unit 23, all of which have a TF. And is formed on an insulating substrate.
  • This level shift circuit has control terminal 24 and ground (GND) terminal 2 5, circuit input terminal 26, two power supply terminals 27, 28 and circuit output terminal 29 are provided.
  • the control terminal 24 is supplied with a sampling pulse SP from outside the substrate.
  • the power supply terminal 27 is supplied with a first power supply voltage V CC (for example, 3.3 V) of the amplitude voltage of a signal input from outside the board.
  • the power supply terminal 28 is supplied with a second power supply voltage VDD (for example, 6.5 V) higher than the first power supply voltage VCC. .
  • the complementary generator 21 is a cascade-connected inverter, for example, a PMOS S 'transistor Q connected in series between the VCC line and the GND line and each gate connected to the circuit input terminal 26.
  • p 21 and the first CMOS inverter made of the NMOS transistor Q n 21 are connected in series between the VCC line and the GND line, and each gate is connected to the MOS transistor Q p 21, Q n 21
  • a second CMOS inverter including a PMOS transistor Qp22 and an NMOS transistor Qn22 connected to the common drain connection point.
  • the complementary generation unit 21 when the input signal IN is input to the circuit input terminal 26, the output terminal of the first CMOS inverter, that is, the drain of the MOS transistors Q p 21 and Q n 21 An input signal IN having a phase opposite to that of the input signal IN is derived from the common connection point. And a signal IN in phase with. That is, the complementary generator 21 operates at the first power supply voltage V CC of the amplitude voltage of the signal input from the outside of the substrate, and generates complementary signals IN and X IN from the input signal IN.
  • the first latch section 22 has a configuration including a CMOS inverter 221, a CMOS latch cell 222, and an inverter circuit 223.
  • the CM OS comparator 221 is connected in series between the VDD line and the GND line. It is composed of a PMOS transistor Qp23 and a common NMOS transistor Qn23 whose gates are connected in common.
  • the 0 V—3.3 V amplitude sampling pulse SP input through the control terminal 24 is inverted, and the 6.5 V-0 V amplitude sampling pulse SP is inverted. An operation to shift the level is performed. ⁇
  • the CMO S latch cell 222 is connected in series with a first CMO S inverter consisting of a PMOS transistor Q p 24 connected in series and a gate connected in common. And a second CMOS inverter composed of a PMOS transistor Qp25 and an NMOS transistor Qn25 commonly connected to the gate and to each other.
  • the input end of the first CMOS inverter that is, the gate common connection point of the MOS transistors Qp24 and Qn24 is connected to the second CMO
  • the output terminal of the S inverter that is, the drain terminal of the MOS transistor Qp25, Qn25 is connected to the common connection point
  • the input terminal of the second CMOS inverter that is, the MOS transistor Qp25, Q
  • the gate common connection point of n 25 is the output terminal of the first CMOS inverter, that is, the MOS transistor Is connected to the data Q p 2 4, drain common connection point of the Q n 2 4.
  • a PMOS transistor Qp26 is connected between the power supply side of the CMOS latch cell 222 and the VDD line. This PMOS transistor Qp26 is turned on during the period when the sampling pulse SP input through the control terminal 24 is at a low level, and supplies the power supply voltage VDD to the CMOS latch cell 222. Supply and turns off during the high-level period to cut off the supply of the power supply voltage VDD to the CMOS latch cell 222.
  • the sampling latch type latch portion 22 is used as the level shift portion. It is configured.
  • NMOS transistors Qn26 and Qn27 are connected between each input terminal of the first and second CMOS inverters of the CMOS latch cell 222 and each output terminal of the second and first CMOS inverters of the complementary generator 21 . These NMOS transistors Qn26 and Qn27 are turned on during the period when the sampling pulse SP is at a high level, and sample complementary signals, that is, in-phase and anti-phase signals.
  • the inverter circuit 2 2 3 includes a first CMOS inverter having a PMOS transistor Qp 28 and an NMOS transistor Qn 28 connected in series and a gate connected in common, and a first CMOS inverter. And a second CMOS inverter consisting of a PMOS transistor Qp29 and an NMOS transistor Qn29 connected in series and having a gate connected in common, and through a PMOS transistor Qp26. The device enters the operating state when the power supply voltage VDD is supplied.
  • the first and second CMOS inverters have respective input terminals, that is, respective gates of the MOS transistors Qp28, Qn28 and Qp29, Qn29.
  • a common connection point is connected to each output terminal of the first and second CMOS inverters of the CMOS latch cell 222.
  • the drains of S-transistors Qn30 and Qn31 are connected to these NMOS transistors Qn30 and Qn31, respectively, which are sampling pulses level-shifted by CMOS inverters 22-1.
  • the SP is turned on during the high level period, and transmits the complementary signal latched to the CMOS latch cell 222 to the second latch section 23 at the next stage.
  • the second latch section 23 includes a CMOS latch 231, and a CMOS inverter 232.
  • the CMOS latch 2 3 1 is a first switch composed of a PMOS transistor Q p 32 and a NMOS transistor Q n 32 connected in series between the VDD line and the GND line and having a gate connected in common.
  • a second CMOS inverter composed of a CMOS inverter and a PMOS transistor Qp33 and a NMOS transistor Qn33 connected in series between the VDD line and the GND line and commonly connected to the gate. And the input and output terminals of these CMO Simpters are cross-connected.
  • the input terminal of the first CMOS inverter that is, the common connection point of the gates of the MOS transistors Qp32 and Qn32 is the output terminal of the second CMOS inverter, that is, the MOS terminal.
  • the input terminal of the second CMOS inverter that is, the gate common connection point of the MOS transistors Qp33 and Qn33 is connected to the drain common connection point of the transistors Qp33 and Qn33.
  • the output terminal of the CMOS inverter is connected to the common drain connection point of the MOS transistors Qp32 and Qn32.
  • the input terminals of the first and second CMOS inverters are connected to the sources of the NMOS transistors Qn30 and Qn31 of the first latch section 22, respectively.
  • the CMOS inverter 2 32 is composed of a PMOS transistor Q p 34 and a NMOS transistor Q n 34 connected in series between the VDD line and the GND line and having a gate connected in common. That is, the common connection point of the gates of the MOS transistors Qp34 and Qn34 is connected to the output terminal of the first CMOS inverter in the CMOS latch 231. The output terminal of the MOS transistor Qp In this configuration, the common drain connection point of p34 and Qn34 is connected to the circuit output terminal 29.
  • the complementary generator 21 When a single-phase input pulse having an amplitude of 0 V to 3.3 V is input through the circuit input terminal 26, the complementary generator 21 outputs a 0 V to 3.3 V complementary pulse from this input pulse. (In-phase and out-of-phase).
  • the complementary pulse generated here is generated when the NMOS transistors Qn26 and Qn27 are turned on while the sampling pulse SP input via the control terminal 24 is at a high level. The sample is sampled and input to the CMOS latch cell 222 of the second latch section 222. When the sampling pulse SP becomes low /, the NMOS transistors Qn26 and Qn27 are turned off, so that the input of the complementary pulse to the CMOS latch cell 222 is cut off.
  • the PMOS transistor 26 is turned on at the same time, so that the power supply voltage VDD is supplied to the CMOS latch cell 222.
  • the data at the time when the sampling pulse SP becomes low level is held (latched) in the first latch unit 22, that is, the CMOS latch cell 222.
  • the sampling pulse SP inverted by the CMOS inverter 221 becomes high level, and the NMOS transistors Qn30 and Qn31 of the first latch section 22 are turned on. Therefore, the data latched in the CMOS latch cell 22 2 is transmitted to the second latch section 23, and is also written in the CMOS latch cell 23 1. The written data is held in the CMOS latch cell 231, while the first latch section 22 is going to latch the next data. Then, the latched data is inverted by the CMO Sinterer 23 and output from the circuit output terminal 29 as a single-phase output pulse OUT in phase with the input pulse IN.
  • the first power supply (VCC) of the amplitude voltage of the signal input from outside the substrate is used as the operating power supply, and the single-phase
  • VCC the first power supply
  • the complementary generation unit 21 for generating a complementary signal from the input signal IN of this embodiment, the same operation and effect as in the first embodiment can be obtained.
  • the negative-phase signal XIN since it is not necessary to input the negative-phase signal XIN from outside the board, there is no need to provide an external IC that generates the negative-phase signal XIN based on the input signal IN.
  • the number of terminals can be reduced by one.
  • the input signal IN is temporarily received by the inverter of the complementary generation section 21, converted into a complementary signal, and then input. Therefore, no DC current flows through the input terminal 26, and there is no need to supply an overcurrent to the external signal line transmitting the input signal IN when the power is turned on.
  • the level shift circuit according to the present embodiment is basically based on a sample latch type latch circuit having a level shift portion. Unlike the level shift circuit according to the first embodiment, the level shift circuit does not have a configuration in which a DC current flows constantly, so that power consumption is low. Therefore, it is useful for reducing power consumption.
  • the configuration including two cascade-connected inverters has been described as an example of the complementary generation units 11 and 21.
  • the complementary generators 11 and 21 need only have a configuration capable of generating a complementary signal from a single-phase input signal, and are therefore limited to those having two inverses. Instead, even with a single impeller, a complementary signal can be obtained from its input side and output side.
  • the level shift circuits according to the first and second embodiments described above include, for example, a peripheral drive circuit integrally formed on the same transparent insulating substrate as a display unit in which pixels are arranged in a matrix. It is suitable for use as a level shift circuit for level-shifting a low-voltage amplitude signal input from outside the substrate into a high-voltage amplitude signal in a drive circuit integrated type display device.
  • FIG. 5 is a block diagram showing a configuration example of a display device according to the present invention, for example, a liquid crystal display device.
  • a display section (pixel section) 32 in which pixels are arranged in a matrix and a T is formed on a transparent insulating substrate, for example, a glass substrate 31.
  • the glass substrate 31 is opposed to another glass substrate with a predetermined gap, and a liquid crystal material is sealed between the two substrates to form a display panel (LCD panel).
  • LCD panel display panel
  • FIG. 6 shows an example of the configuration of each pixel in the display unit 32.
  • Each of the pixels 50 arranged in a matrix form includes a TFT (Thin Film Transistor) 51 as a pixel transistor and a liquid crystal cell 5 having a pixel electrode connected to a drain electrode of the TFT 51. 2 and a storage capacitor 53 having one electrode connected to the drain electrode of the TFT 51.
  • the liquid crystal cell 52 is formed so as to face the pixel electrode and the pixel electrode. Means the liquid crystal capacitance generated between the opposite electrodes.
  • the TFT 51 has a gate electrode connected to a gate line (scanning line) 54 and a source electrode connected to a data line (signal line) 55.
  • a counter electrode is commonly connected to the VCOM line 56 for each pixel.
  • a common voltage VC OM VCOM potential
  • the other electrode (terminal on the counter electrode side) of the storage capacitor 53 is connected to the CS line 57 in common for each pixel.
  • the display signal written to each pixel performs polarity inversion based on the VCOM potential.
  • the VCOM inversion drive which inverts the polarity of the VCOM potential in 1H or 1F cycles, is used together with the IH inversion drive or 1F inversion drive, the polarity of the CS potential applied to the CS line 57 also inverts in synchronization with the VCOM potential.
  • the liquid crystal display device according to the present embodiment is not limited to the VCOM inversion drive. In FIG.
  • an interface (IF) circuit 33, a timing generator (TG) 34 and a reference voltage driver 3 are provided on the left side of the display section 32.
  • These peripheral driving circuits are fabricated using low-temperature polysilicon or CG (Continuous Grain Boundary Crystal) silicon together with the pixel transistors of the display unit 32.
  • a master clock MCK having a low voltage amplitude (for example, 3.3 V amplitude), a horizontal synchronization pulse Hsync, a vertical synchronization pulse Vsync and R (red) ) G (green) B (blue)
  • Parallel input display data D ata is input from the outside of the board via the flexible cable (board) 40, and the high voltage amplitude (for example, 6.5 V) is input to the interface circuit 33.
  • the level-shifted master clock MCK, horizontal synchronization pulse Hs ⁇ nc, and vertical synchronization pulse Vsync are supplied to the timing generator 34.
  • the timing generator 34 is based on the master clock MC ⁇ , the horizontal sync pulse Hsync and the vertical sync pulse Vsync. And generates various timing pulses necessary for driving the reference voltage driver 35, the horizontal driver 36, the vertical driver 37, the CS driver 38, and the VCOM driver 39.
  • the level-shifted display data Data is supplied to the horizontal driver 36.
  • the horizontal driver 36 has, for example, a configuration including a horizontal shift register 361, a data sampling latch circuit 362, and a DA (digital-to-analog) conversion circuit (DAC) 363.
  • the horizontal shift register 36 1 starts the shift operation in response to the horizontal start pulse HST supplied from the timing generator 34, and the horizontal clock pulse also supplied from the timing generator 34. Generates sampling pulses that are transferred sequentially in one horizontal period in synchronization with HCK.
  • the data sampling latch circuit 362 sequentially samples and latches the display data Data output from the interface circuit 33 in one horizontal period in synchronization with the sampling pulse generated by the horizontal shift register 361. .
  • the latched digital data for one line is further transferred to a line memory (not shown) during a horizontal blanking period. Then, the digital data for one line is converted into an analog display signal by the DA conversion circuit 363.
  • the DA conversion circuit 363 selects, for example, a reference voltage corresponding to digital data from among reference voltages for the number of gradations provided from the reference voltage driver 35, and outputs the reference voltage as an analog display signal. It has the configuration of a voltage-selective DA converter.
  • the analog display signal S ig for one line output from the DA conversion circuit 363 is connected to the data line 55-1 to 55-n corresponding to the number n of pixels in the horizontal direction of the display unit 32. Is output.
  • the vertical driver 37 is constituted by a vertical shift register and a gate buffer.
  • the vertical shift register Starts the shift operation in response to the vertical start pulse VST supplied from the timing generator 34, and in one vertical period in synchronization with the vertical clock pulse VCK also supplied from the timing generator 34.
  • the generated scanning pulse is sequentially output to the gate lines 54-1 to 54-m arranged corresponding to the number m of pixels in the vertical direction of the display unit 32 through the gate buffer.
  • each pixel of the display unit 32 is sequentially selected in units of rows (lines). . Then, for one pixel of the selected one line, the analog display signal Sig of one line output from the DA conversion circuit 363 passes through the data lines 55-1-55-n. Are written all at once. By repeating the writing operation in line units, an image display for one screen is performed.
  • the CS driver 38 generates the above-described CS potential and supplies the same to the other electrode of the storage capacitor 53 via the CS line 57 in FIG.
  • the amplitude of the display signal is, for example, 0 to 3.3 V
  • the CS potential is set to a low level of 0 V (ground level) and a high level of 3.3 V between 3.3 V. AC inversion will be repeated.
  • V C ⁇ M driver 39 generates the V COM potential described above.
  • the V COM potential output from the V COM driver 39 is output once to the outside of the glass substrate 31 via the flexible cable 40.
  • the VCOM potential output outside of the board passes through the VCOM adjustment circuit 41, is input into the playback glass board 31 via the flexible cable 40, and passes through the VCOM line 56 in FIG.
  • the common electrode is provided to the counter electrode of the liquid crystal cell 52 for each pixel.
  • the VCOM potential is an AC voltage with almost the same amplitude as the CS potential. Is used. However, actually, in FIG. 6, when a signal is written from the gate line 54 to the pixel electrode of the liquid crystal cell 52 through the TFT 51, a voltage drop occurs in the TFT 51 due to parasitic capacitance and the like. As the VCOM potential, it is necessary to use an AC voltage that is DC shifted by the voltage drop. The VCOM adjustment circuit 41 is responsible for this VCOM potential DC shift.
  • the VCOM adjustment circuit 41 includes a capacitor C having the VCOM potential as an input, a variable resistor VR connected between the output terminal of the capacitor C and the external power supply VCC, and a capacitor C between the output terminal of the capacitor C and the ground. And adjusts the DC level of the VCOM potential applied to the opposing electrode of the liquid crystal cell 52, that is, applies a DC offset to the VCOM potential.
  • an interface circuit 33 and a timing generator 34 are provided on the same panel (glass substrate 31) as the display section 32.
  • the level shift circuits according to the first and second embodiments described above are used as the level shift circuits constituting the interface circuit 33.
  • the interface circuit 33 has a master clock MCK, horizontal sync pulse H sync, vertical sync pulse V sync, and R (red) G (green) B (blue) parallel input from outside the board.
  • Display data D ata is input.
  • FIG. 7 shows an example of a specific configuration inside the interface circuit 33.
  • the interface circuit 33 has a master clock MCK: which is an external input, a horizontal synchronizing pulse Hsync, a vertical synchronizing pulse Vsync, and so on. It is configured to have a plurality of input level shift (LS) circuits 42-1 to 42-1.
  • the level shift circuits according to the above-described first and second embodiments are used as the input level shift circuits 42-1 to 42-21.
  • the level shift circuit has a configuration capable of supporting a single-phase input signal, and the input level shift circuits 42-1 to 42-1 can all be input in a single phase. Therefore, the number of input terminals on the display panel can be significantly reduced.
  • the master clock MCK has a much higher frequency than other signals. . Therefore, as the input level shift circuit 42-1 for performing the level shift of the master clock MCK, the level shift circuit according to the first embodiment, that is, the source input type level shift circuit having a high operation speed is used. As the input level shift circuits 42-2 to 42-21 for performing the level shift of the remaining signals, the level shift circuit according to the second embodiment, that is, the sampling latch type level shift circuit with low power consumption is used. You.
  • signals other than the master clock MCK that is, the horizontal synchronization pulse Hsync, the vertical synchronization pulse Vsync, and the 18-bit display data Data are obtained by using the sampling latch type level shift circuit. Since the power consumption of the level shift circuit is small, the power consumption of the entire liquid crystal display device can be reduced.
  • FIG. 8 is an external view schematically showing the configuration of a portable terminal, for example, a PDA according to the present invention.
  • the PDA according to the present example has, for example, a foldable configuration in which a lid 62 is provided on the apparatus main body 61 so as to be freely opened and closed.
  • An operation unit 63 having various keys such as a keyboard is arranged on an upper surface of the device main body 61.
  • a screen display section 64 is arranged on the lid 62.
  • As the screen display unit 64 a liquid crystal display device in which the level shift circuits according to the first and second embodiments described above are mounted on the same substrate as the display unit is used.
  • liquid crystal display device using the level shift circuit since a signal given from the outside of the substrate can be input in a single phase, a circuit for generating an opposite phase signal is provided outside. There is no need to do so, and the number of input terminals on the display panel can be significantly reduced. Therefore, by mounting the liquid crystal display device as the screen display unit 64, the configuration of the entire PDA can be simplified, and the number of wirings can be reduced, which contributes to downsizing and cost reduction. .
  • the first voltage of the amplitude voltage of the signal input from outside the substrate is obtained.
  • a power supply as an operating power supply and providing a complementary generator that generates a complementary signal from a single-phase input signal
  • the input signal is not directly input from the outside, but is received by a complementary generator and converted to a complementary signal before being input, it is not possible to pass a DC current to the signal input terminal. Therefore, there is no provision to supply an overcurrent to the external signal line that transmits the input signal when the power is turned on.

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Abstract

入力信号ＩＮに加えてその逆相信号ＸＩＮを外部から入力する構成を採ると、外部に逆相信号ＸＩＮを発生するＩＣが必要になり、また入力信号用の端子数として２個必要になる。特性のばらつきが大きいトランジスタ、例えば閾値Ｖｔｈの高いＴＦＴを用いてガラス基板等の絶縁基板上に形成されてなるレベルシフト回路において、基板外部から入力される信号の振幅電圧の第１電源（ＶＣＣ）を動作電源とし、単相の入力信号ＩＮからコンプリメンタリー信号を生成するコンプリメンタリー生成部（１１）を設け、このコンプリメンタリー生成部（１１）で生成されたコンプリメンタリー信号のレベルをレベルシフト部（１４）でシフトするようにすることで、基板外部から逆相信号ＸＩＮを入力しなくても良いようにする。

Description

レベルシフ ト回路、 表示装置および携帯端末
技術分野
明
本発明は、 レベルシフ ト回路、 表示装置および携帯端末に関し、 特に 特性のばらつきが大きいトランジスタを用いて絶縁基板上に形成されて なるレベル'シフ ト回路、 このレベルシフ書ト回路を周辺駆動回路の一つと して用いた表示装置およびこの表示装置を画面表示部として搭載した携 帯端末に関する。
背景技術
従来例に係るレベルシフ ト回路の構成の一例を図 9に示す。 本例に係 るレベルシフ ト回路は、 例えば 3 . 3 Vの低電圧振幅の入力信号 I Nを 例えば 6 . 5 Vの高電圧振幅の信号にレベルシフ ト （レベル変換） する ためのものであり、 図 9から明らかなように、 2つのバイアスシフ ト部 1 0 1， 1 0 2、 レベルシフ ト部 1 0 3および出力部 1 ひ 4を有する構 成となっている。
この種のレベルシフ ト回路を特性のばらつきが大きいトランジスタ、 例えば T F T (Thin Fi lm Transistor；薄膜トランジスタ）で形成する場合、 回路が確実に動作するようにするために、 入力信号 I Nとは別に、 当該 入力信号 I Nと逆相の信号： X I Nを入力することになる。 あるいは、 逆 相信号 X I Nに代えて、 入力信号 I Nの振幅に対してその中間レベルの 基準電位 R e f を入力することになる。そして、これらの入力信号 I N， X I N ( R e f ) は、 レベルシフ ト部 1 0 3 の入力段のソースに直接入 力されることになる。
上述したように、 入力信号 I Nに加えてその逆相信号 X I Nを外部か ら入力する構成を探る場合は、 外部に入力信号 I Nに基づいて逆相信号 X I Nを発生する I Cが必要になり、 また本レベルシフト回路の入力信 号用の端子数として 2個必要になる。 一方、 基準電位 R e f を入力する 構成を採る場合は、 外部に R e f 電源を持つ必要がある。
また、 外部から入力される信号 I N， X I N ( R e f ) をレベルシフ ト部 1 0 3の入力段のソースに直接入力すると、 外部入力端子に電流を 流すことになり、 電源投入時などに外部 I Cに過電流を流してしまい、 外部 I Cがラッチアップするおそれがある。
本発明は、 上記課題に鑑みてなされたものであり、 その目的とすると ころは、 特性のばらつきが大きいトランジスタで形成する場合であって も、 単相の入力信号に対して確実にレベルシフ ト動作を行うことが可能 なレベルシフ ト回路、 これを用いた表示装置およびこれを画面表示部と して搭載した携帯端末を提供することにある。 発明の開示
本発明によるレベルシフト回路は、 絶縁基板上において基板外部から 入力される信号の振幅電圧の第 1電源を動作電源とし、 単相の入力信号 からコンプリメ ンタリ一信号を生成するコンプリメ ンタリ一生成部と、 第 1電源よりも電圧が高い第 2電源を動作電源とし、 コンプリメ ンタリ 一信号のレベルをシフ トするレベルシフ ト部とを備えた構成となってい る。 このレベルシフ ト回路は、 基板外部からの入力信号のレベルをシフ トして表示部の駆動に用いるレベルシフト回路を表示部と同じ透明絶縁 基板上に搭載してなる表示装置において、 当該レベルシフ.ト回路として 用いられる。 また、 このレベルシフ ト回路を用いた表示装置は、 P D A (Personal Di gi tal Ass i stants)や携帯電話機に代表される携帯端末に、 その画面表示部として搭載される。
ガラス基板等の絶縁基板上に、特性のばらつきが大きいトランジスタ、 例えば T F Tを用いて回路を形成した場合は、 シリ コン基板上に形成し た場合に比べて T F Tの特性が悪くなる。 そのため、 レベルシフ ト回路 を設けて入力信号レベルを高電圧振幅にレベルシフ トする必要がある。 絶縁基板上にレベルシフト回路を形成した場合において、 当該レベルシ フ ト回路に対して基板外部から単相の信号を入力する。 すると、 基板上 のレベルシフ ト回路において、 コンプリメンタリー生成部は、 単相の信 号からコンプリメンタリー信号を生成してレベルシフト部に与える。 レ ベルシフ ト部は、 コンプリメ ンタリ一信号を受けて低電圧振幅から高電 圧振幅にレベルシフ トする。 図面の簡単な説明
図 1は本発明の第 1実施形態に係るレベルシフ ト回路の構成例を示 す回路図である。
図 2は第 1実施形態に係るレベルシフト回路の回路動作の説明に供 するタイミングチャー トである。 - 図 3は本発明の第 2実施形態に係るレベルシフ ト回路の構成例を示 す回路図である。
図 4は第 2実施形態に係るレベルシフト回路の回路動作の説明に供 するタイミングチャートである。
図 5は本発明に係る液晶表示装置の構成例を示すプロック図である。 図 6は画素の構成の一例を示す回路図である。
図 7はィンターフェース回路内部の具体的な構成の一例を示すブロ ック図である。 図 8は本発明に係る P D Aの構成の概略を示す外観図である。
図 9は従来例に係るレベルシフト回路の構成の一例を示す回路図で ある。 発明を実施するための最良の形態 ， '
以下、 本発明の実施の形態について図面を参照して詳細に説明する。
[第 1実施形態]
図 1は、 本発明の第 1実施形態に係るレベルシフト回路の構成例を示 す回路図である。 本実施形態に係るレベルシフ ト回路は、 特性のばらつ きが大きいトランジスタ、 例えば閾値 V t hの高い T F Tでガラス基板 などの絶縁基板上に形成されることを前提としている。 図 1から明らか なように、 本実施形態に係るレベルシフ ト回路は、 コンプリメ ンタリー 生成部 1 1、 2つのバイアスシフ ト部 1 2， 1 3、 レベルシフト部 1 4 および出力部 1 5を有し、 いずれも T F Tを用いて絶縁基板上に形成さ れた構成となっている。
本レベルシフ ト回路には、 グランド （GND) 端子 1 6、 回路入力端 子 1 7、 2つの電源端子 1 8 , 1 9および回路出力端子 2 0が設けられ ている。 電源端子 1 8には、 基板外部から入力される信号の振幅電圧の 第 1電源電圧 V C C (例えば、 3. 3 V) が与えられる。 また、 電源端 子 1 9には、 第 1電源電圧 V C Cよりも高い第 2電源電圧 VDD (例え ば、 6. 5 V) が与えられる。
コンプリメ ンタリ一生成部 1 1は、縦続接続された 2つのインバータ、 例えば V C C電源ライン （以下、 VC Cラインと記す） と GNDライン との間に直列に接続されかつ各グートが回路入力端子 1 7に接続された PMO S トランジスタ Q p 1 1および NMO S トランジスタ Q n 1 1か らなる第 1の CMO Sィンパータ と、 V C Cラインと GNDラインとの 間に直列に接続されかつ各ゲートが M〇 S トランジスタ Q p l l， Q n 1 1のドレイン共通接続点に接続された PMO S トランジスタ Q p 1 2 および NMO S トランジスタ Q n l 2からなる第 2の CMO Sインパー タとから構成されている。
このコンプリメンタリ一生成部 1 1において、 回路入力端子 1 7に入 力信号 I Nが入力されると、 第 1の CMO Sインバータの出力端、 即ち MO S トランジスタ Q p 1 1， Q n l 1のドレイン共通接続点から入力 信号 I Nと逆相の信号 X I Nが導出され、 第 2の CMO Sィンバータの 出力端、 即ち MO S トランジスタ Q p l 2 , Q n l 2の ドレイン共通接 続点から入力信号 I Nと同相の信号 I Nが導出される。 すなわち、 コン プリメンタリ一生成部 1 1は、 基板外部から入力される信号の振幅電圧 の第 1電源電圧 V C Cで動作し、 入力信号 I Nからコンプリメンタリー 信号 I N， X I Nを生成する。
バイアスシフ ト部 1 2は、 VDD電源ライン （以下、 VDDラインと 記す） と GNDラインとの間に直列に接続された PMO S トランジスタ Q p 1 3 , Q p 1 4力 らなり、 MO S トランジスタ Q p 1 3のゲートが GNDラインに接続され、 MO S トランジスタ Q p 1 4のゲー トが入力 信号 I Nの同相信号を伝送する信号ライン （以下、 I Nラインと記す） に接続された構成となっている。このバイアスシフト部 1 2においては、 同相信号 I Nの D Cバイアスをシフ トする動作が行われる。
バイアスシフ ト部 1 3は、 VDDラインと GNDラインとの間に直列 に接続された PMO S トランジスタ Q p 1 5， Q p 1 6力 らなり、 MO S トランジスタ Q p 1 5のゲートが GNDラインに接続され、 MO S ト ランジスタ Q p 1 6のゲートが入力信号 I Nの逆相信号 X I Nを伝送す る信号ライン （以下、 X I Nラインと記す） に接続された構成となって いる。 このバイアスシフト部 1 3においては、 逆相信号 X I Nの D Cバ ィァスをシフ トする動作が行われる。
. レベルシフ ト部 1 4は、 2つの PMO S トランジスタ Q p 1 7， Q p 1 8 と、 4つの NMO S トランジスタ Q n l 3〜 Q n l 6 とを有する構 成となっている。 2つの PMO S トランジスタ Q p l 7， Q p l 8は、 各ソースが VDDラインに接続され、各ゲートが共通に接続されており、 MO トランジスタ Q p 1 7のゲー トと ドレインとが接続されることで、 カレントミラー回路を構成している。
NMO S トランジスタ Q n 1 3は、 ドレイ ンが PMO S トランジスタ Q p 1 7の ドレインに、 ゲートがバイアスシフ ト部 1 2の出力端、 即ち PMO S トランジスタ Q p l 3， Q p l 4の ドレイン、 ソース共通接続 点に、 ソースが X I Nラインにそれぞれ接続されている。 NMO S トラ ンジスタ Q n ί 4は、 ドレイ ンが PMO S トランジスタ Q p 1 8の ドレ インに、 ゲートがバイアスシフ ト部 1 3の出力端、 即ち PMO S トラン ジスタ Q p l 5， Q p 1 6の ドレイン、 ソース共通接続点に、 ソースが I Nラインにそれぞれ接続されている。
NMO S トランジスタ Q n 1 5は、 ドレイ ンがバイアスシフ ト部 1 3 の出力端に、 ゲートがバイアスシフ ト部 1 2の出力端に、 ソースが X I Nラインにそれぞれ接続されている。 NMO S トランジスタ Q n l 6は、 ドレイ ンがパイァスシフ ト部 1 2の出力端に、 ゲートがバイアスシフ ト 部 1 3の出力端に、 ソースが I Nラインにそれぞれ接続されている。 以 上により、 入力段の NMO S トランジスタ Q n l 3， Q n l 4の各ソー スに逆相信号 X I Nおよび同相信号 I Nがそれぞれ入力されるソース入 力型のカレントミラーアンプからなるレベルシフ ト部 1 4が構成されて いる。
出力部 1 5は、 VDD電源ラインと GNDライ ンとの間に直列に接続 されかつ各ゲー トがレベルシフ ト部 1 4の出力端、 即ち MO S トランジ スタ Q p i 8 , Q n 1 4のドレイン共通接続点に接続された P MO S ト ランジスタ Q p 1 9および NMO S トランジスタ Q n l 9から る第 1 の CMO Sインバータと、 VDDラインと GNDラインとの間に直列に 接続されかつ各ゲートが MO S トランジスタ Q p l 9， Q n l 9の ドレ ィン共通接続点に接続された PMO S トランジスタ Q p 2 0および NM O S トランジスタ Q n 2 0からなる第 2の CMO Sインバータとから構 成されている。'
次に、 上記構成の第 1実施形態に係るレベルシフ ト回路の回路動作に ついて、 図 2のタイ ミングチャートを用いて説明する。 ここでは、 入力 信号 I Nがパルス信号の場合を例に挙げて説明するものとする。
0 V〜 3. 3 V振幅の単相の入力パルスが回路入力端子 1 7を通して 入力されると、 コンプリ メ ンタリ一生成部 1.1はこの入力パルスから 0 V〜3. 3 Vのコンプリメ ンタリーパルス （同相および逆相） を生成す る。 ここで生成されたコンプリメンタリーパルスは、 バイアスシフ ト部 1 2， 1 3で一定電圧だけ D Cバイアスがシフ トされ、 レベルシフ ト部 1 4の NMO S トランジスタ Q n 1 3 , Q n 1 4の各ゲー トに入力され る。
NMO S トランジスタ Q n l 3， Q n 1 4の各ソースにば、 バイアス シフ ト部 1 2， 1 3でのバイァスシフ ト前のコンプリメ ンタリーパノレス がクロスされて入力される。 すなわち、 バイアスシフ トされた同相パル スをゲート入力とする NMO S トランジスタ Q n l 3のソースには、 バ ィァスシフ ト前の逆相パルスが入力される。 また、 バイアスシフ トされ た逆相パルスをゲート入力とする NMO S トランジスタ Q n 1 4のソー スには、 バイァスシフ ト前の同相パルスが入力される。
このように、 カレントミラーアンプを構成する NMO S トランジスタ Q n 1 3， Q n 1 4の各ソースにバイアスシフ ト前のコンプリメンタリ 一パルスをクロスして入力する構成を採ることで、 特性ばらつきが大き く、 閾値 V t hが高い T F Tを用いて本レベルシフ ト回路を構成した場 合においても、 高速に高電圧振幅 （本例では、 6 . 5 V ) までレベルシ フ トするこ が可能となる。 また、 レベルシフ ト部 1 4では、 コンプリ メ ンタリーパルスをソースに直接入力する構成.を採っているが、 ソース から流れる直流電流については、 コンプリメンタリ一生成部 1 1 のイ ン バータから供給されるので、 外部のクロックラインに直流電流が流れる ことはなレ、。
この力 レン ト ミ ラーアンプ構成のレベルシフ ト部 1 4では、 0 _ 3 . 3 V振幅のコンプリメンタリーパルスが 0— 6 . 5 V振幅のパルスにレ ベルシフ トされ、 出力部 1 5を通して入力パルス I Nに対して同相の単 相の出力パルス O U Tとして回路出力端子 2 0から出力される。
上述したように、 特性のばらつきが大きいトランジスタ、 例えば閾値 V t hの高い T F Tを用いてガラス基板等の絶縁基板上に形成されてな るレベルシフ ト回路において、 基板外部から入力される信号の振幅電圧 の第 1電源 （V C C ) を動作電源とし、 単相の入力信号 I Nからコンプ リメンタリ一信号を生成するコンプリメンタリ一生成部 1 1を設けたこ とにより、 基板外部から逆相信号 X I Nを入力しなくても良いため、 外 部に入力信号 I Nに基づいて逆相信号 X I Nを発生する I Cを設ける必 要がなく、 またこれに伴って本レベルシフ ト回路の端子数を 1個削減で さる。
また、 ソース入力型のレベルシフ ト部 1 4のソースに対して、 入力信 号 I Nを外部から直接入力するのではなく、 コンプリメ ンタリ一生成部 1 1のィンパークで一且受け、 コンプリメンタリ一信号に変換してから 入力することになるため、 入力端子 1 7に直流電流を流すことはなく、 したがって電源投入時などに、 入力信号 I Nを伝送する外部の信号ライ ンに過電流を流す心配もない。
さらに、 本実施形態に係るレベルシフ ト回路は、 ソース入力型のレべ ルシフ ト部 1 4を用いた構成を採っていることから、 回路 φ遅延が若干 あるものの、 入力信号 I Νをリ アルタイムでレベルシフトして出力信号 O U Tとして導出できるため、 動作スピードが非常に速く、 したがって 動作周波数が高いク口ック信号のレベルシフトに最適なものとなる。
ところで、 シリ コン基板上に T F Tを用いて回路を形成した場合は、 低電圧振幅 （本例では、 0— 3 . 3 V ) の信号のままでも十分に回路動 作が可能であることから、 レベルシフ ト回路を設けて入力信号を高電圧 振幅にレベルシフ トする必要はない。 これに対して、 ガラス基板等の絶 縁基板上に T F Tを用いて回路を形成した場合は、 シリコン基板上に形 成した場合に比べて丁 F Tの特性が悪くなるためいレベルシフ ト回路を 設けて入力信号を高電圧振幅にレベルシフ トしないと回路動作が正確に 行えないことになる。 このように、 絶縁基板上に T F Tを用いて形成さ れるレベルシフ ト回路として、 本実施形態に係るレベルシフ ト回路が有 用なものとなる。
[第 2実施形態]
図 3は、 本発明の第 2実施形態に係るレベルシフ ト回路の構成例を示 す回路図である。 本実施形態に係るレベルシフ ト回路は、 第 1実施形態 に係るレベルシフ ト回路と同様に、 特性のばらつきが大きいトランジス タ、 例えば閾値 V t hの高い T F Tでガラス基板などの絶縁基板上に形 成されることを前提としている。 図 3から明らかなように、 本実施形態 に係るレベルシフ ト回路は、 コンプリメ ンタリー生成部 2 1、 第 1ラッ チ部 2 2およぴ第 2ラツチ部 2 3を有し、 いずれも T F Τを用いて絶縁 基板上に形成された構成となっている。
本レベルシフ ト回路には、 制御端子 2 4、 グランド （G N D ) 端子 2 5、 回路入力端子 2 6、 2つの電源端子 2 7， 2 8および回路出力端子 2 9が設けられている。 制御端子 24には、 サンプリングパルス S Pが 基板外部から入力される。. 電源端子 2 7には、 基板外部から入力される 信号の振幅電圧の第 1電源電圧 VC C (例えば、 3. 3 V) が与えられ る。 また、 電源端子 2 8には、 第 1電源電圧 V C Cよりも高い第 2電源 電圧 VDD (例えば、 6. 5 V) が与えられる。 .
コンプリメンタリ一生成部 2 1は、縦続接続された 2つのィンバータ、 例えば VC Cラインと GNDラインとの間に直列に接続されかつ各ゲー トが回路入力端子 2 6に接続された PMO S'トランジスタ Q p 2 1およ び NMO S トランジスタ Q n 2 1からなる第 1の CMO Sインバークと V C Cラインと GNDラインとの間に直列に接続されかつ各ゲートが M O S トランジスタ Q p 2 1， Q n 2 1のドレイン共通接続点に接続され た PMO S トランジスタ Q p 2 2および NMO S トランジスタ Q n 2 2 からなる第 2の CMO Sインパータとから構成されている。
このコンプリメンタリー生成部 2 1において、 回路入力端子 2 6に入 力信号 I Nが入力されると、 第 1の CMO Sインバータの出力端、 即ち MO S トランジスタ Q p 2 1， Q n 2 1のドレイン共通接続点から入力 信号 I Nと逆相の信号 X I Nが導出され、 第 2の CMO Sインバータの 出力端、 即ち MO S トランジスタ Q p 2 2， Q n 2 2のドレイン共通接 続点から入力信号 I Nと同相の信号 I Nが導出される。 すなわち、 コン プリメンタリ一生成部 2 1は、 基板外部から入力される信号の振幅電圧 の第 1電源電圧 V C Cで動作し、 入力信号 I Nからコンプリメンタリー 信号 I N， X I Nを生成する。
第 1ラッチ部 2 2は、 CMO Sィンバータ 2 2 1、 CMO Sラッチセ ル 2 2 2およびインバータ回路 2 2 3からなる構成となっている。 CM O Sィンパ一タ 2 2 1は、 VDDラインと GNDラインとの間に直列に 接続.され、 ゲートが共通に接続された P MO S トランジスタ Q p 2 3お 、 ょぴ NMO S トランジスタ Q n 2 3から構成されている。 この CMO S ' ィンパータ 2 2 1においては、 制御端子 2 4を介して入力される 0 V— 3. 3 V振幅のサンプリングパルス S Pを反転するとともに、 6. 5 V - 0 V振幅のサンプリングパルス S Pにレベルシフ トする動作が行われ る。 ■
CMO Sラツチセル 2 2 2は、 直列に接続されかつゲートが共通に接 続された PMO S トランジスタ Q p 2 4ぉょぴ ]^103 トランジスタ Q n 2 4からなる第 1の CMO Sィンバータと、 直列に接続されかつゲー トが共通に接続された PMO S トランジスタ Q p 2 5および NMO S ト ランジスタ Q n 2 5からなる第 2の CMO Sインバータとを有し、 これ ら CMO Sィンバータの各入出力端が交差接続された構成となっている ( 具体的には、 第 1の CMO Sィンバータの入力端、 即ち MO S トラン ジスタ Q p 2 4， Q n 24のゲート共通接続点が第 2の CMO Sィンバ ータの出力端、 即ち MO S トランジスタ Q p 2 5， Q n 2 5の ドレイン 共通接続点に接続され、 第 2の CMO Sインバータの入力端、 即ち MO S トランジスタ Q p 2 5， Q n 2 5のゲート共通接続点が第 1の CMO Sイ ンバータの出力端、 即ち MO S トランジスタ Q p 2 4， Q n 2 4の ドレイ ン共通接続点に接続されている。 '
この C M O Sラッチセル 2 2 2の電源側と V D Dラインとの間には、 PMO S トランジスタ Q p 2 6が接続されている。 この PMO S トラン ジスタ Q p 2 6は、 制御端子 2 4を介して入力されるサンプリングパル ス S Pが低レベルの期間にオン状態となって CMO Sラツチセル 2 2 2 に対して電源電圧 VD Dを供給し、 高レベルの期間にオフ状態となって CMO Sラッチセル 2 2 2への電源電圧 VDDの供給を遮断する。 以上 により、 サンプリングラツチ型のラツチ部 2 2がレベルシフト部として 構成されている。
CMO Sラッチセル 2 2 2の第 1， 第 2の CMO Sィンバータの各入 力端とコンプリ メンタリ一生成部 2 1の第 2， 第 1の CMO Sインバー タの各出力端との間には、 NMO S トランジスタ Q n 2 6， Q n 2 7が 接続されている。 これら NMO S小ランジスタ Q n 2 6， Q n 2 7は、 サンプリ ングパルス S Pが高レベルの期間にオン状態となってコンプリ メンタリー信号、 即ち同相信号および逆相信号をサンプリ ングし、 CM O Sラッチセル 2 2 2に供給する。
ィンバータ回路 2 2 3は、 直列に接続されかつゲートが共通に接続さ れた P MO S トランジスタ Q p 2 8および NMO S トランジスタ Q n 2 8からなる第 1の CMO Sインバータと、,..,直列に接続されかつゲートが 共通に接続された PMO S トランジスタ Q p 2 9および NMO S トラン ジスタ Q n 2 9からなる第 2の CMO Sインバータとから構成され、 P MO S トランジスタ Q p 2 6を通して電源電圧 VDDが供給されること で動作状態となる。
このイ ンバータ回路 2 2 3において、 第 1， 第 2の CMO Sインバー タは各入力端、 即ち MO S トランジスタ Q p 2 8， Q n 2 8および Q p 2 9， Q n 2 9の各ゲー ト共通接続点が、 C M O Sラッチセル 2 2 2の 第 1， 第 2の CMO Sインバータの各出力端に接続されている。 第 1， 第 2の CMO Sインバータの各出力端、 即ち MO S トランジスタ Q p 2 8， （311 2 8ぉょび(3 2 9， Q n 2 9の各ドレイ ン共通接続点には、 NMO S トランジスタ Q n 3 0， Q n 3 1の各ドレインが接続されてい る。 これら NMO S トランジスタ Q n 3 0， Q n 3 1は、 CMO Sイ ン パータ 2 2 1でレベルシフ トされたサンプリ ングパルス S Pが高レベル の期間にオン状態となって CMO Sラツチセル 2 2 2にラツチされたコ ンプリメ ンタ リ一信号を次段の第 2ラツチ部 2 3に伝送する。 第 2ラッチ部 2 3は、 CMO Sラッチ 2 3 1および CMO Sインバー タ 2 3 2から構成されている。 CMO Sラッチ 2 3 1は、 VDDライン と GNDラインとの間に直列に接続されかつゲートが共通に接続された PMO S トランジスタ Q p 3 2および NMO S トランジスタ Q n 3 2力 らなる第 1の CMO Sインバータと、 VDDラインと GNDラインとの 間に直列に接続されかつゲートが共通に接続された PMO S トランジス タ Q p 3 3および NMO S トランジスタ Q n 3 3からなる第 2の CMO Sインバークとを有し、 これら CMO Sィンパータの各入出力端が交差 接続され構成となっている。
具体的には、 第 1の CMO Sィンバータの入力端、 即ち MO S トラン ジスタ Q p 3 2， Q n 3 2のゲート共通接続点が第 2の CMO Sィンバ ータの出力端、 即ち MO S トランジスタ Q p 3 3， Q n 3 3の ドレイン 共通接続点に接続され、 第 2の CMO Sインバータの入力端、 即ち MO S トランジスタ Q p 3 3， Q n 3 3のゲート共通接続点が第 1の CMO Sインバータの出力端、 即ち MO S トランジスタ Q p 3 2， Q n 3 2の ドレイン共通接続点に接続されている。 また、 第 1， 第 2の CMO Sィ ンパータの各入力端は、 第 1ラッチ部 2 2の NMO S トランジスタ Q n 3 0， Q n 3 1の各ソースに接続されてレヽる。
CMO Sインバータ 2 3 2は、 VDDラインと GNDラインとの間に 直列に接続されかつゲートが共通に接続された PMO S トランジスタ Q p 3 4および NMO S トランジスタ Q n 3 4からなり、 その入力端、 即 ち MO S トランジスタ Q p 3 4 , Q n 3 4のゲート共通接続点が CMO Sラッチ 2 3 1における第 1の CMO Sィンバータの出力端に接続され. その出力端、 即ち MO S トランジスタ Q p 3 4， Q n 3 4のドレイン共 通接続点が回路出力端子 2 9に接続された構成となっている。
次に、 上記構成の第 2実施形態に係るレベルシフ ト回路の回路動作に ついて、 図 4のタイミ ングチャートを用いて説明する。 ここでは、 入力 信号 I Nがパルス信号の場合を例に挙げて説明するものとする。
0 V〜 3. 3 V振幅の単相の入力パルスが回路入力端子 2 6を通して 入力されると、 コンプリメ ンタ リ ー生成部 2 1はこの入力パルスから 0 V〜3. 3 Vのコンプリメンタリーパルス （同相おょぴ逆相） を生成す る。 ここで生成されたコンプリメ ンタリーパルスは、 制御端子 2 4を介 して入力されるサンプリングパルス S Pが高レベルの期間に NMO S ト ランジスタ Q n 2 6， Q n 2 7がオン状態になることによってサンプリ ングされ、第 2ラッチ部 2 2の CMO Sラッチセル 2 2 2に入力される。 サンプリ ングパルス S Pが低レベ^/になると、 NMO S トランジスタ Q n 2 6 , Q n 2 7がオフ状態になるため、 コンプリ メ ンタリーパルス の CMO Sラッチセル 2 2 2への入力が遮断される。 このとき同時に、 PMO S トランジスタ 2 6がオン状態となるため、 CMO Sラッチセル 2 2 2に対して電源電圧 VDDが供給される。 その際に、 第 1ラッチ部 2 2、 即ち CMO Sラツチセル 2 2 2には、 サンプリ ングパルス S Pが 低レベルになった時点のデータが保持 （ラッチ） される。
また、 同じ期間には、 CMO Sインバータ 2 2 1で反転されたサンプ リ ングパルス S Pが高レベルになり、 第 1ラツチ部 2 2の NMO S トラ ンジスタ Q n 3 0， Q n 3 1がオン状態になるため、 CMO Sラッチセ ル 2 2 2にラッチされたデータが第 2ラッチ部 2 3に伝送され、 CMO Sラッチセル 2 3 1にも書き込まれる。 この書き込まれたデータは、 第 1 ラッチ部 2 2が次のデータをラッチしにいく期間も CMO Sラッチセ ル 2 3 1に保持される。 そして、 そのラッチされたデータは、 CMO S ィンパータ 2 3 2で反転されて、 入力パルス I Nに対して同相の単相の 出力パルス OUTと して回路出力端子 2 9から出力される。
上述したように、 特性のばらつきが大きいトランジスタ、 例えば閾値 V t hの高い T F Tを用いてガラス基板等の絶縁基板上に形成されてな るレベルシフ ト回路において、 基板外部から入力される信号の振幅電圧 の第 1電源 （V C C ) を動作電源とし、 単相の入力信号 I Nからコンプ リメンタリ一信号を生成するコンプリメンタリ一生成部 2 1を設けたこ とにより、 第 1実施形態の場合と同様の作用効果を得ることができる。 すなわち、 基板外部から逆相信号 X I Nを入力しなくても良いため、 外部に入力信号 I Nに基づいて逆相信号 X I Nを発生する I Cを設ける 必要がなく、 またこれに伴って本レベルシフ ト回路の端子数を 1個削減 できる。 また、 第 1ラッチ部 2 2に対して、 入力信号 I Nを外部から直 接入力するのではなく、 コンプリメンタリ一生成部 2 1のィンバータで 一旦受け、 コンプリメンタリ一信号に変換してから入力することになる ため、 入力端子 2 6に直流電流を流すことはなく、 したがって電源投入 時などに、 入力信号 I Nを伝送する外部の信号ラインに過電流を流す心 配もない。
本実施形態に係るレベルシフ ト回路は、 レベルシフ ト部がサンプリ ン ダラツチ型のラツチ回路を基本とし、 第 1実施形態に係るレ ルシフ ト 回路と違い、定常的に直流電流を流す構成でないため消費電力が少なく、 したがって低消費電力化を図る上で有用なものとなる。
なお、 上記各実施形態では、 コンプリメ ンタリー生成部 1 1， 2 1 と して、 縦続接続された 2つのイ ンパータからなる構成を例に挙げて説明 した。 この構成の場合、 入力端子 1 1 7， 2 6に直流電流を流さないと いうメ リ ッ トがある。 ただし、 コンプリメ ンタリ一生成部 1 1， 2 1 と しては、 単相の入力信号からコンプリメンタリ一信号を生成できる構成 のものであれば良いので、 インバークが 2つの構成のものに限られるも のではなく、 インパータが 1つの構成でもその入力側と出力側とからコ ンプリメンタリ一信号を得ることができる。 以上説明した第 1，第 2実施形態に係るレベルシフ ト回路は、例えば、 画素がマトリタス状に配置されてなる表示部と同一の透明絶縁基板上に, 周辺の駆動回路が一体的に形成されてなる駆動回路一体型表示装置にお いて、 基板外部から入力される低電圧振幅の信号を高電圧振幅の信号に レベルシフ トするレベルシフ ト回路として用いて好適なものである。
[適用例] ·
図 5は、 本発明に係る表示装置、 例えば液晶表示装置の構成例を示す ブロック図である。 図 5において、 透明絶縁基板、 例えばガラス基板 3 1上には、 画素がマ ト リ クス状に配置され Tなる表示部 （画素部） 3 2 が形成されている。 ガラス基板 3 1は、 もう一枚のガラス基板と所定の 間隙を持って対向配置され、 両基板間に液晶材料を封止することで表示 パネル （L CDパネル） を構成している。
表示部 3 2における各画素の構成の一例を図 6に示す。 マ ト リ クス状 に配置された画素 5 0の各々は、 画素トランジスタである T F T (Thin Film Transistor;薄膜トランジスタ） 5 1 と、 この T F T 5 1の ドレイ ン 電極に画素電極が接続された液晶セル 5 2と、 T F T 5 1の ドレイン電 極に一方の電極が接続された保持容量 5 3 とを有する構成となっている, ここで、 液晶セル 5 2は、 画素電極とこれに対向して形成される対向電 極との間で発生する液晶容量を意味する。
この画素構造において、 T F T 5 1はゲート電極がゲート線（走査線） 5 4に接続され、 ソース電極がデータ線 （信号線） 5 5に接続されてい る。 液晶セル 5 2は対向電極が V C OM線 5 6に対して各画素共通に接 続されている。 そして、 液晶セル 5 2の対向電極には、 VCOM線 5 6 を介してコモン電圧 V C OM (VCOM電位） が各画素共通に与えられ る。 保持容量 5 3は他方の電極 （対向電極側の端子） が C S線 5 7に対 して各画素共通に接続されている。 ここで、 I H (Hは水平期間） 反転駆動または I F (Fはフィールド 期間） 反転駆動を行う場合は、 各画素に書き込まれる表示信号は、 VC OM電位を基準として極性反転を行うことになる。 'また、 V C OM電位 の極性を 1 H周期または 1 F周期で反転させる V C OM反転駆動を I H 反転駆動または 1 F反転駆動と併用する場合は、 C S線 5 7に与えられ る C S電位の極性も VCOM電位に同期して反転する。 ただし、 本実施 形態に係る液晶表示装置は、 V C OM反転駆動に限られるものではない。 再ぴ図 5において、表示部 3 2 と同じガラス基板 3 1上には、例えば、 表示部 3 2の左側にインターフェース （ I F) 回路 3 3、 タイミングジ エネレータ （TG) 3 4および基準電圧ドライバ 3 5が、 表示部 3 2の 上側に水平ドライバ 3 6が、 表示部 3 2の右側に垂直ドライバ 3 7が、 表示部 3 2の下側に C S ドライバ 3 8および V C O Mドライバ 3 9がそ れぞれ搭載されている。 これら周辺の駆動回路は、 表示部 3 2の画素ト ランジスタと共に、 低温ポリシリ コンあるいは C G (Continuous Grain; 連続粒界結晶）シリコンを用いて作製される。
上記構成の液晶表示装置において、 ガラス基板 3 1に対して、 低電圧 振幅 （例えば、 3. 3 V振幅） のマスタークロック MC K、 水平同期パ ルス H s y n c、 垂直同期パルス V s y n cおよび R (赤） G (緑） B (青） パラレル入力の表示データ D a t aがフレキシブルケーブル （基 板） 40を介して基板外部から入力され、 インターフェース回路 3 3に おいて高電圧振幅 （例えば、 6. 5 V) にレベルシフ ト （レベル変換） される。
レベルシフ トされたマスタークロック MC K、 水平同期パルス H s γ n cおよび垂直同期パルス V s y n cは、 タイ ミ ングジエネレータ 34 に供給される。 タイミングジェネレータ 3 4は、 マスタークロック MC Κ、 水平同期パルス H s y n cおよび垂直同期パルス V s y n cに基づ いて、 基準電圧ドライバ 3 5、 水平ドライバ 3 6、 垂直ドライバ 3 7、 C S ドライバ 3 8および V C O Mドライバ 3 9の駆動に必要な各種のタ ィ ミングパルスを生成する。レベルシフ トされた表示データ D a t aは、 水平ドライバ 3 6に供給される。
水平ドライバ 3 6は、 例えば、 水平シフトレジスタ 3 6 1、 データサ ンプリングラッチ回路 3 6 2および D A (デジタル一アナログ） 変換回 路 （D A C ) 3 6 3を有する構成となっている。 水平シフ トレジスタ 3 6 1は、 タイミングジエネレータ 3 4から供給される水平スタートパル ス H S Tに応答してシフ ト動作を開始し、 同じくタイミングジヱネレー タ 3 4から供給される水平ク口ックパルス H C Kに同期して 1水平期間 に順次転送していくサンプリングパルスを生成する。
データサンプリ ングラッチ回路 3 6 2は、 水平シフ トレジスタ 3 6 1 で生成されたサンプリ ングパルスに同期して、 インターフェース回路 3 3から出力される表示データ D a t aを 1水平期間で順次サンプリン.グ しラツチする。このラツチされた 1ライン分のデジタルデータはさらに、 水平ブランキング期間にラインメモリ （図示せず）に移される。そして、 この 1ライン分のデジタルデータは、 D A変換回路 3 6 3でアナ口グ表 示信号に変換される。
D A変換回路 3 6 3は、 例えば、 基準電圧ドライバ 3 5から与えられ る階調数分の基準電圧の中から、 デジタルデータに対応した基準電圧を 選択してアナ口グ表示信号として出力する基準電圧選択型 D A変換回路 の構成となっている。 D A変換回路 3 6 3から出力される 1ライン分の アナログ表示信号 S i gは、 表示部 3 2の水平方向画素数 nに対応して 配線されたデータ線 5 5— 1〜 5 5— nに出力される。
垂直ドライバ 3 7は、 垂直シフ トレジスタおよびゲートバッファによ つて構成される。 この垂直ドライバ 3 7において、 垂直シフトレジスタ は、 タイミングジヱネレータ 3 4から供給される垂直スタートパルス V S Tに応答してシフ.ト動作を開始し、 同じくタイミングジェネレータ 3 4から供給される垂直ク口ックパルス V C Kに同期して 1垂直期間に順 次転送していく走査パルスを生成する。 この生成された走査パルスは、 表示部 3 2 の垂直方向画素数 mに対応して配線されたゲート線 5 4— 1 〜 5 4— mにゲートバッファを通して順次出力される。
この垂直ドライバ 3 7による垂直走査により、 走査パルスがゲート線 5 4— 1〜 5 4— mに順次出力されると、 表示部 3 2の各画素が行 （ラ イン） 単位で順に選択される。 そして、 この選択された 1ライン分の画 素に対して、 D A変換回路 3 6 3から出力される 1ライン分のアナログ 表示信号 S i gがデータ線 5 5— 1〜 5 5— nを経由して一斉に書き込 まれる。 このライン単位の書き込み動作が繰り返されることにより、 1 画面分の画表示が行われる。
C S ドライバ 3 8は、 先述した C S電位を生成し、 図 6の C S線 5 7 を介して保持容量 5 3の他方の電極に対して各画素共通に与える。 ここ で、 表示信号の振幅を例えば 0— 3 . 3 Vとすると、 V C O M反転駆動 を採用する場合には、 C S電位は低レベルを 0 V (グランドレベル） 、 高レベルを 3 . 3 V間として交流反転を繰り返すことになる。
V C〇Mドラィバ 3 9は、 先述した V C O M電位を生成する。 V C O Mドライバ 3 9から出力される V C O M電位は、 フレキシブルケーブル 4 0を介して一度ガラス基板 3 1 の外部に出力される。 この基板外に出 力された V C O M電位は V C O M調整回路 4 1を経由した後、 フレキシ ブルケーブル 4 0を介して再ぴガラス基板 3 1内に入力され、 図 6の V C O M線 5 6を介して液晶セル 5 2の対向電極に対して各画素共通に与 えられる。
ここで、 V C O M電位としては、 C S電位とほぼ同じ振幅の交流電圧 が用いられる。 ただし、 実際には、 図 6において、 ゲート線 5 4から T F T 5 1を通して液晶セル 5 2の画素電極に信号を書き込む際に、 寄生 容量などに起因して T F T 5 1で電圧降下が生じることから、 V C O M 電位と しては、 その電圧降下分だけ D Cシフ トした交流電圧を用いる必 要がある。 この V C O M電位の D Cシフ トを V C O M調整回路 4 1が担 Ό o
V C O M調整回路 4 1は、 V C O M電位を入力とするコンデンサ Cと、 このコンデンサ Cの出力端と外部電源 V C Cとの間に接続された可変抵 抗 V Rと、 コンデンサ Cの出力端とグランドとの間に接続された抵抗 R とから構成され、 液晶セル 5 2の対向電極に与える V C O M電位の D C レベルを調整する、即ち V C O M電位に対して D Cオフセッ トをかける。 上記構成の液晶表示装置では、 表示部 3 2 と同一のパネル （ガラス基 板 3 1 ) 上に、 水平ドライバ 3 6および垂直ドライバ 3 7に加えて、 ィ ンターフェース回路 3 3、 タイミングジェネレータ 3 4、 基準電圧ドラ ィバ 3 5、 C S ドライバ 3 8および V C〇Mドライノ 3 9などの周辺の 駆動回路を一体的に搭載したことにより'、 全駆動回路一体型の表示パネ ルを構成でき、 外部に別の基板や I C、 トランジスタ回路を設ける必要 がないため、 システム全体の小型化および低コス ト化が可能になる。
この駆動回路一体型液晶表示装置において、 イ ンターフェース回路 3 3を構成するレベルシフ ト回路として、 先述した第 1， 第 2実施形態に 係るレベルシフ ト回路が用いられる。 なお、 先述したように、 インター フェース回路 3 3には、 基板外部からマスタークロック M C K、 水平同 期パルス H s y n c、 垂直同期パルス V s y n cおよび R (赤） G (緑） B (青） パラレル入力の表示データ D a t aが入力される。 ここで、 表 示データ D a t aは、 1色が例えば 6ビッ トとすると、 1 8ビッ ト （= 6 ビッ ト X 3 ) のデータとなる。 図 7に、インターフェース回路 3 3内部の具体的な構成の一例を示す。 本例に係るインターフェース回路 3 3は、 外部入力であるマスタークロ ック MCK：、 水平同期パルス H s y n c、 垂直同期パルス V s y n cお ょぴ 1 8ビッ トの表示データ D a t aに対応して 2 1個の入力レベルシ フ ト （L S) 回路 4 2-1〜 4 2-2 1を有する構成となっている。 そし て、 これら入力レベルシフト回路 4 2- 1〜4 2-2 1 として、 先述した 第 1， 第 2実施形態に係るレベルシフ ト回路が用いられる。 これによれ り、 当該レベルシフ ト回路が単相の入力信号に対応できる構成であり、 入力レベルシフト回路 4 2- 1〜4 2-2 1に対して全て単相での入力が. 可能になるた.め、 表示パネルの入力端子数を大幅に削減できることにな る。
ここで、 基板外部から入力される低電圧振幅 （本例では、 0 V— 3. 3 V) の信号のうち、 マスタークロック MCKは、 他の信号に比べて極 めて周波数の高い信号である。 そこで、 マスタークロック MCKのレべ ルシフ トを行う入力レベルシフト回路 4 2-1 としては、第 1実施形態に 係るレベルシフ ト回路、 即ち動作速度が速いソース入力型のレベルシフ ト回路を用いる。 残りの信号のレベルシフ トを行う入力レベルシフ ト回 路 4 2- 2〜 4 2- 2 1 としては、第 2実施形態に係るレベルシフト回路、 即ち消費電力が少ないサンプリングラツチ型のレベルシフ ト回路を用い る。
このように、 マスタークロック MCK以外の信号、 即ち水平同期パル ス H s y n c、 垂直同期パルス V s y n cおよび 1 8ビッ トの表示デー タ D a t aについては、 サンプリングラツチ型のレベルシフト回路を用 いることで、 当該レベルシフ ト回路での消費電力が少ないため、 液晶表 示装置全体の低消費電力化が可能になる。
なお、 本適用例では、 表示素子として液晶セルを用いてなる液晶表示 装置に適用した場合を例に挙げて説明したが、 この適用例に限られもの ではなく、 表示素子と して E L (electroluminescence； エレク トロルミ ネッセンス）素子を用いてなる E L表示装置など、表示部と同一の基板上 にレベルシフ ト回路を搭載してなる表示装置全般に適用可能である。 上述した適用例に係る液晶表示装置に代表される表示装置は、 携帯電 話機や P D A (Personal Digi tal Ass i stants；携帯情報端末） に代表さ れる小型 ·軽量な携帯端末の画面表示部として用いて好適なものである。 図 8は、 本発明に係る携帯端末、 例えば P D Aの構成の概略を示す外 観図である。
本例に係る P D Aは、 例えば、 装置本体 6 1に対して蓋体 6 2が開閉 自在に設けられた折り畳み式の構成となっている。 装置本体 6 1の上面 には、 キーボードなどの各種のキーが配置されてなる操作部 6 3が配置 されている。 一方、 蓋体 6 2には、 画面表示部 6 4が配置されている。 この画面表示部 6 4と して、 先述した第 1， 第 2実施形態に係るレベル シフ ト回路を、 表示部と同一基板上に搭載してなる液晶表示装置が用い られる。
これら実施形態に係るレベルシフ ト回路を用いた液晶表示装置では、 先述したように、 基板外部から与えられる信号について単相での入力が 可能であるため、 外部に逆相信号を生成する回路を設ける必要がなく、 しかも表示パネルの入力端子数を大幅に削減できる。 したがって、 当該 液晶表示装置を画面表示部 6 4として搭載することで、 P D A全体の構 成を簡略化できるとともに、 配線数も少なくて済むため、 小型化、 低コ ス ト化に寄与できることになる。
なお、 ここでは、 P D Aに適用した場合を例に採って説明したが、 こ の適用例に限られるものではなく、 本発明に係る液晶表示装置は、 特に 携帯電話機など小型 ·軽量の携帯端末全般に用いて好適なものである。 産業上の利用可能性
以上説明したように、 本発明によれば、 特性のばらつきが大きいトラ ンジスタを用いて絶縁基板上に形成されてなるレベルシフ ト回路におい て、基板外部から入力される'信号の振幅電圧の第 1電源を動作電源とし、 単相の入力信号からコンプリメ ンタリ一信号を生成するコンプリメンタ リ一生成部を設けたことで、 基板外部から逆相信号を入力しなくても良 いたて、 外部に単相の信号の逆相信号を発生する I Cを設ける必要がな く、 またこれに伴って本レベルシフ ト回路の端子数を 1個削減できる。 また、 入力信号を外部から直接入力するのではなく、 コンプリメ ンタリ 一生成部でー且受け、 コンプリメ ンタリ一信号に変換してから入力する ことになるため、 信号入力端子に直流電流を流すことはなく、 よって電 源投入時などに入力信号を伝送する外部の信号ラインに過電流を流す心 配もない。

Claims

請 求 の 範 囲 1 . 絶縁基板上において基板外部から入力される信号の振幅電圧の第 1電源を動作電源とし、 単相の入力信号からコンプリメンタリー信号を 生成するコンプリメンタリー生成部と、
前記第 1電源よりも電圧が高い第 2電源を動作電源とし、 前記コンプ リメンタリ一信号のレベルをシフ トするレベルシフ ト部と
を備えたことを特徴とするレベルシフ ト回路。
2 . 前記レベルシフト部は、カレントミラー回路を有し、その入力段ト ランジスタのソースに前記コンプリメ ンタリ一信号が入力されるソース 入力型の回路構成である
ことを特徴とする請求項 1記載のレベルシフ ト回路。
3 . 前記レベルシフ ト部は、サンプリ ングパルスに同期して前記コンプ リメンタリ一信号をサンプリングし、 ラツチするサンプリングラツチ型 の回路構成である
ことを'特徴とする請求項 1記載のレベルシフト回路。
4 . 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、 前記透明絶縁基板上に前記表示部と共に搭載され、 基板外部からの入 力信号のレベルをシフ トして前記表示部の駆動に用いるレベルシフト回 路とを具備し、
前記レベルシフト回路が、
基板外部から入力される信号の振幅電圧の第 1電源を動作電源とし、 単相の入力信号からコンプリメ ンタリ一信号を生成するコンプリメ ンタ リー生成部と、
前記第 1電源よりも電圧が高い第 2電源を動作電源とし、 前記コンプ リメンタリ一信号のレベルをシフトするレベルシフ ト部とを有する ことを特徴とする表示装置。
5 . 前記レベルシフ ト部は、 カレントミラー回路を有し、 その入力段ト ランジスタのソースに前記コンプリメ ンタ リ一信号が入力されるソース 入力型の回路構成である
ことを特徴とする請求項 4記載の表示装置。
6 . 前記レベルシフ ト部は、サンプリ ングパルスに同期して前記コンプ リメ ンタ リ一信号をサンプリ ングし、 ラツチするサンプリ ングラツチ型 の回路構成である
ことを特徴とする請求項 4記載の表示装置。
7 . マスタークロック、水平同期パ^^ス、 垂直同期パルスおよび表示デ ータの入力信号に対して前記レベルシフ ト部がソース入力型のレベルシ フ ト回路とサンプリ ングラツチ型のレベルシフ ト回路とを併用し、 マスタークロックを前記ソース入力型のレベルシフ ト回路でレベルシ フ ト し、 水平同期パルス、 垂直同期パルスおよび表示データを前記サン プリ ングラツチ型のレベルシフ ト回路でレベルシフ トする
ことを特徴とする請求項 4記載の表示装置。
8 . 前記レベルシフ ト回路は、前記透明絶縁基板上に低温ポリシリ コン あるいは連続粒界結晶シリ コンを用いて形成されている
ことを特徴とする請求項 4記載の表示装置。
9 . 透明絶縁基板上に画素がマ ト リ クス状に配置されてなる表示部と、 前記透明絶縁基板上に前記表示部と共に搭載され、 基板外部からの入 力信号のレベルをシフ トして前記表示部の駆動に用いるレベルシフ ト回 路とを具備し、
前記レベルシフ ト回路が、
基板外部から入力される信号の振幅電圧の第 1電源を動作電源と し、 単相の入力信号からコンプリ メンタ リ ^"信号を生成するコンプリメ ンタ リ一生成部と、
前記第 1電源よりも電圧が高い第 2電源を動作電源とし、 前記コンプ リ メ ンタ リー信号のレベルをシフ トするレべノレシフ ト部とを有する 表示装置を画面表示部として搭載したことを特徴とする携帯端末。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP2003347926A (ja) * 2002-05-30 2003-12-05 Sony Corp レベルシフト回路、表示装置および携帯端末
JP4249597B2 (ja) * 2003-11-13 2009-04-02 新日本無線株式会社 レベルシフト回路
US7239179B2 (en) 2004-08-05 2007-07-03 Sony Corporation Level conversion circuit, power supply voltage generation circuit, shift circuit, shift register circuit, and display apparatus
JP2006121654A (ja) * 2004-09-21 2006-05-11 Renesas Technology Corp レベル変換回路
JP4974512B2 (ja) * 2004-12-03 2012-07-11 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
US7358789B2 (en) * 2004-12-03 2008-04-15 Semiconductor Energy Laboratory Co., Ltd. Level shifter for display device
JP4826213B2 (ja) 2005-03-02 2011-11-30 ソニー株式会社 レベルシフト回路およびシフトレジスタ並びに表示装置
JP4632127B2 (ja) * 2005-07-05 2011-02-16 エプソンイメージングデバイス株式会社 表示装置
JP2007072079A (ja) * 2005-09-06 2007-03-22 Toshiba Matsushita Display Technology Co Ltd 信号レベル変換回路及び平面表示装置
JP5215534B2 (ja) 2006-05-19 2013-06-19 株式会社ジャパンディスプレイイースト 画像表示装置
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5024760B2 (ja) * 2007-05-11 2012-09-12 株式会社ジャパンディスプレイセントラル 信号レベル変換回路
JP5117224B2 (ja) * 2008-02-29 2013-01-16 株式会社ジャパンディスプレイセントラル 信号レベル変換回路
US7859320B2 (en) * 2008-03-14 2010-12-28 Via Technologies, Inc. Level shifter and level shifting method
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
KR20130093432A (ko) * 2012-02-14 2013-08-22 삼성디스플레이 주식회사 구동 장치, 이를 포함하는 표시 장치 및 그 구동 방법
KR101350545B1 (ko) * 2012-05-31 2014-01-13 삼성전기주식회사 레벨 변환 회로 및 그를 포함하는 게이트 드라이버 회로
CN103905028B (zh) * 2012-12-25 2018-05-25 中芯国际集成电路制造(上海)有限公司 信号接收器和信号传输设备
KR102246879B1 (ko) 2014-10-10 2021-04-30 삼성전자 주식회사 네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치
JP2017111844A (ja) * 2015-12-16 2017-06-22 ソニー株式会社 サンプルホールド回路、および表示装置
KR102352607B1 (ko) * 2016-09-02 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈, 및 전자 기기
CN106656160A (zh) * 2016-09-20 2017-05-10 上海集成电路研发中心有限公司 一种高速电位转换电路

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984397A (ja) * 1982-11-01 1984-05-16 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｍｏｓ論理レベルを規定するバツフア回路
JPH04242317A (ja) * 1991-01-16 1992-08-31 Sony Corp レベル変換回路
JPH05235740A (ja) * 1992-02-21 1993-09-10 Mitsubishi Electric Corp 半導体集積回路
JPH07231253A (ja) * 1994-02-18 1995-08-29 Nippon Telegr & Teleph Corp <Ntt> レベル変換回路
JPH1028049A (ja) * 1996-07-09 1998-01-27 Sony Corp 分周回路
JPH10135817A (ja) * 1996-10-28 1998-05-22 Fujitsu Ltd レベルシフト回路
JPH10209284A (ja) * 1997-01-20 1998-08-07 Fujitsu Ltd 半導体装置及び信号伝送システム
JPH1127137A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路
JP2001057518A (ja) * 1999-08-18 2001-02-27 Fujitsu Ltd レベルシフト回路
JP2001075540A (ja) * 1999-09-07 2001-03-23 Seiko Epson Corp 送信回路、受信回路、送受信回路および電気光学装置
JP2001339290A (ja) * 2000-05-29 2001-12-07 Mitsubishi Electric Corp 信号電位変換回路
JP2002040997A (ja) * 2000-07-25 2002-02-08 Hitachi Ltd 液晶表示装置
JP2002140052A (ja) * 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5235740A (en) * 1975-09-17 1977-03-18 Sumitomo Metal Ind Method to control tension for continious rolling mill
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5136190A (en) * 1991-08-07 1992-08-04 Micron Technology, Inc. CMOS voltage level translator circuit
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
JP3038094B2 (ja) * 1992-12-24 2000-05-08 三菱電機株式会社 半導体集積回路装置の出力回路
JP3226653B2 (ja) 1993-02-08 2001-11-05 チクシ電気株式会社 送電線鉄塔の閃絡検出装置
US5457420A (en) * 1993-03-26 1995-10-10 Nec Corporation Inverter circuit and level shifter circuit for providing a high voltage output
JPH0774616A (ja) * 1993-07-06 1995-03-17 Seiko Epson Corp 信号電圧レベル変換回路及び出力バッファ回路
JP3205185B2 (ja) * 1994-08-16 2001-09-04 株式会社 沖マイクロデザイン レベル変換回路
US5666070A (en) * 1995-05-10 1997-09-09 Micron Technology, Inc. Low power, high speed level shifter
DE69516695T2 (de) * 1995-11-16 2000-09-28 St Microelectronics Srl CMOS-Schnittstellenschaltung zum Ankoppeln einer integrierten Schaltung mit niedriger Versorgungsspannung an Vorrichtungen mit einer höheren Versorgungsspannung
JPH09205351A (ja) * 1996-01-25 1997-08-05 Sony Corp レベルシフト回路
JP3359844B2 (ja) * 1996-07-22 2002-12-24 シャープ株式会社 マトリクス型画像表示装置
KR100228529B1 (ko) * 1996-12-20 1999-11-01 윤종용 반도체 메모리 장치용 스케일러블 레벨 시프터
KR100266633B1 (ko) * 1997-10-10 2000-09-15 김영환 레벨 쉬프터 회로
US6064229A (en) * 1998-03-26 2000-05-16 Lucent Technologies Inc. Voltage translating buffer based on low voltage technology
JP3406508B2 (ja) * 1998-03-27 2003-05-12 シャープ株式会社 表示装置および表示方法
JP2000195284A (ja) * 1998-12-24 2000-07-14 Toshiba Corp ラッチ型レベルシフト回路
JP4264607B2 (ja) * 1999-05-19 2009-05-20 ソニー株式会社 コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法
JP3473745B2 (ja) * 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
TW556145B (en) * 2000-01-11 2003-10-01 Toshiba Corp Flat display apparatus having scan-line driving circuit and its driving method
US6445210B2 (en) * 2000-02-10 2002-09-03 Matsushita Electric Industrial Co., Ltd. Level shifter
JP3734664B2 (ja) * 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
JP4416901B2 (ja) * 2000-03-14 2010-02-17 株式会社半導体エネルギー研究所 レベルシフタ
JP3658280B2 (ja) * 2000-06-09 2005-06-08 シャープ株式会社 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置
JP2001356741A (ja) * 2000-06-14 2001-12-26 Sanyo Electric Co Ltd レベルシフタ及びそれを用いたアクティブマトリクス型表示装置
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
DE10108584A1 (de) * 2001-02-22 2002-09-05 Bosch Gmbh Robert Verfahren zum Entstören einer Radareinrichtung und Radareinrichtung
JP4831895B2 (ja) * 2001-08-03 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP3855835B2 (ja) * 2001-09-27 2006-12-13 ヤマハ株式会社 信号レベルシフト回路
JP3758545B2 (ja) * 2001-10-03 2006-03-22 日本電気株式会社 サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置
JP3687597B2 (ja) * 2001-11-30 2005-08-24 ソニー株式会社 表示装置および携帯端末装置
JP3866111B2 (ja) * 2002-01-18 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路及びバーンイン方法
JP2003309462A (ja) * 2002-04-15 2003-10-31 Mitsubishi Electric Corp レベルシフト回路
JP2003347926A (ja) * 2002-05-30 2003-12-05 Sony Corp レベルシフト回路、表示装置および携帯端末
JP4110839B2 (ja) * 2002-05-31 2008-07-02 ソニー株式会社 表示装置および携帯端末
US6977523B2 (en) * 2002-09-27 2005-12-20 Oki Electric Industry Co., Ltd. Voltage level shifting circuit
TWI283391B (en) * 2003-12-02 2007-07-01 Tpo Displays Corp Level shifter
JP3884439B2 (ja) * 2004-03-02 2007-02-21 株式会社東芝 半導体装置
JP4060282B2 (ja) * 2004-03-22 2008-03-12 三菱電機株式会社 レベル変換回路、およびレベル変換機能付シリアル／パラレル変換回路
US7046067B2 (en) * 2004-03-24 2006-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Thin-oxide devices for high voltage I/O drivers

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984397A (ja) * 1982-11-01 1984-05-16 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｍｏｓ論理レベルを規定するバツフア回路
JPH04242317A (ja) * 1991-01-16 1992-08-31 Sony Corp レベル変換回路
JPH05235740A (ja) * 1992-02-21 1993-09-10 Mitsubishi Electric Corp 半導体集積回路
JPH07231253A (ja) * 1994-02-18 1995-08-29 Nippon Telegr & Teleph Corp <Ntt> レベル変換回路
JPH1028049A (ja) * 1996-07-09 1998-01-27 Sony Corp 分周回路
JPH10135817A (ja) * 1996-10-28 1998-05-22 Fujitsu Ltd レベルシフト回路
JPH10209284A (ja) * 1997-01-20 1998-08-07 Fujitsu Ltd 半導体装置及び信号伝送システム
JPH1127137A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路
JP2001057518A (ja) * 1999-08-18 2001-02-27 Fujitsu Ltd レベルシフト回路
JP2001075540A (ja) * 1999-09-07 2001-03-23 Seiko Epson Corp 送信回路、受信回路、送受信回路および電気光学装置
JP2001339290A (ja) * 2000-05-29 2001-12-07 Mitsubishi Electric Corp 信号電位変換回路
JP2002040997A (ja) * 2000-07-25 2002-02-08 Hitachi Ltd 液晶表示装置
JP2002140052A (ja) * 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法

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