JP5117224B2 - 信号レベル変換回路 - Google Patents

Description

本発明は、低レベル入力信号を高レベル出力信号に変換する信号レベル変換回路に関する。

近年、表示装置の制御駆動回路において、半導体技術の進展によるトランジスタ閾値の低電圧化にともない、コントローラＩＣの駆動電圧を従来より低くすることが可能となってきており、またアプリケーションの低消費電力化が強く望まれていることから、コントローラＩＣの出力信号は振幅減少の傾向にある。また、上記に加えて不要輻射（ＥＭＩ）ノイズを低減する上でも、インターフェース信号は低振幅伝送が強く望まれ、これらに対して様々な提案がなされている。（例えば、特許文献１、２参照。）
特開２００１−８５９８８号公報 特開２００５−３１１７９０号公報

しかしながら、薄膜トランジスタを用いた液晶表示装置、ＥＬ表示装置に代表されるような、画素トランジスタを形成する同一のプロセスを用いて同一ガラス基板上に周辺回路を形成する場合においては、単結晶シリコン半導体に比べトランジスタの閾値の制御が困難であり、とくに工程ばらつきに起因する閾値電圧変動が大きいことなどから、コントローラＩＣが出力する低振幅信号を受けてガラス基板上に形成したレベルシフタ回路が正常動作しない場合などがあり、コスト高の原因となっていた。

図１３は、従来のレベルシフタ回路の構成を表す一例の回路図である。同図に示すレベルシフタ回路３０は、低電圧の電源ＶＩＨ−ＧＮＤで動作する信号ＩＮ，その反転信号ＸＩＮを、正側の高電圧の電源ＶＤＤ−ＧＮＤで動作する信号ＯＵＴ，その反転信号ＸＯＵＴに変換するもので、入力段の高耐圧型のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２２ａ、２２ｂと、高耐圧型のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２４ａ、２４ｂとを備えている。

ここで、ＮＭＯＳ２２ａ、２２ｂのゲートには、それぞれ信号ＩＮ，ＸＩＮが入力され、そのソースはＧＮＤに接続されている。また、ＰＭＯＳ２４ａ、２４ｂのゲートは、各々内部ノードＢ，Ａに接続され、そのソースは電源ＶＤＤに接続され、そのドレインは各々ＮＭＯＳ２２ａ、２２ｂのドレインに接続されている。そして、内部ノードＡ，Ｂから、各々信号ＸＯＵＴ，ＯＵＴが出力されている。

以下の説明において、電源ＶＤＤ＞電源ＶＩＨ＞ＧＮＤであり、信号ＩＮ，ＸＩＮのハイレベルは電源ＶＩＨ、ローレベルはＧＮＤの電位、信号ＯＵＴ，ＸＯＵＴのハイレベルは電源ＶＤＤ、ローレベルはＧＮＤの電位である。

レベルシフタ回路３０において、信号ＩＮがハイレベル、その反転信号ＸＩＮがローレベルになると、ＮＭＯＳ２２ａはオン、ＮＭＯＳ２２ｂはオフとなる。従って、信号ＸＯＵＴは、ＮＭＯＳ２２ａを介してＧＮＤに接続され、ローレベルとなる。信号ＸＯＵＴのローレベルによりＰＭＯＳ２４ｂがオンとなり、信号ＯＵＴは、ＰＭＯＳ２４ｂを介して電源ＶＤＤに接続され、ハイレベルとなる。そして、信号ＯＵＴのハイレベルによりＰＭＯＳ２４ａはオフとなる。

続いて、信号ＩＮがローレベル、信号ＸＩＮがハイレベルになると、ＮＭＯＳ２２ａはオフ、ＮＭＯＳ２２ｂはオンとなる。従って、信号ＯＵＴは、ＮＭＯＳ２２ｂを介してＧＮＤに接続され、ローレベルとなる。信号ＯＵＴのローレベルによりＰＭＯＳ２４ａがオンとなり、信号ＸＯＵＴは、ＰＭＯＳ２４ａを介して電源ＶＤＤに接続され、ハイレベルとなる。そして、信号ＸＯＵＴのハイレベルによりＰＭＯＳ２４ｂがオフとなる。

ところで、レベルシフタ回路３０では、信号ＩＮ，ＸＩＮが変化する時に、ＰＭＯＳ２４ａおよびＮＭＯＳ２２ａ、もしくはＰＭＯＳ２４ｂおよびＮＭＯＳ２２ｂが一時的に同時にオン状態となり、電源ＶＤＤからＧＮＤに向かって貫通電流が流れる。例えば、信号ＩＮがローレベルからハイレベル、信号ＸＩＮがハイレベルからローレベルになるとき、ＮＭＯＳ２２ａがオンとなり、ＮＭＯＳ２２ｂがオフとなる。この時には、まだＰＭＯＳ２４ａはオン状態、ＰＭＯＳ２４ｂはオフ状態である。

従って、オン状態のＰＭＯＳ２４ａおよびＮＭＯＳ２２ａを介して、電源ＶＤＤからＧＮＤに向かって貫通電流が流れる。この貫通電流が流れる状態において、ＮＭＯＳ２２ａのドライブ能力によりＰＭＯＳ２４ｂのゲートのチャージを引き抜くことによってＰＭＯＳ２４ｂがオンとなる。オン状態となったＰＭＯＳ２４ｂを介して信号ＯＵＴがハイレベルとなることによってＰＭＯＳ２４ａがオフとなり、ＮＭＯＳ２２ａを介して信号ＸＯＵＴがローレベルとなる。

このため、レベルシフタ回路３０では、レベルシフト量（ＶＤＤとＶＩＨとの間の電位差）が大きくなるに従って、入力段のＮＭＯＳ２２ａ、２２ｂのドライブ能力、すなわち、そのトランジスタサイズを大きくする必要があるという問題点があった。

また、レベルシフタ回路３０では、互いに反対極性の二相入力信号ＩＮとＸＩＮを用いてレベルシフタ回路を動作させている。従って、信号インターフェースとして一対の接続端子が必要になる。必要な内部信号の数が増加するにつれて、信号インターフェースの接続端子数が増大し、結線作業が煩雑になるとともにコネクタやＦＰＣ（フレキシブルケーブル）などのデバイスのコンパクトな実装が阻害され、また部材費用や実装に関わるコストの増大を招くという問題があった。

本発明は、上記事情に鑑みてなされたもので、その目的とするところは、トランジスタの閾値にも満たない低振幅の入力信号に対しても正常に信号レベル変換が可能であり、電源電圧の変動ならびにトランジスタの特性ばらつきに対する動作信頼性が高く、かつ構成が簡素な信号レベル変換回路を提供することにある。

上記課題を解決するための本発明は、互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第１の入力トランジスタ及び第２の入力トランジスタと、前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源に接続され、前記入力信号に第１のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタと、前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源に接続され、前記入力信号に重畳する第１のバイアス電圧に第２のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタと、前記入力信号が低レベルのときは、前記第１のオフセット電圧の付加をキャンセルするオフセットキャンセルトランジスタと、前記入力信号が高レベルのときは、前記オフセットキャンセルトランジスタのキャンセル動作を防止するオフセットキャンセル解除トランジスタとを備え、前記第１の入力トランジスタ、前記第２の入力トランジスタ、前記第１のオフセットトランジスタ及び前記第２のオフセットトランジスタは、Ｎチャネルトランジスタであり、前記第１の入力トランジスタのソースには、前記第１のバイアス電圧が印加され、前記第１の入力トランジスタのゲートは前記第１のオフセットトランジスタのドレインに接続されており、前記第１の入力トランジスタのドレインは第１の負荷トランジスタを介して電源に接続されており、前記第２の入力トランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第２の入力トランジスタのゲートは前記第２のオフセットトランジスタのドレインに接続されており、前記第２の入力トランジスタのドレインは第２の負荷トランジスタを介して電源に接続されるとともに、前記出力信号が出力される出力端子に接続されており、前記第１のオフセットトランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第１のオフセットトランジスタのドレインは前記第１の入力トランジスタのゲートに接続されるとともに前記第１の電流源を介して前記電源に接続されており、前記第２のオフセットトランジスタのソースには、前記第１のバイアス電圧が印加され、前記第２のオフセットトランジスタのドレインは前記第２の入力トランジスタのゲートに接続されるとともに前記第２の電流源を介して前記電源に接続されており、前記第１の負荷トランジスタのゲートは前記第２の負荷トランジスタのドレインに接続されており、前記第２の負荷トランジスタのゲートは前記第１の負荷トランジスタのドレインに接続されており、前記オフセットキャンセルトランジスタのソースには前記入力信号が入力されるとともに、ゲート、ドレインは、それぞれ前記第１の入力トランジスタのソース、ゲートに接続され、前記オフセットキャンセル解除トランジスタのゲートには前記入力信号が入力されるとともに、ソース、ドレインは、それぞれグラウンド、前記オフセットキャンセルトランジスタのゲートと接続している信号レベル変換回路である。

本発明によれば、トランジスタの閾値にも満たない低振幅の入力信号に対しても正常に信号レベル変換が可能であり、電源電圧の変動ならびにトランジスタの特性ばらつきに対する動作信頼性が高く、かつ簡素な構成の信号レベル変換回路が得られる。

以下、図面を用いて、本発明を実施するための最良の形態（以下、実施形態と称する）を説明する。

（実施形態１）
図１は、本発明の実施形態１に係る信号レベル変換回路の構成を示す回路図である。図１に示す本実施形態の信号レベル変換回路は、コントローラなどから供給される、例えば１Ｖ程度の低レベル制御信号である入力信号９を、例えば５Ｖ程度の高レベルの出力信号１４として出力する。この信号レベル変換回路は、低レベルの入力信号９を高レベルの出力信号１４に変換するための信号レベル変換手段を構成するＮチャネル薄膜トランジスタからなる第１および第２の入力トランジスタ１および２を有する。第１の入力トランジスタ１のソースはＧＮＤ電位としており、第２の入力トランジスタ２のソースには入力信号９が印加されている。

また、第１および第２の入力トランジスタ１および２は、各々ドレインがＰチャネル薄膜トランジスタからなる負荷トランジスタ２０および２１を介して高レベル電源ＶＤＤに接続されている。また両負荷トランジスタ２０および２１のゲートは、それぞれ互いの負荷トランジスタのドレインに接続されるとともに、それぞれ第１の入力トランジスタ１、第２の入力トランジスタ２のドレインに接続されている。すなわち、負荷トランジスタ２０および２１はフリップフロップを構成している。

第１の入力トランジスタ１のゲートには、第１のオフセット手段を構成する１段のダイオード１７のアノードが接続されるとともに、第１の電流源１５を介して電源ＶＤＤに接続され、更にカソードには入力信号９が印加され、これにより該ダイオード１７のカソードに入力信号９が印加されると、ダイオード１７のカソードとアノード間にはダイオードを構成するトランジスタの閾値１段分の電圧に相当する電圧が発生し、入力信号９に該閾値電圧をオフセット電圧として加算した電圧信号がダイオード１７のアノードに発生し、第１の入力トランジスタ１のゲートに印加される。

同様に、第２の入力トランジスタ２のゲートには、第２のオフセット手段を構成する２段縦続ダイオード１８のアノードが接続されるとともに第２の電流源１６を介して電源ＶＤＤに接続され、更にカソードはＧＮＤ電位としている。これによりダイオード１８のカソードとアノード間にはダイオードを構成するトランジスタの閾値２段分の電圧に相当する電圧が発生する。その結果、ＧＮＤ電位に該閾値電圧（２段分）をオフセット電圧として加算した電圧信号がダイオード１８のアノードに発生し、第２の入力トランジスタ２のゲートに印加される。

図２は、図１で示した回路構成をさらに具体的に、トランジスタサイズを加味して記述した一例である。
図２に示す回路では、第１、第２のオフセット手段を構成するダイオード１７，１８として、Ｎチャネルトランジスタを使用している。

すなわち、第１の入力トランジスタ１のゲートには、第１のオフセット手段を構成するＮチャネルトランジスタ１７のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第１の電流源１５を介して電源ＶＤＤに接続されている。更にＮチャネルトランジスタ１７のソースには入力信号９が印加される。これにより該Ｎチャネルトランジスタ１７のソースに入力信号９が印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該トランジスタの閾値電圧に相当する電圧が発生し、入力信号９に該閾値電圧をオフセット電圧として加算した電圧信号がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。

同様に、第２の入力トランジスタ２のゲートには、第２のオフセット手段を構成する２段縦続接続したＮチャネルトランジスタ１８のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第２の電流源１６を介して電源ＶＤＤに接続されている。これによりＮチャネルトランジスタ１８のソースとゲート間には該トランジスタの閾値電圧（２段分）に相当する電圧が発生し、この電圧信号がＮチャネルトランジスタ１８のドレインに発生し、第２の入力トランジスタ２のゲートに印加される。

このように本実施形態の信号レベル変換回路においては、オフセット手段を構成するトランジスタ１７，１８をＮチャネルとして、第１、第２の入力トランジスタ１，２と同じＮチャネルとするとともに、第１、第２の入力トランジスタ１，２およびオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成している。これによりプロセスのばらつきによるトランジスタの特性の変動の影響を信号レベル変換回路が受けないようにしている。

また、電流源１５はゲートをバイアス電圧１９に接続し、ソースを電源ＶＤＤに接続したＰチャネルトランジスタからなる電流源トランジスタで構成している。電流源１６はゲートを入力信号９に接続し、ソースを電源ＶＤＤに接続したＰチャネルトランジスタからなる電流源トランジスタで構成している。

第２の入力トランジスタ２は、並列に接続された４個のＮチャネルトランジスタからなる。また、第１の入力トランジスタ１は、並列に接続された２個のＮチャネルトランジスタからなる。また、負荷トランジスタ２０，２１は、それぞれ直列に２個に接続されたＰチャネルトランジスタからなる。

すなわち、第１の入力トランジスタ１のＷ／Ｌが、前記第２の入力トランジスタ２のＷ／Ｌに比べて小さく、かつ、前記第１の負荷トランジスタ２０のＷ／Ｌが、前記第１の入力トランジスタ１のＷ／Ｌに比べて小さく、かつ、前記第２の負荷トランジスタ２１のＷ／Ｌが、前記第２の入力トランジスタ２のＷ／Ｌに比べて小さい。

トランジスタのチャネル幅Ｗ／チャネル長Ｌは、そのトランジスタの電流能力を決定するものであるから、第１の入力トランジスタ１の電流能力は、前記第２の入力トランジスタ２に比べて小さい。また、前記第１の負荷トランジスタ２０の電流能力は、前記第１の入力トランジスタ１に比べて小さく、かつ、前記第２の負荷トランジスタ２１の電流能力は、前記第２の入力トランジスタ２に比べて小さくなっていると言える。
また、電流源Ｐチャネルトランジスタ１５、１６および、オフセット手段を構成するＮチャネルトランジスタ１７，１８は、チャネル長Ｌを高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしており、トランジスタの閾値電圧がチャネル長Ｌに依存することから、閾値が低い電圧にシフトした特性となっている。

次に、以上のように構成される本実施形態の中の動作について説明する。なお、この説明において、入力信号９の低レベル電圧をグランド電圧とほぼ等しい０Ｖとし、高レベル電圧を入力振幅電圧ＶＩＨとし、また定常的に出力されているバイアス電圧１９をＶＲＥＦとし、前記オフセット電圧をＶａとする。

図２の信号レベル変換回路において、まず高レベルの入力信号９がＮチャネルトランジスタ１７のソースおよび第２の入力トランジスタ２のソースに印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該ドレインの閾値電圧に相当する電圧が発生する。そして、入力信号９の高レベル電圧ＶＩＨに閾値電圧をオフセット電圧Ｖａとして加算した電圧（ＶＩＨ＋Ｖａ）がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。

この時、第１の入力トランジスタ１のソースはＧＮＤ電位なので、第１の入力トランジスタ１のソースとゲート間に印加される電圧Ｖｏｎは、次の式で表される。

Ｖｏｎ＝ＶＩＨ＋Ｖａ
従って、ここで、電圧Ｖｏｎが第１の入力トランジスタ１の閾値電圧よりも大きくなるように固定バイアスＶＲＥＦ１９を調整してオフセット電圧Ｖａを設定することにより、第１の入力トランジスタ１は、オンとなり、負荷トランジスタ２１はゲート電位がＧＮＤと同電位となるため、負荷トランジスタ２１がオンとなる。また、負荷トランジスタ２０のゲート電位は負荷トランジスタ２１よりＶＤＤレベルとなるために、負荷トランジスタ２０はオフとなる。

図３は、オフセット電圧の発生を説明する図である。
図３の（１）は、バイアス電圧１９にＶＲＥＦが印加された状態を示している。このとき、電流源トランジスタ１５にはＶＲＥＦによって定まる電流Ｉconstantが流れる。そうすると、図３の（２）のダイオード接続されたトランジスタの電流−電圧特性に示すように、Ｎチャネルトランジスタ１７のドレインには、付加電圧ＶＧに重畳してＶａの電圧が発生する。

つづいて、ソースがＧＮＤ電位のＮチャネルトランジスタ１８のドレインに発生する電圧について説明する。

本発明の実施例においては、電流源トランジスタ１６のゲートが入力信号９に接続されており、前述のように電流源トランジスタ１６のチャネル長Ｌは小さく設定されていることから閾値は小さい。これによって、入力信号９が閾値に満たないような低振幅信号であったとしても、高レベル電圧にあるときには、電流源１６の電流量が小さくなる。

図４は、オフセット電圧を切り替える方法を説明する図である。
図４の（１）は、入力信号９がローレベルとなった状態を示している。電流源トランジスタ１６はＰＭＯＳトランジスタであるためオンとなり、Ｎチャネルトランジスタ１８には、大きな電流Ｉlargeが流れる。そうすると、図４の（３）のダイオード接続されたトランジスタの電流−電圧特性に示すように、Ｎチャネルトランジスタ１８のドレインには、ＧＮＤ＋Ｖａ１の電圧が発生する。

図４の（２）は、入力信号９がハイレベルとなった状態を示している。電流源トランジスタ１６はＰＭＯＳトランジスタであるためオフとなり、Ｎチャネルトランジスタ１８には、小さな電流Ｉsmallが流れる。そうすると、図４の（３）のダイオード接続されたトランジスタの電流−電圧特性に示すように、Ｎチャネルトランジスタ１８のドレインには、ＧＮＤ＋Ｖａ２の電圧が発生する。

このように、１段分のオフセット電圧Ｖａは、ダイオード接続されたトランジスタの電流−電圧特性に応じて、自動的に小さい電圧、弱オフセット電圧Ｖａ２となる。

図５は、２段接続構成のダイオード接続されたトランジスタを用いた場合のオフセット電圧を示している。図５の（２）に示されるようにオフセット電圧は（Ｖａ２＋Ｖａ２）となる。
このようにして、Ｎチャネルトランジスタ１８のドレインには、ＧＮＤ電位に弱オフセット電圧Ｖａ２が２段分加算された電圧信号（ＧＮＤ（０Ｖ）＋Ｖａ２＋Ｖａ２＝２×Ｖａ２）が発生し、第２の入力トランジスタ２のゲートに印加される。このとき第２の入力トランジスタ２のソースには高レベルの入力信号９の電圧ＶＩＨが印加されているので、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｆｆは、以下の式で表される。

Ｖｏｆｆ＝（２×Ｖａ２）−ＶＩＨ
Ｖａ２は前述のように十分に小さい電圧であるから、電圧Ｖｏｆｆは第２の入力トランジスタ２の閾値電圧よりも小さくなり、第２の入力トランジスタ２は十分にオフ状態となる。

なお、オフセットがかかりすぎて、オフセット電圧（２×Ｖａ２）がＶＩＨを超えてかつ入力トランジスタ２の閾値電圧よりも大きくなってしまい、入力トランジスタ２をオン状態にして誤動作が発生しないように、前述のようにトランジスタ１７，１８のチャネル長Ｌは小さく設定されている。
トランジスタの閾値特性のチャネル長依存により、トランジスタ１７，１８の閾値は小さい特性を有していることから、トランジスタの特性ばらつきなどにより閾値電圧が大きくなったとしても、オフセット量が大きくなりすぎて誤動作を誘発することはない。

すなわち、図２に示す信号レベル変換回路に高レベルの入力信号９が印加されると、負荷トランジスタ２１がオンとなると同時に、第２の入力トランジスタ２がオフとなり、これにより第２の入力トランジスタ２のドレインの電圧は、オンとなった負荷トランジスタ２１を介した電源ＶＤＤの電圧にほぼ等しい最大電圧となり、この最大電圧が出力信号１４として出力される。

図６は、信号波形を示す図である。本実施形態において、出力信号１４は、符号３４５で示すように薄膜トランジスタ集積回路の電源ＶＤＤを振幅とする出力信号となる。なお、入力信号９の高レベル電圧ＶＩＨは、符号４１で示すような信号波形となり、この入力信号９の高レベル電圧ＶＩＨに対してオフセット電圧Ｖａを印加した電圧の信号波形は、符号３４３で示すようになる。

なお、出力信号１４の応答性は、負荷トランジスタ２１のオン電流と第２の入力トランジスタ２のオフ電流との比によって決まる。
図２に示す本発明では、上述したように、第１、第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成する。これにより、入力トランジスタ１，２の閾値が小さい場合には、オフセット手段を構成するＮチャネルトランジスタ１７，１８の閾値も同様に小さくなるため、オフセットバイアスが自動的に抑制される。従って、第２の入力トランジスタ２を適切にオフ状態にすることができる。この結果、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。

また、このとき負荷トランジスタ２０はオフであることから、ＶＤＤからＧＮＤに向かって流れる電流を遮断することができるため、出力１４が高レベル電圧を出力する際の動作消費電流を削減できる。

次に、低レベルの入力信号９が入力された場合について説明する。
ソースがＧＮＤ電位のＮチャネルトランジスタ１８のドレインに発生する電圧は、電流源トランジスタ１６のゲートが入力信号９に接続されており、入力信号９がＧＮＤ電位であることから、電流源１６の電流量が大きくなり、図４の（１）、（３）で示されるように１段分のオフセット電圧Ｖａは、ダイオード接続されたトランジスタの電流−電圧特性に応じて、自動的に大きい電圧、強オフセット電圧Ｖａ１となる。したがって、２段縦続構成のダイオード接続された本実施例においては、図５の（１）に示されるように（Ｖａ１＋Ｖａ１）となる。

従って、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｎは、以下の式で表されるため、第２の入力トランジスタ２は十分にオンとなる。
Ｖｏｎ＝Ｖａ１＋Ｖａ１−ＧＮＤ（０Ｖ）＝２×Ｖａ１
また、負荷トランジスタ２０のゲート電位は第２の入力トランジスタ２によって入力信号９（０Ｖ）と同電位に引き下げられ、オンとなる。

続いて負荷トランジスタ２１のゲート電位はオン状態となった負荷トランジスタ２０によって、Ｖｄｄと同電位に引き上げられ、オフ状態となる。
また、第１の入力トランジスタ１のゲートとソース間に印加される電圧Ｖｏｆｆは、以下の式よりＶａとなる。
Ｖｏｆｆ＝Ｖａ−ＧＮＤ（０Ｖ）＝Ｖａ
電圧Ｖｏｆｆが第１の入力トランジスタ１の閾値電圧よりも小さくなるように固定バイアスＶＲＥＦ１９を調整してオフセット電圧Ｖａを設定することにより、第１の入力トランジスタ１はオフとなり、負荷トランジスタ２１はさらに強いオフ状態となる。
このようにして第２の入力トランジスタ２のドレインからの出力信号１４は、信号レベル変換回路のグランド電圧にほぼ等しい０Ｖの電圧となる。

すなわち、低レベルの入力信号９が印加されると、第２の入力トランジスタ２がオンとなると同時に、第１の入力トランジスタ１がオフとなって、負荷トランジスタ２１がオフとなる。これにより第２の入力トランジスタ２のドレインの電位は、グランド電圧にほぼ等しい０Ｖとなり、この０Ｖの電圧が出力信号１４として出力される。

また、入力トランジスタ１の電流能力が入力トランジスタ２の電流能力に比べて小さくなっていることから、バイアス電圧１９の電圧ＶＲＥＦが変動した場合にオフセットバイアスＶａが入力トランジスタ１の閾値に近い値になったとしても、入力トランジスタ２のオン状態の方が強力なために、負荷トランジスタ２０と負荷トランジスタ２１のオンオフ状態は確定し、誤動作を防ぐことができる。

また、トランジスタの製造プロセスのばらつきなどにより、Ｎチャネルトランジスタの閾値が深く、移動度が小さく、かつ、Ｐチャネルトランジスタの閾値が浅く、移動度が大きくなるような場合においても、入力トランジスタ２の電流能力に比べて負荷トランジスタ２１の電流能力は小さくなっているため、出力１４の誤反転や立ち下がりディレイの悪化を防ぐことができる。

また、入力トランジスタ１と入力トランジスタ２の電流能力はトランジスタサイズによって決定しているが、プロセスの加工ばらつきなどにより、入力トランジスタ１と入力トランジスタ２のサイズ差が小さく、各々の電流能力差が少ないような場合が考えられる。このような場合についても、入力信号のオフセット手段であるＮチャネルトランジスタ１７は１段構成であり、Ｎチャネルトランジスタ１８は２段構成であることから、この場合トランジスタ１のゲート電位よりもトランジスタ２のゲート電位は高い。従って、入力トランジスタ２のオン状態の方が強力なために、負荷トランジスタ２０と負荷トランジスタ２１のオンオフ状態は確定し、誤動作を防ぐことができる。

なお、この場合の出力信号１４の応答性は、負荷トランジスタ２１のオフ電流と第２の入力トランジスタ２のオン電流の比によって決まる。この場合においても、上述したように、第１，第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１，２の閾値が大きい場合においても、オフセット手段を構成するＮチャネルトランジスタ１７，１８の閾値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができる。これにより第２の入力トランジスタ２を十分にオン状態にすることができる。
この結果、出力信号１４が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。

次に、バイアス電圧１９の電圧ＶＲＥＦの設定方法について説明する。
バイアス電圧１９の設定は、上述したように、入力信号９が高レベルの場合には、電圧Ｖｏｎ（＝ＶＩＨ＋Ｖａ）が第１の入力トランジスタ１の閾値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、また入力信号９が低レベルの場合には、電圧Ｖｏｆｆ（＝Ｖａ）が第１の入力トランジスタ１の閾値電圧よりも小さくなるように設定すればよい。

ここで、第１の入力トランジスタ１の閾値電圧をＶｔとして、上記を整理すると、次式のようになる。
Ｖｏｎ＝ＶＩＨ＋Ｖａ＞Ｖｔ
Ｖｏｆｆ＝Ｖａ＜Ｖｔ
すなわち、
ＶＩＨ＋Ｖａ＞Ｖｔ＞Ｖａ
Ｖａが上式を満たすような範囲で、ＶＲＥＦは設定すればよい。

とくに、ＶＩＨがＶｔよりも大きい場合には、Ｖａは十分に小さい値でよいことから、ＶＲＥＦをある程度高い電圧に設定することができ、消費電力を小さくすることができる。

また、すでに説明したようにＶａがＶｔ程度に大きくなったとしても、入力トランジスタ１，２の電流能力に強弱がつけられていることから、ＶＲＥＦ電圧の変動に対して誤動作は原理的に発生しにくく、高い動作信頼性を実現できる。
加えて、入力トランジスタをＯＮさせる際にはオフセット量が大きくなり、トランジスタをよりＯＮ状態にし、また、入力トランジスタをＯＦＦさせる際にはオフセット量が小さくなり、トランジスタをよりＯＦＦ状態にすることにより、駆動トランジスタのオン電流とオフ電流の比を大きくすることができる。この結果、動作が高速となり、また、トランジスタの特性変動および電源電圧の変動、さらにはＶＩＨ変動に対しても高い動作信頼性を確保することができる。

さらにオフセットトランジスタ１７を１段構成、オフセットトランジスタ１８を２段構成とすることにより、プロセスの加工精度ばらつきなどによる入力トランジスタ１，２の電流能力差が小さいような場合にも、高い動作信頼性を実現できる。即ち、入力トランジスタ１，２に流せる電流の差が小さい場合であっても、オフセットトランジスタの構成に段数に差を設けることで信頼性を高めることができる。
このようにして、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する低消費電力の単相信号レベル変換回路を提供することができた。

なお、入力トランジスタならびに負荷トランジスタのチャネル幅Ｗおよびチャネル長Ｌは、本実施例にて記載したサイズに限られるものではなく、各トランジスタについて上で説明した電流能力の強弱が得られるものであれば、任意のサイズであっても良い。

（実施形態２）
図７は、本発明の実施形態２に係る信号レベル変換回路の回路構成を示す回路図である。

同図に示す実施形態の信号レベル変換回路は、図２に示した実施形態の信号レベル変換回路において、バイアス電圧ＶＲＥＦ１９をＧＮＤ電位に置き換えた点が異なるのみであり、その他の構成および作用は同じであり、同じ構成要素には同じ符号を付している。

すでに説明したように、バイアス電圧ＶＲＥＦ１９をＧＮＤ電位に置き換えたとしても、入力トランジスタ１，２の電流能力に強弱がつけられていることから、信頼性の高くかつ高速なレベル変換動作が得られる。

このようにして、固定バイアス電源ＶＲＥＦを必要とせずとも、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する低消費電力の単相信号レベル変換回路を提供することができた。

（実施形態３）
図８は、本発明の実施形態２に係る信号レベル変換回路の回路構成を示す回路図である。

同図に示す実施形態の信号レベル変換回路は、図２に示した実施形態の信号レベル変換回路において、第２のバイアス電圧ＶＲＥＦ’１９ａを第１の入力トランジスタ１とオフセットトランジスタ１８のそれぞれのソースに接続している点が異なるのみであり、その他の構成及び作用は同じであり、同じ構成要素には同じ符号を付している。

これによって、高レベルの入力信号９がＮチャンネルトランジスタ１７のソース及び第２の入力トランジスタのソースに印加されると、上述のように、第１の入力トランジスタ１のソースとゲート間に印加される電圧Ｖｏｎは次の式で表される。
Ｖｏｎ＝ ＶＩＨ ＋ Ｖａ −ＶＲＥＦ’
従って、電圧Ｖｏｎが第１の入力トランジスタ１の閾値電圧よりも大きくなるようにＶＲＥＦ’を設定することにより、上述のように負荷トランジスタ２１をオンとし、負荷トランジスタ２０をオフとすることができる。
一方、バイアス電圧ＶＲＥＦ’を印加されているオフセットトランジスタ１８のドレインには、２Ｖａ＋ＶＲＥＦ’の電圧信号が発生する。従って、高レベルの入力信号９が印加されたときは、第２の入力トランジスタ２のソースとゲート間に印加される電圧Ｖｏｆｆは次の式で表される。
Ｖｏｆｆ＝ ２Ｖａ ＋ ＶＲＥＦ’− ＶＩＨ
従って、電圧Ｖｏｆｆが第２の入力トランジスタ２の閾値電圧よりも小さくなるようにＶＲＥＦ’を設定することにより、第２の入力トランジスタ２をオフとすることができる。

このようにバイアス電圧ＶＲＥＦのみならずバイアス電圧ＶＲＥＦ’を設定することによっても上述の実施の形態と同じく動作の信頼性の高いレベル変換回路を提供することができる。

（実施形態４）
次に本発明の実施形態４に係る信号レベル変換回路について説明する。
実施形態４に係る信号レベル変換回路は、実施形態１に係る信号レベル変換回路の内部動作である閾値によるオフセットをより確実に実行する構成としている。

図９は、実施形態４のオフセット動作の基本的な考え方を説明するための信号波形を示す図である。
図９（１）は、Ｎチャンネルトランジスタ１７のソースに印加される入力信号９の波形を示している。入力信号９は低電圧振幅であるためＨレベルＶＩＨは、第１入力トランジスタ１の閾値レベルＶｔｈに満たない状態である。図９（２）は、Ｎチャンネルトランジスタ１７のドレインでの電圧を示している。電流源トランジスタ１５を介して流れる電流によって、ダイオード接続されたＮチャンネルトランジスタ１７の動作点が持ち上がるため、入力信号９には電位Ｖａが重畳される。この結果、入力信号９のＨレベルは閾値Ｖｔｈをまたぐレベル（ＶＩＨ＋Ｖａ）にオフセットされる。

これによって、第１入力トランジスタ１をオンさせることができるが、このとき、Ｌレベルもオフセットされる。このため、入力信号９の振幅が小さい場合には、入力信号がＬレベルとなってもトランジスタ１が十分にオフとならずに電流がトランジスタ１を流れる結果、消費電流が大きくなるという問題が考えられる。
そこで、図９（３）に示すように、入力信号９のうちＨレベルのみをオフセットし、Ｌレベルはオフセットをキャンセルすることによりこの問題の解決を図る。即ち、実施形態２に係る信号レベル変換回路は、図９（３）に示すオフセットを実現するものである。

図１０は、本発明の実施形態４に係る信号レベル変換回路の構成を示す図である。この信号レベル変換回路は、図２に示す実施形態１の信号レベル変換回路において、第１のオフセットキャンセルスイッチ３０、オフセットキャンセル解除スイッチ３１及び第２のオフセットキャンセルスイッチ３３が新たに設けられている点が異なっているが、その他の構成及び作用は同じである。従って、同じ構成要素には同じ符号を付し、その詳細の説明は省略する。

続いて、図１０に示す信号レベル変換回路のオフセット動作を説明する。
入力信号９がＬレベルになったときは、上述のようにダイオード接続されたＮチャンネルトランジスタ１７のドレイン電圧は閾値電圧Ｖａだけオフセットされて上昇しようとする。

一方、入力信号９がＬレベルで入力されたとき、電流源１６を構成するＰチャンネルトランジスタがオンし、このＰチャンネルトランジスタを介して電流が流れる。この電流が流れることによって、２段のＮチャンネルトランジスタ１８のオフセット電圧（２×Ｖａ２）は大きくなり、第２の入力トランジスタ２がオンする。

そうすると、第２の入力トランジスタ２のドレインはＬレベルとなるため負荷トランジスタ２０はオン状態となる。これによって負荷トランジスタ２０のソース電圧がＶＤＤとなり、第１オフセットキャンセルスイッチ３０のゲート電圧がハイレベルとなり第１オフセットキャンセルスイッチ３０はオンする。従って、Ｎチャンネルトランジスタ１７のドレイン電圧は、一旦オフセット電圧だけ上昇しようとするが第１オフセットキャンセルスイッチ３０がオンすることによって、入力信号９のＬレベルに復帰する。

次に、入力信号９がＨレベルとなったとき、ゲート電圧がハイレベルとなるため、オフセットキャンセル解除スイッチ３１がオンする。この結果、第１オフセットキャンセルスイッチ３０のゲート電圧はＬレベルとなり第１オフセットキャンセルスイッチ３０はオフする。従って、ダイオード接続されたＮチャンネルトランジスタ１７によって、そのドレイン電圧は閾値電圧Ｖａが重畳された電圧ＶＩＨ＋Ｖａに上昇（オフセット）する。

ところで、上述の動作ではオフセットキャンセル解除スイッチ３１が他のトランジスタの動作に先駆けてオンとなることが必要である。低電圧振幅信号に対してこのような高速応答動作を実現させるために、オフセットキャンセル解除スイッチ３１のトランジスタのＬ長は他のトランジスタのＬ長よりも短くしている。

また、入力信号９がＨレベルとなったとき、電流源１６を構成する各Ｐチャンネルトランジスタがオフし、さらに第２オフセットキャンセルスイッチ３２がオンすることによって、第２の入力トランジスタ２のゲート電圧がＬレベルとなり、第２の入力トランジスタ２がオフする。これによって出力信号１４は上述の動作により電源ＶＤＤの電圧にほぼ等しい最大電圧となる。

なお、上述のオフセット動作によって電流Ａのリークによる電力消費を防止することができるが、更に第２オフセットキャンセルスイッチ３２を設けて、第２の入力トランジスタ２をオフすることにより、電流Ｂのリークによる電力消費を防止することができる。

また、第１のオフセットキャンセルスイッチ３０、電流源１５、電流源１６は１段のトランジスタで構成しているが、直列に接続した複数段のトランジスタで構成しても良い。

例えば、第１のオフセットキャンセルスイッチ３０を直列に複数段接続したトランジスタで構成することによりリークによる消費電力のロス防止を図ることができる。

なお、実施形態４では、図２に示す実施形態１の回路に基づいた回路構成を説明したが、図７に示す実施形態２の回路、図８に示す実施形態３の回路に基づいて第１のオフセットキャンセルスイッチ３０、オフセットキャンセル解除スイッチ３１及び第２のオフセットキャンセルスイッチ３３を追加した回路を構成しても良い。
このとき、オフセットキャンセル解除スイッチ３１及び第２のオフセットキャンセルスイッチ３３のソースはグランド電位に接続される。

（実施形態５）
次に、図１１を参照して、上述した各実施形態の信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置について説明する。

図１１に示すアクティブマトリックス型の液晶表示装置９０１は、例えばフラットパネル式の液晶表示装置であって、薄膜トランジスタを用いた集積回路により構成されており、上述した各実施形態の信号レベル変換回路９１１を内蔵している。

コントローラ９０２は、例えばＣＭＯＳゲートアレイなどからなり液晶表示装置９０１を制御する。このコントローラ９０２からの例えば１Ｖの低信号振幅の制御信号９１２は、液晶表示装置９０１に内蔵されている信号レベル変換回路９１１に前記入力信号９として入力され、該信号レベル変換回路９１１で上記出力信号１４に対応する例えば約５Ｖの高信号振幅の制御信号９１３に変換される。この高信号振幅の制御信号９１３は、ソース駆動回路９０９およびゲート駆動回路９１０に供給される。

ゲート駆動回路９１０から出力される複数の並行に設けられたゲート線ｇ１，ｇ２，ｇ３，…ｇｎとソース駆動回路９０９から出力され、前記ゲート線に交差する複数の並行に設けられたソース線ｓ１，ｓ２，ｓ３，…ｓｍとの各交差部には、ゲート線にゲートが接続され、ソース線にソースが接続された薄膜トランジスタ９０３が設けられている。この薄膜トランジスタ９０３のドレインには一方の電極が接続された蓄積容量９０４、およびこの蓄積容量９０４に並列に接続された液晶容量９０５からなる画素部が設けられている。なお、蓄積容量９０４および液晶容量９０５の各対向電極は共通電極線９０８に接続されている。

そして、ゲート駆動回路９１０およびソース駆動回路９０９には、上述したように信号レベル変換回路９１１からの例えば約５Ｖの高信号振幅に変換された制御信号が供給される。ゲート駆動回路９１０が制御信号に応じて各ゲート線を順次走査し、このゲート駆動回路９１０で選択されたゲート線で特定される各画素部に対してソース駆動回路９０９がソース線を介して映像信号を入力する。これにより映像が表示される。

上述したように、薄膜トランジスタを用いたアクティブマトリックス型の液晶表示装置９０１に前記信号レベル変換回路を内蔵することにより、例えばＣＭＯＳＩＣゲートアレイなどからに小さな信号を用いて直接制御することが可能となる。この結果、高速なインターフェース信号に対応した液晶表示装置を実現することができ、高解像度の映像、動作周波数の高い規格に従った映像表現を実現することができる。

また、本発明の信号レベル変換回路を搭載することにより、インターフェース信号の振幅は、液晶表示装置９０１内に形成されるトランジスタの閾値電圧よりも低くすることができるため、インターフェース信号の振幅を従来よりも小さくすることができ、不要輻射（ＥＭＩ）ノイズを低減することができる。

また、上記構成では、薄膜トランジスタを用いた液晶表示装置と信号レベル変換回路とを同一の製造プロセスで形成することができるとともに、特別なインターフェース素子を用いずに、一般的な低電源電圧のＣＭＯＳ回路との高速で直接的なインターフェースを可能にする。

上記構成では、画素を駆動する薄膜トランジスタからなるスイッチング素子を形成する同一の製造プロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板に形成する場合において、少ない数のトランジスタで信号レベル変換回路を構成でき、液晶表示装置の表示部周辺の額縁を小さくすることができる。また、液晶表示装置を駆動する制御信号線の数を低減でき、デバイスのコンパクトな実装が可能となり、部材費用や実装に関わる価格を抑えることができる。

なお、ここでは液晶表示装置の例を挙げたが、ＥＬ表示装置に関しても同様のインターフェース回路を適用することができ、上で説明した液晶表示装置と同様の効果を奏するＥＬ表示装置を実現することができる。

（実施形態６）
次に、図１２を参照して、上述した各実施形態の信号レベル変換回路を用いた半導体記憶装置について説明する。

図１２はメモリデータの読み出し回路を示す概略図である。読み出し回路には、メモリセルアレイ５１、ワード線５２、セレクタ回路５３、センスアンプ５４が設けられている。また、ビット線５６はセンスアンプ５４とセレクタ回路５３とをそれぞれ接続するように設けられている。なお、ビット線５７はメモリセルアレイ５１から延びる複数のビット線を集合的に示している。

次に動作について説明する。検出対象のメモリセルが接続されたワード線５２を“Ｈ”レベルにするとともに、セレクタ回路５３により検出対象のメモリセルが接続されたビット線５７とビット線５６とを接続して、検出対象のメモリセルの電荷に基づいてビット線上の電荷の再配分を実施する。

センスアンプ回路５４は、メモリセルアレイ５１からビット線５６に読み出された電圧を増幅するための回路である。ビット線５６に読み出された電圧は数百mV程度と小さい。検出対象のメモリセルの論理データ、すなわち“０”または“１”を確定するためには、この電圧を増幅し、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する必要がある。
本発明の実施形態５では、センスアンプ回路５４に上述した各実施形態の信号レベル変換回路を用いた。

このようにして、トランジスタの閾値にも満たないような微小振幅の２値論理状態（“０”，“１”）信号を、トランジスタを駆動可能なレベルに信号変換して読み出すことが可能なため消費電力を低減することができ、また、簡素な回路構成でチップサイズを小さくすることができるので低コストであり、かつプロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性を有するフラッシュメモリまたは強誘電体メモリを提供することができる。

なお、上述の複数のメモリセルは、フローティングゲートを有する電界効果トランジスタを含んでなるフラッシュメモリセルか、あるいは強誘電体キャパシタとスイッチングトランジスタとを含んでなる強誘電体メモリセルとすることができる。

〔実施の形態の効果〕
上述の実施の形態によれば、信号レベル変換回路を構成する第１および第２の駆動トランジスタと第１および第２のオフセットトランジスタを同じ製造プロセスで形成される同極性チャネルのトランジスタで構成することにより、駆動トランジスタの閾値が大きい場合には、駆動トランジスタを制御する信号のオフセット量が閾値に応じて自動的に大きくなり、また、駆動トランジスタの閾値が小さい場合には、駆動トランジスタを制御する信号のオフセット量も閾値に応じて自動的に小さくなる。このため、トランジスタの閾値ばらつきの変動に依存せず、また電源電圧の変動に対しても動作信頼性が高い高速応答の信号レベル変換回路を提供することができる。
更に、入力信号はＨレベルのみがオフセットされ、Ｌレベルはオフセットをキャンセルされるため、入力信号がＬレベルのときも駆動トランジスタを十分にオフすることができ、消費電力のロス防止を図ることができる。

上述の実施の形態によれば、入力信号の論理レベル変動に連動して電流源からオフセットトランジスタに供給される電流量が変動するため、入力信号に重畳されるオフセット電圧Ｖａが自動的に可変し、駆動トランジスタをＯＮさせる際にはオフセット量が大きくなり、トランジスタをよりＯＮ状態にし、また、駆動トランジスタをＯＦＦさせる際にはオフセット量が小さくなり、トランジスタをよりＯＦＦ状態にする。これにより、駆動トランジスタのオン電流とオフ電流の比を大きくすることができ、動作が高速であり、また、トランジスタの特性変動および電源電圧の変動に対しても高い動作信頼性を確保することができる。

上述の実施の形態によれば、前記第１のオフセットトランジスタは、ドレインがゲートに接続されたｎ個のＮチャネルトランジスタを有し、これらｎ個のＮチャネルトランジスタがｎ段縦続に接続されて前記第１のオフセットトランジスタを構成しており、前記第２のオフセットトランジスタは、ドレインがゲートに接続されたｍ個のＮチャネルトランジスタを有し、これらｍ個のＮチャネルトランジスタがｍ段縦続に接続されて前記第２のオフセットトランジスタを構成している。そして、前記第２のオフセットトランジスタを構成する縦続ｍ段のＮチャネルトランジスタは、前記第１のオフセットトランジスタを構成する縦続ｎ段のＮチャネルトランジスタに比べて段数が多い、すなわちｎ＜ｍとしている。これにより、入力信号がローレベルのときの前記第１のオフセットトランジスタのオフセット量よりも、前記第１のオフセットトランジスタのオフセット量を大きくすることができ、トランジスタの閾値ばらつきの変動に依存せず、また電源電圧の変動に対しても動作信頼性の高い信号レベル変換回路を提供することができる。

上述の実施の形態によれば、前記第２の電流源トランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしている。トランジスタの閾値がチャネル長に依存するため、電流源トランジスタの閾値を小さくすることができ、低振幅の入力信号の論理状態に応じてより敏感に電流を制御することで、駆動トランジスタの制御信号をより効果的に入力信号に連動したオフセットが可能となる。

上述の実施の形態によれば、前記第１のオフセットトランジスタのチャネル長および、前記第２のオフセットトランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしている。トランジスタの閾値がチャネル長に依存するため、オフセットトランジスタの閾値を小さくすることでトランジスタ閾値ばらつきによってオフセット量が大きくなりすぎることを抑えることができる。

上述の実施の形態によれば、信号レベル変換回路を用いて液晶表示装置またはＥＬ表示装置を構成する。そのため、インターフェース信号振幅をトランジスタの閾値にも満たないような低振幅とすることが可能である。また、入力信号を反転する必要が無いため、信号線の数を低減することができ、部品および実装に関わるコストを低減でき、さらに表示部周辺の額縁面積を削減できる。また、プロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性および高速応答特性を有し、かつ低消費電力であり、さらには不要輻射（ＥＭＩ）ノイズを低減した液晶表示装置またはＥＬ表示装置を提供できる。

上述の実施の形態によれば、信号レベル変換回路をセンスアンプとしてフラッシュメモリまたは強誘電体メモリを構成するので、トランジスタの閾値にも満たないような微小振幅の２値論理状態（“０”，“１”）信号を、トランジスタを駆動可能なレベルに信号変換して読み出すことが可能なため消費電力を低減することができる。また、簡素な回路構成でチップサイズを小さくすることができるので低コストであり、かつプロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性を有するフラッシュメモリまたは強誘電体メモリを提供することができる。

なお、上述の実施の形態において、オフセット手段として第１及び第２のオフセットトランジスタを使用しているが、本発明はこの形態に限定されず、ダイオードを用いて構成しても良い。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の（実施形態１）に係わる信号レベル変換回路の構成を示す回路図である。 本発明の（実施形態１）に係わる信号レベル変換回路の構成を示す回路図である。 本発明の（実施形態１）に係わるオフセットバイアスの説明図である。 本発明の（実施形態１）に係わるオフセットバイアスの説明図である。 本発明の（実施形態１）に係わるオフセットバイアスの説明図である。 本発明の（実施形態１）に係わる信号レベル変換回路の各部の信号波形を示す波形図である。 本発明の（実施形態２）に係わる信号レベル変換回路の構成を示す回路図である。 本発明の（実施形態３）に係わる信号レベル変換回路の構成を示す回路図である。 本発明の（実施形態４）に係わるオフセットバイアスの説明図である。 本発明の（実施形態４）に係わる信号レベル変換回路の構成を示す回路図である。 本発明の信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置の回路構成を示すブロック図である。 本発明の信号レベル変換回路を用いた半導体記憶装置の回路構成を示すブロック図である。 従来の２相入力信号レベル変換回路の構成を示す回路図である。

符号の説明

１…第１の入力トランジスタ、２…第２の入力トランジスタ、２０，２１…負荷トランジスタ、１５，１６…電流源トランジスタ、１７，１８…Ｎチャネルトランジスタ（ダイオード）、９…入力信号、１４…出力信号、ＶＲＥＦ…バイアス電圧、ＶＲＥＦ’…バイアス電圧、４１…単相入力信号の信号波形、３０…第１のオフセットキャンセルスイッチ、３１…オフセットキャンセル解除スイッチ、３２…第２のオフセットキャンセルスイッチ、３４３…単相入力信号をバイアスした信号波形、３４５…単相入力レベル変換回路における出力信号の信号波形、９０１…液晶表示装置、９０３…薄膜トランジスタ、９０４…蓄積容量、９０５…液晶容量、９０９…ソース駆動回路、９１０…ゲート駆動回路、９１１…信号レベル変換回路、５１…メモリセルアレイ、５２…ワード線、５３…セレクタ回路、５４…センスアンプ回路、５６…センスアンプとセレクタ回路とを接続するように設けられたビット線、５７…メモリセルアレイブロックから延びる複数のビット線。

Claims (13)

1. 互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第１の入力トランジスタ及び第２の入力トランジスタと、
   前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源に接続され、前記入力信号に第１のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタと、
   前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源に接続され、前記入力信号に重畳する第１のバイアス電圧に第２のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタと、
   前記入力信号が低レベルのときは、前記第１のオフセット電圧の付加をキャンセルするオフセットキャンセルトランジスタと、
   前記入力信号が高レベルのときは、前記オフセットキャンセルトランジスタのキャンセル動作を防止するオフセットキャンセル解除トランジスタと
   を備え、
   前記第１の入力トランジスタ、前記第２の入力トランジスタ、前記第１のオフセットトランジスタ及び前記第２のオフセットトランジスタは、Ｎチャネルトランジスタであり、
   前記第１の入力トランジスタのソースには、前記第１のバイアス電圧が印加され、前記第１の入力トランジスタのゲートは前記第１のオフセットトランジスタのドレインに接続されており、前記第１の入力トランジスタのドレインは第１の負荷トランジスタを介して電源に接続されており、
   前記第２の入力トランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第２の入力トランジスタのゲートは前記第２のオフセットトランジスタのドレインに接続されており、前記第２の入力トランジスタのドレインは第２の負荷トランジスタを介して電源に接続されるとともに、前記出力信号が出力される出力端子に接続されており、
   前記第１のオフセットトランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第１のオフセットトランジスタのドレインは前記第１の入力トランジスタのゲートに接続されるとともに前記第１の電流源を介して前記電源に接続されており、
   前記第２のオフセットトランジスタのソースには、前記第１のバイアス電圧が印加され、前記第２のオフセットトランジスタのドレインは前記第２の入力トランジスタのゲートに接続されるとともに前記第２の電流源を介して前記電源に接続されており、
   前記第１の負荷トランジスタのゲートは前記第２の負荷トランジスタのドレインに接続されており、
   前記第２の負荷トランジスタのゲートは前記第１の負荷トランジスタのドレインに接続されており、
   前記オフセットキャンセルトランジスタのソースには前記入力信号が入力されるとともに、ゲート、ドレインは、それぞれ前記第１の入力トランジスタのソース、ゲートに接続され、
   前記オフセットキャンセル解除トランジスタのゲートには前記入力信号が入力されるとともに、ソース、ドレインは、それぞれグラウンド、前記オフセットキャンセルトランジスタのゲートと接続している
   ことを特徴とする信号レベル変換回路。
2. 前記第２のオフセットトランジスタは、前記第２の電流源から供給される電流量に応じて前記第２のオフセット電圧を変更し、前記第１のバイアス電圧に加えて前記第２の入力トランジスタのゲートに印加することを特徴とする請求項１に記載の信号レベル変換回路。
3. 前記第１の電流源は、Ｐチャネルの第１の電流源トランジスタであり、
   前記第１の電流源トランジスタのソースは電源に接続されており、前記第１の電流源トランジスタのゲートには、第２のバイアス電圧が印加され、前記第１の電流源トランジスタのドレインは前記第１の入力トランジスタのゲートに接続されるとともに前記第１のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項１又は２に記載の信号レベル変換回路。
4. 前記第２の電流源は、Ｐチャネルの第２の電流源トランジスタであり、
   前記第２の電流源トランジスタのソースは電源に接続されており、前記第２の電流源トランジスタのゲートは、前記入力信号が入力される入力端子に接続されており、前記第２の電流源トランジスタのドレインは前記第２の入力トランジスタのゲートに接続されるとともに前記第２のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項１乃至３のいずれか一に記載の信号レベル変換回路。
5. 前記第１の入力トランジスタの電流能力は前記第２の入力トランジスタの電流能力に比べて小さく設定されていることを特徴とする請求項１乃至４のいずれか一に記載の信号レベル変換回路。
6. 前記第１の入力トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されていることを特徴とする請求項５に記載の信号レベル変換回路。
7. 前記第１の入力トランジスタの電流能力は前記第２の入力トランジスタの電流能力に比べて小さく設定されており、
   前記第１の負荷トランジスタの電流能力は前記第１の入力トランジスタに比べて小さく設定されており、
   前記第２の負荷トランジスタの電流能力は前記第２の入力トランジスタに比べて小さく設定されていることを特徴とする請求項１又は２に記載の信号レベル変換回路。
8. 前記第１の入力トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されており、
   前記第１の負荷トランジスタのチャネル幅／チャネル長は前記第１の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されており、
   前記第２の負荷トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されていることを特徴とする請求項７に記載の信号レベル変換回路。
9. 互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第１の入力トランジスタ及び第２の入力トランジスタと、
   前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源に接続され、前記入力信号に第１のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタと、
   前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源に接続され、前記入力信号に重畳する第１のバイアス電圧に第２のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタと、
   前記入力信号が低レベルのときは、前記第１のオフセット電圧の付加をキャンセルするオフセットキャンセルトランジスタと、
   前記入力信号が高レベルのときは、前記オフセットキャンセルトランジスタのキャンセル動作を防止するオフセットキャンセル解除トランジスタと
   を備え、
   前記第１のオフセットトランジスタは、ドレインがゲートに接続されたｎ個のＮチャネルトランジスタを有し、これらｎ個のＮチャネルトランジスタがｎ段縦続に接続されて前記第１のオフセットトランジスタを構成しており、
   前記第２のオフセットトランジスタは、ドレインがゲートに接続されたm個のＮチャネルトランジスタを有し、これらm個のＮチャネルトランジスタがｍ段縦続に接続されて前記第２のオフセットトランジスタを構成しており、
   前記第2のオフセットトランジスタを構成する縦続ｍ段のNチャネルトランジスタは、前記第１のオフセットトランジスタを構成する縦続ｎ段のＮチャネルトランジスタに比べて段数が多い、すなわちｎ＜ｍであること
   を特徴とする信号レベル変換回路。
10. 前記第２の電流源トランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さいことを特徴とする請求項１乃至９のいずれか一に記載の信号レベル変換回路。
11. 前記第１のオフセットトランジスタのチャネル長および、前記第２のオフセットトランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さいことを特徴とする請求項１乃至１０のいずれか一に記載の信号レベル変換回路。
12. 前記第１のバイアス電圧はグランド電位であることを特徴とする請求項１乃至１１のいずれか一に記載の信号レベル変換回路。
13. 前記第１のバイアス電圧及び前記第２のバイアス電圧はグランド電位であることを特徴とする請求項１乃至１１のいずれか一に記載の信号レベル変換回路。

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