JP4432309B2 - サンプリングラッチ回路、表示装置および携帯端末 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、サンプリングラッチ回路、表示装置および携帯端末に関し、特にＣＭＯＳラッチセルを基本構成とするサンプリングラッチ回路、これを走査系を構成する回路の一つとして用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
従来のサンプリングラッチ回路の構成例を図１１に示す。この従来例に係るサンプリングラッチ回路は、サンプリングパルスＳＰに応答してサンプリング動作を行うサンプリングスイッチ（ＮｃｈＭＯＳトランジスタ）１０１と、このサンプリングスイッチ１０１によるサンプリングデータをラッチするＣＭＯＳラッチセル１０２と、このＣＭＯＳラッチセル１０２の正相／逆相のラッチデータを反転して出力するインバータ１０３Ａ，１０３Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【０００３】
ＣＭＯＳラッチセル１０２は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰｃｈＭＯＳ（以下、ＰＭＯＳと記す）トランジスタＱｐ１０１およびＮｃｈＭＯＳ（以下、ＮＭＯＳと記す）トランジスタＱｎ１０１からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１０２およびＮＭＯＳトランジスタＱｎ１０２からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【０００４】
上記構成のサンプリングラッチ回路において、サンプリングスイッチ１０１のゲートに与えられる例えば０Ｖ−６．５Ｖの振幅電圧のサンプリングパルスＳＰが低レベル（０Ｖ）から高レベル（６．５Ｖ）に遷移すると、サンプリングスイッチ１０１は、当該サンプリングパルスＳＰに応答してオンするタイミングのデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル１０２に与える。その後、サンプリングパルスＳＰが低レベルになると、サンプリングスイッチ１０１がオフし、ＣＭＯＳラッチセル１０２はサンプリングスイッチ１０１によるサンプリングデータを保持する。
【０００５】
【発明が解決しようとする課題】
デジタルデータＤＡＴＡの状態が遷移するときには、ＣＭＯＳラッチセル１０２の状態（保持内容）を変化させる、即ち保持データを書き換えることになる。しかしながら、上記構成の従来例に係るサンプリングラッチ回路では、単相で引き回されたデジタルデータＤＡＴＡを入力としているとともに、この単相入力のデジタルデータＤＡＴＡのサンプリングデータをＣＭＯＳラッチセル１０２にその片側から書き込むようにしているため、データ書き換えの能力が小さく、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかってしまう。
【０００６】
このように、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかることで、デジタルデータＤＡＴＡの状態が遷移する途中でサンプリングスイッチ１０１がオンしてしまうと誤動作を引き起こすことになるため、誤動作の起こらないサンプリング可能なマージン(以下、単にサンプリングマージンと記す)が小さい。その結果、サンプリングラッチ回路の動作スピードが遅くなる。
【０００７】
特に、ガラス基板等の絶縁基板上に、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)によって形成されたサンプリングラッチ回路において、デジタルデータＤＡＴＡを単相入力とした場合に、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかる。これは、絶縁基板上にＴＦＴを形成すると、シリコン基板上に形成する場合に比べてＴＦＴの特性が悪くなることに起因する。このため、ＴＦＴを用いて絶縁基板上にサンプリングラッチ回路を形成する場合には特に、サンプリングマージンが小さく、動作スピードが遅くなる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特に絶縁基板上にＴＦＴを用いて形成し、単相入力のデジタルデータをサンプリングラッチする場合において、ＣＭＯＳラッチセルの状態の変化を速くして、サンプリングマージンを拡大し、動作スピードを上げることを可能としたサンプリングラッチ回路、これを用いた表示装置および当該表示装置を搭載した携帯端末を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるサンプリングラッチ回路は、単相入力のデジタルデータをサンプリングするサンプリング手段と、前記サンプリング手段の出力端に対して順方向に接続された第１のインバータと、この第１のインバータに対して逆方向に並列接続された第２のインバータとを有し、前記サンプリング手段でサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセルと、前記第２のインバータに対して直列に接続されたスイッチ素子が前記サンプリング手段からのデータの書き込み時にのみ開状態となって前記ＣＭＯＳラッチセルのラッチ構造を解除する解除手段とを備え、絶縁基板上に薄膜トランジスタを用いて形成された構成となっている。
【００１０】
かかる構成のサンプリングラッチ回路において、サンプリングデータの書き込み時に解除手段によってＣＭＯＳラッチセルのラッチ構造を解除することで、ＣＭＯＳラッチセルにデータを書き込む際には、ＣＭＯＳラッチセル内の寄生容量やトランジスタの入力容量などを充放電するだけで済むため、ＣＭＯＳラッチセルの状態の変化が速くなり、動作スピードが上がる。
【００１１】
上記構成のサンプリングラッチ回路は、デジタル表示データをサンプリングラッチするデータサンプリングラッチ回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該データサンプリングラッチ回路として用いられる。また、このサンプリングラッチ回路を用いた水平駆動回路を有する表示装置は、ＰＤＡ（Personal Digital Assistants）や携帯電話機に代表される携帯端末に、その画面表示部として搭載されて用いられる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
［第１実施形態］
図１は、本発明の第１実施形態に係るサンプリングラッチ回路の構成を示す回路図である。ここで、本実施形態に係るサンプリングラッチ回路は、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴを用いて絶縁基板上に形成されることを前提としている。
【００１４】
図１から明らかなように、本実施形態に係るサンプリングラッチ回路は、単相入力のデジタルデータＤＡＴＡを逆相のデジタルデータに変換する反転手段であるインバータ回路１１と、正相のデジタルデータである単相入力のデジタルデータおよびインバータ回路１１から出力される逆相のデジタルデータをサンプリングするサンプリング用スイッチ回路１２と、このサンプリングされた正相および逆相のデータによって書き込みが行われるＣＭＯＳラッチセル１３と、ＣＭＯＳラッチセル１３の正相／逆相のラッチデータを反転して出力するインバータ１４Ａ，１４Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【００１５】
インバータ回路１１は、例えば、ＶＣＣラインとＶＳＳラインとの間に直列に接続され、単相入力のデジタルデータＤＡＴＡをゲート入力とするＰＭＯＳトランジスタＱｐ１１およびＮＭＯＳトランジスタＱｎ１１からなるＣＭＯＳインバータ構成となっている。サンプリング用スイッチ回路１２は、インバータ回路１１の入出力端、即ちＣＭＯＳインバータのゲート共通接続点およびドレイン共通接続点に各ドレインが接続されたＮＭＯＳスイッチ（トランジスタ）Ｑｎ１２，Ｑｎ１３によって構成されている。
【００１６】
ＣＭＯＳラッチセル１３は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１４およびＮＭＯＳトランジスタＱｎ１４からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１５およびＮＭＯＳトランジスタＱｎ１５からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【００１７】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のドレイン共通接続点に接続されている。
【００１８】
そして、第１のＣＭＯＳインバータの入力端（第２のＣＭＯＳインバータの出力端）がサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２のソースに、第２のＣＭＯＳインバータの入力端（第１のＣＭＯＳインバータの出力端）がサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１３のソースにそれぞれ接続されている。
【００１９】
次に、上記構成の第１実施形態に係るサンプリングラッチ回路の回路動作について説明する。
【００２０】
単相入力のデジタルデータＤＡＴＡは、直接サンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２に入力されるとともに、インバータ回路１１で反転されてサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１３に入力される。サンプリング用スイッチ回路１２には外部から、例えば０Ｖ−６．５Ｖの振幅電圧のサンプリングパルスＳＰが与えられ、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３の各ゲートに印加される。
【００２１】
このサンプリング用スイッチ回路１２において、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３は、サンプリングパルスＳＰが低レベル（０Ｖ）から高レベル（６．５Ｖ）に遷移することでオンし、そのオンするタイミングの正相／逆相のデジタルデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル１３に対してその両側、即ち第１，第２のＣＭＯＳインバータの各入力側から書き込む。
【００２２】
その後、サンプリングパルスＳＰが高レベルから低レベルに遷移すると、サンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２，Ｑｎ１３が共にオフ状態になる。これにより、ＣＭＯＳラッチセル１３は、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３がオンするタイミングでサンプリングしたデータＤＡＴＡの状態を保持（ラッチ）する。このＣＭＯＳラッチセル１３の正相／逆相のラッチデータは、インバータ１４Ａ，１４Ｂでそれぞれ反転されて出力される。
【００２３】
上述したように、第１実施形態に係るサンプリングラッチ回路では、単相のデジタルデータＤＡＴＡに対してインバータ回路１１で逆相のデータを生成し、正相／逆相のデータをサンプリングするようにしているため、ＣＭＯＳラッチセル１３にはその両側、即ち第１，第２のＣＭＯＳインバータの各入力側からデータが書き込まれることになり、従来例の場合のように片側からデータを書き込む場合に比べてデータ書き換えの能力が上がる。これにより、ＣＭＯＳラッチセル１３の状態の変化が速くなるため、サンプリングマージンを拡大できるとともに、動作スピードを上げることができる。
【００２４】
一般的に、サンプリングラッチ回路の動作マージン（動作スピード）を決める要因として、デジタルデータＤＡＴＡを伝送するデータラインの信号のなまり、ＣＭＯＳラッチセル１３の保持能力、ＣＭＯＳラッチセル１３を構成するトランジスタ（本例の場合、ＴＦＴ）の能力およびＣＭＯＳラッチセル１３の寄生容量などが挙げられる。
【００２５】
ここで、データラインの信号のなまりが大きいほど、ＣＭＯＳラッチセル１３の保持能力が大きいほど、ＣＭＯＳラッチセル１３を構成するトランジスタの能力が低いほど(閾値Ｖｔｈが高いほど、ｏｎ電流が低いほど)、ＣＭＯＳラッチセル１３の寄生容量が大きいほど、サンプリングパルスＳＰが高レベル（以下、“Ｈ”レベルと記す）の期間に対して、ＣＭＯＳラッチセル１３がデータを保持している期間（以下、データホールド期間と呼ぶ）が必要になる。このことは、サンプリングパルスＳＰのタイミングばらつきに弱いこと、動作スピードを上げることができないことを意味する。
【００２６】
例えば、ＣＭＯＳラッチセル１３を構成するトランジスタ（本例の場合、ＴＦＴ）の特性ばらつきなどにより、サンプリングパルスＳＰとデジタルデータＤＡＴＡの切り替わりのタイミングがばらつき、データホールド期間が短くなった場合を考える。デジタルデータＤＡＴＡが例えば画素データが時系列に並んだデータであるとすると、サンプリングパルスＳＰが“Ｈ”レベルになった瞬間は、違う画素のデータを読み込んでしまうことになる。
【００２７】
実際のデータはその次に来るが、データホールド期間が短く、ＣＭＯＳラッチセル１３の内容を切り替える時間がとれず、サンプリング用のＮＭＯＳスイッチＱｎ１２，Ｑｎ１３がオフ（閉）してしまう。これにより、サンプリングが正確に行われず、違う画素の絵が表示されることになる。このことから、入力されるデジタルデータＤＡＴＡがなまっている場合、ＣＭＯＳラッチセル１３の保持能力が高い場合、トランジスタの能力が低い場合、ＣＭＯＳラッチセル１３の寄生容量が大きい場合などには、サンプリングラッチ回路を正常に動作させるためには、データホールド期間として長い期間が必要になる。
【００２８】
これに対して、本実施形態に係るサンプリングホールド回路によれば、ＣＭＯＳラッチセル１３に対するデータ書き換え能力の向上によってＣＭＯＳラッチセル１３の状態の変化を速くできるため、動作スピードを上げることができ、その結果、動作スピードが上がる分だけデータホールド期間を長く設定することができる。これにより、特に絶縁基板上にＴＦＴを用いてサンプリングラッチ回路を形成するとともに、当該サンプリングラッチ回路にデジタルデータＤＡＴＡを単相で入力する場合であっても、サンプリングラッチ回路を正常に動作させることが可能になる。
【００２９】
図２に、従来例に係るサンプリングラッチ回路（図１１）と第１実施形態に係るサンプリングラッチ回路の動作マージン（動作スピード）の比較結果を示す。この比較例は、データホールド期間を決めた場合、ＶＣＣ電圧が何ボルトになるまで回路が動作するか、即ち最低動作ＶＣＣ電圧をシミュレーションで調べた結果である。ここでは、サンプリングパルスＳＰのパルス幅を２００ｎｓｅｃとしている。
【００３０】
本回路例の場合はＶＣＣ電圧が３．３Ｖであり、ＶＣＣ＝３．３Ｖでは、データホールド期間が従来例に係るサンプリングラッチ回路の場合には約１４０ｎｓｅｃであるのに対して、第１実施形態に係るサンプリングラッチ回路の場合には約９５ｎｓｅｃである。この比較結果から、ＶＣＣ＝３．３Ｖに対して、第１実施形態に係るサンプリングラッチ回路は、従来例に係るサンプリングラッチ回路に比べてデータホールド期間で約４５ｎｓｅｃ程度動作マージンを拡大できることがわかる。
【００３１】
なお、本実施形態では、インバータ回路１１を１段設け、その入力データＤＡＴＡを正相のデジタルデータ、出力データを逆相のデジタルデータとしてサンプリング用スイッチ回路１２にそれぞれ入力する回路構成としたが、これに限られるものではなく、インバータ回路１１を例えば２段縦続接続して設け、２段目の出力データを正相のデジタルデータ、１段目の出力データを逆相のデジタルデータとしてサンプリング用スイッチ回路１２にそれぞれ入力する回路構成を採ることも可能である。
【００３２】
［第２実施形態］
図３は、本発明の第２実施形態に係るサンプリングラッチ回路の構成を示す回路図である。ここで、本実施形態に係るサンプリングラッチ回路は、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴを用いて絶縁基板上に形成されることを前提としている。
【００３３】
図３から明らかなように、本実施形態に係るサンプリングラッチ回路は、単相入力のデジタルデータＤＡＴＡをサンプリングするサンプリング用スイッチ回路２１と、このサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセル２２と、サンプリング用スイッチ回路２１からのデータの書き込み時にのみＣＭＯＳラッチセル２２のラッチ構造を解除する解除手段、例えばスイッチ素子２３と、ＣＭＯＳラッチセル２２の正相／逆相のラッチデータを反転して出力するインバータ２４Ａ，２４Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【００３４】
サンプリング用スイッチ回路２１は、外部から与えられる単相入力のデジタルデータＤＡＴＡをドレイン入力とするＮＭＯＳスイッチ（トランジスタ）Ｑｎ２１によって構成されている。ＮＭＯＳスイッチＱｎ２１のゲートには外部から、例えば０Ｖ−６．５Ｖ振幅電圧のサンプリングパルスＳＰが与えられる。
【００３５】
ＣＭＯＳラッチセル２２は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳトランジスタＱｎ２２からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２３およびＮＭＯＳトランジスタＱｎ２３からなる第２のＣＭＯＳインバータとを有する構成となっている。
【００３６】
このＣＭＯＳラッチセル２２において、サンプリング用スイッチ回路２１の出力端、即ちＮＭＯＳスイッチＱｎ２１のソースに対して第１のＣＭＯＳインバータが順方向に接続されており、この第１のＣＭＯＳインバータに対して第２のＣＭＯＳインバータが逆方向に並列接続されている。ただし、第２のＣＭＯＳインバータに対してスイッチ素子２３が例えば第２のＣＭＯＳインバータの出力側に直列に接続されている。
【００３７】
その接続関係についてさらに具体的に説明する。先ず、ＮＭＯＳスイッチＱｎ２１のソースに、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のゲート共通接続点が接続されている。また、第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のドレイン共通接続点に、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のゲート共通接続点が接続されている。
【００３８】
そして、ＮＭＯＳスイッチＱｎ２１のソースと、第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のドレイン共通接続点との間に、ＮＭＯＳスイッチ（トランジスタ）Ｑｎ２４がスイッチ素子２３として接続されている。このＮＭＯＳスイッチＱｎ２４のゲートには外部から、サンプリング用スイッチ回路２１に与えられる０Ｖ−６．５Ｖ振幅電圧のサンプリングパルスＳＰと逆相のサンプリングパルスＸＳＰが与えられる。すなわち、ＮＭＯＳスイッチＱｎ２４は、サンプリング用のＮＭＯＳスイッチＱｎ２１と同期してオン（閉）／オフ（開）動作を行う。
【００３９】
次に、上記構成の第２実施形態に係るサンプリングラッチ回路の回路動作について、図５のタイミングチャートを用いて説明する。
【００４０】
サンプリングパルスＳＰが低レベル(以下、“Ｌ”レベルと記す)の期間においては、サンプリング用のＮＭＯＳスイッチＱｎ２１がオフ状態にある。また、この期間では、サンプリングパルスＸＳＰが高レベル（以下、“Ｈ”レベルと記す）であり、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオン状態にあるので、ＣＭＯＳラッチセル２２内のデータが保持され続ける。
【００４１】
この状態から、サンプリングパルスＳＰが“Ｈ”レベルに、サンプリングパルスＸＳＰが“Ｌ”レベルに遷移すると、その瞬間にサンプリング用のＮＭＯＳスイッチＱｎ２１がオンし、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオフする。これにより、ＣＭＯＳラッチセル２２内における第１のＣＭＯＳインバータの入力端（以下、ノードＡと記す）の電位がデジタルデータＤＡＴＡと同電位になり、第１のＣＭＯＳインバータの出力端（以下、ノードＢと記す）の電位がノードＡの反転電位になる。ここでは、ノードＡの初期状態（電位）を例えば“Ｌ”レベルとしている。
【００４２】
このとき、ＣＭＯＳラッチセル２２内では、ＮＭＯＳスイッチＱｎ２４がオフすることによってラッチ構造が解除される、即ち第１のＣＭＯＳインバータに対する第２のＣＭＯＳインバータの並列接続が解除されるので、データの保持能力がなくなる。これにより、サンプリング用のＮＭＯＳスイッチＱｎ２１がオンするタイミングのデジタルデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル２２に書き込む際には、ＣＭＯＳラッチセル２２内の寄生容量やトランジスタの入力容量などを充放電するだけで済む。
【００４３】
その後、サンプリングパルスＳＰが“Ｌ”レベルに遷移すると、サンプリング用のＮＭＯＳスイッチＱｎ２１がオフするため、ＣＭＯＳラッチセル２２にはデジタルデータＤＡＴＡが入力されなくなる。同時に、サンプリングパルスＸＳＰが“Ｈ”レベルに遷移し、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオンし、ＣＭＯＳラッチセル２２のラッチ構造を復活させるため、書き込まれたデータがＣＭＯＳラッチセル２２に保持されることになる。
【００４４】
以上の一連の動作、即ちサンプリング用のＮＭＯＳスイッチＱｎ２１によって単相入力のデジタルデータＤＡＴＡをサンプリングするとともに、そのサンプリングデータの書き込み時にＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除し、デジタルデータＤＡＴＡのサンプリング終了時、即ちサンプリングデータの書き込み終了時にＣＭＯＳラッチセル２２のラッチ構造を復活させる動作を繰り返すことで、単相入力のデジタルデータＤＡＴＡをサンプリングしてラッチすることが可能になる。
【００４５】
因みに、ＣＭＯＳラッチセル２２のラッチ構造を選択的に解除するためのＮＭＯＳスイッチＱｎ２４を持たない回路構成（これは、図１１に示した従来例の回路構成に相当）の場合の回路動作について、図５のタイミングチャートを用いて説明する。
【００４６】
例えば、ＣＭＯＳラッチセル２２を構成するトランジスタ（本例の場合、ＴＦＴ）の特性ばらつきなどに起因して、ＣＭＯＳラッチセル２２の状態を変化させるのに時間がかかってしまうことで、サンプリングパルスＳＰとデジタルデータＤＡＴＡの切り替わりのタイミングがばらつき、データホールド期間が短くなってしまう。すると、ノードＡの電位が応答し切れなくなり、例えば“Ｈ”レベルのデータ書き込みに対して、ノードＡの電位が“Ｌ”レベルから“Ｈ”レベルに遷移しなければならないのに、“Ｌ”レベルのままとなって誤動作を引き起こすことになる。
【００４７】
これに対して、第２実施形態に係るサンプリングラッチ回路においては、サンプリングデータの書き込み時にＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除することで、ＣＭＯＳラッチセル２２にデータを書き込む際には、ＣＭＯＳラッチセル２２内の寄生容量やトランジスタの入力容量などを充放電するだけで済むため、ＣＭＯＳラッチセル２２の状態の変化が速くなり、動作スピード（動作マージン）を上げることができる。
【００４８】
図６に、第１実施形態に係るサンプリングラッチ回路と本実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す。これは、データホールド期間を決めた場合、ＶＣＣ電圧が何ボルトになるまで回路が動作するか、即ち最低動作ＶＣＣ電圧をシミュレーションで調べた結果である。ここでは、サンプリングパルスＳＰのパルス幅を２００ｎｓｅｃとしている。
【００４９】
ＶＣＣ＝３．３Ｖでは、データホールド期間が第１実施形態に係るサンプリングラッチ回路の場合には約９５ｎｓｅｃであるのに対して、本実施形態に係るサンプリングラッチ回路の場合には約８０ｎｓｅｃである。この比較結果から、ＶＣＣ＝３．３Ｖに対して、本実施形態に係るサンプリングラッチ回路は、第１実施形態に係るサンプリングラッチ回路に比べてデータホールド期間で約１５ｎｓｅｃ程度動作マージンを拡大できることがわかる。これにより、従来例に係るサンプリングラッチ回路（図１１）に対しては、約６０ｎｓｅｃ（＝４５ｎｓｅｃ＋１５ｎｓｅｃ）程度動作マージンを拡大できることになる。
【００５０】
以上説明した第１，第２実施形態に係るサンプリングラッチ回路は、その用途が特に限定されるものではないが、例えば、画素がマトリクス状に配置されてなる表示部と同一の透明絶縁基板上に、周辺の駆動回路が一体的に形成されてなるいわゆる駆動回路一体型表示装置において、表示部を駆動する周辺の駆動回路、例えばデジタル方式の水平駆動回路を構成する回路の一部として用いて好適なものである。ただし、本発明によるサンプリングラッチ回路は、表示装置の駆動回路への適用に限られるものではなく、特に絶縁基板上にＴＦＴで形成されるサンプリングラッチ回路単体として用いても良いことは勿論である。
【００５１】
［適用例］
図７は、本発明に係る表示装置、例えば液晶表示装置の構成例を示すブロック図である。図７において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００５２】
表示部３２における各画素の構成の一例を図８に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００５３】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００５４】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して反転する。ただし、本適用例に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるものではない。
【００５５】
再び図７において、表示部３２と同じガラス基板３１上には、例えば、表示部３２の左側にインターフェース（ＩＦ）回路３３およびタイミングジェネレータ（ＴＧ）３４が、表示部３２の上側に水平ドライバ３５が、表示部３２の右側に垂直ドライバ３６がそれぞれ搭載されている。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００５６】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、０Ｖ−３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフレキシブルケーブル（基板）３７を介して基板外部から入力され、インターフェース回路３３において高電圧振幅（例えば、０Ｖ−６．５Ｖ振幅）にレベルシフト（レベル変換）される。
【００５７】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、タイミングジェネレータ３４に供給される。タイミングジェネレータ３４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、水平ドライバ３５や垂直ドライバ３６などの駆動に必要な各種のタイミングパルスを生成する。インターフェース回路３３で一度レベルシフト（昇圧）された表示データＤａｔａは当該回路３３内で再度０Ｖ−３．３Ｖの低電圧振幅にレベルシフト（降圧）されて出力され、データライン３７によって水平ドライバ３５に伝送される。
【００５８】
水平ドライバ３５は、例えば、水平シフトレジスタ３５１、データサンプリングラッチ回路３５２、ＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３５３およびアナログバッファ回路３５４を有する構成となっている。水平シフトレジスタ３５１は、タイミングジェネレータ３４から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。
【００５９】
データサンプリングラッチ回路３５２は、水平シフトレジスタ３５１で生成されたサンプリングパルスに同期して、インターフェース回路３３から供給されるデジタル表示データを１水平期間内において順次サンプリングしラッチする。このラッチされた１ライン分のデジタルデータはさらに、水平ブランキング期間内にラインメモリ（図示せず）に移される。そして、この１ライン分のデジタルデータは、ＤＡ変換回路３５３でアナログ表示信号に変換される。
【００６０】
ＤＡ変換回路３５３は、例えば、基準電圧発生回路（図示せず）から与えられる階調数分の基準電圧の中から、表示データ（デジタルデータ）に対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路の構成となっている。ＤＡ変換回路３５３から出力される１ライン分のアナログ表示信号は、アナログ信号のインピーダンス変換を行うアナログバッファ回路３５４を介して表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００６１】
垂直ドライバ３６は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３６において、垂直シフトレジスタは、タイミングジェネレータ３４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００６２】
この垂直ドライバ３７による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対してＤＡ変換回路３５３から出力される１ライン分のアナログ表示信号が、アナログバッファ回路３５４およびデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作の繰り返しによって１画面分の画表示が行われる。
【００６３】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、水平ドライバ３５および垂直ドライバ３６に加えて、インターフェース回路３３やタイミングジェネレータ３４などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の液晶表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００６４】
この駆動回路一体型液晶表示装置において、水平ドライバ３５を構成するデータサンプリングラッチ回路３５２として、先述した第１，第２実施形態に係るサンプリングラッチ回路が用いられる。この場合、図１や図３に示した回路を単位とするサンプリングラッチ回路を、表示部３２の水平方向画素数ｎ分だけ並べて配置することにより、１ライン分のデジタルデータをサンプリングしかつラッチするデータサンプリングラッチ回路３５２が構成されることになる。
【００６５】
第１，第２実施形態に係るサンプリングラッチ回路は、先述したように、閾値Ｖｔｈが大きく、特性ばらつきが大きなトランジスタ、例えばＴＦＴを用いて形成した場合において、デジタルデータを単相入力として場合であっても、動作マージンを拡大し、動作速度を上げることができるため、液晶表示パネル内における表示データ（デジタルデータ）の引き回しも単相でかつ低振幅で実現できる。これにより、液晶表示装置全体の低消費電力化を図ることができる。
【００６６】
また、表示データを単相で引き回せることによって配線面積も少なくて済むため、表示部３１の周辺領域、いわゆる額縁を小さくできる。特に、第２実施形態に係るサンプリングラッチ回路の場合には、単位回路当たりのトランジスタ数も６個と少ない回路構成のため、レイアウト面積が少なくて済む。その結果、液晶表示装置全体のさらなる小型化を図ることができる。
【００６７】
なお、第１，第２実施形態に係るサンプリングラッチ回路は共に、従来例に係るサンプリングラッチ回路に比べて動作マージンを拡大できるという大きな利点を持っているが、最低データホールド期間、レイアウトサイズおよびデータライン容量などを比べた場合、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路よりも優れている。その比較結果を図９に示す。ただし、図９に示す数値は一例に過ぎず、表示部３１の大きさ、いわゆる画サイズによって違ってくる。
【００６８】
レイアウトサイズに関しては、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路に比べて、２３μｍ程度小さくできる。また、データライン３８の容量に関しては、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路に比べて、見えるトランジスタの入力容量の差分(３ｐＦ程度)だけ小さくなる。データライン３８の容量が小さいと、その容量と配線抵抗で決まってくる表示データのなまり方も小さくなる、即ちデータの立ち上がり、立ち下がりの応答性が速くなるため、動作マージンも拡大している。
【００６９】
なお、本適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ(electroluminescence；エレクトロルミネッセンス)素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にサンプリングラッチ回路を有する水平ドライバを搭載してなる表示装置全般に適用可能である。
【００７０】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Personal Digital Assistants；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００７１】
図１０は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００７２】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した第１，第２実施形態に係るサンプリングラッチ回路を用いた水平ドライバを、表示部と同一基板上に搭載してなる液晶表示装置が用いられる。
【００７３】
これら実施形態に係るサンプリングラッチ回路を、水平ドライバを構成する回路の一部として用いた液晶表示装置では、先述したように、液晶表示パネル内における表示データの引き回しを単相でかつ低振幅で実現できるため、装置全体の低消費電力化および小型化を図ることができる。したがって、当該液晶表示装置を画面表示部６４として搭載することで、ＰＤＡ全体の構成を簡略化できるとともに小型化に寄与でき、特に画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化を図ることができる。
【００７４】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、単相入力のデジタルデータをそのままサンプリングし、そのサンプリングデータの書き込み時にＣＭＯＳラッチセルのラッチ構造を解除することで、ＣＭＯＳラッチセルの状態の変化を速くできるため、特に絶縁基板上にＴＦＴを用いて形成し、単相入力のデジタルデータをサンプリングラッチする場合であってもサンプリングラッチ回路の動作スピードを上げることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るサンプリングラッチ回路の構成を示す回路図である。
【図２】従来例に係るサンプリングラッチ回路と第１実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す図である。
【図３】本発明の第２実施形態に係るサンプリングラッチ回路の構成を示す回路図である。
【図４】第２実施形態に係るサンプリングラッチ回路の回路動作の説明に供するタイミングチャートである。
【図５】従来例に係るサンプリングラッチ回路の回路動作の説明に供するタイミングチャートである。
【図６】第１実施形態に係るサンプリングラッチ回路と第２実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す図である。
【図７】本発明に係る液晶表示装置の構成例を示すブロック図である。
【図８】画素の構成の一例を示す回路図である。
【図９】液晶表示装置に適用した場合の第１実施形態に係るサンプリングラッチ回路と第２実施形態に係るサンプリングラッチ回路の効果の比較を示す図である。
【図１０】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図１１】従来例に係るサンプリングラッチ回路の構成例を示す回路図である。
【符号の説明】
１１…インバータ回路、１２，２１…サンプリング用スイッチ回路、１３，２２…ＣＭＯＳラッチセル、２３…スイッチ素子、３１…ガラス基板、３２…表示部、３３…インターフェース（ＩＦ）回路、３４…タイミングジェネレータ（ＴＧ）、３５…水平ドライバ、３６…垂直ドライバ、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量
【発明の属する技術分野】
本発明は、サンプリングラッチ回路、表示装置および携帯端末に関し、特にＣＭＯＳラッチセルを基本構成とするサンプリングラッチ回路、これを走査系を構成する回路の一つとして用いた表示装置および当該表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
従来のサンプリングラッチ回路の構成例を図１１に示す。この従来例に係るサンプリングラッチ回路は、サンプリングパルスＳＰに応答してサンプリング動作を行うサンプリングスイッチ（ＮｃｈＭＯＳトランジスタ）１０１と、このサンプリングスイッチ１０１によるサンプリングデータをラッチするＣＭＯＳラッチセル１０２と、このＣＭＯＳラッチセル１０２の正相／逆相のラッチデータを反転して出力するインバータ１０３Ａ，１０３Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【０００３】
ＣＭＯＳラッチセル１０２は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰｃｈＭＯＳ（以下、ＰＭＯＳと記す）トランジスタＱｐ１０１およびＮｃｈＭＯＳ（以下、ＮＭＯＳと記す）トランジスタＱｎ１０１からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１０２およびＮＭＯＳトランジスタＱｎ１０２からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【０００４】
上記構成のサンプリングラッチ回路において、サンプリングスイッチ１０１のゲートに与えられる例えば０Ｖ−６．５Ｖの振幅電圧のサンプリングパルスＳＰが低レベル（０Ｖ）から高レベル（６．５Ｖ）に遷移すると、サンプリングスイッチ１０１は、当該サンプリングパルスＳＰに応答してオンするタイミングのデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル１０２に与える。その後、サンプリングパルスＳＰが低レベルになると、サンプリングスイッチ１０１がオフし、ＣＭＯＳラッチセル１０２はサンプリングスイッチ１０１によるサンプリングデータを保持する。
【０００５】
【発明が解決しようとする課題】
デジタルデータＤＡＴＡの状態が遷移するときには、ＣＭＯＳラッチセル１０２の状態（保持内容）を変化させる、即ち保持データを書き換えることになる。しかしながら、上記構成の従来例に係るサンプリングラッチ回路では、単相で引き回されたデジタルデータＤＡＴＡを入力としているとともに、この単相入力のデジタルデータＤＡＴＡのサンプリングデータをＣＭＯＳラッチセル１０２にその片側から書き込むようにしているため、データ書き換えの能力が小さく、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかってしまう。
【０００６】
このように、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかることで、デジタルデータＤＡＴＡの状態が遷移する途中でサンプリングスイッチ１０１がオンしてしまうと誤動作を引き起こすことになるため、誤動作の起こらないサンプリング可能なマージン(以下、単にサンプリングマージンと記す)が小さい。その結果、サンプリングラッチ回路の動作スピードが遅くなる。
【０００７】
特に、ガラス基板等の絶縁基板上に、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)によって形成されたサンプリングラッチ回路において、デジタルデータＤＡＴＡを単相入力とした場合に、ＣＭＯＳラッチセル１０２の状態を変化させるのに時間がかかる。これは、絶縁基板上にＴＦＴを形成すると、シリコン基板上に形成する場合に比べてＴＦＴの特性が悪くなることに起因する。このため、ＴＦＴを用いて絶縁基板上にサンプリングラッチ回路を形成する場合には特に、サンプリングマージンが小さく、動作スピードが遅くなる。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特に絶縁基板上にＴＦＴを用いて形成し、単相入力のデジタルデータをサンプリングラッチする場合において、ＣＭＯＳラッチセルの状態の変化を速くして、サンプリングマージンを拡大し、動作スピードを上げることを可能としたサンプリングラッチ回路、これを用いた表示装置および当該表示装置を搭載した携帯端末を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるサンプリングラッチ回路は、単相入力のデジタルデータをサンプリングするサンプリング手段と、前記サンプリング手段の出力端に対して順方向に接続された第１のインバータと、この第１のインバータに対して逆方向に並列接続された第２のインバータとを有し、前記サンプリング手段でサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセルと、前記第２のインバータに対して直列に接続されたスイッチ素子が前記サンプリング手段からのデータの書き込み時にのみ開状態となって前記ＣＭＯＳラッチセルのラッチ構造を解除する解除手段とを備え、絶縁基板上に薄膜トランジスタを用いて形成された構成となっている。
【００１０】
かかる構成のサンプリングラッチ回路において、サンプリングデータの書き込み時に解除手段によってＣＭＯＳラッチセルのラッチ構造を解除することで、ＣＭＯＳラッチセルにデータを書き込む際には、ＣＭＯＳラッチセル内の寄生容量やトランジスタの入力容量などを充放電するだけで済むため、ＣＭＯＳラッチセルの状態の変化が速くなり、動作スピードが上がる。
【００１１】
上記構成のサンプリングラッチ回路は、デジタル表示データをサンプリングラッチするデータサンプリングラッチ回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該データサンプリングラッチ回路として用いられる。また、このサンプリングラッチ回路を用いた水平駆動回路を有する表示装置は、ＰＤＡ（Personal Digital Assistants）や携帯電話機に代表される携帯端末に、その画面表示部として搭載されて用いられる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
［第１実施形態］
図１は、本発明の第１実施形態に係るサンプリングラッチ回路の構成を示す回路図である。ここで、本実施形態に係るサンプリングラッチ回路は、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴを用いて絶縁基板上に形成されることを前提としている。
【００１４】
図１から明らかなように、本実施形態に係るサンプリングラッチ回路は、単相入力のデジタルデータＤＡＴＡを逆相のデジタルデータに変換する反転手段であるインバータ回路１１と、正相のデジタルデータである単相入力のデジタルデータおよびインバータ回路１１から出力される逆相のデジタルデータをサンプリングするサンプリング用スイッチ回路１２と、このサンプリングされた正相および逆相のデータによって書き込みが行われるＣＭＯＳラッチセル１３と、ＣＭＯＳラッチセル１３の正相／逆相のラッチデータを反転して出力するインバータ１４Ａ，１４Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【００１５】
インバータ回路１１は、例えば、ＶＣＣラインとＶＳＳラインとの間に直列に接続され、単相入力のデジタルデータＤＡＴＡをゲート入力とするＰＭＯＳトランジスタＱｐ１１およびＮＭＯＳトランジスタＱｎ１１からなるＣＭＯＳインバータ構成となっている。サンプリング用スイッチ回路１２は、インバータ回路１１の入出力端、即ちＣＭＯＳインバータのゲート共通接続点およびドレイン共通接続点に各ドレインが接続されたＮＭＯＳスイッチ（トランジスタ）Ｑｎ１２，Ｑｎ１３によって構成されている。
【００１６】
ＣＭＯＳラッチセル１３は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１４およびＮＭＯＳトランジスタＱｎ１４からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ１５およびＮＭＯＳトランジスタＱｎ１５からなる第２のＣＭＯＳインバータとを有し、これらＣＭＯＳインバータの各入出力端が交差接続された構成となっている。
【００１７】
具体的には、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のゲート共通接続点が第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のドレイン共通接続点に接続され、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のゲート共通接続点が第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のドレイン共通接続点に接続されている。
【００１８】
そして、第１のＣＭＯＳインバータの入力端（第２のＣＭＯＳインバータの出力端）がサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２のソースに、第２のＣＭＯＳインバータの入力端（第１のＣＭＯＳインバータの出力端）がサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１３のソースにそれぞれ接続されている。
【００１９】
次に、上記構成の第１実施形態に係るサンプリングラッチ回路の回路動作について説明する。
【００２０】
単相入力のデジタルデータＤＡＴＡは、直接サンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２に入力されるとともに、インバータ回路１１で反転されてサンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１３に入力される。サンプリング用スイッチ回路１２には外部から、例えば０Ｖ−６．５Ｖの振幅電圧のサンプリングパルスＳＰが与えられ、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３の各ゲートに印加される。
【００２１】
このサンプリング用スイッチ回路１２において、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３は、サンプリングパルスＳＰが低レベル（０Ｖ）から高レベル（６．５Ｖ）に遷移することでオンし、そのオンするタイミングの正相／逆相のデジタルデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル１３に対してその両側、即ち第１，第２のＣＭＯＳインバータの各入力側から書き込む。
【００２２】
その後、サンプリングパルスＳＰが高レベルから低レベルに遷移すると、サンプリング用スイッチ回路１２のＮＭＯＳスイッチＱｎ１２，Ｑｎ１３が共にオフ状態になる。これにより、ＣＭＯＳラッチセル１３は、ＮＭＯＳスイッチＱｎ１２，Ｑｎ１３がオンするタイミングでサンプリングしたデータＤＡＴＡの状態を保持（ラッチ）する。このＣＭＯＳラッチセル１３の正相／逆相のラッチデータは、インバータ１４Ａ，１４Ｂでそれぞれ反転されて出力される。
【００２３】
上述したように、第１実施形態に係るサンプリングラッチ回路では、単相のデジタルデータＤＡＴＡに対してインバータ回路１１で逆相のデータを生成し、正相／逆相のデータをサンプリングするようにしているため、ＣＭＯＳラッチセル１３にはその両側、即ち第１，第２のＣＭＯＳインバータの各入力側からデータが書き込まれることになり、従来例の場合のように片側からデータを書き込む場合に比べてデータ書き換えの能力が上がる。これにより、ＣＭＯＳラッチセル１３の状態の変化が速くなるため、サンプリングマージンを拡大できるとともに、動作スピードを上げることができる。
【００２４】
一般的に、サンプリングラッチ回路の動作マージン（動作スピード）を決める要因として、デジタルデータＤＡＴＡを伝送するデータラインの信号のなまり、ＣＭＯＳラッチセル１３の保持能力、ＣＭＯＳラッチセル１３を構成するトランジスタ（本例の場合、ＴＦＴ）の能力およびＣＭＯＳラッチセル１３の寄生容量などが挙げられる。
【００２５】
ここで、データラインの信号のなまりが大きいほど、ＣＭＯＳラッチセル１３の保持能力が大きいほど、ＣＭＯＳラッチセル１３を構成するトランジスタの能力が低いほど(閾値Ｖｔｈが高いほど、ｏｎ電流が低いほど)、ＣＭＯＳラッチセル１３の寄生容量が大きいほど、サンプリングパルスＳＰが高レベル（以下、“Ｈ”レベルと記す）の期間に対して、ＣＭＯＳラッチセル１３がデータを保持している期間（以下、データホールド期間と呼ぶ）が必要になる。このことは、サンプリングパルスＳＰのタイミングばらつきに弱いこと、動作スピードを上げることができないことを意味する。
【００２６】
例えば、ＣＭＯＳラッチセル１３を構成するトランジスタ（本例の場合、ＴＦＴ）の特性ばらつきなどにより、サンプリングパルスＳＰとデジタルデータＤＡＴＡの切り替わりのタイミングがばらつき、データホールド期間が短くなった場合を考える。デジタルデータＤＡＴＡが例えば画素データが時系列に並んだデータであるとすると、サンプリングパルスＳＰが“Ｈ”レベルになった瞬間は、違う画素のデータを読み込んでしまうことになる。
【００２７】
実際のデータはその次に来るが、データホールド期間が短く、ＣＭＯＳラッチセル１３の内容を切り替える時間がとれず、サンプリング用のＮＭＯＳスイッチＱｎ１２，Ｑｎ１３がオフ（閉）してしまう。これにより、サンプリングが正確に行われず、違う画素の絵が表示されることになる。このことから、入力されるデジタルデータＤＡＴＡがなまっている場合、ＣＭＯＳラッチセル１３の保持能力が高い場合、トランジスタの能力が低い場合、ＣＭＯＳラッチセル１３の寄生容量が大きい場合などには、サンプリングラッチ回路を正常に動作させるためには、データホールド期間として長い期間が必要になる。
【００２８】
これに対して、本実施形態に係るサンプリングホールド回路によれば、ＣＭＯＳラッチセル１３に対するデータ書き換え能力の向上によってＣＭＯＳラッチセル１３の状態の変化を速くできるため、動作スピードを上げることができ、その結果、動作スピードが上がる分だけデータホールド期間を長く設定することができる。これにより、特に絶縁基板上にＴＦＴを用いてサンプリングラッチ回路を形成するとともに、当該サンプリングラッチ回路にデジタルデータＤＡＴＡを単相で入力する場合であっても、サンプリングラッチ回路を正常に動作させることが可能になる。
【００２９】
図２に、従来例に係るサンプリングラッチ回路（図１１）と第１実施形態に係るサンプリングラッチ回路の動作マージン（動作スピード）の比較結果を示す。この比較例は、データホールド期間を決めた場合、ＶＣＣ電圧が何ボルトになるまで回路が動作するか、即ち最低動作ＶＣＣ電圧をシミュレーションで調べた結果である。ここでは、サンプリングパルスＳＰのパルス幅を２００ｎｓｅｃとしている。
【００３０】
本回路例の場合はＶＣＣ電圧が３．３Ｖであり、ＶＣＣ＝３．３Ｖでは、データホールド期間が従来例に係るサンプリングラッチ回路の場合には約１４０ｎｓｅｃであるのに対して、第１実施形態に係るサンプリングラッチ回路の場合には約９５ｎｓｅｃである。この比較結果から、ＶＣＣ＝３．３Ｖに対して、第１実施形態に係るサンプリングラッチ回路は、従来例に係るサンプリングラッチ回路に比べてデータホールド期間で約４５ｎｓｅｃ程度動作マージンを拡大できることがわかる。
【００３１】
なお、本実施形態では、インバータ回路１１を１段設け、その入力データＤＡＴＡを正相のデジタルデータ、出力データを逆相のデジタルデータとしてサンプリング用スイッチ回路１２にそれぞれ入力する回路構成としたが、これに限られるものではなく、インバータ回路１１を例えば２段縦続接続して設け、２段目の出力データを正相のデジタルデータ、１段目の出力データを逆相のデジタルデータとしてサンプリング用スイッチ回路１２にそれぞれ入力する回路構成を採ることも可能である。
【００３２】
［第２実施形態］
図３は、本発明の第２実施形態に係るサンプリングラッチ回路の構成を示す回路図である。ここで、本実施形態に係るサンプリングラッチ回路は、閾値Ｖｔｈが大きく、特性のばらつきが大きいトランジスタ、例えばＴＦＴを用いて絶縁基板上に形成されることを前提としている。
【００３３】
図３から明らかなように、本実施形態に係るサンプリングラッチ回路は、単相入力のデジタルデータＤＡＴＡをサンプリングするサンプリング用スイッチ回路２１と、このサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセル２２と、サンプリング用スイッチ回路２１からのデータの書き込み時にのみＣＭＯＳラッチセル２２のラッチ構造を解除する解除手段、例えばスイッチ素子２３と、ＣＭＯＳラッチセル２２の正相／逆相のラッチデータを反転して出力するインバータ２４Ａ，２４Ｂとを有し、単相入力のデジタルデータＤＡＴＡの振幅電圧、例えば０Ｖ−３．３Ｖに対応した電源電圧、即ちＶＳＳ＝０Ｖ、ＶＣＣ＝３．３Ｖの電源電圧で動作する構成となっている。
【００３４】
サンプリング用スイッチ回路２１は、外部から与えられる単相入力のデジタルデータＤＡＴＡをドレイン入力とするＮＭＯＳスイッチ（トランジスタ）Ｑｎ２１によって構成されている。ＮＭＯＳスイッチＱｎ２１のゲートには外部から、例えば０Ｖ−６．５Ｖ振幅電圧のサンプリングパルスＳＰが与えられる。
【００３５】
ＣＭＯＳラッチセル２２は、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２２およびＮＭＯＳトランジスタＱｎ２２からなる第１のＣＭＯＳインバータと、ＶＣＣラインとＶＳＳラインとの間に直列に接続されかつゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２３およびＮＭＯＳトランジスタＱｎ２３からなる第２のＣＭＯＳインバータとを有する構成となっている。
【００３６】
このＣＭＯＳラッチセル２２において、サンプリング用スイッチ回路２１の出力端、即ちＮＭＯＳスイッチＱｎ２１のソースに対して第１のＣＭＯＳインバータが順方向に接続されており、この第１のＣＭＯＳインバータに対して第２のＣＭＯＳインバータが逆方向に並列接続されている。ただし、第２のＣＭＯＳインバータに対してスイッチ素子２３が例えば第２のＣＭＯＳインバータの出力側に直列に接続されている。
【００３７】
その接続関係についてさらに具体的に説明する。先ず、ＮＭＯＳスイッチＱｎ２１のソースに、第１のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のゲート共通接続点が接続されている。また、第１のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１４，Ｑｎ１４のドレイン共通接続点に、第２のＣＭＯＳインバータの入力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のゲート共通接続点が接続されている。
【００３８】
そして、ＮＭＯＳスイッチＱｎ２１のソースと、第２のＣＭＯＳインバータの出力端、即ちＭＯＳトランジスタＱｐ１５，Ｑｎ１５のドレイン共通接続点との間に、ＮＭＯＳスイッチ（トランジスタ）Ｑｎ２４がスイッチ素子２３として接続されている。このＮＭＯＳスイッチＱｎ２４のゲートには外部から、サンプリング用スイッチ回路２１に与えられる０Ｖ−６．５Ｖ振幅電圧のサンプリングパルスＳＰと逆相のサンプリングパルスＸＳＰが与えられる。すなわち、ＮＭＯＳスイッチＱｎ２４は、サンプリング用のＮＭＯＳスイッチＱｎ２１と同期してオン（閉）／オフ（開）動作を行う。
【００３９】
次に、上記構成の第２実施形態に係るサンプリングラッチ回路の回路動作について、図５のタイミングチャートを用いて説明する。
【００４０】
サンプリングパルスＳＰが低レベル(以下、“Ｌ”レベルと記す)の期間においては、サンプリング用のＮＭＯＳスイッチＱｎ２１がオフ状態にある。また、この期間では、サンプリングパルスＸＳＰが高レベル（以下、“Ｈ”レベルと記す）であり、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオン状態にあるので、ＣＭＯＳラッチセル２２内のデータが保持され続ける。
【００４１】
この状態から、サンプリングパルスＳＰが“Ｈ”レベルに、サンプリングパルスＸＳＰが“Ｌ”レベルに遷移すると、その瞬間にサンプリング用のＮＭＯＳスイッチＱｎ２１がオンし、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオフする。これにより、ＣＭＯＳラッチセル２２内における第１のＣＭＯＳインバータの入力端（以下、ノードＡと記す）の電位がデジタルデータＤＡＴＡと同電位になり、第１のＣＭＯＳインバータの出力端（以下、ノードＢと記す）の電位がノードＡの反転電位になる。ここでは、ノードＡの初期状態（電位）を例えば“Ｌ”レベルとしている。
【００４２】
このとき、ＣＭＯＳラッチセル２２内では、ＮＭＯＳスイッチＱｎ２４がオフすることによってラッチ構造が解除される、即ち第１のＣＭＯＳインバータに対する第２のＣＭＯＳインバータの並列接続が解除されるので、データの保持能力がなくなる。これにより、サンプリング用のＮＭＯＳスイッチＱｎ２１がオンするタイミングのデジタルデータＤＡＴＡの状態をサンプリングし、そのサンプリングしたデータをＣＭＯＳラッチセル２２に書き込む際には、ＣＭＯＳラッチセル２２内の寄生容量やトランジスタの入力容量などを充放電するだけで済む。
【００４３】
その後、サンプリングパルスＳＰが“Ｌ”レベルに遷移すると、サンプリング用のＮＭＯＳスイッチＱｎ２１がオフするため、ＣＭＯＳラッチセル２２にはデジタルデータＤＡＴＡが入力されなくなる。同時に、サンプリングパルスＸＳＰが“Ｈ”レベルに遷移し、ＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４がオンし、ＣＭＯＳラッチセル２２のラッチ構造を復活させるため、書き込まれたデータがＣＭＯＳラッチセル２２に保持されることになる。
【００４４】
以上の一連の動作、即ちサンプリング用のＮＭＯＳスイッチＱｎ２１によって単相入力のデジタルデータＤＡＴＡをサンプリングするとともに、そのサンプリングデータの書き込み時にＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除し、デジタルデータＤＡＴＡのサンプリング終了時、即ちサンプリングデータの書き込み終了時にＣＭＯＳラッチセル２２のラッチ構造を復活させる動作を繰り返すことで、単相入力のデジタルデータＤＡＴＡをサンプリングしてラッチすることが可能になる。
【００４５】
因みに、ＣＭＯＳラッチセル２２のラッチ構造を選択的に解除するためのＮＭＯＳスイッチＱｎ２４を持たない回路構成（これは、図１１に示した従来例の回路構成に相当）の場合の回路動作について、図５のタイミングチャートを用いて説明する。
【００４６】
例えば、ＣＭＯＳラッチセル２２を構成するトランジスタ（本例の場合、ＴＦＴ）の特性ばらつきなどに起因して、ＣＭＯＳラッチセル２２の状態を変化させるのに時間がかかってしまうことで、サンプリングパルスＳＰとデジタルデータＤＡＴＡの切り替わりのタイミングがばらつき、データホールド期間が短くなってしまう。すると、ノードＡの電位が応答し切れなくなり、例えば“Ｈ”レベルのデータ書き込みに対して、ノードＡの電位が“Ｌ”レベルから“Ｈ”レベルに遷移しなければならないのに、“Ｌ”レベルのままとなって誤動作を引き起こすことになる。
【００４７】
これに対して、第２実施形態に係るサンプリングラッチ回路においては、サンプリングデータの書き込み時にＣＭＯＳラッチセル２２内のＮＭＯＳスイッチＱｎ２４によってＣＭＯＳラッチセル２２のラッチ構造を解除することで、ＣＭＯＳラッチセル２２にデータを書き込む際には、ＣＭＯＳラッチセル２２内の寄生容量やトランジスタの入力容量などを充放電するだけで済むため、ＣＭＯＳラッチセル２２の状態の変化が速くなり、動作スピード（動作マージン）を上げることができる。
【００４８】
図６に、第１実施形態に係るサンプリングラッチ回路と本実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す。これは、データホールド期間を決めた場合、ＶＣＣ電圧が何ボルトになるまで回路が動作するか、即ち最低動作ＶＣＣ電圧をシミュレーションで調べた結果である。ここでは、サンプリングパルスＳＰのパルス幅を２００ｎｓｅｃとしている。
【００４９】
ＶＣＣ＝３．３Ｖでは、データホールド期間が第１実施形態に係るサンプリングラッチ回路の場合には約９５ｎｓｅｃであるのに対して、本実施形態に係るサンプリングラッチ回路の場合には約８０ｎｓｅｃである。この比較結果から、ＶＣＣ＝３．３Ｖに対して、本実施形態に係るサンプリングラッチ回路は、第１実施形態に係るサンプリングラッチ回路に比べてデータホールド期間で約１５ｎｓｅｃ程度動作マージンを拡大できることがわかる。これにより、従来例に係るサンプリングラッチ回路（図１１）に対しては、約６０ｎｓｅｃ（＝４５ｎｓｅｃ＋１５ｎｓｅｃ）程度動作マージンを拡大できることになる。
【００５０】
以上説明した第１，第２実施形態に係るサンプリングラッチ回路は、その用途が特に限定されるものではないが、例えば、画素がマトリクス状に配置されてなる表示部と同一の透明絶縁基板上に、周辺の駆動回路が一体的に形成されてなるいわゆる駆動回路一体型表示装置において、表示部を駆動する周辺の駆動回路、例えばデジタル方式の水平駆動回路を構成する回路の一部として用いて好適なものである。ただし、本発明によるサンプリングラッチ回路は、表示装置の駆動回路への適用に限られるものではなく、特に絶縁基板上にＴＦＴで形成されるサンプリングラッチ回路単体として用いても良いことは勿論である。
【００５１】
［適用例］
図７は、本発明に係る表示装置、例えば液晶表示装置の構成例を示すブロック図である。図７において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００５２】
表示部３２における各画素の構成の一例を図８に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００５３】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００５４】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して反転する。ただし、本適用例に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるものではない。
【００５５】
再び図７において、表示部３２と同じガラス基板３１上には、例えば、表示部３２の左側にインターフェース（ＩＦ）回路３３およびタイミングジェネレータ（ＴＧ）３４が、表示部３２の上側に水平ドライバ３５が、表示部３２の右側に垂直ドライバ３６がそれぞれ搭載されている。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００５６】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、０Ｖ−３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフレキシブルケーブル（基板）３７を介して基板外部から入力され、インターフェース回路３３において高電圧振幅（例えば、０Ｖ−６．５Ｖ振幅）にレベルシフト（レベル変換）される。
【００５７】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、タイミングジェネレータ３４に供給される。タイミングジェネレータ３４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、水平ドライバ３５や垂直ドライバ３６などの駆動に必要な各種のタイミングパルスを生成する。インターフェース回路３３で一度レベルシフト（昇圧）された表示データＤａｔａは当該回路３３内で再度０Ｖ−３．３Ｖの低電圧振幅にレベルシフト（降圧）されて出力され、データライン３７によって水平ドライバ３５に伝送される。
【００５８】
水平ドライバ３５は、例えば、水平シフトレジスタ３５１、データサンプリングラッチ回路３５２、ＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３５３およびアナログバッファ回路３５４を有する構成となっている。水平シフトレジスタ３５１は、タイミングジェネレータ３４から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。
【００５９】
データサンプリングラッチ回路３５２は、水平シフトレジスタ３５１で生成されたサンプリングパルスに同期して、インターフェース回路３３から供給されるデジタル表示データを１水平期間内において順次サンプリングしラッチする。このラッチされた１ライン分のデジタルデータはさらに、水平ブランキング期間内にラインメモリ（図示せず）に移される。そして、この１ライン分のデジタルデータは、ＤＡ変換回路３５３でアナログ表示信号に変換される。
【００６０】
ＤＡ変換回路３５３は、例えば、基準電圧発生回路（図示せず）から与えられる階調数分の基準電圧の中から、表示データ（デジタルデータ）に対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路の構成となっている。ＤＡ変換回路３５３から出力される１ライン分のアナログ表示信号は、アナログ信号のインピーダンス変換を行うアナログバッファ回路３５４を介して表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００６１】
垂直ドライバ３６は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３６において、垂直シフトレジスタは、タイミングジェネレータ３４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００６２】
この垂直ドライバ３７による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対してＤＡ変換回路３５３から出力される１ライン分のアナログ表示信号が、アナログバッファ回路３５４およびデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作の繰り返しによって１画面分の画表示が行われる。
【００６３】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、水平ドライバ３５および垂直ドライバ３６に加えて、インターフェース回路３３やタイミングジェネレータ３４などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の液晶表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００６４】
この駆動回路一体型液晶表示装置において、水平ドライバ３５を構成するデータサンプリングラッチ回路３５２として、先述した第１，第２実施形態に係るサンプリングラッチ回路が用いられる。この場合、図１や図３に示した回路を単位とするサンプリングラッチ回路を、表示部３２の水平方向画素数ｎ分だけ並べて配置することにより、１ライン分のデジタルデータをサンプリングしかつラッチするデータサンプリングラッチ回路３５２が構成されることになる。
【００６５】
第１，第２実施形態に係るサンプリングラッチ回路は、先述したように、閾値Ｖｔｈが大きく、特性ばらつきが大きなトランジスタ、例えばＴＦＴを用いて形成した場合において、デジタルデータを単相入力として場合であっても、動作マージンを拡大し、動作速度を上げることができるため、液晶表示パネル内における表示データ（デジタルデータ）の引き回しも単相でかつ低振幅で実現できる。これにより、液晶表示装置全体の低消費電力化を図ることができる。
【００６６】
また、表示データを単相で引き回せることによって配線面積も少なくて済むため、表示部３１の周辺領域、いわゆる額縁を小さくできる。特に、第２実施形態に係るサンプリングラッチ回路の場合には、単位回路当たりのトランジスタ数も６個と少ない回路構成のため、レイアウト面積が少なくて済む。その結果、液晶表示装置全体のさらなる小型化を図ることができる。
【００６７】
なお、第１，第２実施形態に係るサンプリングラッチ回路は共に、従来例に係るサンプリングラッチ回路に比べて動作マージンを拡大できるという大きな利点を持っているが、最低データホールド期間、レイアウトサイズおよびデータライン容量などを比べた場合、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路よりも優れている。その比較結果を図９に示す。ただし、図９に示す数値は一例に過ぎず、表示部３１の大きさ、いわゆる画サイズによって違ってくる。
【００６８】
レイアウトサイズに関しては、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路に比べて、２３μｍ程度小さくできる。また、データライン３８の容量に関しては、第２実施形態に係るサンプリングラッチ回路の方が第１実施形態に係るサンプリングラッチ回路に比べて、見えるトランジスタの入力容量の差分(３ｐＦ程度)だけ小さくなる。データライン３８の容量が小さいと、その容量と配線抵抗で決まってくる表示データのなまり方も小さくなる、即ちデータの立ち上がり、立ち下がりの応答性が速くなるため、動作マージンも拡大している。
【００６９】
なお、本適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ(electroluminescence；エレクトロルミネッセンス)素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にサンプリングラッチ回路を有する水平ドライバを搭載してなる表示装置全般に適用可能である。
【００７０】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Personal Digital Assistants；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００７１】
図１０は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００７２】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した第１，第２実施形態に係るサンプリングラッチ回路を用いた水平ドライバを、表示部と同一基板上に搭載してなる液晶表示装置が用いられる。
【００７３】
これら実施形態に係るサンプリングラッチ回路を、水平ドライバを構成する回路の一部として用いた液晶表示装置では、先述したように、液晶表示パネル内における表示データの引き回しを単相でかつ低振幅で実現できるため、装置全体の低消費電力化および小型化を図ることができる。したがって、当該液晶表示装置を画面表示部６４として搭載することで、ＰＤＡ全体の構成を簡略化できるとともに小型化に寄与でき、特に画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化を図ることができる。
【００７４】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、単相入力のデジタルデータをそのままサンプリングし、そのサンプリングデータの書き込み時にＣＭＯＳラッチセルのラッチ構造を解除することで、ＣＭＯＳラッチセルの状態の変化を速くできるため、特に絶縁基板上にＴＦＴを用いて形成し、単相入力のデジタルデータをサンプリングラッチする場合であってもサンプリングラッチ回路の動作スピードを上げることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るサンプリングラッチ回路の構成を示す回路図である。
【図２】従来例に係るサンプリングラッチ回路と第１実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す図である。
【図３】本発明の第２実施形態に係るサンプリングラッチ回路の構成を示す回路図である。
【図４】第２実施形態に係るサンプリングラッチ回路の回路動作の説明に供するタイミングチャートである。
【図５】従来例に係るサンプリングラッチ回路の回路動作の説明に供するタイミングチャートである。
【図６】第１実施形態に係るサンプリングラッチ回路と第２実施形態に係るサンプリングラッチ回路の動作マージンの比較結果を示す図である。
【図７】本発明に係る液晶表示装置の構成例を示すブロック図である。
【図８】画素の構成の一例を示す回路図である。
【図９】液晶表示装置に適用した場合の第１実施形態に係るサンプリングラッチ回路と第２実施形態に係るサンプリングラッチ回路の効果の比較を示す図である。
【図１０】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図１１】従来例に係るサンプリングラッチ回路の構成例を示す回路図である。
【符号の説明】
１１…インバータ回路、１２，２１…サンプリング用スイッチ回路、１３，２２…ＣＭＯＳラッチセル、２３…スイッチ素子、３１…ガラス基板、３２…表示部、３３…インターフェース（ＩＦ）回路、３４…タイミングジェネレータ（ＴＧ）、３５…水平ドライバ、３６…垂直ドライバ、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量
Claims (5)
- 単相入力のデジタルデータをサンプリングするサンプリング手段と、
前記サンプリング手段の出力端に対して順方向に接続された第１のインバータと、この第１のインバータに対して逆方向に並列接続された第２のインバータとを有し、前記サンプリング手段でサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセルと、
前記第２のインバータに対して直列に接続されたスイッチ素子が前記サンプリング手段からのデータの書き込み時にのみ開状態となって前記ＣＭＯＳラッチセルのラッチ構造を解除する解除手段とを備え、
絶縁基板上に薄膜トランジスタを用いて形成された
サンプリングラッチ回路。 - 前記スイッチ素子は、前記サンプリング手段のサンプリング動作に同期して開閉動作を行う
請求項１記載のサンプリングラッチ回路。 - 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に薄膜トランジスタを用いて形成され、デジタル表示データをサンプリングラッチするデータサンプリングラッチ回路とを具備し、
前記データサンプリングラッチ回路が、
単相入力のデジタルデータをサンプリングするサンプリング手段と、
前記サンプリング手段の出力端に対して順方向に接続された第１のインバータと、この第１のインバータに対して逆方向に並列接続された第２のインバータとを有し、前記サンプリング手段でサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセルと、
前記第２のインバータに対して直列に接続されたスイッチ素子が前記サンプリング手段からのデータの書き込み時にのみ開状態となって前記ＣＭＯＳラッチセルのラッチ構造を解除する解除手段とを有する
表示装置。 - 前記データサンプリングラッチ回路は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
請求項３記載の表示装置。 - 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に薄膜トランジスタを用いて形成され、デジタル表示データをサンプリングラッチするデータサンプリングラッチ回路とを具備し、
前記データサンプリングラッチ回路が、
単相入力のデジタルデータをサンプリングするサンプリング手段と、
前記サンプリング手段の出力端に対して順方向に接続された第１のインバータと、この第１のインバータに対して逆方向に並列接続された第２のインバータとを有し、前記サンプリング手段でサンプリングされたデータによって書き込みが行われるＣＭＯＳラッチセルと、
前記第２のインバータに対して直列に接続されたスイッチ素子が前記サンプリング手段からのデータの書き込み時にのみ開状態となって前記ＣＭＯＳラッチセルのラッチ構造を解除する解除手段とを有する
表示装置を画面表示部として搭載した携帯端末。
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