JP4016208B2 - レベル変換回路、表示装置及び携帯端末装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レベル変換回路、表示装置及び携帯端末装置に関し、特に第１電圧振幅の各種のパルス信号をそれと異なる第２電圧振幅のパルス信号にレベル変換（レベルシフト）するレベル変換回路と、この回路を搭載した表示装置に関し、更にこの表示装置を出力表示部として用いた携帯端末装置に関する。
【０００２】
【従来の技術】
従来、表示装置として、例えば、液晶セルを含む画素が行列状に配列されてなる画素部における各画素を駆動するための駆動回路を、画素部と同一の基板（液晶表示パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置が知られている。この駆動回路一体型液晶表示装置には、パネル外部に設けられた制御ＩＣからパネル内に入力される例えばＴＴＬレベルの低電圧振幅の各種のタイミングパルスを、液晶の駆動に必要な高電圧振幅のタイミングパルスにレベル変換して駆動回路に供給するレベル変換回路が液晶表示パネル上に設けられている。
【０００３】
画素部を駆動する駆動回路では、画素部の各画素を行単位で選択駆動する際に用いる垂直走査のための垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫや、垂直走査によって選択された行の各画素への信号の書込みを許容する書込みイネーブルパルスＷＥ等の各種のタイミングパルスが用いられる。そして、これらのタイミングパルスは各々タイミングが異なることから、別々のレベル変換回路でレベルシフトされることになる。
【０００４】
ところで、液晶表示装置は、電界の有無によって液晶の分子配列形態を変え、光の透過／遮断制御を行うことによって画像表示を行うものであり、原理的に、駆動するための電力をあまり必要とせず、消費電力が少なくて済む低消費電力の表示デバイスであることから、特にバッテリを主電源とする携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の携帯端末装置の出力表示部として広く用いられている。この種の用途の液晶表示装置では、一回の充電でバッテリを長時間使用できるようにするために、駆動電圧の低電圧化や駆動周波数の低周波数化によって低消費電力化が進められている。
【０００５】
上述した駆動回路一体型液晶表示装置では、各種のタイミングパルスをレベルシフトするレベル変換回路の各々を、常時電源ＯＮの状態で使用していたため、不要な直流電流の消費があり、駆動回路全体の消費電力低減の妨げとなっていた。したがって、特に携帯電話機やＰＤＡ等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。
【０００６】
また、表示装置、例えば液晶表示装置の駆動方式には、単純マトリクス方式とアクティブマトリクス方式とがあるが、近年では、応答特性や視認特性に優れるアクティブマトリクス方式が多用されている。このアクティブマトリクス方式の液晶表示装置において、液晶表示パネルの駆動に際しては、信号を書き込もうとする行（ライン）の走査線を選択し、しかる後信号線に例えばパネル外部のドライバＩＣから信号を供給することにより、マトリクスで駆動対象として決定される画素に対して信号を書き込むことになる。
【０００７】
ここで、液晶表示パネルの信号線とそれを駆動するパネル外部のドライバＩＣの出力とを１対１の対応関係に設定したのでは、信号線の本数だけ出力数を持つドライバＩＣを用意する必要があるとともに、当該ドライバＩＣと液晶表示パネルとの間を接続するのにその本数分の配線が必要となる。このような観点から、近年、液晶表示パネルの信号線をドライバＩＣの１つの出力に対して複数本を単位（組）として割り当て、この複数本の信号線を時分割にて選択してその選択した信号線にドライバＩＣの出力信号を時分割で振り分けて供給するセレクタ駆動方式が採用されている。
【０００８】
このセレクタ駆動方式は、具体的には、ドライバＩＣの出力と液晶表示パネルの信号線とを１対Ｎ（Ｎは２以上の整数）の対応関係に設定し、ドライバＩＣの１つの出力信号に対して割り当てられたＮ本の信号線をＮ時分割にて選択して駆動するという駆動方式である。このセレクタ駆動方式を採用することにより、ドライバＩＣの出力数及び当該ドライバＩＣと液晶表示パネルとの間の配線の本数を、信号線の本数の１／Ｎに削減可能となる。
【０００９】
ここで、画素部の駆動回路を画素部と同一の基板（液晶表示パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置において、上記のセレクタ駆動方式を採る場合、ドライバＩＣの１つの出力信号をＮ本の信号線に対して時分割にて振り分けるためのセレクタ回路が液晶表示パネル上に搭載されることになる。また、このセレクタ回路は、外部から供給されるセレクトパルスによって切り替え（選択）制御が行われる。
【００１０】
液晶表示パネル上にはさらに、外部ＩＣからパネル内に供給される例えばＴＴＬレベルの低電圧振幅の信号を、液晶の駆動に必要な高電圧振幅の信号に変換するレベル変換回路が搭載される。上記セレクタパルスに関して言えば、当該セレクタパルスがＴＴＬレベルの低電圧振幅（例えば、０−３Ｖ）でレベル変換回路に入力され、このレベル変換回路で液晶の駆動に必要な高電圧振幅（例えば、０−７Ｖ）にレベルシフトされた後、時分割制御のためのセレクタ回路に供給されることになる。
【００１１】
上述したセレクタ駆動方式の液晶表示装置では、外部回路電源電圧のセレクタパルスを内部回路電源電圧にレベル変換（レベルシフト）するレベル変換回路を、従来は、常時電源ＯＮの状態で使用していたため、不要な直流電流の消費があり、駆動回路全体の消費電力低減の妨げとなっていた。したがって、特に携帯電話機やＰＤＡ等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。
【００１２】
発明の開示
本発明の目的は、直流電流の消費分を低減し、装置全体の低消費電力化を可能としたレベル変換回路、これを搭載した表示装置及び当該表示装置を出力表示部として用いた携帯端末装置を提供することにある。
【００１３】
【課題を解決するための手段】
上述した目的を達成するために提案される本発明に係るレベル変換回路は、常時動作状態にあり、一定期間アクティブとなる第１のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第１の回路と、この第１の回路でレベル変換後の第１のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第２のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第２の回路と、第１、第２の回路でレベル変換後の第１、第２のタイミングパルスに基づいて第１のタイミングパルスのアクティブ期間でアクティブとなる制御パルスを発生するタイミングコントロール回路と、制御パルスを用いてそのアクティブ期間に動作状態となり、第３のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第３の回路とを備える。
【００１４】
このレベル変換回路は、駆動回路一体型の表示装置に搭載され、基板外部から入力される第１電圧振幅のタイミングパルスを第２電圧振幅にレベル変換するのに用いられる。また、このレベル変換回路を搭載した駆動回路一体型表示装置は、携帯端末装置の出力表示部として用いられる。
【００１５】
上述のレベル変換回路、これを搭載した表示装置又はこの表示装置を出力表示部として用いた携帯端末装置において、第１の回路が常時動作状態にあるのに対して、第２の回路は第１のタイミングパルスがアクティブ期間にあるときにのみ動作状態となって第２のタイミングパルスのレベル変換を行う。これにより、第１、第２の回路が共に常時動作状態にあるときに比べて、第２の回路に非動作状態になる期間が存在する分だけ、レベル変換回路での直流電流の消費を低減できる。
【００１６】
本発明の更に他の目的、本発明によって得られる具体的な利点は、以下において図面を参照して説明される実施の形態の説明から一層明らかにされるであろう。
【００１７】
【発明を実施するための最良の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置の全体構成の概略を示すブロック図である。
【００１９】
本実施形態に係る液晶表示装置は、図１に示すように、液晶セル部を含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する第１及び第２垂直駆動回路１２、１３と、これら垂直駆動回路１２、１３によって選択駆動された行の画素回路に対して後述するセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路１４と、パネル外部から入力される各種のタイミングパルスのレベル変換を行うレベル変換回路１５とを有する。
【００２０】
ここで、本実施形態に係る液晶表示装置は、第１及び第２垂直駆動回路１２、１３、セレクタ回路１４及びレベル変換回路１５が、画素部１１が形成された基板（以下、液晶表示パネルと称す）１６上に一体的に形成された駆動回路一体型の構成を有する。液晶表示パネル１６は、各画素回路のスイッチング素子である例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極などが形成された対向基板とが重ね合わされ、これら基板間に液晶が封入された構造とされている。
【００２１】
画素部１１には、ｎ行ｍ列の画素配列に対して、ｎ本の走査線１７−１〜１７−ｎ及びｍ本の信号線１８−１〜１８−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。この画素部１１の各画素回路に対して、セレクタ回路１４による選択制御の下に、交流化された画像信号が信号線１８−１〜１８−ｍを通して供給される。ここで、交流駆動化された画像信号とは、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化することから、この液晶の劣化を防ぐために、コモン電圧（シグナルセンタ）ＶＣＯＭを中心にある周期にて極性が反転する画像信号のことを言う。
【００２２】
交流駆動化された画像信号による駆動は、画像信号の極性反転のタイミングにより、１Ｆ（１Ｆは１フィールド期間）反転駆動と１Ｈ（１Ｈは１水平走査期間）反転駆動とに大別される。１Ｆ反転駆動は、ある極性の画像信号を全画素に書き込んだ後に、画像信号の極性を反転させる駆動法である。一方、１Ｈ反転駆動は、１ライン（１行）ごとに画像信号の極性を反転させ、これをさらにフィールドごとに反転させる駆動法である。
【００２３】
本実施形態に係る液晶表示装置においては、交流化された画像信号として、通常表示のためのアナログ画像信号と静止画用のデジタル画像データとが、液晶表示パネル１６の外部に設けられたドライバＩＣ１９からセレクタ回路１４を通して適宜供給される。
【００２４】
［画素回路］
図２は、ｉ行ｉ列目の画素回路の構成の一例を示す回路図である。当該画素回路は、液晶セル２１、保持容量２２、画素選択用スイッチ４３、データ書込み用スイッチ２４、メモリ回路２５、データ読出し用バッファ２６及びデータ読出し用スイッチ２７を有する。
【００２５】
液晶セル２１及び保持容量２２は、その各一端が共通接続されて液晶セル部を構成している。液晶セル２１の他端にはコモン電圧ＶＣＯＭが印加され、保持容量２２の他端には１Ｈ又は１Ｆごとに極性が反転する電位Ｃｓが印加される。画素選択用スイッチ４３は、その一端が信号線１８−ｉに、その他端が液晶セル２１及び保持容量２２の各一端にそれぞれ接続され、走査線１７−ｉを介して与えられる走査信号ＧＡＴＥによって駆動されることで、液晶セル部に対するアナログ画像信号の書込みを行う。
【００２６】
データ書込み用スイッチ２４は、その一端が信号線１８−ｉに、その他端がメモリ回路２５の入力端にそれぞれ接続されており、データ書込み制御線２８−ｉを介して与えられる書込み制御信号ｄｗＧＡＴＥによって駆動されることで、メモリ回路２５に対するデジタル画像データの書込みを行う。メモリ回路２５に書き込まれたデジタル画像データは、読出し用バッファ２６を通して読み出される。なお、デジタル画像データは、以下メモリデータと略称する場合もある。
【００２７】
データ読出し用スイッチ２７は、その一端が読出し用バッファ２６の出力端に、その他端が液晶セル２１及び保持容量２２の各一端にそれぞれ接続されており、データ読出し制御線２９−ｉを介して与えられるデータ読出し制御信号ｄｒＧＡＴＥによって駆動されることで、読出し用バッファ２６を通してメモリ回路２５から読み出されたデジタル画像データの液晶セル部への書込みを行う。メモリ回路２５には、電源制御線３０−ｉを介して電源電圧ＶＣＣＭＥＭが供給される。
【００２８】
画素回路としては、必ずしもメモリ回路を有する構成のものと限られるものではなく、液晶セル２１、保持容量２２及び画素トランジスタ（ＴＦＴ）からなる基本的な構成の画素回路であっても良いことは勿論である。
【００２９】
［垂直駆動系］
画素部１１の各画素（画素回路）を行単位で選択駆動する垂直駆動系は、図１から明らかなように、第１垂直駆動回路１２と第２垂直駆動回路１３とに分けられている。これら垂直駆動回路１２、１３は、図２に示す画素回路が有する４本の配線、即ち走査線１７−ｉ、データ書込み制御線２８−ｉ、データ読出し制御線２９−ｉ及び電源制御線３０−ｉの駆動を２本ずつ担っている。具体的には、第１垂直駆動回路１２が走査線１７−ｉ及びデータ読出し制御線２９−ｉの駆動を担い、第２垂直駆動回路１３がデータ書込み制御線２８−ｉ及び電源制御線３０−ｉの駆動を担っている。
【００３０】
［セレクタ回路１４］
ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル１６の信号線１８−１〜１８−ｍの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。このセレクタ駆動方式とは、信号線１８−１〜１８−ｍをドライバＩＣ１９の１つの出力に対して複数本を単位（組）として割り当て、この複数本の信号線を時分割にて選択してその選択した信号線にドライバＩＣ１９の出力信号を時分割にて振り分けて供給する駆動方式である。
【００３１】
具体的には、ドライバＩＣ１９の１つの出力と信号線１８−１〜１８−ｍとを１対Ｎ（Ｎは２以上の整数）の対応関係に設定し、ドライバＩＣ１９の１つの出力信号に対して割り当てられたＮ本の信号線をＮ時分割にて選択して駆動するというものである。このセレクタ駆動方式を採用することにより、ドライバＩＣ１９の出力数及び当該ドライバＩＣ１９と液晶表示パネル１６との間の配線の本数を、信号線１８−１〜１８−ｍの本数ｍの１／Ｎに削減可能になるという利点がある。
【００３２】
このセレクタ方式を採用するために、画素部１１において、信号線１８−１〜１８−ｍを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えばＢ（青）Ｇ（緑）Ｒ（赤）の繰り返しで配列されているカラー対応の液晶表示パネル１６の場合は、信号線１８−１〜１８−ｍについて互いに隣り合う３本ずつ（ＢＧＲ）が組になる。すなわち、本例の場合は３時分割駆動となる。
【００３３】
一方、セレクタ回路１４には、液晶表示パネル１６の外部に設けられたドライバＩＣ１９から、ｍ本の信号線１８−１〜１８−ｍに対してｍ／３チャンネル分のカラー画像信号が供給される。すなわち、ドライバＩＣ１９は、各チャンネルから対応する各組の３本の信号線に与えるＢＧＲの各信号を時系列で出力する。これに対して、セレクタ回路１４は、ドライバＩＣ１９から各チャンネルごとに出力される時系列の信号を時分割にてサンプリングして各組の３本の信号線に順次供給する。
【００３４】
図３は、３時分割駆動のセレクタ回路１４の概念図である。図３に示すように、セレクタ回路１４は、ドライバＩＣ１９の１本の出力線と各組の３本の信号線との間に接続され、これら３本の信号線に与えられる信号を時分割にてサンプリングする３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３からなるセレクタ（ＳＥＬ）１４−１〜１４−ｋ（ｋ＝ｍ／３）を、ドライバＩＣ１９の各出力線に対応した構成とされている。
【００３５】
ここで、ドライバＩＣ１９から１本の出力線に対してＢＧＲの３画素分の画像信号が時系列で出力されると、この１系統のＢＧＲ時系列の画像信号が３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３による時分割駆動によって３本の信号線に順次振り分けられて供給される。３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３は、セレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲによって順にＯＮ／ＯＦＦ駆動される。
【００３６】
上記構成の液晶表示装置において、第１及び第２垂直駆動回路１２、１３やセレクタ回路１４を含む駆動回路をコントロールするための各種のタイミングパルスが、液晶表示パネル１６の外部に設けられた制御ＩＣ（図示せず）から例えばＴＴＬレベルの低電圧振幅（例えば、０−３Ｖ）で入力される。そして、この低電圧振幅の各種のタイミングパルスは、液晶の駆動に必要な高電圧振幅（例えば、０−７Ｖ）のタイミングパルスにレベル変換回路１５でレベル変換される。本発明では、このレベル変換回路１５の具体的な構成を特徴としている。
【００３７】
［レベル変換回路１５］
図４は、レベル変換回路１５の具体的な構成の一例を示すブロック図である。このレベル変換回路１５には、一例として、イネーブルパルスｅｎｂ、その反転イネーブルパルスｘｅｎｂ、タイミング制御パルスｒｅｇ、セレクタ制御パルスｃｎｔ、垂直クロックパルスｖｃｋ、パーシャル制御パルスｐｒｔ、垂直同期パルスｖｄ、書込みイネーブルパルスｗｅ、ＤＣＤＣ制御パルスｄｄｃ、ビットパルスｂｉｔ、リセットパルスｒｓｔ、メモリ制御パルスｆｌｄ等、及びそれらの反転パルスが入力される。
【００３８】
本例に係るレベル変換回路１５は、第１のレベルシフト回路３１、第２のレベルシフト回路３２、タイミングコントロール回路３３、第３のレベルシフト回路３４及び第４のレベルシフト回路３５から構成されている。レベルシフト回路３１、３２、３４、３５は、上記各種のタイミングパルスを、外部回路電源の電圧振幅である例えば０−３Ｖの低電圧振幅から、内部回路電源の電圧振幅である例えば０−７Ｖの高電圧振幅（ＶＤＤレベル）にレベル変換する。以下、各回路部分の具体的な構成について説明する。
【００３９】
（第１のレベルシフト回路３１）
第１のレベルシフト回路３１は、内部回路電源がＯＮ時に常時動作状態となるレベルシフタ３１１によって構成されている。レベルシフタ３１１は、低電圧振幅のイネーブルパルスｅｎｂ及びその反転イネーブルパルスｘｅｎｂを、高電圧振幅のイネーブルパルスＥＮＢ及びその反転イネーブルパルスＸＥＮＢにレベルシフトする。イネーブルパルスＥＮＢは、図５のタイミングチャートから明らかなように、映像信号の水平ブランキング期間に低レベルとなるタイミングパルスであり、タイミングコントロール回路３３及び第一垂直駆動回路１２に供給される。反転イネーブルパルスＸＥＮＢは、第２のレベルシフト回路３２に供給される。
【００４０】
（第２のレベルシフト回路３２）
第２のレベルシフト回路３２は、ラッチ回路を基本とする周知の回路構成のレベルシフタ３２１によって構成されている。レベルシフタ３２１は、第１のレベルシフト回路３１から反転イネーブルパルスＸＥＮＢが供給される期間（イネーブルパルスＥＮＢの低レベル期間）だけ内部回路電源が供給されることによってその期間だけ動作状態となり、低電圧振幅のタイミング制御パルスｒｅｇ及びその反転制御パルスｘｒｅｇを、高電圧振幅のタイミング制御パルスＲＥＧにレベルシフトする。このタイミング制御パルスＲＥＧは、タイミングコントロール回路３３及び第３のレベルシフト回路３４に供給される。
【００４１】
（タイミングコントロール回路３３）
タイミングコントロール回路３３は、イネーブルパルスＥＮＢ及びタイミング制御パルスＲＥＧを２入力とする２個のタイミングジェネレータ３３１、３３２によって構成されている。図５に示すタイミングチャートから明らかなように、タイミングジェネレータ３３１は、イネーブルパルスＥＮＢの立ち下がりタイミングから、タイミング制御パルスＲＥＧの立ち上がりタイミングまでの期間は高レベルとなる制御パルスＬＴ１を発生し、タイミングジェネレータ３３２は、タイミング制御パルスＲＥＧの立ち下がりタイミングからイネーブルパルスＥＮＢの立ち上がりタイミングまでの期間は高レベルとなる制御パルスＬＴ２を発生する。これら制御パルスＬＴ１、ＬＴ２は、第３のレベルシフト回路３４に供給される。
【００４２】
（第３のレベルシフト回路３４）
第３のレベルシフト回路３４は、例えば６個のレベルシフタ３４１〜３４６によって構成されている。但し、その個数は６個に限られるものではなく、必要に応じて任意の個数に設定可能である。レベルシフタ３４１〜３４６としては、例えばサンプリングラッチ型のレベルシフタが用いられる。以下に、このサンプリングラッチ型レベルシフタの具体的な回路構成について説明する。
【００４３】
図６は、サンプリングラッチ型レベルシフタの具体的な回路構成の一例を示す回路図である。本例に係るサンプリングラッチ型レベルシフタは、図６に示すように、第１ラッチ回路部４１及び第２ラッチ回路部４２によって構成されている。
【００４４】
第１ラッチ回路部４１は、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ４１１と、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ４１２とが互いに並列に接続されてなるＣＭＯＳラッチセル４１３を備える。
【００４５】
このＣＭＯＳラッチセル４１３において、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の各ソースは負電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の各ソースは、ＰＭＯＳトランジスタＱｐ１３を介して正電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２のドレイン共通接続点が接続されているとともに、ＮＭＯＳトランジスタＱｎ１３を介して入力パルスｉｎが供給される。
【００４６】
また、ＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１のドレイン共通接続点が接続されているとともに、ＮＭＯＳトランジスタＱｎ１４を介して入力パルスｉｎの反転入力パルスｘｉｎが供給される。そして、ＰＭＯＳトランジスタＱｐ１３及びＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４の各ゲートには、先述した示すような制御パルスＬＴ１が印加される。
【００４７】
ノード(１)に得られるＶＤＤレベルのラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１５及びＰＭＯＳトランジスタＱｐ１４からなるＣＭＯＳインバータ４１４で反転されて出力される。ノード(２)に得られるＶＤＤレベルのラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１６及びＰＭＯＳトランジスタＱｐ１４からなるＣＭＯＳインバータ４１５で反転されて出力される。
【００４８】
一方、第２ラッチ回路部４２は、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６からなるＣＭＯＳインバータ４２１と、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７からなるＣＭＯＳインバータ４２２とが、正電源ＶＤＤと負電源ＶＳＳとの間に互いに並列に接続されてなるＣＭＯＳラッチセル４２３を基本構成としている。
【００４９】
このＣＭＯＳラッチセル４２３において、ＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７のドレイン共通接続点が接続されているとともに、ＣＭＯＳラッチセル４１３のノード(２)の反転パルスがＮＭＯＳトランジスタＱｎ１９を介して供給される。
【００５０】
ＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６のドレイン共通接続点が接続されているとともに、ＣＭＯＳラッチセル４１３のノード(１)の反転パルスがＮＭＯＳトランジスタＱｎ２０を介して供給される。ＮＭＯＳトランジスタＱｎ１９及びＮＭＯＳトランジスタＱｎ２０の各ゲートには、先述した制御パルスＬＴ２が印加される。
【００５１】
ノード(３)のラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１及びＰＭＯＳトランジスタＱｐ１８からなるＣＭＯＳインバータ４２４で反転されて反転出力パルスｘｏｕｔとなる。ノード(４)のラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２２及びＰＭＯＳトランジスタＱｐ１９からなるＣＭＯＳインバータ４２５で反転されて出力パルスｏｕｔとなる。
【００５２】
次に、上記構成のサンプリングラッチ型レベルシフタの回路動作について、図５に示すタイミングチャートを用いて説明する。
【００５３】
イネーブルパルスＥＮＢの高レベル期間（水平ブランキング期間）において、タイミングコントロール回路３３のタイミングジェネレータ３３１から高レベルの制御パルスＬＴ１が出力されると、第１ラッチ回路部４１のＰＭＯＳトランジスタＱｐ１３がオフ状態となり、ＣＭＯＳラッチセル４１３への正電源ＶＤＤの供給が遮断される。このとき、高レベルの制御パルスＬＴ１の印加によってＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４がオン状態となるため、入力パルスｉｎ、ｘｉｎがＣＭＯＳラッチセル４１３に入力される。
【００５４】
そして、制御パルスＬＴ１が低レベルに遷移、即ち制御パルスＬＴ１が消滅すると、ＰＭＯＳトランジスタＱｐ１３がオン状態となり、ＣＭＯＳラッチセル４１３への正電源ＶＤＤの供給が開始されると同時に、ＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４がオフ状態となることで入力パルスｉｎ、ｘｉｎがＣＭＯＳラッチセル４１３にラッチされる。
【００５５】
続いて、タイミングコントロール回路３３のタイミングジェネレータ３３２から高レベルの制御パルスＬＴ２が出力されると、第２ラッチ回路部４２のＮＭＯＳトランジスタＱｎ１９、Ｑｎ２０がオンとなるため、ＣＭＯＳラッチセル４１３のラッチデータがＮＭＯＳトランジスタＱｎ１９、Ｑｎ２０を介して第２ラッチ回路部４２に供給され、ＣＭＯＳラッチセル４２３にラッチされる。このラッチデータが、出力パルスｏｕｔ、ｘｏｕｔとして出力される。
【００５６】
このサンプリングラッチ型レベルシフタをレベルシフタ３４１〜３４６として用いてなる第３のレベルシフト回路３４において、レベルシフタ３４１は、低電圧振幅のセレクタ制御パルスｃｎｔ及びその反転制御パルスｘｃｎｔを、高電圧振幅のセレクタ制御パルスＣＮＴにレベルシフトする。このセレクタ制御パルスＣＮＴは、セレクタ回路１４（図１を参照。）に供給され、当該セレクタ回路１４をオフ状態にするための制御に用いられる。
【００５７】
レベルシフタ３４２は、低電圧振幅の垂直クロックパルスｖｃｋ及びその反転クロックパルスｘｖｃｋを、高電圧振幅の垂直クロックパルスＶＣＫ及びその反転クロックパルスＸＶＣＫにレベルシフトする。これら逆相の垂直クロックパルスＶＣＫ、ＸＶＣＫは、第１及び第２垂直駆動回路１２、１３に供給され、垂直走査の基準クロックとして用いられる。
【００５８】
レベルシフタ３４３は、低電圧振幅のパーシャル制御パルスｐｒｔ及びその反転制御パルスｘｐｒｔを、高電圧振幅のパーシャル制御パルスＰＲＴにレベルシフトする。このパーシャル制御パルスＰＲＴは、第１及び第２垂直駆動回路１２、１３に供給され、パーシャル表示モードでのライン（行）単位での領域指定に用いられる。ここで、パーシャル表示モードとは、画面の一部を通常表示とし、残りの画面を白又は黒表示とする部分画面表示モードとする。
【００５９】
レベルシフタ３４４は、低電圧振幅の垂直同期パルスｖｄ及びその反転同期パルスｘｖｄを、高電圧振幅の垂直同期パルスＶＤにレベルシフトする。この垂直同期パルスＶＤは、図７のタイミングチャートに示すように、１Ｆ期間中に１Ｈ期間高レベルとなるパルスであり、第１及び第２垂直駆動回路１２、１３に供給され、各々を構成するシフトレジスタの起動を指令する垂直スタートパルスＶＳＴとして用いられる。
【００６０】
レベルシフタ３４５は、低電圧振幅の書込みイネーブルパルスｗｅ及びその反転イネーブルパルスｘｗｅを、高電圧振幅の書込みイネーブルパルスＷＥにレベルシフトする。この書込みイネーブルパルスＷＥは、第二垂直駆動回路１３に供給され、画素部１１の各画素回路に対する信号の書込み制御に用いられる。
【００６１】
レベルシフタ３４６は、低電圧振幅のＤＣＤＣ制御パルスｄｄｃ及びその反転制御パルスｘｄｄｃを、高電圧振幅のＤＣＤＣ制御パルスＤＤＣにレベルシフトする。このＤＣＤＣ制御パルスＤＤＣは、ＤＣ−ＤＣコンバータ（図示せず）の制御に用いられる。このＤＣ−ＤＣコンバータは、レベル変換回路１５とともに画素部１１と同一基板上に搭載され、例えば内部回路電源ＶＤＤを基に、負電源ＶＳＳなどの直流電圧を生成するためのものである。
【００６２】
ここで、第３のレベルシフト回路３４でレベルシフトするタイミングパルス、即ちセレクタ制御パルスＣＮＴ、垂直クロックパルスＶＣＫ、パーシャル制御パルスＰＲＴ、垂直同期パルスＶＤ、書込みイネーブルパルスＷＥ及びＤＣＤＣ制御パルスＤＤＣは、１Ｈ期間に１回レベルシフトが必要なタイミングパルスである。
【００６３】
（第４のレベルシフト回路３５）
第４のレベルシフト回路３５は、例えば３個のレベルシフタ３５１、３５２、３５３によって構成されている。但し、その個数は３個に限られるものではなく、必要に応じて任意の個数に設定可能である。３個のレベルシフタ３５１、３５２、３５３としては、第２のレベルシフト回路３２を構成するレベルシフタ３２１と同様に、ラッチ回路を基本とする周知の回路構成のレベルシフタが用いられる。これらレベルシフタ３５１、３５２、３５３は、先述した垂直同期パルスＶＤが高レベルのとき動作状態となってレベルシフト動作を行う。
【００６４】
レベルシフタ３５１は、低電圧振幅のビットパルスｂｉｔ及びその反転パルスｘｂｉｔを、高振幅電圧のビットパルスＢＩＴにレベルシフトする。このビットパルスＢＩＴは、画素回路におけるメモリ回路２５（図２を参照）の制御に用いられる。レベルシフタ３５２は、低電圧振幅のリセットパルスｒｓｔ及びその反転パルスｘｒｓｔを、高振幅電圧のリセットパルスＲＳＴにレベルシフトする。このリセットパルスＲＳＴは、駆動回路全体の回路リセットに用いられる。レベルシフタ３５３は、低電圧振幅のメモリ制御パルスｆｌｄ及びその反転パルスｘｆｌｄを、高電圧振幅のメモリ制御パルスＦＬＤにレベルシフトする。このメモリ制御パルスＦＬＤは、メモリ回路２５の制御に用いられる。
【００６５】
ここで、第４のレベルシフト回路３５でレベルシフトするタイミングパルス、即ちビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤは、１Ｆ期間に１回レベルシフトが必要なタイミングパルスである。
【００６６】
なお、第３のレベルシフト回路３４で１Ｈ期間に１回レベルシフトするタイミングパルスとしては、セレクタ制御パルスＣＮＴ、垂直クロックパルスＶＣＫ、パーシャル制御パルスＰＲＴ、垂直同期パルスＶＤ、書込みイネーブルパルスＷＥ及びＤＣＤＣ制御パルスＤＤＣに限られるものではない。同様に、第４のレベルシフト回路３５で１Ｆ期間に１回レベルシフトするタイミングパルスとしても、即ちビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤに限られるものではない。
【００６７】
（レベル変換回路１５の作用効果）
以上したことから明らかなように、上記構成のレベル変換回路１５における各レベルシフタの制御は、
(１)常時電源ＯＮ状態となるレベルシフタ３１１の出力パルスを用いて次の階層のレベルシフタ３２１を動作状態にし、
(２)レベルシフタ３１１及びレベルシフタ３２１の各出力パルスを用いて制御パルスＬＴ１、ＬＴ２を生成し、
(３)これら制御パルスＬＴ１、ＬＴ２を用いて次の階層のレベルシフタ３４１〜３４６を動作状態にし、
(４)レベルシフタ３４１〜３４６のうちの一つの出力パルスを用いて次の階層のレベルシフタ３５１、３５２、３５３を動作状態にする
というように、各レベルシフタを必要な期間のみ動作状態にする制御を順に行ういわゆる階層型制御となっている。
【００６８】
この階層型制御の構成を採ることにより、次のような作用効果を得ることができる。すなわち、先ず、常時電源ＯＮ状態となるレベルシフタ３１１を設け、このレベルシフタ３１１でのレベルシフト後のイネーブルパルスＥＮＢを用いてその低レベルの期間（アクティブ期間）だけ次のレベルシフタ３２１を動作状態とし、このレベルシフタ３２１でのレベルシフト後の期間では当該レベルシフタ３２１内のラッチ回路部で電位を保持させることにより、イネーブルパルスＥＮＢの低レベルの期間以外ではレベルシフタ３２１の直流電流の消費分をカットすることができるため、レベル変換回路１５の低消費電力化が可能になる。
【００６９】
さらに、タイミングコントロール回路３３のタイミングジェネレータ３３１、３３２において、レベルシフタ３１１及びレベルシフタ３２１の出力パルス、即ちイネーブルパルスＥＮＢ及びタイミング制御パルスＲＥＧに基づいて、イネーブルパルスＥＮＢのアクティブ期間において異なるタイミングでアクティブとなる制御パルスＬＴ１、ＬＴ２を生成し、これら制御パルスＬＴ１、ＬＴ２を用いてサンプリングラッチ型レベルシフタからなるレベルシフタ３４１〜３４６を制御することにより、レベルシフタ３４１〜３４６各々での直流消費電流分を低減できる。
【００７０】
すなわち、図６に示したサンプリングラッチ型レベルシフタＩ６において、制御パルスＬＴ１、ＬＴ２を用いた制御により、入力パルスｉｎ、ｘｉｎの取り込みが行われる制御パルスＬＴ１のアクティブ期間（高レベル期間）では、ＣＭＯＳラッチセル４１３には電源ＶＤＤが供給されず、ＣＭＯＳラッチセル４１３には遷移電流が流れないため、ＣＭＯＳラッチセル４１３での直流電流の消費をほぼ０にすることができる。そして、この直流消費電流分は、レベルシフタ３４１〜３４６各々でカットされるため、本例ではそれが６個分の低減になるため、レベル変換回路１５全体では消費電力を大幅に低減可能になる。
【００７１】
また、１Ｆに１回のみしかレベルシフトする必要のないタイミングパルス、例えばビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤについては、１Ｆ期間中に１Ｈ期間だけ高レベルとなる垂直同期パルスＶＤを用いてレベルシフタ３５１、３５２、３５３を動作状態とし、レベルシフトを行うことにより、図７のタイミングチャートから明らかなように、これらパルスの立ち上がり、立ち下がりタイミングを１Ｈ期間内の自由な位置（時刻）に設定することが可能になる。
【００７２】
なお、本発明に係るレベル変換回路は、駆動回路一体型表示装置においてのみ低消費電力化の効果を発揮するものではない。したがって、駆動回路一体型表示装置に搭載されるレベル変換回路への適用に限られるものではなく、第１電圧振幅の各種のタイミングパルスをそれと異なる第２電圧振幅のタイミングパルスにレベルシフトするレベルシフタを複数個有するレベル変換回路全般に適用可能である。
【００７３】
＜第２実施形態＞
図８は、本発明の第２実施形態に係る表示装置、例えば液晶表示装置の全体構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００７４】
図８に示すように、本実施形態に係る液晶表示装置は、液晶セルを含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する垂直駆動回路１２と、この垂直駆動回路１２によって選択駆動された行の画素に対してセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路１４と、このセレクタ回路１４を選択駆動するセレクタパルスのレベル変換（レベルシフト）を行うレベル変換回路１５とを備える。
【００７５】
ここで、本実施形態に係る液晶表示装置は、垂直駆動回路１２、セレクタ回路１４及びレベル変換回路１５が、液晶表示パネル１６上に一体的に形成された駆動回路一体型の構成となっている。液晶表示パネル１６は、各画素回路のスイッチング素子、例えば薄膜トランジスタ（ＴＦＴ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とが重ね合わされ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料が封入された構造を備える。
【００７６】
［画素回路］
画素部１１には、ｎ行ｍ列の画素配列に対してｎ本の走査線１７−１〜１７−ｎ及びｍ本の信号線１８−１〜１８−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。画素回路は、例えば図９に示すように、画素選択をなすスイッチング素子、例えば薄膜トランジスタ２３と、この薄膜トランジスタ２３のドレインに一端が接続された保持容量２２と、薄膜トランジスタ２３のドレインに画素電極が接続された液晶容量（液晶セル）２１を備える。
【００７７】
ここで、液晶容量２１は、薄膜トランジスタ２３で形成される画素電極と、これに対向して形成される対向電極との間に生ずる容量を意味している。薄膜トランジスタ２３は、そのソースが信号線１８−１〜１８−ｍに接続され、そのゲートが走査線１７−１〜１７−ｎに接続されている。保持容量２２の他端には、一定の電位Ｃｓが印加される。液晶容量２１の対向電極には、コモン電圧ＶＣＯＭが印加される。
【００７８】
ここでは、画素回路として、基本的な回路構成のものを例に採って示したが、これに限られるものではなく、例えば、第１実施形態に係る液晶表示装置と同様に、画素回路ごとにメモリ回路を有し、アナログ画像信号による通常の表示とメモリ回路に保持したデジタル画像データによる静止画表示との混在表示に対応可能な構成のものであってもよい。
【００７９】
［垂直駆動系］
垂直駆動回路１２は例えばシフトレジスタなどによって構成され、画素部１１の走査線１７−１〜１７−ｎに対して順に走査パルスを与えて各画素回路を行単位で順に選択することによって垂直走査を行う。本例では、画素部１１の片側にのみ垂直駆動回路１２を配置する構成としたが、第１実施形態に係る液晶表示装置と同様に、画素部１１の左右両側に配置する構成を採ることも可能である。この左右両側配置の構成を採ることにより、走査線１７−１〜１７−ｎによって各画素回路に行単位で伝送される走査パルスの遅延を防止できる効果がある。
【００８０】
［セレクタ回路１４］
ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル１６の信号線１８−１〜１８−ｍの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。そのために、画素部１１において、信号線１８−１〜１８−ｍを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えばＢ（青）Ｇ（緑）Ｒ（赤）の繰り返しで配列されているカラー対応の液晶表示パネル１６の場合は、信号線１８−１〜１８−ｍについて互いに隣り合う３本ずつ（ＢＧＲ）が組になる。すなわち、本例の場合は３時分割駆動となる。
【００８１】
一方、セレクタ回路１４には、液晶表示パネル１６の外部に設けられたドライバＩＣ１９から、ｍ本の信号線１８−１〜１８−ｍに対してｍ／３チャンネル分のカラー画像信号が供給される。すなわち、ドライバＩＣ１９は、各チャンネルから対応する各組の３本の信号線に与えるＢＧＲの各信号を時系列で出力する。これに対して、セレクタ回路１４は、ドライバＩＣ１９から各チャンネルごとに出力される時系列の信号を時分割でサンプリングして各組の３本の信号線に順次供給する。
【００８２】
図１０は、３時分割駆動のセレクタ回路１４の概念図である。図１０から明らかなように、セレクタ回路１４は、ドライバＩＣ１９の１本の出力線と各組の３本の信号線との間に接続され、これら３本の信号線に与えられる信号を時分割にてサンプリングする３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３からなるセレクタ１４−１〜１４−ｋ（ｋ＝ｍ／３）を、ドライバＩＣ１９の各出力線に対応して有する構成となっている。
【００８３】
ここで、ドライバＩＣ１９から１本の出力線に対してＢＧＲの３画素分の信号が時系列で出力されると、このＢＧＲの時系列の信号が３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３による時分割駆動によって３本の信号線に順次振り分けられて供給される。３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３は、セレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲによって順にＯＮ／ＯＦＦ駆動される。これらセレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲは、液晶表示パネル１６の外部（以下、パネル外部と略称する）から入力されるセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲが、レベル変換回路１５において、外部回路電源電圧（例えば、３Ｖ）から液晶の駆動に必要な高電圧である内部回路電源電圧（例えば、７Ｖ）にレベル変換されたパルスである。
【００８４】
［レベル変換回路１５］
本実施形態では、レベル変換回路１５の具体的な構成に特徴を有する。以下に、レベル変換回路１５の構成及び作用について説明する。図１１は、レベル変換回路１５の具体的な構成の一例を示すプロック図である。
【００８５】
本構成例に係るレベル変換回路１５は、４個のレベルシフタ（Ｌ／Ｓ）５１〜５４、３個のタイミングコントローラ５５〜５７及び３個の電源スイッチ５８〜６０を有する構成となっている。レベルシフタ５１〜５４としては、例えば、内部回路電源電圧ＶＤＤ（以下、単に電源電圧ＶＤＤと記す）を動作電源電圧とし、外部回路電源電圧で入力されるパルスをラッチし、電源電圧ＶＤＤのレベルのパルスにレベルシフト（レベル変換）して出力する周知のラッチ回路を基本とする回路構成のものが用いられる。
【００８６】
レベルシフタ５１は、常時アクティブ（ＯＮ）状態にあり、パネル外部から入力される外部回路電源電圧のイネーブルパルスｅｎｂを、電源電圧ＶＤＤのイネーブルパルスＥＮＢにレベルシフトする。レベルシフタ５２はタイミングコントローラ５５とともにセレクタパルスｓｅｌＢに対応する回路部分を構成し、レベルシフタ５３はタイミングコントローラ５６とともにセレクタパルスｓｅｌＧに対応する回路部分を構成し、レベルシフタ５４はタイミングコントローラ５７とともにセレクタパルスｓｅｌＲに対応する回路部分を構成している。
【００８７】
タイミングコントローラ５５は、レベルシフタ５１でレベルシフトされたイネーブルパルスＥＮＢと、レベルシフタ５３でレベルシフトされたセレクタパルスＳＥＬＧとを２入力とし、これら２つのパルスＥＮＢ、ＳＥＬＧに基づいて電源スイッチ５８のＯＮ（閉）／ＯＦＦ（開）制御を行う。電源スイッチ５８は、タイミングコントローラ５５によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５２に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００８８】
レベルシフタ５２は、電源スイッチ５８を通して内部回路電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＢを、電源電圧ＶＤＤのセレクタパルスＳＥＬＢにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＢは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ１に供給される。レベルシフタ５２は、電源スイッチ５８によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００８９】
タイミングコントローラ５６は、レベルシフタ５２でレベルシフトされたセレクタパルスＳＥＬＢと、レベルシフタ５４でレベルシフトされたセレクタパルスＳＥＬＲとを２入力とし、これら２つのパルスＳＥＬＢ、ＳＥＬＲに基づいて電源スイッチ５９のＯＮ／ＯＦＦ制御を行う。電源スイッチ５９は、タイミングコントローラ５６によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５３に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００９０】
レベルシフタ５３は、電源スイッチ５９を通して電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＧを、内部回路電源電圧ＶＤＤのセレクタパルスＳＥＬＧにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＧは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ２に供給される。レベルシフタ５３は、電源スイッチ５９によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００９１】
タイミングコントローラ５７は、レベルシフタ５３でレベルシフトされたセレクタパルスＳＥＬＧと、レベルシフタ５１でレベルシフトされたイネーブルパルスＥＮＢとを２入力とし、これら２つのパルスＳＥＬＧ、ＥＮＢに基づいて電源スイッチ６０のＯＮ／ＯＦＦ制御を行う。電源スイッチ６０は、タイミングコントローラ５７によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５４に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００９２】
レベルシフタ５４は、電源スイッチ６０を通して電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＲを、電源電圧ＶＤＤのセレクタパルスＳＥＬＲにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＲは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ３に供給される。レベルシフタ５４は、電源スイッチ６０によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００９３】
なお、タイミングコントローラ５５、５６、５７には、外部からコントロールパルスＣＮＴが共通に与えられる。このコントロールパルスＣＮＴは、レベルシフタ５２、５３、５４を一括してアクティブ状態／非アクティブ状態に制御するための信号である。コントロールパルスＣＮＴが低（Ｌ）レベルになると、レベルシフタ５２、５３、５４が非アクティブ状態となってその出力を保持する（図１３、図１４のタイミングチャート参照）。
次に、上記構成のレベル変換回路１５の回路動作について、図１２のタイミングチャートを用いて説明する。
【００９４】
先ず、１Ｈ期間（Ｈは水平走査期間）内において、信号線１８−１〜１８−ｍへの信号の書込みを許容するイネーブルパルスｅｎｂが、パネル外部からレベルシフタ５１に入力されると、レベルシフタ５１は、外部回路電源電圧のイネーブルパルスｅｎｂを電源電圧ＶＤＤのイネーブルパルスＥＮＢにレベルシフトする。このレベルシフトされたイネーブルパルスＥＮＢは、タイミングコントローラ５５、５７に入力される。
【００９５】
イネーブルパルスＥＮＢがタイミングコントローラ５５に入力されると、その立ち下がりタイミングｔ１でタイミングコントローラ５５は電源スイッチ３９をＯＮ状態にする。これにより、電源スイッチ５９を通してレベルシフタ５２に電源電圧ＶＤＤが供給され、レベルシフタ５２がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＢが入力されると、このセレクタパルスｓｅｌＢはレベルシフタ５２で電源電圧ＶＤＤのセレクタパルスＳＥＬＢにレベルシフトされ、タイミングコントローラ５６に入力される。
【００９６】
セレクタパルスＳＥＬＢがタイミングコントローラ５６に入力されると、その立ち下がりタイミングｔ２でタイミングコントローラ５６は電源スイッチ６０をＯＮ状態にする。これにより、電源スイッチ６０を通してレベルシフタ５３に電源電圧ＶＤＤが供給され、レベルシフタ５３がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＧが入力されると、このセレクタパルスｓｅｌＧはレベルシフタ５３で電源電圧ＶＤＤのセレクタパルスＳＥＬＧにレベルシフトされ、タイミングコントローラ５５、５７に入力される。
【００９７】
セレクタパルスＳＥＬＧがタイミングコントローラ５５に入力されると、その立ち上がりタイミングｔ３でタイミングコントローラ５５は電源スイッチ５９をＯＦＦ状態にする。これにより、レベルシフタ５２への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５２が非アクティブ状態となる。すなわち、レベルシフタ５２は、セレクタパルスｓｅｌＢをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【００９８】
セレクタパルスＳＥＬＧがタイミングコントローラ５７に入力されると、その立ち下がりタイミングｔ４でタイミングコントローラ５７は電源スイッチ６１をＯＮ状態にする。これにより、電源スイッチ６１を通してレベルシフタ５４に電源電圧ＶＤＤが供給され、レベルシフタ５４がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＲが入力されると、このセレクタパルスｓｅｌＲはレベルシフタ５４で電源電圧ＶＤＤのセレクタパルスＳＥＬＲにレベルシフトされ、タイミングコントローラ５６に入力される。
【００９９】
セレクタパルスＳＥＬＲがタイミングコントローラ５６に入力されると、その立ち上がりタイミングｔ５でタイミングコントローラ５６は電源スイッチ６０をＯＦＦ状態にする。これにより、レベルシフタ５３への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５３が非アクティブ状態となる。すなわち、レベルシフタ５３は、セレクタパルスｓｅｌＧをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【０１００】
イネーブルパルスｅｎｂが低レベルに遷移し、イネーブルパルスＥＮＢが高レベルに遷移すると、レベルシフタ５７はその立ち上がりタイミングｔ６で電源スイッチ６１をＯＦＦ状態にする。これにより、レベルシフタ５４への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５４が非アクティブ状態となる。すなわち、レベルシフタ５４は、セレクタパルスｓｅｌＲをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【０１０１】
上述した動作説明から明らかなように、レベルシフタ５２、５３、５４は、セレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。このことは、レベルシフタ５２、５３、５４を含むレベル変換回路１５が、セレクタ回路１４のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３がＯＮ時（選択時）にのみアクティブ状態となり、ＯＦＦ時（非選択時）には非アクティブ状態となることを意味する。
【０１０２】
ここで、時分割駆動を行うセレクタ回路１４において、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３は常にＯＮ状態にあるのではなく、それぞれ順番にＯＮ／ＯＦＦ動作を繰り返すのであり、しかもそれらが互いに連続してＯＮ／ＯＦＦ動作を行う必要性はなく、相互に間隔をおきながらも、１Ｈ期間内で順番にＯＮ／ＯＦＦ動作を完了できれば足りる。
【０１０３】
このことに鑑み、本実施形態においては、セレクタ回路１４の非選択時には、レベル変換回路１５におけるレベルシフタ５２、５３、５４への電源電圧ＶＤＤの供給を停止して、非アクティブ状態とする構成を採るようにしている。この構成を採ることにより、レベル変換回路１５において、セレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲをレベルシフトする必要がない期間では、レベルシフタ５２、５３、５４で直流電流が消費されることがないため、その分だけレベル変換回路１５、ひいては駆動回路全体の消費電力を低減できる。
【０１０４】
上記構成のレベル変換回路１５では、信号線１８−１〜１８−ｍへの信号の書込みを許容するイネーブルパルスｅｎｂをレベルシフトするレベルシフタ５１については常時アクティブ状態となっており、したがってレベルシフタ５１からはレベルシフト後のイネーブルパルスＥＮＢが常に出力されているため、画面の一部を通常表示とし、残りの画面を白又は黒表示とするパーシャル表示モード（部分画面表示モード）との併用も可能である。
【０１０５】
すなわち、パーシャル表示モードにおいて、残りの画面を白又は黒表示とする際には、セレクタ回路１４のセレクタ１４−１〜１４−ｋを常時選択状態にする必要があるが、その表示領域では先述した回路動作のシーケンスをとり、非表示領域においては、図１３のタイミングチャートに示すように、非表示領域の初段よりセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲについてレベルシフト後の出力をラッチすることにより、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３が常時ＯＮ状態となる。このため、非表示期間においては、常時白もしくは黒信号を書込み可能となり、従来のパーシャル表示が可能となる。
【０１０６】
画素ごとにメモリを有する場合は、メモリ表示部において、セレクタ回路１４のセレクタ１４−１〜１４−ｋを常時選択状態にする必要がないため、常時非選択状態とすることができる。この場合、その有効表示領域では先述した回路動作のシーケンスをとり、メモリ表示部においては、図１４のタイミングチャートに示すように、非表示領域の初段よりセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲについてレベルシフト後の出力（低レベル）をラッチすることにより、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３が常時ＯＦＦ状態となる。このため、メモリ表示期間において、レベルシフタ５１〜５４の直流電力、セレクタ１４−１〜１４−ｋへの充放電電力、さらに信号線１８−１〜１８−ｍへの充放電電力端をカットできる。
【０１０７】
上述した第１、第２実施形態においては、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に採って説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてＥＬ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）素子を用いたＥＬ表示装置など、レベル変換回路を搭載した駆動回路一体型表示装置全般に適用可能である。
【０１０８】
＜適用例＞
図１５は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。
【０１０９】
本例に係る携帯電話機は、装置筐体６１の前面側に、スピーカ部６２、出力表示部６３、操作部６４及びマイク部６５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、出力表示部６３には例えば液晶表示装置が用いられ、この液晶表示装置として先述した第１又は第２実施形態に係る液晶表示装置が用いられる。
【０１１０】
この種の携帯電話機における出力表示部６３には、スタンバイモード等での表示機能として、画面の縦方向における一部の領域にのみ画表示を行うパーシャル表示モードがある。一例として、スタンバイモードでは、図１６に示すように、画面の一部の領域にバッテリ残量、受信感度あるいは時間などの情報が常に表示された状態にある。そして、残りの表示領域には例えば白（あるいは、黒）表示が行われる。
【０１１１】
このように、例えばパーシャル表示機能を持つ出力表示部６３を搭載した携帯電話機において、その出力表示部６３として先述した第１実施形態に係る液晶表示装置を用い、複数個のレベルシフタからなるレベル変換回路の制御に、先述した階層型制御を用いて必要な期間のみ各レベルシフタを動作状態にするようにすることにより、レベル変換回路における直流消費電力分のカットによる低消費電力化が可能であるため、主電源であるバッテリの一回の充電での使用時間の長時間化が図れるという利点がある。
【０１１２】
また、出力表示部６３として、先述した第２実施形態に係る液晶表示装置を用い、セレクタ非選択時にはレベル変換回路（レベルシフタ）を非アクティブ状態にすることにより、直流消費電力分のカットによる低消費電力化が可能であるため、バッテリの一回の充電での使用時間の長時間化が図れるという利点がある。
【０１１３】
なお、ここでは、携帯電話機に適用した場合を例に採って説明したが、これに限られるものではなく、親子電話の子機やＰＤＡなど携帯端末装置全般に適用可能である。
【０１１４】
【発明の効果】
本発明によれば、複数個のレベルシフタからなるレベル変換回路の制御に階層型制御を用いて必要な期間のみ各レベルシフタを動作状態にするようにしたことにより、常時動作状態にあるときに比べてレベル変換回路での直流電流の消費を低減できるため、その分だけ装置全体の低消費電力化が可能となる。
【０１１５】
また、画素部の信号線の駆動にセレクタ駆動方式を用いるとともに、外部から入力されるセレクタパルスをレベル変換するレベル変換回路を有する表示装置において、セレクタ（選択手段）の非選択時にはレベル変換回路を非アクティブ状態にするようにしたことにより、常時アクティブ状態にあるときに比べて、レベル変換回路の直流電流の消費を低減できるため、その分だけ装置全体の低消費電力化が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図２】 本発明の第１実施の形態に係る液晶表示装置を構成する画素回路の回路構成の一例を示す回路図である。
【図３】 第１実施形態に係る液晶表示装置を構成する３時分割駆動のセレクタ回路の概念図である。
【図４】 第１実施形態に係る液晶表示装置を構成するレベル変換回路の具体的な構成の一例を示すブロック図である。
【図５】 レベル変換回路の動作を説明するためのタイミングチャート（その１）である。
【図６】 サンプリングラッチ型レベルシフタの具体的な回路例を示す回路図である。
【図７】 レベル変換回路の動作を説明するためのタイミングチャート（その２）である。
【図８】 本発明の第２実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図９】 本発明の第２実施形態に係る液晶表示装置を構成する画素回路の基本的な回路構成を示す回路図である。
【図１０】 本発明の第２実施形態に係る液晶表示装置を構成する３時分割駆動のセレクタ回路の概念図である。
【図１１】 本発明の第２実施形態に係る液晶表示装置に用いられるレベル変換回路の具体的な構成の一例を示すブロック図である。
【図１２】 レベル変換回路の動作を説明するためのタイミングチャートである。
【図１３】 パーシャル表示モード時の動作を説明するためのタイミングチャート（その１）である。
【図１４】 パーシャル表示モード時の動作を説明するためのタイミングチャート（その２）である。
【図１５】 本発明に係る携帯電話機の概略構成を示す外観図である。
【図１６】 出力表示部の表示例を示す図である。
【発明の属する技術分野】
本発明は、レベル変換回路、表示装置及び携帯端末装置に関し、特に第１電圧振幅の各種のパルス信号をそれと異なる第２電圧振幅のパルス信号にレベル変換（レベルシフト）するレベル変換回路と、この回路を搭載した表示装置に関し、更にこの表示装置を出力表示部として用いた携帯端末装置に関する。
【０００２】
【従来の技術】
従来、表示装置として、例えば、液晶セルを含む画素が行列状に配列されてなる画素部における各画素を駆動するための駆動回路を、画素部と同一の基板（液晶表示パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置が知られている。この駆動回路一体型液晶表示装置には、パネル外部に設けられた制御ＩＣからパネル内に入力される例えばＴＴＬレベルの低電圧振幅の各種のタイミングパルスを、液晶の駆動に必要な高電圧振幅のタイミングパルスにレベル変換して駆動回路に供給するレベル変換回路が液晶表示パネル上に設けられている。
【０００３】
画素部を駆動する駆動回路では、画素部の各画素を行単位で選択駆動する際に用いる垂直走査のための垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫや、垂直走査によって選択された行の各画素への信号の書込みを許容する書込みイネーブルパルスＷＥ等の各種のタイミングパルスが用いられる。そして、これらのタイミングパルスは各々タイミングが異なることから、別々のレベル変換回路でレベルシフトされることになる。
【０００４】
ところで、液晶表示装置は、電界の有無によって液晶の分子配列形態を変え、光の透過／遮断制御を行うことによって画像表示を行うものであり、原理的に、駆動するための電力をあまり必要とせず、消費電力が少なくて済む低消費電力の表示デバイスであることから、特にバッテリを主電源とする携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等の携帯端末装置の出力表示部として広く用いられている。この種の用途の液晶表示装置では、一回の充電でバッテリを長時間使用できるようにするために、駆動電圧の低電圧化や駆動周波数の低周波数化によって低消費電力化が進められている。
【０００５】
上述した駆動回路一体型液晶表示装置では、各種のタイミングパルスをレベルシフトするレベル変換回路の各々を、常時電源ＯＮの状態で使用していたため、不要な直流電流の消費があり、駆動回路全体の消費電力低減の妨げとなっていた。したがって、特に携帯電話機やＰＤＡ等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。
【０００６】
また、表示装置、例えば液晶表示装置の駆動方式には、単純マトリクス方式とアクティブマトリクス方式とがあるが、近年では、応答特性や視認特性に優れるアクティブマトリクス方式が多用されている。このアクティブマトリクス方式の液晶表示装置において、液晶表示パネルの駆動に際しては、信号を書き込もうとする行（ライン）の走査線を選択し、しかる後信号線に例えばパネル外部のドライバＩＣから信号を供給することにより、マトリクスで駆動対象として決定される画素に対して信号を書き込むことになる。
【０００７】
ここで、液晶表示パネルの信号線とそれを駆動するパネル外部のドライバＩＣの出力とを１対１の対応関係に設定したのでは、信号線の本数だけ出力数を持つドライバＩＣを用意する必要があるとともに、当該ドライバＩＣと液晶表示パネルとの間を接続するのにその本数分の配線が必要となる。このような観点から、近年、液晶表示パネルの信号線をドライバＩＣの１つの出力に対して複数本を単位（組）として割り当て、この複数本の信号線を時分割にて選択してその選択した信号線にドライバＩＣの出力信号を時分割で振り分けて供給するセレクタ駆動方式が採用されている。
【０００８】
このセレクタ駆動方式は、具体的には、ドライバＩＣの出力と液晶表示パネルの信号線とを１対Ｎ（Ｎは２以上の整数）の対応関係に設定し、ドライバＩＣの１つの出力信号に対して割り当てられたＮ本の信号線をＮ時分割にて選択して駆動するという駆動方式である。このセレクタ駆動方式を採用することにより、ドライバＩＣの出力数及び当該ドライバＩＣと液晶表示パネルとの間の配線の本数を、信号線の本数の１／Ｎに削減可能となる。
【０００９】
ここで、画素部の駆動回路を画素部と同一の基板（液晶表示パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置において、上記のセレクタ駆動方式を採る場合、ドライバＩＣの１つの出力信号をＮ本の信号線に対して時分割にて振り分けるためのセレクタ回路が液晶表示パネル上に搭載されることになる。また、このセレクタ回路は、外部から供給されるセレクトパルスによって切り替え（選択）制御が行われる。
【００１０】
液晶表示パネル上にはさらに、外部ＩＣからパネル内に供給される例えばＴＴＬレベルの低電圧振幅の信号を、液晶の駆動に必要な高電圧振幅の信号に変換するレベル変換回路が搭載される。上記セレクタパルスに関して言えば、当該セレクタパルスがＴＴＬレベルの低電圧振幅（例えば、０−３Ｖ）でレベル変換回路に入力され、このレベル変換回路で液晶の駆動に必要な高電圧振幅（例えば、０−７Ｖ）にレベルシフトされた後、時分割制御のためのセレクタ回路に供給されることになる。
【００１１】
上述したセレクタ駆動方式の液晶表示装置では、外部回路電源電圧のセレクタパルスを内部回路電源電圧にレベル変換（レベルシフト）するレベル変換回路を、従来は、常時電源ＯＮの状態で使用していたため、不要な直流電流の消費があり、駆動回路全体の消費電力低減の妨げとなっていた。したがって、特に携帯電話機やＰＤＡ等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。
【００１２】
発明の開示
本発明の目的は、直流電流の消費分を低減し、装置全体の低消費電力化を可能としたレベル変換回路、これを搭載した表示装置及び当該表示装置を出力表示部として用いた携帯端末装置を提供することにある。
【００１３】
【課題を解決するための手段】
上述した目的を達成するために提案される本発明に係るレベル変換回路は、常時動作状態にあり、一定期間アクティブとなる第１のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第１の回路と、この第１の回路でレベル変換後の第１のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第２のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第２の回路と、第１、第２の回路でレベル変換後の第１、第２のタイミングパルスに基づいて第１のタイミングパルスのアクティブ期間でアクティブとなる制御パルスを発生するタイミングコントロール回路と、制御パルスを用いてそのアクティブ期間に動作状態となり、第３のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第３の回路とを備える。
【００１４】
このレベル変換回路は、駆動回路一体型の表示装置に搭載され、基板外部から入力される第１電圧振幅のタイミングパルスを第２電圧振幅にレベル変換するのに用いられる。また、このレベル変換回路を搭載した駆動回路一体型表示装置は、携帯端末装置の出力表示部として用いられる。
【００１５】
上述のレベル変換回路、これを搭載した表示装置又はこの表示装置を出力表示部として用いた携帯端末装置において、第１の回路が常時動作状態にあるのに対して、第２の回路は第１のタイミングパルスがアクティブ期間にあるときにのみ動作状態となって第２のタイミングパルスのレベル変換を行う。これにより、第１、第２の回路が共に常時動作状態にあるときに比べて、第２の回路に非動作状態になる期間が存在する分だけ、レベル変換回路での直流電流の消費を低減できる。
【００１６】
本発明の更に他の目的、本発明によって得られる具体的な利点は、以下において図面を参照して説明される実施の形態の説明から一層明らかにされるであろう。
【００１７】
【発明を実施するための最良の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置の全体構成の概略を示すブロック図である。
【００１９】
本実施形態に係る液晶表示装置は、図１に示すように、液晶セル部を含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する第１及び第２垂直駆動回路１２、１３と、これら垂直駆動回路１２、１３によって選択駆動された行の画素回路に対して後述するセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路１４と、パネル外部から入力される各種のタイミングパルスのレベル変換を行うレベル変換回路１５とを有する。
【００２０】
ここで、本実施形態に係る液晶表示装置は、第１及び第２垂直駆動回路１２、１３、セレクタ回路１４及びレベル変換回路１５が、画素部１１が形成された基板（以下、液晶表示パネルと称す）１６上に一体的に形成された駆動回路一体型の構成を有する。液晶表示パネル１６は、各画素回路のスイッチング素子である例えば薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極などが形成された対向基板とが重ね合わされ、これら基板間に液晶が封入された構造とされている。
【００２１】
画素部１１には、ｎ行ｍ列の画素配列に対して、ｎ本の走査線１７−１〜１７−ｎ及びｍ本の信号線１８−１〜１８−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。この画素部１１の各画素回路に対して、セレクタ回路１４による選択制御の下に、交流化された画像信号が信号線１８−１〜１８−ｍを通して供給される。ここで、交流駆動化された画像信号とは、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化することから、この液晶の劣化を防ぐために、コモン電圧（シグナルセンタ）ＶＣＯＭを中心にある周期にて極性が反転する画像信号のことを言う。
【００２２】
交流駆動化された画像信号による駆動は、画像信号の極性反転のタイミングにより、１Ｆ（１Ｆは１フィールド期間）反転駆動と１Ｈ（１Ｈは１水平走査期間）反転駆動とに大別される。１Ｆ反転駆動は、ある極性の画像信号を全画素に書き込んだ後に、画像信号の極性を反転させる駆動法である。一方、１Ｈ反転駆動は、１ライン（１行）ごとに画像信号の極性を反転させ、これをさらにフィールドごとに反転させる駆動法である。
【００２３】
本実施形態に係る液晶表示装置においては、交流化された画像信号として、通常表示のためのアナログ画像信号と静止画用のデジタル画像データとが、液晶表示パネル１６の外部に設けられたドライバＩＣ１９からセレクタ回路１４を通して適宜供給される。
【００２４】
［画素回路］
図２は、ｉ行ｉ列目の画素回路の構成の一例を示す回路図である。当該画素回路は、液晶セル２１、保持容量２２、画素選択用スイッチ４３、データ書込み用スイッチ２４、メモリ回路２５、データ読出し用バッファ２６及びデータ読出し用スイッチ２７を有する。
【００２５】
液晶セル２１及び保持容量２２は、その各一端が共通接続されて液晶セル部を構成している。液晶セル２１の他端にはコモン電圧ＶＣＯＭが印加され、保持容量２２の他端には１Ｈ又は１Ｆごとに極性が反転する電位Ｃｓが印加される。画素選択用スイッチ４３は、その一端が信号線１８−ｉに、その他端が液晶セル２１及び保持容量２２の各一端にそれぞれ接続され、走査線１７−ｉを介して与えられる走査信号ＧＡＴＥによって駆動されることで、液晶セル部に対するアナログ画像信号の書込みを行う。
【００２６】
データ書込み用スイッチ２４は、その一端が信号線１８−ｉに、その他端がメモリ回路２５の入力端にそれぞれ接続されており、データ書込み制御線２８−ｉを介して与えられる書込み制御信号ｄｗＧＡＴＥによって駆動されることで、メモリ回路２５に対するデジタル画像データの書込みを行う。メモリ回路２５に書き込まれたデジタル画像データは、読出し用バッファ２６を通して読み出される。なお、デジタル画像データは、以下メモリデータと略称する場合もある。
【００２７】
データ読出し用スイッチ２７は、その一端が読出し用バッファ２６の出力端に、その他端が液晶セル２１及び保持容量２２の各一端にそれぞれ接続されており、データ読出し制御線２９−ｉを介して与えられるデータ読出し制御信号ｄｒＧＡＴＥによって駆動されることで、読出し用バッファ２６を通してメモリ回路２５から読み出されたデジタル画像データの液晶セル部への書込みを行う。メモリ回路２５には、電源制御線３０−ｉを介して電源電圧ＶＣＣＭＥＭが供給される。
【００２８】
画素回路としては、必ずしもメモリ回路を有する構成のものと限られるものではなく、液晶セル２１、保持容量２２及び画素トランジスタ（ＴＦＴ）からなる基本的な構成の画素回路であっても良いことは勿論である。
【００２９】
［垂直駆動系］
画素部１１の各画素（画素回路）を行単位で選択駆動する垂直駆動系は、図１から明らかなように、第１垂直駆動回路１２と第２垂直駆動回路１３とに分けられている。これら垂直駆動回路１２、１３は、図２に示す画素回路が有する４本の配線、即ち走査線１７−ｉ、データ書込み制御線２８−ｉ、データ読出し制御線２９−ｉ及び電源制御線３０−ｉの駆動を２本ずつ担っている。具体的には、第１垂直駆動回路１２が走査線１７−ｉ及びデータ読出し制御線２９−ｉの駆動を担い、第２垂直駆動回路１３がデータ書込み制御線２８−ｉ及び電源制御線３０−ｉの駆動を担っている。
【００３０】
［セレクタ回路１４］
ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル１６の信号線１８−１〜１８−ｍの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。このセレクタ駆動方式とは、信号線１８−１〜１８−ｍをドライバＩＣ１９の１つの出力に対して複数本を単位（組）として割り当て、この複数本の信号線を時分割にて選択してその選択した信号線にドライバＩＣ１９の出力信号を時分割にて振り分けて供給する駆動方式である。
【００３１】
具体的には、ドライバＩＣ１９の１つの出力と信号線１８−１〜１８−ｍとを１対Ｎ（Ｎは２以上の整数）の対応関係に設定し、ドライバＩＣ１９の１つの出力信号に対して割り当てられたＮ本の信号線をＮ時分割にて選択して駆動するというものである。このセレクタ駆動方式を採用することにより、ドライバＩＣ１９の出力数及び当該ドライバＩＣ１９と液晶表示パネル１６との間の配線の本数を、信号線１８−１〜１８−ｍの本数ｍの１／Ｎに削減可能になるという利点がある。
【００３２】
このセレクタ方式を採用するために、画素部１１において、信号線１８−１〜１８−ｍを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えばＢ（青）Ｇ（緑）Ｒ（赤）の繰り返しで配列されているカラー対応の液晶表示パネル１６の場合は、信号線１８−１〜１８−ｍについて互いに隣り合う３本ずつ（ＢＧＲ）が組になる。すなわち、本例の場合は３時分割駆動となる。
【００３３】
一方、セレクタ回路１４には、液晶表示パネル１６の外部に設けられたドライバＩＣ１９から、ｍ本の信号線１８−１〜１８−ｍに対してｍ／３チャンネル分のカラー画像信号が供給される。すなわち、ドライバＩＣ１９は、各チャンネルから対応する各組の３本の信号線に与えるＢＧＲの各信号を時系列で出力する。これに対して、セレクタ回路１４は、ドライバＩＣ１９から各チャンネルごとに出力される時系列の信号を時分割にてサンプリングして各組の３本の信号線に順次供給する。
【００３４】
図３は、３時分割駆動のセレクタ回路１４の概念図である。図３に示すように、セレクタ回路１４は、ドライバＩＣ１９の１本の出力線と各組の３本の信号線との間に接続され、これら３本の信号線に与えられる信号を時分割にてサンプリングする３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３からなるセレクタ（ＳＥＬ）１４−１〜１４−ｋ（ｋ＝ｍ／３）を、ドライバＩＣ１９の各出力線に対応した構成とされている。
【００３５】
ここで、ドライバＩＣ１９から１本の出力線に対してＢＧＲの３画素分の画像信号が時系列で出力されると、この１系統のＢＧＲ時系列の画像信号が３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３による時分割駆動によって３本の信号線に順次振り分けられて供給される。３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３は、セレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲによって順にＯＮ／ＯＦＦ駆動される。
【００３６】
上記構成の液晶表示装置において、第１及び第２垂直駆動回路１２、１３やセレクタ回路１４を含む駆動回路をコントロールするための各種のタイミングパルスが、液晶表示パネル１６の外部に設けられた制御ＩＣ（図示せず）から例えばＴＴＬレベルの低電圧振幅（例えば、０−３Ｖ）で入力される。そして、この低電圧振幅の各種のタイミングパルスは、液晶の駆動に必要な高電圧振幅（例えば、０−７Ｖ）のタイミングパルスにレベル変換回路１５でレベル変換される。本発明では、このレベル変換回路１５の具体的な構成を特徴としている。
【００３７】
［レベル変換回路１５］
図４は、レベル変換回路１５の具体的な構成の一例を示すブロック図である。このレベル変換回路１５には、一例として、イネーブルパルスｅｎｂ、その反転イネーブルパルスｘｅｎｂ、タイミング制御パルスｒｅｇ、セレクタ制御パルスｃｎｔ、垂直クロックパルスｖｃｋ、パーシャル制御パルスｐｒｔ、垂直同期パルスｖｄ、書込みイネーブルパルスｗｅ、ＤＣＤＣ制御パルスｄｄｃ、ビットパルスｂｉｔ、リセットパルスｒｓｔ、メモリ制御パルスｆｌｄ等、及びそれらの反転パルスが入力される。
【００３８】
本例に係るレベル変換回路１５は、第１のレベルシフト回路３１、第２のレベルシフト回路３２、タイミングコントロール回路３３、第３のレベルシフト回路３４及び第４のレベルシフト回路３５から構成されている。レベルシフト回路３１、３２、３４、３５は、上記各種のタイミングパルスを、外部回路電源の電圧振幅である例えば０−３Ｖの低電圧振幅から、内部回路電源の電圧振幅である例えば０−７Ｖの高電圧振幅（ＶＤＤレベル）にレベル変換する。以下、各回路部分の具体的な構成について説明する。
【００３９】
（第１のレベルシフト回路３１）
第１のレベルシフト回路３１は、内部回路電源がＯＮ時に常時動作状態となるレベルシフタ３１１によって構成されている。レベルシフタ３１１は、低電圧振幅のイネーブルパルスｅｎｂ及びその反転イネーブルパルスｘｅｎｂを、高電圧振幅のイネーブルパルスＥＮＢ及びその反転イネーブルパルスＸＥＮＢにレベルシフトする。イネーブルパルスＥＮＢは、図５のタイミングチャートから明らかなように、映像信号の水平ブランキング期間に低レベルとなるタイミングパルスであり、タイミングコントロール回路３３及び第一垂直駆動回路１２に供給される。反転イネーブルパルスＸＥＮＢは、第２のレベルシフト回路３２に供給される。
【００４０】
（第２のレベルシフト回路３２）
第２のレベルシフト回路３２は、ラッチ回路を基本とする周知の回路構成のレベルシフタ３２１によって構成されている。レベルシフタ３２１は、第１のレベルシフト回路３１から反転イネーブルパルスＸＥＮＢが供給される期間（イネーブルパルスＥＮＢの低レベル期間）だけ内部回路電源が供給されることによってその期間だけ動作状態となり、低電圧振幅のタイミング制御パルスｒｅｇ及びその反転制御パルスｘｒｅｇを、高電圧振幅のタイミング制御パルスＲＥＧにレベルシフトする。このタイミング制御パルスＲＥＧは、タイミングコントロール回路３３及び第３のレベルシフト回路３４に供給される。
【００４１】
（タイミングコントロール回路３３）
タイミングコントロール回路３３は、イネーブルパルスＥＮＢ及びタイミング制御パルスＲＥＧを２入力とする２個のタイミングジェネレータ３３１、３３２によって構成されている。図５に示すタイミングチャートから明らかなように、タイミングジェネレータ３３１は、イネーブルパルスＥＮＢの立ち下がりタイミングから、タイミング制御パルスＲＥＧの立ち上がりタイミングまでの期間は高レベルとなる制御パルスＬＴ１を発生し、タイミングジェネレータ３３２は、タイミング制御パルスＲＥＧの立ち下がりタイミングからイネーブルパルスＥＮＢの立ち上がりタイミングまでの期間は高レベルとなる制御パルスＬＴ２を発生する。これら制御パルスＬＴ１、ＬＴ２は、第３のレベルシフト回路３４に供給される。
【００４２】
（第３のレベルシフト回路３４）
第３のレベルシフト回路３４は、例えば６個のレベルシフタ３４１〜３４６によって構成されている。但し、その個数は６個に限られるものではなく、必要に応じて任意の個数に設定可能である。レベルシフタ３４１〜３４６としては、例えばサンプリングラッチ型のレベルシフタが用いられる。以下に、このサンプリングラッチ型レベルシフタの具体的な回路構成について説明する。
【００４３】
図６は、サンプリングラッチ型レベルシフタの具体的な回路構成の一例を示す回路図である。本例に係るサンプリングラッチ型レベルシフタは、図６に示すように、第１ラッチ回路部４１及び第２ラッチ回路部４２によって構成されている。
【００４４】
第１ラッチ回路部４１は、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ４１１と、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ４１２とが互いに並列に接続されてなるＣＭＯＳラッチセル４１３を備える。
【００４５】
このＣＭＯＳラッチセル４１３において、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２の各ソースは負電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の各ソースは、ＰＭＯＳトランジスタＱｐ１３を介して正電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２のドレイン共通接続点が接続されているとともに、ＮＭＯＳトランジスタＱｎ１３を介して入力パルスｉｎが供給される。
【００４６】
また、ＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１のドレイン共通接続点が接続されているとともに、ＮＭＯＳトランジスタＱｎ１４を介して入力パルスｉｎの反転入力パルスｘｉｎが供給される。そして、ＰＭＯＳトランジスタＱｐ１３及びＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４の各ゲートには、先述した示すような制御パルスＬＴ１が印加される。
【００４７】
ノード(１)に得られるＶＤＤレベルのラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１５及びＰＭＯＳトランジスタＱｐ１４からなるＣＭＯＳインバータ４１４で反転されて出力される。ノード(２)に得られるＶＤＤレベルのラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１６及びＰＭＯＳトランジスタＱｐ１４からなるＣＭＯＳインバータ４１５で反転されて出力される。
【００４８】
一方、第２ラッチ回路部４２は、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６からなるＣＭＯＳインバータ４２１と、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７からなるＣＭＯＳインバータ４２２とが、正電源ＶＤＤと負電源ＶＳＳとの間に互いに並列に接続されてなるＣＭＯＳラッチセル４２３を基本構成としている。
【００４９】
このＣＭＯＳラッチセル４２３において、ＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７のドレイン共通接続点が接続されているとともに、ＣＭＯＳラッチセル４１３のノード(２)の反転パルスがＮＭＯＳトランジスタＱｎ１９を介して供給される。
【００５０】
ＮＭＯＳトランジスタＱｎ１８及びＰＭＯＳトランジスタＱｐ１７のゲート共通接続点には、ＮＭＯＳトランジスタＱｎ１７及びＰＭＯＳトランジスタＱｐ１６のドレイン共通接続点が接続されているとともに、ＣＭＯＳラッチセル４１３のノード(１)の反転パルスがＮＭＯＳトランジスタＱｎ２０を介して供給される。ＮＭＯＳトランジスタＱｎ１９及びＮＭＯＳトランジスタＱｎ２０の各ゲートには、先述した制御パルスＬＴ２が印加される。
【００５１】
ノード(３)のラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１及びＰＭＯＳトランジスタＱｐ１８からなるＣＭＯＳインバータ４２４で反転されて反転出力パルスｘｏｕｔとなる。ノード(４)のラッチパルスは、各々のゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２２及びＰＭＯＳトランジスタＱｐ１９からなるＣＭＯＳインバータ４２５で反転されて出力パルスｏｕｔとなる。
【００５２】
次に、上記構成のサンプリングラッチ型レベルシフタの回路動作について、図５に示すタイミングチャートを用いて説明する。
【００５３】
イネーブルパルスＥＮＢの高レベル期間（水平ブランキング期間）において、タイミングコントロール回路３３のタイミングジェネレータ３３１から高レベルの制御パルスＬＴ１が出力されると、第１ラッチ回路部４１のＰＭＯＳトランジスタＱｐ１３がオフ状態となり、ＣＭＯＳラッチセル４１３への正電源ＶＤＤの供給が遮断される。このとき、高レベルの制御パルスＬＴ１の印加によってＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４がオン状態となるため、入力パルスｉｎ、ｘｉｎがＣＭＯＳラッチセル４１３に入力される。
【００５４】
そして、制御パルスＬＴ１が低レベルに遷移、即ち制御パルスＬＴ１が消滅すると、ＰＭＯＳトランジスタＱｐ１３がオン状態となり、ＣＭＯＳラッチセル４１３への正電源ＶＤＤの供給が開始されると同時に、ＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４がオフ状態となることで入力パルスｉｎ、ｘｉｎがＣＭＯＳラッチセル４１３にラッチされる。
【００５５】
続いて、タイミングコントロール回路３３のタイミングジェネレータ３３２から高レベルの制御パルスＬＴ２が出力されると、第２ラッチ回路部４２のＮＭＯＳトランジスタＱｎ１９、Ｑｎ２０がオンとなるため、ＣＭＯＳラッチセル４１３のラッチデータがＮＭＯＳトランジスタＱｎ１９、Ｑｎ２０を介して第２ラッチ回路部４２に供給され、ＣＭＯＳラッチセル４２３にラッチされる。このラッチデータが、出力パルスｏｕｔ、ｘｏｕｔとして出力される。
【００５６】
このサンプリングラッチ型レベルシフタをレベルシフタ３４１〜３４６として用いてなる第３のレベルシフト回路３４において、レベルシフタ３４１は、低電圧振幅のセレクタ制御パルスｃｎｔ及びその反転制御パルスｘｃｎｔを、高電圧振幅のセレクタ制御パルスＣＮＴにレベルシフトする。このセレクタ制御パルスＣＮＴは、セレクタ回路１４（図１を参照。）に供給され、当該セレクタ回路１４をオフ状態にするための制御に用いられる。
【００５７】
レベルシフタ３４２は、低電圧振幅の垂直クロックパルスｖｃｋ及びその反転クロックパルスｘｖｃｋを、高電圧振幅の垂直クロックパルスＶＣＫ及びその反転クロックパルスＸＶＣＫにレベルシフトする。これら逆相の垂直クロックパルスＶＣＫ、ＸＶＣＫは、第１及び第２垂直駆動回路１２、１３に供給され、垂直走査の基準クロックとして用いられる。
【００５８】
レベルシフタ３４３は、低電圧振幅のパーシャル制御パルスｐｒｔ及びその反転制御パルスｘｐｒｔを、高電圧振幅のパーシャル制御パルスＰＲＴにレベルシフトする。このパーシャル制御パルスＰＲＴは、第１及び第２垂直駆動回路１２、１３に供給され、パーシャル表示モードでのライン（行）単位での領域指定に用いられる。ここで、パーシャル表示モードとは、画面の一部を通常表示とし、残りの画面を白又は黒表示とする部分画面表示モードとする。
【００５９】
レベルシフタ３４４は、低電圧振幅の垂直同期パルスｖｄ及びその反転同期パルスｘｖｄを、高電圧振幅の垂直同期パルスＶＤにレベルシフトする。この垂直同期パルスＶＤは、図７のタイミングチャートに示すように、１Ｆ期間中に１Ｈ期間高レベルとなるパルスであり、第１及び第２垂直駆動回路１２、１３に供給され、各々を構成するシフトレジスタの起動を指令する垂直スタートパルスＶＳＴとして用いられる。
【００６０】
レベルシフタ３４５は、低電圧振幅の書込みイネーブルパルスｗｅ及びその反転イネーブルパルスｘｗｅを、高電圧振幅の書込みイネーブルパルスＷＥにレベルシフトする。この書込みイネーブルパルスＷＥは、第二垂直駆動回路１３に供給され、画素部１１の各画素回路に対する信号の書込み制御に用いられる。
【００６１】
レベルシフタ３４６は、低電圧振幅のＤＣＤＣ制御パルスｄｄｃ及びその反転制御パルスｘｄｄｃを、高電圧振幅のＤＣＤＣ制御パルスＤＤＣにレベルシフトする。このＤＣＤＣ制御パルスＤＤＣは、ＤＣ−ＤＣコンバータ（図示せず）の制御に用いられる。このＤＣ−ＤＣコンバータは、レベル変換回路１５とともに画素部１１と同一基板上に搭載され、例えば内部回路電源ＶＤＤを基に、負電源ＶＳＳなどの直流電圧を生成するためのものである。
【００６２】
ここで、第３のレベルシフト回路３４でレベルシフトするタイミングパルス、即ちセレクタ制御パルスＣＮＴ、垂直クロックパルスＶＣＫ、パーシャル制御パルスＰＲＴ、垂直同期パルスＶＤ、書込みイネーブルパルスＷＥ及びＤＣＤＣ制御パルスＤＤＣは、１Ｈ期間に１回レベルシフトが必要なタイミングパルスである。
【００６３】
（第４のレベルシフト回路３５）
第４のレベルシフト回路３５は、例えば３個のレベルシフタ３５１、３５２、３５３によって構成されている。但し、その個数は３個に限られるものではなく、必要に応じて任意の個数に設定可能である。３個のレベルシフタ３５１、３５２、３５３としては、第２のレベルシフト回路３２を構成するレベルシフタ３２１と同様に、ラッチ回路を基本とする周知の回路構成のレベルシフタが用いられる。これらレベルシフタ３５１、３５２、３５３は、先述した垂直同期パルスＶＤが高レベルのとき動作状態となってレベルシフト動作を行う。
【００６４】
レベルシフタ３５１は、低電圧振幅のビットパルスｂｉｔ及びその反転パルスｘｂｉｔを、高振幅電圧のビットパルスＢＩＴにレベルシフトする。このビットパルスＢＩＴは、画素回路におけるメモリ回路２５（図２を参照）の制御に用いられる。レベルシフタ３５２は、低電圧振幅のリセットパルスｒｓｔ及びその反転パルスｘｒｓｔを、高振幅電圧のリセットパルスＲＳＴにレベルシフトする。このリセットパルスＲＳＴは、駆動回路全体の回路リセットに用いられる。レベルシフタ３５３は、低電圧振幅のメモリ制御パルスｆｌｄ及びその反転パルスｘｆｌｄを、高電圧振幅のメモリ制御パルスＦＬＤにレベルシフトする。このメモリ制御パルスＦＬＤは、メモリ回路２５の制御に用いられる。
【００６５】
ここで、第４のレベルシフト回路３５でレベルシフトするタイミングパルス、即ちビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤは、１Ｆ期間に１回レベルシフトが必要なタイミングパルスである。
【００６６】
なお、第３のレベルシフト回路３４で１Ｈ期間に１回レベルシフトするタイミングパルスとしては、セレクタ制御パルスＣＮＴ、垂直クロックパルスＶＣＫ、パーシャル制御パルスＰＲＴ、垂直同期パルスＶＤ、書込みイネーブルパルスＷＥ及びＤＣＤＣ制御パルスＤＤＣに限られるものではない。同様に、第４のレベルシフト回路３５で１Ｆ期間に１回レベルシフトするタイミングパルスとしても、即ちビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤに限られるものではない。
【００６７】
（レベル変換回路１５の作用効果）
以上したことから明らかなように、上記構成のレベル変換回路１５における各レベルシフタの制御は、
(１)常時電源ＯＮ状態となるレベルシフタ３１１の出力パルスを用いて次の階層のレベルシフタ３２１を動作状態にし、
(２)レベルシフタ３１１及びレベルシフタ３２１の各出力パルスを用いて制御パルスＬＴ１、ＬＴ２を生成し、
(３)これら制御パルスＬＴ１、ＬＴ２を用いて次の階層のレベルシフタ３４１〜３４６を動作状態にし、
(４)レベルシフタ３４１〜３４６のうちの一つの出力パルスを用いて次の階層のレベルシフタ３５１、３５２、３５３を動作状態にする
というように、各レベルシフタを必要な期間のみ動作状態にする制御を順に行ういわゆる階層型制御となっている。
【００６８】
この階層型制御の構成を採ることにより、次のような作用効果を得ることができる。すなわち、先ず、常時電源ＯＮ状態となるレベルシフタ３１１を設け、このレベルシフタ３１１でのレベルシフト後のイネーブルパルスＥＮＢを用いてその低レベルの期間（アクティブ期間）だけ次のレベルシフタ３２１を動作状態とし、このレベルシフタ３２１でのレベルシフト後の期間では当該レベルシフタ３２１内のラッチ回路部で電位を保持させることにより、イネーブルパルスＥＮＢの低レベルの期間以外ではレベルシフタ３２１の直流電流の消費分をカットすることができるため、レベル変換回路１５の低消費電力化が可能になる。
【００６９】
さらに、タイミングコントロール回路３３のタイミングジェネレータ３３１、３３２において、レベルシフタ３１１及びレベルシフタ３２１の出力パルス、即ちイネーブルパルスＥＮＢ及びタイミング制御パルスＲＥＧに基づいて、イネーブルパルスＥＮＢのアクティブ期間において異なるタイミングでアクティブとなる制御パルスＬＴ１、ＬＴ２を生成し、これら制御パルスＬＴ１、ＬＴ２を用いてサンプリングラッチ型レベルシフタからなるレベルシフタ３４１〜３４６を制御することにより、レベルシフタ３４１〜３４６各々での直流消費電流分を低減できる。
【００７０】
すなわち、図６に示したサンプリングラッチ型レベルシフタＩ６において、制御パルスＬＴ１、ＬＴ２を用いた制御により、入力パルスｉｎ、ｘｉｎの取り込みが行われる制御パルスＬＴ１のアクティブ期間（高レベル期間）では、ＣＭＯＳラッチセル４１３には電源ＶＤＤが供給されず、ＣＭＯＳラッチセル４１３には遷移電流が流れないため、ＣＭＯＳラッチセル４１３での直流電流の消費をほぼ０にすることができる。そして、この直流消費電流分は、レベルシフタ３４１〜３４６各々でカットされるため、本例ではそれが６個分の低減になるため、レベル変換回路１５全体では消費電力を大幅に低減可能になる。
【００７１】
また、１Ｆに１回のみしかレベルシフトする必要のないタイミングパルス、例えばビットパルスＢＩＴ、リセットパルスＲＳＴ及びメモリ制御パルスＦＬＤについては、１Ｆ期間中に１Ｈ期間だけ高レベルとなる垂直同期パルスＶＤを用いてレベルシフタ３５１、３５２、３５３を動作状態とし、レベルシフトを行うことにより、図７のタイミングチャートから明らかなように、これらパルスの立ち上がり、立ち下がりタイミングを１Ｈ期間内の自由な位置（時刻）に設定することが可能になる。
【００７２】
なお、本発明に係るレベル変換回路は、駆動回路一体型表示装置においてのみ低消費電力化の効果を発揮するものではない。したがって、駆動回路一体型表示装置に搭載されるレベル変換回路への適用に限られるものではなく、第１電圧振幅の各種のタイミングパルスをそれと異なる第２電圧振幅のタイミングパルスにレベルシフトするレベルシフタを複数個有するレベル変換回路全般に適用可能である。
【００７３】
＜第２実施形態＞
図８は、本発明の第２実施形態に係る表示装置、例えば液晶表示装置の全体構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００７４】
図８に示すように、本実施形態に係る液晶表示装置は、液晶セルを含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する垂直駆動回路１２と、この垂直駆動回路１２によって選択駆動された行の画素に対してセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路１４と、このセレクタ回路１４を選択駆動するセレクタパルスのレベル変換（レベルシフト）を行うレベル変換回路１５とを備える。
【００７５】
ここで、本実施形態に係る液晶表示装置は、垂直駆動回路１２、セレクタ回路１４及びレベル変換回路１５が、液晶表示パネル１６上に一体的に形成された駆動回路一体型の構成となっている。液晶表示パネル１６は、各画素回路のスイッチング素子、例えば薄膜トランジスタ（ＴＦＴ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とが重ね合わされ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料が封入された構造を備える。
【００７６】
［画素回路］
画素部１１には、ｎ行ｍ列の画素配列に対してｎ本の走査線１７−１〜１７−ｎ及びｍ本の信号線１８−１〜１８−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。画素回路は、例えば図９に示すように、画素選択をなすスイッチング素子、例えば薄膜トランジスタ２３と、この薄膜トランジスタ２３のドレインに一端が接続された保持容量２２と、薄膜トランジスタ２３のドレインに画素電極が接続された液晶容量（液晶セル）２１を備える。
【００７７】
ここで、液晶容量２１は、薄膜トランジスタ２３で形成される画素電極と、これに対向して形成される対向電極との間に生ずる容量を意味している。薄膜トランジスタ２３は、そのソースが信号線１８−１〜１８−ｍに接続され、そのゲートが走査線１７−１〜１７−ｎに接続されている。保持容量２２の他端には、一定の電位Ｃｓが印加される。液晶容量２１の対向電極には、コモン電圧ＶＣＯＭが印加される。
【００７８】
ここでは、画素回路として、基本的な回路構成のものを例に採って示したが、これに限られるものではなく、例えば、第１実施形態に係る液晶表示装置と同様に、画素回路ごとにメモリ回路を有し、アナログ画像信号による通常の表示とメモリ回路に保持したデジタル画像データによる静止画表示との混在表示に対応可能な構成のものであってもよい。
【００７９】
［垂直駆動系］
垂直駆動回路１２は例えばシフトレジスタなどによって構成され、画素部１１の走査線１７−１〜１７−ｎに対して順に走査パルスを与えて各画素回路を行単位で順に選択することによって垂直走査を行う。本例では、画素部１１の片側にのみ垂直駆動回路１２を配置する構成としたが、第１実施形態に係る液晶表示装置と同様に、画素部１１の左右両側に配置する構成を採ることも可能である。この左右両側配置の構成を採ることにより、走査線１７−１〜１７−ｎによって各画素回路に行単位で伝送される走査パルスの遅延を防止できる効果がある。
【００８０】
［セレクタ回路１４］
ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル１６の信号線１８−１〜１８−ｍの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。そのために、画素部１１において、信号線１８−１〜１８−ｍを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えばＢ（青）Ｇ（緑）Ｒ（赤）の繰り返しで配列されているカラー対応の液晶表示パネル１６の場合は、信号線１８−１〜１８−ｍについて互いに隣り合う３本ずつ（ＢＧＲ）が組になる。すなわち、本例の場合は３時分割駆動となる。
【００８１】
一方、セレクタ回路１４には、液晶表示パネル１６の外部に設けられたドライバＩＣ１９から、ｍ本の信号線１８−１〜１８−ｍに対してｍ／３チャンネル分のカラー画像信号が供給される。すなわち、ドライバＩＣ１９は、各チャンネルから対応する各組の３本の信号線に与えるＢＧＲの各信号を時系列で出力する。これに対して、セレクタ回路１４は、ドライバＩＣ１９から各チャンネルごとに出力される時系列の信号を時分割でサンプリングして各組の３本の信号線に順次供給する。
【００８２】
図１０は、３時分割駆動のセレクタ回路１４の概念図である。図１０から明らかなように、セレクタ回路１４は、ドライバＩＣ１９の１本の出力線と各組の３本の信号線との間に接続され、これら３本の信号線に与えられる信号を時分割にてサンプリングする３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３からなるセレクタ１４−１〜１４−ｋ（ｋ＝ｍ／３）を、ドライバＩＣ１９の各出力線に対応して有する構成となっている。
【００８３】
ここで、ドライバＩＣ１９から１本の出力線に対してＢＧＲの３画素分の信号が時系列で出力されると、このＢＧＲの時系列の信号が３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３による時分割駆動によって３本の信号線に順次振り分けられて供給される。３個のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３は、セレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲによって順にＯＮ／ＯＦＦ駆動される。これらセレクタパルスＳＥＬＢ、ＳＥＬＧ、ＳＥＬＲは、液晶表示パネル１６の外部（以下、パネル外部と略称する）から入力されるセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲが、レベル変換回路１５において、外部回路電源電圧（例えば、３Ｖ）から液晶の駆動に必要な高電圧である内部回路電源電圧（例えば、７Ｖ）にレベル変換されたパルスである。
【００８４】
［レベル変換回路１５］
本実施形態では、レベル変換回路１５の具体的な構成に特徴を有する。以下に、レベル変換回路１５の構成及び作用について説明する。図１１は、レベル変換回路１５の具体的な構成の一例を示すプロック図である。
【００８５】
本構成例に係るレベル変換回路１５は、４個のレベルシフタ（Ｌ／Ｓ）５１〜５４、３個のタイミングコントローラ５５〜５７及び３個の電源スイッチ５８〜６０を有する構成となっている。レベルシフタ５１〜５４としては、例えば、内部回路電源電圧ＶＤＤ（以下、単に電源電圧ＶＤＤと記す）を動作電源電圧とし、外部回路電源電圧で入力されるパルスをラッチし、電源電圧ＶＤＤのレベルのパルスにレベルシフト（レベル変換）して出力する周知のラッチ回路を基本とする回路構成のものが用いられる。
【００８６】
レベルシフタ５１は、常時アクティブ（ＯＮ）状態にあり、パネル外部から入力される外部回路電源電圧のイネーブルパルスｅｎｂを、電源電圧ＶＤＤのイネーブルパルスＥＮＢにレベルシフトする。レベルシフタ５２はタイミングコントローラ５５とともにセレクタパルスｓｅｌＢに対応する回路部分を構成し、レベルシフタ５３はタイミングコントローラ５６とともにセレクタパルスｓｅｌＧに対応する回路部分を構成し、レベルシフタ５４はタイミングコントローラ５７とともにセレクタパルスｓｅｌＲに対応する回路部分を構成している。
【００８７】
タイミングコントローラ５５は、レベルシフタ５１でレベルシフトされたイネーブルパルスＥＮＢと、レベルシフタ５３でレベルシフトされたセレクタパルスＳＥＬＧとを２入力とし、これら２つのパルスＥＮＢ、ＳＥＬＧに基づいて電源スイッチ５８のＯＮ（閉）／ＯＦＦ（開）制御を行う。電源スイッチ５８は、タイミングコントローラ５５によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５２に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００８８】
レベルシフタ５２は、電源スイッチ５８を通して内部回路電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＢを、電源電圧ＶＤＤのセレクタパルスＳＥＬＢにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＢは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ１に供給される。レベルシフタ５２は、電源スイッチ５８によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００８９】
タイミングコントローラ５６は、レベルシフタ５２でレベルシフトされたセレクタパルスＳＥＬＢと、レベルシフタ５４でレベルシフトされたセレクタパルスＳＥＬＲとを２入力とし、これら２つのパルスＳＥＬＢ、ＳＥＬＲに基づいて電源スイッチ５９のＯＮ／ＯＦＦ制御を行う。電源スイッチ５９は、タイミングコントローラ５６によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５３に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００９０】
レベルシフタ５３は、電源スイッチ５９を通して電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＧを、内部回路電源電圧ＶＤＤのセレクタパルスＳＥＬＧにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＧは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ２に供給される。レベルシフタ５３は、電源スイッチ５９によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００９１】
タイミングコントローラ５７は、レベルシフタ５３でレベルシフトされたセレクタパルスＳＥＬＧと、レベルシフタ５１でレベルシフトされたイネーブルパルスＥＮＢとを２入力とし、これら２つのパルスＳＥＬＧ、ＥＮＢに基づいて電源スイッチ６０のＯＮ／ＯＦＦ制御を行う。電源スイッチ６０は、タイミングコントローラ５７によるＯＮ／ＯＦＦ制御の下に、レベルシフタ５４に対して電源電圧ＶＤＤの供給／遮断の制御を行う。
【００９２】
レベルシフタ５４は、電源スイッチ６０を通して電源電圧ＶＤＤが供給されることでアクティブ状態となり、パネル外部から入力される外部回路電源電圧のセレクタパルスｓｅｌＲを、電源電圧ＶＤＤのセレクタパルスＳＥＬＲにレベルシフトする。レベルシフト後のセレクタパルスＳＥＬＲは、先述したセレクタ１４−１〜１４−ｋのアナログスイッチＳＷ３に供給される。レベルシフタ５４は、電源スイッチ６０によって電源電圧ＶＤＤの供給が遮断されることで非アクティブ状態となる。
【００９３】
なお、タイミングコントローラ５５、５６、５７には、外部からコントロールパルスＣＮＴが共通に与えられる。このコントロールパルスＣＮＴは、レベルシフタ５２、５３、５４を一括してアクティブ状態／非アクティブ状態に制御するための信号である。コントロールパルスＣＮＴが低（Ｌ）レベルになると、レベルシフタ５２、５３、５４が非アクティブ状態となってその出力を保持する（図１３、図１４のタイミングチャート参照）。
次に、上記構成のレベル変換回路１５の回路動作について、図１２のタイミングチャートを用いて説明する。
【００９４】
先ず、１Ｈ期間（Ｈは水平走査期間）内において、信号線１８−１〜１８−ｍへの信号の書込みを許容するイネーブルパルスｅｎｂが、パネル外部からレベルシフタ５１に入力されると、レベルシフタ５１は、外部回路電源電圧のイネーブルパルスｅｎｂを電源電圧ＶＤＤのイネーブルパルスＥＮＢにレベルシフトする。このレベルシフトされたイネーブルパルスＥＮＢは、タイミングコントローラ５５、５７に入力される。
【００９５】
イネーブルパルスＥＮＢがタイミングコントローラ５５に入力されると、その立ち下がりタイミングｔ１でタイミングコントローラ５５は電源スイッチ３９をＯＮ状態にする。これにより、電源スイッチ５９を通してレベルシフタ５２に電源電圧ＶＤＤが供給され、レベルシフタ５２がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＢが入力されると、このセレクタパルスｓｅｌＢはレベルシフタ５２で電源電圧ＶＤＤのセレクタパルスＳＥＬＢにレベルシフトされ、タイミングコントローラ５６に入力される。
【００９６】
セレクタパルスＳＥＬＢがタイミングコントローラ５６に入力されると、その立ち下がりタイミングｔ２でタイミングコントローラ５６は電源スイッチ６０をＯＮ状態にする。これにより、電源スイッチ６０を通してレベルシフタ５３に電源電圧ＶＤＤが供給され、レベルシフタ５３がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＧが入力されると、このセレクタパルスｓｅｌＧはレベルシフタ５３で電源電圧ＶＤＤのセレクタパルスＳＥＬＧにレベルシフトされ、タイミングコントローラ５５、５７に入力される。
【００９７】
セレクタパルスＳＥＬＧがタイミングコントローラ５５に入力されると、その立ち上がりタイミングｔ３でタイミングコントローラ５５は電源スイッチ５９をＯＦＦ状態にする。これにより、レベルシフタ５２への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５２が非アクティブ状態となる。すなわち、レベルシフタ５２は、セレクタパルスｓｅｌＢをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【００９８】
セレクタパルスＳＥＬＧがタイミングコントローラ５７に入力されると、その立ち下がりタイミングｔ４でタイミングコントローラ５７は電源スイッチ６１をＯＮ状態にする。これにより、電源スイッチ６１を通してレベルシフタ５４に電源電圧ＶＤＤが供給され、レベルシフタ５４がアクティブ状態となる。そして、そのアクティブ期間において、セレクタパルスｓｅｌＲが入力されると、このセレクタパルスｓｅｌＲはレベルシフタ５４で電源電圧ＶＤＤのセレクタパルスＳＥＬＲにレベルシフトされ、タイミングコントローラ５６に入力される。
【００９９】
セレクタパルスＳＥＬＲがタイミングコントローラ５６に入力されると、その立ち上がりタイミングｔ５でタイミングコントローラ５６は電源スイッチ６０をＯＦＦ状態にする。これにより、レベルシフタ５３への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５３が非アクティブ状態となる。すなわち、レベルシフタ５３は、セレクタパルスｓｅｌＧをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【０１００】
イネーブルパルスｅｎｂが低レベルに遷移し、イネーブルパルスＥＮＢが高レベルに遷移すると、レベルシフタ５７はその立ち上がりタイミングｔ６で電源スイッチ６１をＯＦＦ状態にする。これにより、レベルシフタ５４への電源電圧ＶＤＤの供給が遮断され、レベルシフタ５４が非アクティブ状態となる。すなわち、レベルシフタ５４は、セレクタパルスｓｅｌＲをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。
【０１０１】
上述した動作説明から明らかなように、レベルシフタ５２、５３、５４は、セレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲをレベルシフトする期間だけアクティブ状態となり、それ以外は非アクティブ状態となる。このことは、レベルシフタ５２、５３、５４を含むレベル変換回路１５が、セレクタ回路１４のアナログスイッチＳＷ１、ＳＷ２、ＳＷ３がＯＮ時（選択時）にのみアクティブ状態となり、ＯＦＦ時（非選択時）には非アクティブ状態となることを意味する。
【０１０２】
ここで、時分割駆動を行うセレクタ回路１４において、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３は常にＯＮ状態にあるのではなく、それぞれ順番にＯＮ／ＯＦＦ動作を繰り返すのであり、しかもそれらが互いに連続してＯＮ／ＯＦＦ動作を行う必要性はなく、相互に間隔をおきながらも、１Ｈ期間内で順番にＯＮ／ＯＦＦ動作を完了できれば足りる。
【０１０３】
このことに鑑み、本実施形態においては、セレクタ回路１４の非選択時には、レベル変換回路１５におけるレベルシフタ５２、５３、５４への電源電圧ＶＤＤの供給を停止して、非アクティブ状態とする構成を採るようにしている。この構成を採ることにより、レベル変換回路１５において、セレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲをレベルシフトする必要がない期間では、レベルシフタ５２、５３、５４で直流電流が消費されることがないため、その分だけレベル変換回路１５、ひいては駆動回路全体の消費電力を低減できる。
【０１０４】
上記構成のレベル変換回路１５では、信号線１８−１〜１８−ｍへの信号の書込みを許容するイネーブルパルスｅｎｂをレベルシフトするレベルシフタ５１については常時アクティブ状態となっており、したがってレベルシフタ５１からはレベルシフト後のイネーブルパルスＥＮＢが常に出力されているため、画面の一部を通常表示とし、残りの画面を白又は黒表示とするパーシャル表示モード（部分画面表示モード）との併用も可能である。
【０１０５】
すなわち、パーシャル表示モードにおいて、残りの画面を白又は黒表示とする際には、セレクタ回路１４のセレクタ１４−１〜１４−ｋを常時選択状態にする必要があるが、その表示領域では先述した回路動作のシーケンスをとり、非表示領域においては、図１３のタイミングチャートに示すように、非表示領域の初段よりセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲについてレベルシフト後の出力をラッチすることにより、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３が常時ＯＮ状態となる。このため、非表示期間においては、常時白もしくは黒信号を書込み可能となり、従来のパーシャル表示が可能となる。
【０１０６】
画素ごとにメモリを有する場合は、メモリ表示部において、セレクタ回路１４のセレクタ１４−１〜１４−ｋを常時選択状態にする必要がないため、常時非選択状態とすることができる。この場合、その有効表示領域では先述した回路動作のシーケンスをとり、メモリ表示部においては、図１４のタイミングチャートに示すように、非表示領域の初段よりセレクタパルスｓｅｌＢ、ｓｅｌＧ、ｓｅｌＲについてレベルシフト後の出力（低レベル）をラッチすることにより、アナログスイッチＳＷ１、ＳＷ２、ＳＷ３が常時ＯＦＦ状態となる。このため、メモリ表示期間において、レベルシフタ５１〜５４の直流電力、セレクタ１４−１〜１４−ｋへの充放電電力、さらに信号線１８−１〜１８−ｍへの充放電電力端をカットできる。
【０１０７】
上述した第１、第２実施形態においては、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に採って説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてＥＬ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）素子を用いたＥＬ表示装置など、レベル変換回路を搭載した駆動回路一体型表示装置全般に適用可能である。
【０１０８】
＜適用例＞
図１５は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。
【０１０９】
本例に係る携帯電話機は、装置筐体６１の前面側に、スピーカ部６２、出力表示部６３、操作部６４及びマイク部６５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、出力表示部６３には例えば液晶表示装置が用いられ、この液晶表示装置として先述した第１又は第２実施形態に係る液晶表示装置が用いられる。
【０１１０】
この種の携帯電話機における出力表示部６３には、スタンバイモード等での表示機能として、画面の縦方向における一部の領域にのみ画表示を行うパーシャル表示モードがある。一例として、スタンバイモードでは、図１６に示すように、画面の一部の領域にバッテリ残量、受信感度あるいは時間などの情報が常に表示された状態にある。そして、残りの表示領域には例えば白（あるいは、黒）表示が行われる。
【０１１１】
このように、例えばパーシャル表示機能を持つ出力表示部６３を搭載した携帯電話機において、その出力表示部６３として先述した第１実施形態に係る液晶表示装置を用い、複数個のレベルシフタからなるレベル変換回路の制御に、先述した階層型制御を用いて必要な期間のみ各レベルシフタを動作状態にするようにすることにより、レベル変換回路における直流消費電力分のカットによる低消費電力化が可能であるため、主電源であるバッテリの一回の充電での使用時間の長時間化が図れるという利点がある。
【０１１２】
また、出力表示部６３として、先述した第２実施形態に係る液晶表示装置を用い、セレクタ非選択時にはレベル変換回路（レベルシフタ）を非アクティブ状態にすることにより、直流消費電力分のカットによる低消費電力化が可能であるため、バッテリの一回の充電での使用時間の長時間化が図れるという利点がある。
【０１１３】
なお、ここでは、携帯電話機に適用した場合を例に採って説明したが、これに限られるものではなく、親子電話の子機やＰＤＡなど携帯端末装置全般に適用可能である。
【０１１４】
【発明の効果】
本発明によれば、複数個のレベルシフタからなるレベル変換回路の制御に階層型制御を用いて必要な期間のみ各レベルシフタを動作状態にするようにしたことにより、常時動作状態にあるときに比べてレベル変換回路での直流電流の消費を低減できるため、その分だけ装置全体の低消費電力化が可能となる。
【０１１５】
また、画素部の信号線の駆動にセレクタ駆動方式を用いるとともに、外部から入力されるセレクタパルスをレベル変換するレベル変換回路を有する表示装置において、セレクタ（選択手段）の非選択時にはレベル変換回路を非アクティブ状態にするようにしたことにより、常時アクティブ状態にあるときに比べて、レベル変換回路の直流電流の消費を低減できるため、その分だけ装置全体の低消費電力化が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図２】 本発明の第１実施の形態に係る液晶表示装置を構成する画素回路の回路構成の一例を示す回路図である。
【図３】 第１実施形態に係る液晶表示装置を構成する３時分割駆動のセレクタ回路の概念図である。
【図４】 第１実施形態に係る液晶表示装置を構成するレベル変換回路の具体的な構成の一例を示すブロック図である。
【図５】 レベル変換回路の動作を説明するためのタイミングチャート（その１）である。
【図６】 サンプリングラッチ型レベルシフタの具体的な回路例を示す回路図である。
【図７】 レベル変換回路の動作を説明するためのタイミングチャート（その２）である。
【図８】 本発明の第２実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図９】 本発明の第２実施形態に係る液晶表示装置を構成する画素回路の基本的な回路構成を示す回路図である。
【図１０】 本発明の第２実施形態に係る液晶表示装置を構成する３時分割駆動のセレクタ回路の概念図である。
【図１１】 本発明の第２実施形態に係る液晶表示装置に用いられるレベル変換回路の具体的な構成の一例を示すブロック図である。
【図１２】 レベル変換回路の動作を説明するためのタイミングチャートである。
【図１３】 パーシャル表示モード時の動作を説明するためのタイミングチャート（その１）である。
【図１４】 パーシャル表示モード時の動作を説明するためのタイミングチャート（その２）である。
【図１５】 本発明に係る携帯電話機の概略構成を示す外観図である。
【図１６】 出力表示部の表示例を示す図である。
Claims (19)
- 常時動作状態にあり、一定期間アクティブとなる第１のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第１の回路と、
前記第１の回路でレベル変換後の前記第１のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第２のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第２の回路と、
前記第１、第２の回路でレベル変換後の前記第１、第２のタイミングパルスに基づいて前記第１のタイミングパルスのアクティブ期間でアクティブとなる制御パルスを発生するタイミングコントロール回路と、
前記制御パルスを用いてそのアクティブ期間に動作状態となり、第３のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第３の回路と
を備えたことを特徴とするレベル変換回路。 - 前記第３の回路は、複数個の前記第３のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第１項記載のレベル変換回路。
- 前記タイミングコントロール回路は、前記第１のタイミングパルスのアクティブ期間において異なるタイミングでアクティブとなる第１、第２の制御パルスを発生し、
前記第３の回路は、前記第１、第２の制御パルスのうち先に発生する制御パルスのアクティブ期間に非動作状態となって前記第３のタイミングパルスを取り込み、かつ非アクティブとなるときに動作状態となってラッチし、そのラッチデータを後で発生する制御パルスに同期して後段部分でラッチするサンプリングラッチ型レベルシフタである
ことを特徴とする請求の範囲第１項記載のレベル変換回路。 - 請求の範囲第１項記載のレベル変換回路において、更に、
前記第３の回路でレベルシフト後の前記第３のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第４のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第４の回路を備えたことを特徴とするレベル変換回路。 - 前記第４の回路は、複数個の前記第４のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第４項記載のレベル変換回路。
- 画素が基板上に行列状に配列されてなる画素部と、前記画素部と同一の基板上に設けられ、前記画素部の各画素を駆動する駆動手段と、基板外部から入力される第１電圧振幅のタイミングパルスを第２電圧振幅にレベル変換して前記駆動手段に供給するレベル変換回路とを備えた表示装置であって、
前記レベル変換手段は、
常時動作状態にあり、映像信号の水平ブランキング期間でアクティブとなる第１のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第１の回路と、
前記第１の回路でレベル変換後の前記第１のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第２のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第２の回路と、
前記第１、第２の回路でレベル変換後の前記第１、第２のタイミングパルスに基づいて前記第１のタイミングパルスのアクティブ期間でアクティブとなる制御パルスを発生するタイミングコントロール回路と、
前記制御パルスを用いてそのアクティブ期間に動作状態となり、第３のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第３の回路とを有する
ことを特徴とする表示装置。 - 前記第３の回路は、複数個の前記第３のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第６項記載の表示装置。
- 前記タイミングコントロール回路は、前記第１のタイミングパルスのアクティブ期間において異なるタイミングでアクティブとなる第１、第２の制御パルスを発生し、
前記第３の回路は、前記第１、第２の制御パルスのうち先に発生する制御パルスのアクティブ期間に非動作状態となって前記第３のタイミングパルスを取り込み、かつ非アクティブとなるときに動作状態となってラッチし、そのラッチデータを後で発生する制御パルスに同期して後段部分でラッチするサンプリングラッチ型レベルシフタである
ことを特徴とする請求の範囲第６項記載の表示装置。 - 前記第３のタイミングパルスの１つは、１フィールド期間中に１水平走査期間アクティブとなるパルスであることを特徴とする請求の範囲第７項記載の表示装置。
- 前記レベル変換回路は、更に、
前記第３の回路でレベルシフト後の前記第３のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第４のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第４の回路を備えたことを特徴とする請求の範囲第９項記載の表示装置。 - 前記第４の回路は、複数個の前記第４のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第１０項記載の表示装置。
- 前記画素の表示素子が液晶セルであることを特徴とする請求の範囲第６項記載の表示装置。
- 画素が基板上に行列状に配列されてなる画素部と、前記画素部と同一の基板上に設けられ、前記画素部の各画素を駆動する駆動手段と、基板外部から入力される第１電圧振幅のタイミングパルスを第２電圧振幅にレベル変換して前記駆動手段に供給するレベル変換回路とを備えた表示装置を出力表示部として用いた携帯端末装置であって、
前記レベル変換手段は、
常時動作状態にあり、映像信号の水平ブランキング期間でアクティブとなる第１のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第１の回路と、
前記第１の回路でレベル変換後の前記第１のタイミングパルスを用いてそのアクティブ期間に動作状態となり、第２のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第２の回路と、
前記第１、第２の回路でレベル変換後の前記第１、第２のタイミングパルスに基づいて前記第１のタイミングパルスのアクティブ期間でアクティブとなる制御パルスを発生するタイミングコントロール回路と、
前記制御パルスを用いてそのアクティブ期間に動作状態となり、第３のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第３の回路とを有する
ことを特徴とする携帯端末装置。 - 前記第３の回路は、複数個の前記第３のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第１３項記載の携帯端末装置。
- 前記タイミングコントロール回路は、前記第１のタイミングパルスのアクティブ期間において異なるタイミングでアクティブとなる第１、第２の制御パルスを発生し、
前記第３の回路は、前記第１、第２の制御パルスのうち先に発生する制御パルスのアクティブ期間に非動作状態となって前記第３のタイミングパルスを取り込み、かつ非アクティブとなるときに動作状態となってラッチし、そのラッチデータを後で発生する制御パルスに同期して後段部分でラッチするサンプリングラッチ型レベルシフタである
ことを特徴とする請求の範囲第１３項記載の携帯端末装置。 - 前記第３のタイミングパルスの１つは、１フィールド期間中に１水平走査期間アクティブとなるパルスであることを特徴とする請求の範囲第１４項記載の携帯端末装置。
- 前記レベル変換回路は、更に、
前記第３の回路でレベルシフト後の前記第３のタイミングパルスを用いてそのアクティプ期間に動作状態となり、第４のタイミングパルスを第１電圧振幅から第２電圧振幅へレベル変換する第４の回路を備えたことを特徴とする請求の範囲第１６項記載の携帯端末装置。 - 前記第４の回路は、複数個の前記第４のタイミングパルスに対応して複数個の回路部分からなることを特徴とする請求の範囲第１７項記載の携帯端末装置。
- 前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置であることを特徴とする請求の範囲第１３項記載の携帯端末装置。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322262 | 2001-10-19 | ||
| JP2001322261 | 2001-10-19 | ||
| JP2001322261 | 2001-10-19 | ||
| JP2001322262 | 2001-10-19 | ||
| PCT/JP2002/010854 WO2003036606A1 (fr) | 2001-10-19 | 2002-10-18 | Circuit de conversion de niveau, appareil d'affichage et appareil terminal cellulaire |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007191171A Division JP2007328358A (ja) | 2001-10-19 | 2007-07-23 | 表示装置及び携帯端末装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003036606A1 JPWO2003036606A1 (ja) | 2005-02-17 |
| JP4016208B2 true JP4016208B2 (ja) | 2007-12-05 |
Family
ID=26623997
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003539015A Expired - Fee Related JP4016208B2 (ja) | 2001-10-19 | 2002-10-18 | レベル変換回路、表示装置及び携帯端末装置 |
| JP2007191171A Pending JP2007328358A (ja) | 2001-10-19 | 2007-07-23 | 表示装置及び携帯端末装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007191171A Pending JP2007328358A (ja) | 2001-10-19 | 2007-07-23 | 表示装置及び携帯端末装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7116307B2 (ja) |
| EP (1) | EP1437708A4 (ja) |
| JP (2) | JP4016208B2 (ja) |
| KR (1) | KR100909133B1 (ja) |
| CN (1) | CN100533533C (ja) |
| SG (1) | SG162606A1 (ja) |
| TW (1) | TWI248056B (ja) |
| WO (1) | WO2003036606A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547124B1 (ko) * | 2003-06-23 | 2006-01-26 | 삼성전자주식회사 | 본체 단말기 및 그의 동작 방법 |
| JP2005266043A (ja) * | 2004-03-17 | 2005-09-29 | Hitachi Displays Ltd | 画像表示パネルおよびレベルシフト回路 |
| CN100417021C (zh) * | 2004-03-30 | 2008-09-03 | 友达光电股份有限公司 | 电压电平转换装置及连续脉冲发生器 |
| JP4127232B2 (ja) * | 2004-04-01 | 2008-07-30 | セイコーエプソン株式会社 | レベルシフタ、レベルシフト回路、電気光学装置、及び電子機器 |
| KR100570661B1 (ko) * | 2004-04-29 | 2006-04-12 | 삼성에스디아이 주식회사 | 레벨 시프터 및 이를 이용한 평판 표시 장치 |
| JP4285386B2 (ja) * | 2004-10-04 | 2009-06-24 | セイコーエプソン株式会社 | ソースドライバ、電気光学装置及び電子機器 |
| JP4499110B2 (ja) * | 2004-10-14 | 2010-07-07 | シャープ株式会社 | レベルシフタ回路、駆動回路、および表示装置 |
| JP4887799B2 (ja) * | 2006-01-20 | 2012-02-29 | ソニー株式会社 | 表示装置および携帯端末 |
| KR100715933B1 (ko) * | 2006-01-21 | 2007-05-08 | 주식회사 실리콘웍스 | 액정표시장치의 구동회로 |
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|---|---|---|---|---|
| FR2272536B1 (ja) * | 1974-05-20 | 1978-02-03 | Tokyo Shibaura Electric Co | |
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| CN1325100A (zh) * | 2000-05-18 | 2001-12-05 | 刘德智 | 公交车辆无线数据传输广告显示装置 |
-
2002
- 2002-10-14 TW TW091123591A patent/TWI248056B/zh not_active IP Right Cessation
- 2002-10-18 KR KR1020037008121A patent/KR100909133B1/ko active IP Right Grant
- 2002-10-18 JP JP2003539015A patent/JP4016208B2/ja not_active Expired - Fee Related
- 2002-10-18 SG SG200506613-9A patent/SG162606A1/en unknown
- 2002-10-18 WO PCT/JP2002/010854 patent/WO2003036606A1/ja active Application Filing
- 2002-10-18 US US10/450,935 patent/US7116307B2/en not_active Expired - Lifetime
- 2002-10-18 CN CNB028032578A patent/CN100533533C/zh not_active Expired - Fee Related
- 2002-10-18 EP EP02802028A patent/EP1437708A4/en not_active Withdrawn
-
2006
- 2006-09-27 US US11/529,683 patent/US7911434B2/en not_active Expired - Fee Related
-
2007
- 2007-07-23 JP JP2007191171A patent/JP2007328358A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN100533533C (zh) | 2009-08-26 |
| KR100909133B1 (ko) | 2009-07-23 |
| US20040041777A1 (en) | 2004-03-04 |
| US7116307B2 (en) | 2006-10-03 |
| US7911434B2 (en) | 2011-03-22 |
| KR20040045393A (ko) | 2004-06-01 |
| WO2003036606A1 (fr) | 2003-05-01 |
| US20070063958A1 (en) | 2007-03-22 |
| JPWO2003036606A1 (ja) | 2005-02-17 |
| JP2007328358A (ja) | 2007-12-20 |
| TWI248056B (en) | 2006-01-21 |
| CN1478267A (zh) | 2004-02-25 |
| EP1437708A1 (en) | 2004-07-14 |
| EP1437708A4 (en) | 2010-01-06 |
| SG162606A1 (en) | 2010-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070723 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070903 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4016208 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |