KR100570661B1 - 레벨 시프터 및 이를 이용한 평판 표시 장치 - Google Patents

레벨 시프터 및 이를 이용한 평판 표시 장치 Download PDF

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Abstract

본 발명은 레벨 시프터 및 이를 이용한 평판 표시 장치에 관한 것이다. 본 발명에 따른 레벨 시프터는 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여, 제1 및 제2 레벨의 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터로서, 제1 전원과 출력단 사이에 연결되는 제1 트랜지스터, 출력단과 제2 전원 사이에 연결되며, 게이트에 입력 신호의 반전 신호가 인가되는 제2 트랜지스터, 제1 트랜지스터 및 제2 트랜지스터의 게이트 간에 접속되는 커패시터, 및 제1 레벨의 전압에 의하여 제1 레벨의 전압에 대응하는 전압이 제1 트랜지스터의 게이트에 인가되도록 하며, 제2 레벨의 전압에 응답하여 입력 신호와 제1 트랜지스터의 게이트를 전기적으로 차단하는 스위칭 소자를 포함한다.
레벨 시프터, 평판 표시 장치, 스큐, 저전력, EL

Description

레벨 시프터 및 이를 이용한 평판 표시 장치{LEVEL SHIFTER AND PANEL DISPLAY USING THE SAME}
도 1은 종래의 레벨 시프터를 도시한 회로도이다.
도 2는 종래의 다른 레벨 시프터를 도시한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 레벨 시프터를 도시한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 레벨 시프터의 제1 입력 전압과 출력 전압의 파형을 도시한 것이다.
도 5는 본 발명의 제2 실시예에 따른 레벨 시프터를 도시한 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 레벨 시프터의 제2 입력 전압과 출력 전압의 파형을 도시한 것이다.
도 7은 본 발명의 제3 실시예에 따른 레벨 시프터를 도시한 회로도이다.
도 8은 본 발명의 제3 실시예에 따른 레벨 시프터의 제1 입력 전압과 출력 전압의 파형을 도시한 것이다.
도 9는 본 발명의 제4 실시예에 따른 레벨 시프터를 도시한 회로도이다.
도 10은 본 발명의 제4 실시예에 따른 레벨 시프터의 제2 입력 전압과 출력 전압의 파형을 도시한 것이다.
도 11은 본 발명의 일실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치 를 도시한 평면도이다.
본 발명은 레벨 시프터와 이를 이용한 표시 장치에 관한 것으로서, 더욱 상세하게는 전력 효율이 개선된 레벨 시프터 및 이를 이용한 평판 표시 장치에 관한 것이다.
도 1은 종래의 레벨 시프터를 도시한 회로도이다.
도 1에 도시된 바와 같이, 종래의 레벨 시프터는 PMOS 트랜지스터(M1, M2)와, NMOS 트랜지스터(M3, M4)로 구성된다. 트랜지스터(M1, M2)는 서로 크로스 접속(cross-connected)되고, 트랜지스터(M3)의 게이트에 입력 전압(Vin)이 인가되며, 트랜지스터(M4)의 게이트에 입력 전압(Vin)의 반전 전압(Vinb)이 인가된다.
이러한 종래의 레벨 시프터는 트랜지스터(M3, M4)의 게이트에 각각 인가되는 입력 전압(Vin, Vinb)의 변화에 따라 출력되는 신호(Vout)의 전압 레벨이 달라지므로, 입력 전압(Vin, Vinb)의 스큐(skew)에 민감하다는 문제가 있었다.
도 2는 종래의 다른 레벨 시프터를 도시한 회로도이다.
도 2에 도시된 레벨 시프터는 트랜지스터(M1)가 다이오드 접속되고, 트랜지스터(M1)의 게이트가 트랜지스터(M2)의 게이트에 접속된다는 점에서 도 1에 도시된 레벨 시프터와 차이점이 있다.
그러나, 이러한 레벨 시프터는 입력 전압에 따른 출력 전압을 출력하는 동안 전원(LVDD)으로부터 전원(VSS)으로 정적 전류(static current)가 흐르는 경로가 발 발생되는 경우가 존재하는 문제가 이었다. 따라서, 레벨 시프터의 소비 전력이 높은 단점이 있었다.
본 발명의 목적은 출력 신호가 입력 신호간에 발생되는 스큐에 의하여 영향을 받지 않는 레벨 시프터를 제공하기 위한 것이다.
본 발명의 다른 목적은 전력 소비가 낮은 레벨 시프터를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 입력 신호간 발생되는 스큐에 의하여 영향을 받지 않고 전력 소비가 낮은 레벨 시프터를 이용하는 평판 표시 장치를 제공하기 위한 것이다.
상기 과제를 달성하기 위하여 본 발명의 하나의 특징에 따른 레벨 시프터는 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여, 상기 제1 및 제2 레벨의 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터로서, 제1 전원과 출력단 사이에 연결되는 제1 트랜지스터; 상기 출력단과 제2 전원 사이에 연결되며, 게이트에 상기 입력 신호의 반전 신호가 인가되는 제2 트랜지스터; 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및 상기 제1 레벨의 전압에 응답하여 상기 제1 레벨의 전압에 대응하는 전압이 상기 제1 트랜지스터의 게이트에 인가되도록 하며, 상기 제2 레벨의 전압에 응답하여 상기 입력 신호와 상기 제1 트랜지스터의 게이트를 전기적으로 차단하는 스위칭 소자를 포함한다.
본 발명의 다른 특징에 따른 레벨 시프터는 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여, 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터로서, 제1 전원과 출력단 사이에 연결되며, 게이트에 상기 입력 신호의 반전 신호가 인가되는 제1 트랜지스터; 상기 출력단과 제2 전원 사이에 연결되는 제2 트랜지스터; 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및 상기 제1 레벨의 전압에 응답하여 상기 입력 신호와 상기 제2 트랜지스터의 게이트를 전기적으로 차단하고, 상기 제2 레벨의 전압에 응답하여 상기 제2 레벨의 전압에 대응하는 전압이 상기 제2 트랜지스터의 게이트에 인가되도록 하는 스위칭 소자를 포함한다.
본 발명의 또 다른 특징에 따른 레벨 시프터는 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터로서, 제1 전원과 출력단 사이에 연결되는 제1 트랜지스터; 상기 출력단과 제2 전원 사이에 연결되며, 게이트에 상기 입력 신호가 인가되는 제2 트랜지스터; 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및 제3 전원과 상기 제1 트랜지스터의 게이트 간에 접속되고, 상기 입력 신호가 상기 제1 레벨의 전압인 구간에서 상기 제3 전원의 전압에 대응되는 전압을 상기 제1 트랜지스터의 게이트에 인가하고, 상기 입력 신호가 상기 제2 레벨의 전압인 구간에서 상기 제3 전원과 상기 제1 트랜지스터의 게이 트를 전기적으로 차단하는 스위칭 소자를 포함한다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
이하의 설명에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저 도 3 및 도 4를 참조하여 본 발명의 제1 실시예에 따른 레벨 시프터를 설명한다.
도 3은 본 발명의 제1 실시예에 따른 레벨 시프터를 도시한 회로도이고, 도 4는 본 발명의 제1 실시예에 따른 레벨 시프터의 제1 입력 전압(Vin)과 출력 전압(Vout)의 파형을 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 레벨 시프터는 트랜지스터(M1-M3) 및 커패시터(C1)를 포함한다. 본 발명의 제1 실시예에 따르면, 트랜지스터(M1, M3)는 P 타입의 채널을 갖는 트랜지스터로 형성되고, 트랜지스터(M2)는 N 타입의 채널을 갖는 트랜지스터로 형성된다.
트랜지스터(M1)와 트랜지스터(M2)는 전압(LVDD)을 공급하는 전원 및 전압(VSS)을 공급하는 전원 간에 서로 직렬 접속된다. 구체적으로는, 트랜지스터(M1)의 소스에 전압(LVDD)이 인가되고, 드레인이 트랜지스터(M2)의 드레인에 접속된다. 트랜지스터(M2)의 소스에는 전압(VSS)이 인가된다.
또한, 트랜지스터(M1)의 드레인과 트랜지스터(M2)의 드레인의 접점의 전압이 본 발명의 제1 실시예에 따른 레벨 시프터의 출력 전압(Vout)이 된다.
트랜지스터(M3)는 다이오드 연결된 트랜지스터로서, 트랜지스터(M3)의 드레인이 트랜지스터(M1)의 게이트에 접속된다. 본 발명의 제1 실시예에 따르면, 트랜지스터(M3)는 제1 입력 전압(Vin)에 의하여 정방향 또는 역방향으로 바이어스되어, 제1 입력 전압(Vin)을 트랜지스터(M1)의 게이트 측으로 전달 또는 차단시킨다.
커패시터(C1)는 트랜지스터(M1) 및 트랜지스터(M2)의 게이트 간에 접속되어, 트랜지스터(M1)와 트랜지스터(M2)의 게이트 간의 전압을 유지시킨다.
본 발명의 제1 실시예에 따르면, 제1 입력 전압(Vin)이 트랜지스터(M3)의 소스에 인가되고, 제2 입력 전압(Vinb)이 트랜지스터(M2)의 게이트에 인가된다. 여기서, 제2 입력 전압(Vinb)은 제1 입력 전압(Vin)의 반전 전압이다.
이하, 도 4를 참조하여 본 발명의 제1 실시예에 따른 레벨 시프터의 동작을 설명한다.
도 4에 도시된 바와 같이, 제1 입력 전압(Vin)은 하이 레벨의 전압(VDD)과 로우 레벨의 전압(VSS)을 교대로 갖는다. 본 발명의 제1 실시예에 따르면, 하이 레벨의 전압(VDD)은 전압(LVDD) 보다 낮은 레벨의 전압이다. 또한, 이하의 설명에서 전압(VSS)은 접지 전압으로 가정한다.
그리고 전압(VDD)은 수학식 1과 같이, 전압(VDD)과 트랜지스터(M3)의 문턱 전압의 절대값(Vt3)의 차(VDD-Vt3)가 트랜지스터(M1)를 턴온시킬 수 있을 정도의 전압으로 가정한다.
Figure 112004018059922-pat00001
여기서, Vt1은 트랜지스터(M1)의 문턱 전압의 절대값이다.
나아가, 전압(VDD)은 트랜지스터(M3)의 문턱 전압(Vt3) 보다 높은 레벨의 전압으로서, 수학식 2와 같이, 전압(VDD)의 2배에서 트랜지스터(M3)의 문턱 전압(Vt3)을 뺀 값(2VDD-Vt3)은 트랜지스터(M1)를 턴오프시킬 수 있을 정도의 전압으로 가정한다.
Figure 112004018059922-pat00002
먼저, 구간(T1)에서 제1 입력 전압(Vin)이 하이 레벨의 전압(VDD)이 되면, 트랜지스터(M3)가 정방향 바이어스되어 제1 입력 전압(Vin)이 트랜지스터(M1)의 게이트로 전달된다. 이 때, 트랜지스터(M3)가 다이오드 연결되어 있으므로, 트랜지스터(M1)의 게이트에 인가되는 전압은 (VDD-Vt3)가 된다.
상기 가정한 바와 같이, 전압(VDD)과 트랜지스터(M3)의 문턱 전압의 절대값(Vt3)의 차(VDD-Vt3)는 트랜지스터(M1)을 턴온시킬 수 있는 정도의 레벨이므로, 구간(T1)에서 트랜지스터(M1)가 턴온된다.
또한, 트랜지스터(M2)의 게이트에는 제2 입력 전압(Vinb)이 인가되고, 제2 입력 전압(Vinb)이 로우 레벨의 전압(VSS)이므로 트랜지스터(M2)가 턴오프된다.
이로써, 구간(T1)에서의 출력 전압(Vout)은 하이 레벨의 전압(LVDD)과 실질 적으로 동일하게 된다.
또한, 커패시터(C1)의 일전극(A)에는 전압(VDD-Vt3)이 인가되고, 타전극(B)에는 전압(VSS)이 인가되므로, 커패시터(C1)에는 양 전극의 전압 차에 대응되는 전하가 충전된다.
이 후, 구간(T2)에서 제1 입력 전압(Vin)이 로우 레벨의 전압(VSS)이 되면, 트랜지스터(M3)는 역방향 바이어스되고, 제1 입력 전압(Vin)이 트랜지스터(M1)의 게이트 측으로 전달되지 않는다. 또한, 제2 입력 전압(Vinb)은 하이 레벨의 전압(VDD)이 되므로, 트랜지스터(M2)가 턴온된다.
여기서, 커패시터(C1)의 타전극(B)에 인가되는 전압은 로우 레벨의 전압(VSS)에서 하이 레벨의 전압(VDD)으로 변경되는데, 일전극(A)이 플로팅(floating)되어 있으므로 (즉, 일전극(A)을 통한 전류가 없으므로) 커패시터(C1)의 전하가 보존되고, 이에 따라 양단의 전압이 유지되므로 커패시터(C1)의 타전극(B)의 전압 변화는 일전극(A)의 전압 상태에 영향을 미치게 된다.
즉, 로우 레벨의 전압(VSS)이 접지 전압인 경우, 커패시터(C1)의 타전극(B)의 전압 변화량은 VDD이므로, 커패시터(C1)의 일전극(A)의 전압은 구간(T1)의 전압(VDD-Vt3) 상태에서 전압(VDD)만큼 증가하게 된다.
이로써, 커패시터(C1)의 일전극(A)에 인가되는 전압은 수학식 3과 같게 된다.
Figure 112004018059922-pat00003
여기서, VCA은 커패시터(C1)의 일전극(A)의 전압을 나타내고, Vt3는 트랜지스터(M3)의 문턱 전압의 절대값을 의미한다.
상기 가정한 바와 같이, 전압(2VDD-Vt3)은 트랜지스터(M1)를 턴오프시킬 수 있을 정도의 전압이므로, 전압(2VDD-Vt3)에 의하여 트랜지스터(M1)가 턴오프된다.
따라서, 트랜지스터(M2)가 턴온되고, 트랜지스터(M1)가 턴오프되므로, 출력 전압(Vout)은 로우 레벨의 전압(VSS)과 실질적으로 동일하게 된다.
이로써, 본 발명의 제1 실시예에 따른 레벨 시프터는 입력 전압(Vin)이 하이 레벨의 전압(VDD)인 경우에는 전압(LVDD)을 출력하고, 입력 전압(Vin)이 로우 레벨의 전압(VSS)인 경우에는 전압(VSS)을 출력한다. 그리고, 전압(VDD)보다 전압(LVDD)이 더 높은 레벨을 가지므로, 본 발명의 제1 실시예에 따른 레벨 시프터는 입력 전압(Vin)의 레벨을 증가하여 출력하는 레벨-업 시프터(level-up shifter)가 된다.
또한, 본 발명의 제1 실시예에 따르면, 제1 입력 전압(Vin)의 레벨을 변경하여 출력 전압(Vout)으로 출력하는 동안, 트랜지스터(M1, M2) 중 어느 하나는 차단된다. 따라서, 정적 전류에 의한 소비 전력이 실질적으로 발생되지 아니하며, 레벨 시프터의 전력 소모를 줄일 수 있게 된다.
이상으로 본 발명의 제1 실시예에 따른 레벨 시프터를 설명하였다. 상기 설 명에서, 트랜지스터(M3)가 P 타입의 채널을 갖는 트랜지스터로 설명하였으나, 본 발명의 범위가 트랜지스터(M3)의 특정 채널 타입에 한정되지 않으며, 트랜지스터(M3)를 후술하는 실시예 3 및 실시예 4와 같이 N 타입의 채널을 갖는 트랜지스터로 형성할 수 있다. 이 때에는 트랜지스터(M3)를 통하여 흐르는 누설 전류를 감소시킬 수 있다. 즉, 일반적으로 N 채널 TFT는 LDD(lightly doped drain) 구조를 채용하는데, 이를 사용할 때 역방향 바이어스 전압의 증가에 따른 역방향 전류의 증가가 미미하다. 역방향 바이어스 전압의 증가에 따라 역방향 전류가 상당히 증가하는 P 채널 TFT 대신 N 채널 TFT를 채용하면 이를 통하여 커패시터의 전하가 새어 나가는 전류(누설 전류)를 감소시킬 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 제2 실시예에 따른 레벨 시프터를 설명한다. 도 5는 본 발명의 제2 실시예에 따른 레벨 시프터를 도시한 회로도이고, 도 6은 본 발명의 제2 실시예에 따른 레벨 시프터의 제2 입력 전압(Vinb)과 출력 전압(Vout)의 파형을 도시한 것이다.
본 발명의 제2 실시예에 따른 레벨 시프터는 트랜지스터(M3)의 소스에 하이 레벨의 전압(VDD)이 인가된다는 점에서 제1 실시예에 따른 레벨 시프터와 차이점을 갖는다.
이하 본 발명의 제2 실시예에 따른 레벨 시프터의 동작에 대하여 설명한다.
먼저, 구간(T1)에서 제2 입력 전압(Vinb)이 로우 레벨의 전압(VSS)이 되면, 트랜지스터(M2)가 턴오프된다. 반면, 트랜지스터(M3)는 하이 레벨의 전압(VDD)에 의하여 정방향으로 바이어스되고, 트랜지스터(M1)의 게이트에는 전압(VDD)과 트랜 지스터(M3)의 문턱 전압의 절대값(Vt3)의 차에 해당하는 전압이 인가된다. 따라서, 트랜지스터(M1)가 턴온된다.
이로써, 본 발명의 제2 실시예에 따른 레벨 시프터의 출력 전압(Vout)은 구간(T1)에서 하이 레벨의 전압(LVDD)이 된다.
또한, 구간(T1)에서 커패시터(C1)의 일전극(A)에 인가되는 전압은 (VDD-Vt3)이고, 커패시터(C1)의 타전극(B)에 인가되는 전압은 (VSS)이므로, 커패시터(C1)에는 양 전극간의 전압에 대응하는 전하가 충전된다.
구간(T2)에서, 제2 입력 전압(Vinb)이 하이 레벨의 전압(VDD)이 되면 트랜지스터(M2)가 턴온된다.
이 경우, 커패시터(C1)의 타전극(B)의 전압 상태는 로우 레벨의 전압(VSS)에서 하이 레벨의 전압(VDD)으로 변경되며, 일전극(A)이 플로팅되어 있으므로 커패시터(C1)의 전하가 보존된다. 따라서 커패시터(C1) 양단의 전압이 유지되며, 커패시터(C1)의 일전극(A)의 전압은 타전극(B)의 전압 변화량만큼 변경된다. 즉, 로우 레벨의 전압(VSS)이 접지 전압인 경우에는 커패시터(C1)의 타전극(B)의 전압 변화량은 VDD이므로, 커패시터(C1)의 일전극(A)의 전압은 (VDD-Vt3)에서 전압(VDD)만큼 증가하게 된다.
따라서, 트랜지스터(M1)의 게이트에 인가되는 전압은 (2VDD-Vt3)가 되고, 트랜지스터(M1)가 턴오프된다.
이로써, 구간(T2)에서 레벨 시프터의 출력 전압(Vout)은 로우 레벨의 전압(VSS)이 된다.
상기 설명한 바와 같이, 본 발명의 제2 실시예에 따르면, 제1 입력 전압(Vin)의 반전 전압인 제2 입력 전압(Vinb)만으로 레벨 시프터를 동작시킬 수 있으며, 제1 입력 전압(Vin)과 제2 입력 전압(Vinb) 간의 스큐 문제가 해소된다. 또한, 제2 입력 전압(Vinb)의 레벨을 변경하여 출력 전압(Vout)으로 출력하는 동안, 트랜지스터(M1, M2) 중 어느 하나는 차단되므로 정적 전류가 흐르는 경로가 차단되게 된다. 따라서, 정적 전류에 의한 소비 전력이 실질적으로 발생되지 아니하여, 레벨 시프터의 전력 소모를 줄일 수 있게 된다.
이하, 도 7 및 도 8을 참조하여 본 발명의 제3 실시예에 따른 레벨 시프터를 설명한다.
도 7은 본 발명의 제3 실시예에 따른 레벨 시프터를 도시한 회로도이고, 도 8은 본 발명의 제3 실시예에 따른 레벨 시프터의 제1 입력 전압(Vin)과 출력 전압(Vout)의 파형을 도시한 것이다.
본 발명의 제3 실시예에 따른 레벨 시프터는 트랜지스터(M1)의 소스에 전압(VDD)이 인가되고, 트랜지스터(M2)의 소스에 전압(LVSS)이 인가되며, 트랜지스터(M3)가 트랜지스터(M2)의 게이트에 접속된다는 점에서 본 발명의 제1 실시예에 따른 레벨 시프터와 차이점을 갖는다. 또한, 제1 입력 전압(Vin)이 트랜지스터(M3)의 소스에 인가되고, 제2 입력 전압(Vinb)이 트랜지스터(M1)의 게이트에 인가된다.
여기서, 전압(LVSS)은 전압(VSS) 보다 낮은 레벨의 전압으로서, 수학식 4와 같이 전압(VSS)과 트랜지스터(M3)의 문턱 전압(Vt3)의 합이 트랜지스터(M2)를 턴온시킬 수 있는 정도의 전압으로 가정한다.
Figure 112004018059922-pat00004
또한, 수학식 5와 같이 전압(VSS)과 트랜지스터(M3)의 문턱 전압(Vt3)의 합에서 전압(VDD)을 뺀 값이 트랜지스터(M2)를 턴오프시킬 수 있을 정도의 전압으로 가정한다.
Figure 112004018059922-pat00005
이하, 도 8을 참조하여 본 발명의 제3 실시예에 따른 레벨 시프터의 동작을 설명한다.
먼저, 구간(T1)에서 제1 입력 전압(Vin)이 로우 레벨의 전압(VSS)이 되면, 트랜지스터(M3)가 정방향으로 바이어스된다. 따라서, 전압(VSS)과 트랜지스터(M3)의 문턱 전압(Vt3)의 합에 해당하는 전압(VSS+Vt3)이 트랜지스터(M2)의 게이트에 인가되며, 상기 가정한 바와 같이, 트랜지스터(M2)가 턴온된다.
그리고, 제2 입력 전압(Vinb)이 하이 레벨의 전압(VDD)이 되어, 트랜지스터(M1)가 턴오프된다.
따라서, 구간(T1)에서 레벨 시프터의 출력 전압(Vout)은 로우 레벨의 전압(LVSS)과 실질적으로 동일하게 된다.
이 때, 커패시터(C1)의 일전극(A)에는 전압(VDD)이 인가되고, 타전극(B)에는 전압(VSS+Vt3)이 인가되므로, 커패시터(C1)에는 양전극의 전압차에 대응하는 전하 가 충전된다.
이 후, 구간(T2)에서 제1 입력 전압(Vin)이 하이 레벨의 전압(VDD)이 되면 트랜지스터(M3)가 역방향으로 바이어스되어 제1 입력 전압(Vin)이 트랜지스터(M2)의 게이트 측으로 전달되지 않는다. 또한, 제2 입력 전압(Vinb)이 로우 레벨의 전압(VSS)이 되어 트랜지스터(M1)가 턴온된다.
여기서, 커패시터(C1)의 일전극(A)의 전압 상태가 하이 레벨의 전압(VDD)에서 로우 레벨의 전압(VSS)으로 변경되는데, 타전극(B)이 플로팅되어 있으므로 (즉, 타전극(B)을 통한 전류가 없으므로) 커패시터(C1)의 전하가 보존되고, 이에 따라 양단의 전압이 유지되므로 커패시터(C1)의 타전극(B)의 전압 상태가 일전극(A)의 전압 변화에 대응하여 변화된다.
구체적으로, 전압(VSS)이 접지 전압인 경우, 커패시터(C1)의 일전극(A)의 전압 변화량은 (-VDD)이므로, 커패시터(C1)의 타전극(B)의 전압은 구간(T1)의 전압(VSS+Vt3)에서 VDD만큼 감소된다. 이로써, 커패시터(C1)의 타전극(B)의 전압은 수학식 6과 같게 된다.
Figure 112004018059922-pat00006
여기서, VCB는 커패시터(C1)의 타전극(B)의 전압을 나타낸다.
상기 가정한 바와 같이, 전압(VSS)과 트랜지스터(M3)의 문턱 전압(Vt3)의 합에서 전압(VDD)을 뺀 값은 트랜지스터(M2)를 턴오프시킬 수 있을 정도의 레벨이므 로, 커패시터(C1)의 타전극(B)의 전압(VCB)에 의하여 트랜지스터(M2)가 턴오프된다.
이로써, 본 발명의 제3 실시예에 따른 레벨 시프터는 제1 입력 전압(Vin)이 하이 레벨인 경우에는 하이 레벨의 전압(VDD)을 출력하고, 제1 입력 전압(Vin)이 로우 레벨의 전압(VSS)인 경우에는 로우 레벨의 전압(LVSS)을 출력한다. 이 때, 상술한 바와 같이, 전압(LVSS)이 전압(VSS)보다 낮으므로, 본 발명의 제3 실시예에 따른 레벨 시프터는 레벨-다운 시프터(level-down shifter)가 된다.
또한, 본 발명의 제3 실시예에서도 제1 입력 전압(Vin)의 레벨을 변경하여 출력 전압(Vout)으로 출력하는 동안, 트랜지스터(M1, M2) 중 어느 하나는 차단되므로 레벨 시프터의 전력 소모를 줄일 수 있게 된다.
도 9는 본 발명의 제4 실시예에 따른 레벨 시프터를 도시한 회로도이고, 도 10은 본 발명의 제4 실시예에 따른 레벨 시프터의 제2 입력 전압(Vinb)과 출력 전압(Vout)의 파형을 도시한 것이다.
본 발명의 제4 실시예에 따른 레벨 시프터는 트랜지스터(M3)의 소스에 항상 로우 레벨의 전압(VSS)이 인가된다는 점에서, 제3 실시예에 따른 레벨 시프터와 차이를 갖는다.
이하, 도 10을 참조하여 본 발명의 제4 실시예에 따른 레벨 시프터의 동작을 설명한다.
구간(T1)에서 제2 입력 전압(Vinb)이 하이 레벨의 전압(VDD)이 되면, 트랜지스터(M1)는 턴오프된다.
또한, 트랜지스터(M3)가 소스에 인가되는 로우 레벨의 전압(VSS)에 의하여 정방향 바이어스된다. 따라서, 커패시터(C1)의 타전극(B)에는 전압(VSS)과 트랜지스터(M3)의 문턱 전압(Vt3)의 합에 해당하는 전압이 인가되며, 상기 가정한 바와 같이 트랜지스터(M2)가 턴온된다.
이로써, 구간(T1)에서 본 발명의 제4 실시예에 따른 레벨 시프터의 출력 전압(Vout)은 로우 레벨의 전압(LVSS)과 실질적으로 동일하게 된다.
또한, 커패시터(C1)의 일전극(A)에는 전압(VDD)이 인가되고, 타전극(B)에는 전압(VSS+Vt3)이 인가되므로, 커패시터(C1)에는 양 전극의 전압차에 대응되는 전하가 충전된다.
구간(T2)에서, 제2 입력 전압(Vinb)이 로우 레벨의 전압(VSS)이 되면, 트랜지스터(M1)는 턴온되고, 커패시터(C1)의 일전극(A)의 전압이 하이 레벨의 전압(VDD)에서 로우 레벨의 전압(VSS)으로 변경된다.
따라서, 전압(VSS)을 접지 전압으로 가정했을 때, 커패시터(C1)의 일전극(A)의 전압은 전압(VDD)만큼 감소하고, 타전극(B)이 플로팅(floating)되어 있으므로 (즉, 타전극(B)을 통한 전류가 없으므로) 커패시터(C1)의 전하가 보존되고, 이에 따라 양단의 전압이 유지되므로 커패시터(C1)의 타전극(B)의 전압이 구간(T1)의 전압 상태에서 전압(VDD)만큼 감소하게 된다. 따라서, 트랜지스터(M2)의 게이트에 인가되는 전압은 (VSS+Vt3-VDD)가 되고, 전압(VDD)은 전압(Vt3)보다 높은 레벨의 전압이므로, 트랜지스터(M2)는 턴오프된다.
이와 같이, 본 발명의 제4 실시예에 따른 레벨 시프터는 제2 입력 전압(Vinb)에만 영향을 받으며, 제2 입력 전압이 하이 레벨인 경우에는 로우 레벨의 전압(LVSS)을 출력하고, 제2 입력 전압이 로우 레벨인 경우에는 하이 레벨의 전압(VDD)을 출력한다.
이로써, 본 발명의 제4 실시예에 따른 레벨 시프터는 하나의 입력 전압만을 이용하므로 입력 전압간 스큐(skew) 문제를 제거할 수 있고, 제2 입력 전압(Vinb)의 레벨을 변경하여 출력 전압(Vout)으로 출력하는 동안 트랜지스터(M1, M2) 중 어느 하나는 차단되므로 소비 전력을 감소시킬 수 있다.
이상으로 본 발명의 실시예에 따른 레벨 시프터를 설명하였으며, 이러한 레벨 시프터를 다른 전압 레벨의 IC를 사용하는 평판 표시 장치에 적용하여 IC와 평판 표시 장치 간에 전압 레벨을 변환할 수 있다. 아래에서는 본 발명의 실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치에 대하여 도 11을 참조하여 설명한다.
도 11은 본 발명의 실시예에 따른 레벨 시프터를 사용하는 평판 표시 장치를 도시한 것이다.
도 11에 도시된 평판 표시 장치는 타이밍 컨트롤러(Tcon)(100), 시프트 레지스터(S/R)(200), 데이터 드라이버(300) 및 표시 패널(400)을 포함한다. 타이밍 컨트롤러(100)는 시프트 레지스터(200) 및 데이터 드라이버(300)의 구동에 필요한 타이밍 신호(CLK, /CLK, SP)들을 생성한다. 시프트 레지스터(200)는 타이밍 컨트롤러(100)로부터 타이밍 신호를 수신하여 표시 패널(400)에 형성된 주사선(X1-Xm)에 주사 신호를 순차적으로 인가한다. 데이터 드라이버(300)는 타이밍 신호에 따라 표시 패널(400)의 데이터선(Y1-Yn)에 데이터 신호를 인가한다.
예를 들어, 타이밍 컨트롤러(100)와 시프트 레지스터(200)에서 사용하는 전압 범위가 서로 다르다고 가정하면, 타이밍 컨트롤러(100)와 시프트 레지스터(200) 사이에 본 발명의 실시예에 따른 레벨 시프터(L/S)(500)를 형성하여, 타이밍 컨트롤러(100)의 출력 전압 범위를 시프트 레지스터(200)에서 사용하는 전압 범위로 변경할 수 있다. 이 때, 레벨 시프터(500)와 시프트 레지스터(200)간에 타이밍 신호(CLK, /CLK)를 위하여 버퍼를 사용할 수 있다.
마찬가지로, 시프트 레지스터(200)와 표시 패널(400)에서 사용하는 전압 범위가 서로 다르다고 가정하면, 시프트 레지스터(200)와 표시 패널(400)의 주사선(X1-Xm) 사이에 레벨 시프터(L/S)(600)를 형성하여, 시프트 레지스터(200)의 출력 전압 범위를 표시 패널(400)에서 사용하는 전압 범위로 변경할 수 있다. 이때, 레벨 시프터(600)와 표시 패널(400) 사이에는 표시 패널(400)에서 사용되는 전압 범위를 따르는 버퍼(도시하지 않음)가 형성되어 있다.
도 11에서는 타이밍 컨트롤러(100)와 시프트 레지스터(200) 사이 및 시프트 레지스터(200)와 표시 패널(400) 사이에 레벨 시프터를 사용하는 경우를 예로 들어 설명하였지만, 이에 한정되지 않고 평판 표시 장치에서 전압 범위를 변경하는 경우에는 모두 적용할 수 있다.
이상으로, 본 발명의 실시예에 따른 발광 표시 장치에 대하여 설명하였다. 상기 기술된 실시예는 본 발명의 개념이 적용된 일실시예로서, 본 발명의 범위가 상기 실시예에 한정되는 것은 아니며, 여러 가지 변형이 본 발명의 개념을 그대로 이용하여 형성될 수 있다.
본 발명에 따르면, 출력 신호가 입력 신호간에 발생되는 스큐에 의하여 영향을 받지 않는 레벨 시프터를 제공할 수 있다. 또한, 전력 소비가 낮은 레벨 시프터를 제공할 수 있다.
나아가, 입력 신호간 발생되는 스큐에 의하여 영향을 받지 않고 전력 소비가 낮은 레벨 시프터를 이용하는 평판 표시 장치를 제공할 수 있다.

Claims (24)

  1. 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여, 상기 제1 및 제2 레벨의 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터에 있어서,
    제1 전원과 출력단 사이에 연결되는 제1 트랜지스터;
    상기 출력단과 제2 전원 사이에 연결되며, 게이트에 상기 입력 신호의 반전 신호가 인가되는 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및
    상기 제1 레벨의 전압에 응답하여 상기 제1 레벨의 전압에 대응하는 전압이 상기 제1 트랜지스터의 게이트에 인가되도록 하며, 상기 제2 레벨의 전압에 응답하여 상기 입력 신호와 상기 제1 트랜지스터의 게이트를 전기적으로 차단하는 스위칭 소자
    를 포함하는 레벨 시프터.
  2. 제1항에 있어서,
    상기 스위칭 소자는 상기 제1 트랜지스터의 게이트에 접속되고, 상기 제2 레벨의 전압에 의하여 역방향 바이어스되도록 다이오드 연결된 트랜지스터로 형성되는 레벨 시프터.
  3. 제1항에 있어서,
    상기 제1 전원의 전압은 상기 제1 레벨의 전압보다 높은 레벨을 갖도록 설정되는 레벨 시프터.
  4. 제1항 또는 제3항에 있어서,
    상기 제2 전원의 전압은 상기 제2 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  5. 제4항에 있어서,
    상기 제1 레벨의 전압은, 상기 제1 레벨의 전압에서 상기 스위칭 소자의 문턱 전압의 절대값을 뺀 값이 상기 제1 트랜지스터를 턴온시킬 수 있는 전압 레벨로 설정되는 레벨 시프터.
  6. 제4항에 있어서,
    상기 제1 레벨의 전압은, 상기 제1 레벨의 전압과 상기 제2 레벨의 전압의 차가 제5 레벨의 전압인 경우, 상기 제1 레벨의 전압과 상기 제5 레벨의 전압의 합에서 상기 스위칭 소자의 문턱 전압의 절대값을 뺀 값이 상기 제1 트랜지스터를 턴오프시킬 수 있는 전압 레벨로 설정되는 레벨 시프터.
  7. 제1항에 있어서,
    상기 제2 전원의 전압은 접지 전압과 실질적으로 동일한 레벨 시프터.
  8. 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여, 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터에 있어서,
    제1 전원과 출력단 사이에 연결되며, 게이트에 상기 입력 신호의 반전 신호가 인가되는 제1 트랜지스터;
    상기 출력단과 제2 전원 사이에 연결되는 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및
    상기 제1 레벨의 전압에 응답하여 상기 입력 신호와 상기 제2 트랜지스터의 게이트를 전기적으로 차단하고, 상기 제2 레벨의 전압에 응답하여 상기 제2 레벨의 전압에 대응하는 전압이 상기 제2 트랜지스터의 게이트에 인가되도록 하는 스위칭 소자
    를 포함하는 레벨 시프터.
  9. 제8항에 있어서,
    상기 스위칭 소자는 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제1 레벨의 전압에 의하여 역방향 바이어스되도록 다이오드 연결된 트랜지스터로 형성되 는 레벨 시프터.
  10. 제8항에 있어서,
    상기 제2 전원의 전압은 상기 제2 레벨의 전압보다 낮은 레벨의 전압으로 설정되는 레벨 시프터.
  11. 제8항 또는 제10항에 있어서,
    상기 제1 전원의 전압은 상기 제1 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  12. 제11항에 있어서,
    상기 제2 레벨의 전압은, 상기 제2 레벨의 전압과 상기 스위칭 소자의 문턱 전압의 합이 상기 제2 트랜지스터를 턴온시킬 수 있을 정도의 전압 레벨로 설정되는 레벨 시프터.
  13. 제11항에 있어서,
    상기 제2 레벨의 전압은, 상기 제1 레벨의 전압과 상기 제2 레벨의 전압의 차가 제5 레벨의 전압인 경우, 상기 제2 레벨의 전압과 상기 스위칭 소자의 문턱 전압의 합에서 상기 제5 레벨의 전압을 뺀 값이 상기 제2 트랜지스터를 턴오프시킬 수 있을 정도의 전압 레벨로 설정되는 레벨 시프터.
  14. 제1 및 제2 레벨의 전압을 교대로 가지는 입력 신호를 수신하여 상기 제1 및 제2 레벨 전압에 따라 각각 제3 및 제4 레벨의 전압을 생성하는 레벨 시프터에 있어서,
    제1 전원과 출력단 사이에 연결되는 제1 트랜지스터;
    상기 출력단과 제2 전원 사이에 연결되며, 게이트에 상기 입력 신호가 인가되는 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 간에 접속되는 커패시터; 및
    제3 전원과 상기 제1 트랜지스터의 게이트 간에 접속되고, 상기 입력 신호가 상기 제1 레벨의 전압인 구간에서 상기 제3 전원의 전압에 대응되는 전압을 상기 제1 트랜지스터의 게이트에 인가하고, 상기 입력 신호가 상기 제2 레벨의 전압인 구간에서 상기 제3 전원과 상기 제1 트랜지스터의 게이트를 전기적으로 차단하는 스위칭 소자
    를 포함하는 레벨 시프터.
  15. 제14항에 있어서,
    상기 스위칭 소자는 상기 제1 트랜지스터의 게이트에 접속되고, 상기 입력 신호가 상기 제2 레벨인 구간에서 역방향 바이어스되도록 다이오드 연결된 트랜지스터로 형성되는 레벨 시프터.
  16. 제14항에 있어서,
    상기 제1 전원의 전압은 상기 제2 전원의 전압보다 높고, 상기 제2 전원의 전압은 상기 제1 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  17. 제16항에 있어서,
    상기 제1 전원의 전압은 상기 제2 레벨의 전압보다 높고, 상기 제3 전원의 전압은 상기 제2 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  18. 제16항 또는 제17항에 있어서,
    상기 제2 레벨의 전압은, 상기 제2 레벨의 전압에서 상기 스위칭 소자의 문턱 전압의 절대값을 뺀 값이 상기 제1 트랜지스터를 턴온시킬 수 있는 전압 레벨로 설정되는 레벨 시프터.
  19. 제18항에 있어서,
    상기 제2 레벨의 전압은, 상기 제1 레벨의 전압과 상기 제2 레벨의 전압의 차가 제5 레벨의 전압인 경우, 상기 제2 레벨의 전압과 상기 제5 레벨의 전압의 합에서 상기 스위칭 소자의 문턱 전압의 절대값을 뺀 값이 상기 제1 트랜지스터를 턴오프시킬 수 있는 전압 레벨로 설정되는 레벨 시프터.
  20. 제14항에 있어서,
    상기 제1 전원의 전압은 상기 제2 전원의 전압보다 낮고, 상기 제2 전원의 전압은 상기 제1 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  21. 제20항에 있어서,
    상기 제1 전원의 전압은 상기 제2 레벨의 전압보다 낮고, 상기 제3 전원의 전압은 상기 제2 레벨의 전압과 실질적으로 동일한 레벨을 갖는 레벨 시프터.
  22. 제20항 또는 제21항에 있어서,
    상기 제2 레벨의 전압은, 상기 제2 레벨의 전압과 상기 스위칭 소자의 문턱 전압의 합이 상기 제1 트랜지스터를 턴온시킬 수 있을 정도의 전압 레벨로 설정되는 레벨 시프터.
  23. 제22항에 있어서,
    상기 제2 레벨의 전압은, 상기 제1 레벨의 전압과 상기 제2 레벨의 전압의 차가 제5 레벨의 전압인 경우, 상기 제2 레벨의 전압과 상기 스위칭 소자의 문턱 전압의 합에서 상기 제5 레벨의 전압을 뺀 값이 상기 제1 트랜지스터를 턴오프시킬 수 있을 정도의 전압 레벨로 설정되는 레벨 시프터.
  24. 제1항, 제8항, 제14항 중 어느 한 항에 기재된 레벨 시프터를 포함하는 평판 표시 장치.
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