KR100969137B1 - 레벨 쉬프터 - Google Patents

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Abstract

본 발명의 실시예에 의한 레벨 쉬프터는, 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1전원(VDD)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)를 포함함을 특징으로 한다.

Description

레벨 쉬프터{level shifter}
본 발명은 레벨 쉬프터에 관한 것으로, 특히 소면적으로 구현 가능하고, 고속 동작 및 저전력화를 도모한 평판표시장치용 레벨 쉬프터에 관한 것이다.
일반적으로 레벨 시프터는 신호전압의 크기가 서로 다른 회로를 연결할 때 두 회로들 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로로서, 이는 작은 전압범위에서 큰 전압범위로 신호전압 크기를 바꾸어주는 경우에 주로 사용된다.
특히, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이(FED: Field Emission Display), 유기 전계발광 표시장치(OLED: Organic Light Emitting Display) 등과 같은 평판표시장치의 구동회로의 경우, 저전력을 위해 디지털 신호에 대응되는 값은 저전압으로 설계하나, 액정(LC: Liquid Crystal) 또는 유기 발광소자(OLED: Organic Lighting Emitting Diode)와 같은 물질을 구동해야 하는 패널의 특성상 상기 디지털 신호를 패널의 구동 전압 범위에 적합하도록 변환하는 것이 필요하며, 이를 위해 상기 레벨 시프터를 이용하고 있다.
평판표시장치의 구동회로에 보편적으로 사용되고 있는 종래의 교차 결합형 래치 구조 레벨 시프터는 하기된 도 1에 도시된 바와 같다.
도 1은 종래의 레벨 쉬프터 구조를 나타내는 회로도이다.
도 1을 참조하면, 종래의 레벨 시프터는 2개의 P형 트랜지스터(P1,P2)와 2개의 N형 트랜지스터(N1,N2)로 구성되어 있다.
상기 N형 트랜지스터(N1)의 게이트에는 입력신호(Input)가 입력되고, 상기 N형 트랜지스터(N2)의 게이트에는 반전입력신호(Input_b)가 입력되며, 상기 N형 트랜지스터(N1, N2)의 소오스는 접지전압(GND)에 접속되어 있다.
그리고, 상기 N형 트랜지스터(N1)의 드레인은 상기 P형 트랜지스터(P1)의 드레인에, 그리고 상기 P형 트랜지스터(P1)의 게이트는 상기 N형 트랜지스터(N2)의 드레인에 접속되고, 상기 N형 트랜지스터(N2)의 드레인은 상기 P형 트랜지스터(P2)의 드레인에, 그리고 상기 P형 트랜지스터(P2)의 게이트는 상기 N형 트랜지스터(N1)의 드레인에 접속되며, 상기 P형 트랜지스터(P1, P2)의 소오스는 제2전원전압(VDDH)에 접속되어 있다.
이와 같이 구성된 도 1의 레벨 시프트 회로는 교차 결합형의 래치(Latch) 구조를 하고 있다.
상기와 같이 구성된 종래의 레벨 시프터는 도 2(a)의 입력신호(Input)와 도 2(b)의 반전 입력신호(Input_b)가 각각 N형 트랜지스터(N1)(N2)의 게이트에 입력됨에 따라, 출력단의 출력신호(Output)는 도 2(c)와 같이 레벨 변환되며, N형 트랜지스터(N1)과P형 트랜지스터(P1)의 접속 노드(즉, P형 트랜지스터(P2)의 게이트단자)에는 도 2(d)와 같이 출력신호(Output)와는 반전된 반전출력신호(Output_b)가 형성 된다.
즉, 동작범위가 GND~VDD인 입력신호(Input)를 동작범위가 GND~VDDH인 출력신호(Output)로 레벨 변환한다.
이와 같은 종래의 교차 결합형 래치구조 레벨 시프터의 동작을 구체적으로 살펴보면 다음과 같다.
상기 입력신호(Input)가 접지전압(GND)에서 제1전원전압(VDD)으로 바뀌었을 때, N형 트랜지스터(N1)은 턴온(Turn on)되어 반전출력신호(Output_b)단을 접지전압(GND)로 방전하기 시작한다. 접지전압(GND)으로 방전된 반전출력신호(Output_b)단은 P형 트랜지스터(P2)를 턴온시켜 출력신호(Output)단을 제2전원전압(VDDH)으로 충전하게 된다.
입력신호(In)가 접지전압(GND)에서 제1전원전압(VDD)으로 바뀌는 경우, 입력단(Input)에 연결된 N형 트랜지스터(N1)는 턴온되고 반전입력단에(Input_b) 연결된N형 트랜지스터(N2)는 턴오프되어 반전출력신호(output_b) 노드를 양의 제2전원전압(GND)으로 방전하게 된다.
이때, P형 트랜지스터(P2)가 천이하는 반전출력신호(Output_b)에 의해 약하게 턴온되어 출력단(output)의 GND 전압을 신속하게 VDDH로 올려주지 못하며, 이로 인해 P형 트랜지스터(P1)가 약하게 턴온되어 입력신호(Input)에 의해 턴온된 N형 트랜지스터(N1)와 더불어 VDDH로부터 GND까지의 관통전류를 생성하여 전력소모가 커지는 문제가 있다.
마찬가지로, 입력신호(Input)가 제1전원전압(VDD)에서 접지전압(GND)으로 바 뀌는 경우, 반전입력신호(Input_b)에 연결된 N형 트랜지스터(N2)는 턴온되고 입력신호(Input)에 연결된 N형 트랜지스터(N1)는 턴오프되어 출력신호(Output) 노드를 접지전압(GND)으로 방전하게 된다.
이때, P형 트랜지스터(P1)가 천이하는 출력신호(Output)에 의해 약하게 턴온되어 반전출력단(Output_b)의 GND 전압을 신속하게 VDDH로 올려주지 못하며, 이로 인해 P형 트랜지스터(P2)가 약하게 턴온되어 반전입력신호(Input_b)에 의해 턴온된 N형 트랜지스터(N2)와 더불어 VDDH로부터 GND까지의 관통전류를 생성하여 전력소모가 커지는 문제가 있다.
특히, 이와 같은 전력소모가 큰 문제는 교차 결합형 래치구조의 특성상 입력신호(Input)와 반전입력신호(Input_b)의 변화가 출력신호(Output)와 반전출력신호(Output_b)에 영향을 주는 속도가 매우 느리다는 구조적 단점과 연관되며 전력소모 문제와 더불어 동작속도 면에서도 큰 문제점을 나타내게 된다.
또한, 상기 생성된 반전입력신호(Input_b)를 사용한다는 가정하에 래치구조의 레벨 시프트 회로 본체의 소자 개수는 불과 4개로 매우 적으나, 입력신호(Input)와 반전입력신호(Input_b)와 연결된 트랜지스터(N1, N2)의 경우, 입력신호(Input)와 반전입력신호(Input_b)의 전압을 상호 컨덕턴스(Transconductance) 특성을 통해 전류로 바꾸어 주는 형식으로 입력신호(Input)와 반전입력신호(Input_b)를 출력단(out)으로 전달하게 된다. 따라서 전달 능력을 키우기 위하여 트랜지스터(N1,N2)의 크기를 키우게 된다.
하지만, 이 경우 입력 신호단에서 보이는 기생 캐패시터의 증가로 인하여 신 호 지연이 생기게 되어 입력신호의 천이 시간이 길어져 신호 천이 구간이 늘어나 전력소비가 늘어나게 되는 문제와 트랜지스터를 4개만 사용한다는 면적 상의 장점이 반감되는 문제가 나타난다.
즉, 이와 같은 종래의 교차 결합형 래치구조 레벨 시프터는 각 노드의 초기값에 상관없이 동작하지만, N형 트랜지스터와 P형 트랜지스터가 동시에 턴온(Turn on)됨에 따라 생기는 단락회로전류(Short Circuit Current)에 의한 관통전류량이 커서 소비전력이 크고, 능력을 키우기 위하여 트랜지스터(N1,N2)의 크기를 키움으로 인한 면적상의 장점도 반감되는 단점이 있다.
본 발명은 안정적이면서 고속인 동작 및 저전력화를 달성함과 동시에 실장 면적을 최소화함으로써, 평판표시장치 구동용으로 적합한 레벨 쉬프터를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 레벨 쉬프터는, 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1전원(VDD)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)를 포함함을 특징으로 한다.
이 때, 상기 제 1트랜지스터(N1)는 N형 트랜지스터로, 제 2 및 제 3트랜지스터(P1, P2)는 P형 트랜지스터로 구현되고, 게이트 전극이 입력단(Input)에 연결되고, 상기 제 1전원(VDD)와 제 3트랜지스터(P2)의 소스 전극 사이에 연결된 P형의 제 4트랜지스터(P3)가 더 구비됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 안정적이면서 고속인 동작 및 저전력화를 달성함과 동시에 실장 면적을 최소화할 수 있으며, 공정 단가 감소 및 수율 향상을 이 루게 되는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 3은 본 발명의 제 1실시예에 의한 레벨 쉬프터의 회로도이고, 도 4는 도 3에 도시된 실시예의 구동 타이밍도이다.
도 3을 참조하면, 본 발명의 제 1실시예에 따른 레벨 시프터는, 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1전원(VDD)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)로 구성된다.
이 때, 상기 제 1트랜지스터(N1)는 N형 트랜지스터로, 제 2 및 제 3트랜지스터(P1, P2)는 P형 트랜지스터로 구현되며, 제 2전원(VDDH)는 제 1전원(VDD)의 2배 크기로 제공됨을 그 예로 설명한다.
또한, 상기 제 3트랜지스터(P2)는 상기 제 1커패시터(C1) 및 상기 제 2트랜지스터(P1)의 정확한 동작 스위칭을 구현하도록 상기 제 1노드(A)의 전압을 정확하게 제어하는 전압 제어부의 역할을 수행함을 특징으로 한다.
도 3 및 도 4를 참조하면, 상기와 같이 구성된 본 발명의 제 1실시예에 따 른 레벨 시프터의 동작은 다음과 같다.
우선 입력신호(Input)가 접지전압(GND)으로 천이한 상태에서 상기 제 1노드1(A)에는 제 3트랜지스터(P2)에 의해 제1전원전압(VDD)에서 그 문턱전압만큼 낮은 전압 VDD-VthP2가 초기전압으로 인가된다.
즉, 상기 제3트랜지스터(P2)는 도 3에 도시된 바와 같이 다이오드 연결(diode connection)되어 있으므로, 상기 제 3트랜지스터(P2)의 소스 전극으로 인가되는 제 1전원전압(VDD)는 상기 제 3트랜지스터(P2)를 통과하여 상기 제1노드(A)에 VDD-VthP2의 초기전압이 인가되는 것이다.
먼저, 이와 같이 상기 제1 노드(A)가 상기 초기전압으로 설정되어 있는 상태에서 입력신호(Input)가 VDD에서 GND로 천이하게 되면 상기 제 1트랜지스터(N1)은 턴오프된다. 반면에 상기 제 1노드(A)에 게이트 전극이 연결된 제 2트랜지스터(P2)는 소스 전극에 제 1전원전압(VDD)의 2배 크기를 갖는 제 2전원전압(VDDH)이 인가됨에 따라 턴온되며, 이에 따라 출력단(output)으로는 상기 제 2트랜지스터(P2)의 턴온에 의해 상기 제 2전원전압(VDDH)으로 충전된다.
즉, 도 4에 도시된 바와 같이 입력단(Input)으로 입력되는 신호가 접지전압(GND)으로 천이하면, 출력단(output)으로 출력되는 신호는 제 2전원전압(VDDH)로 천이되는 것이다.
그 후, 입력신호(Input)가 GND에서 VDD로 천이하면, 제 1캐패시터(C1)에 의한 용량 결합(Capacitive Coupling) 효과에 의해 제 1노드(A)의 전압은 2VDD-VthP2로 정의된다.
따라서, 상기 제 2트랜지스터(P1)는 턴오프(Turn off) 되고, GND에서 VDD로 천이된 입력신호(Input)에 의해 상기 제 1트랜지스터(N1)는 턴온(Turn on)되어, 출력단(output)은 접지전압(GND)로 방전하게 된다.
이 때, 상기 다이오드 연결된 제 3트랜지스터(P2)는 캐소드측의 전압(제 1노드의 전압: 2VDD-VthP2)이 애노드측의 전압(VDD)보다 높게 되어 턴오프되고, 이는 상기 제 1노드(A)의 전압을 2VDD-VthP2로 유지하게 된다.
따라서, 제 2트랜지스터(P1)의 게이트 전극에 인가되는 전압은 상기 2VDD-VthP2 가 유지되므로 상기 제 2트랜지스터(P1)는 안정적으로 턴오프(Turn off)되며, 이는 상기 제2전원전압(VDDH)로부터 접지전압(GND)로의 관통전류를 막아준다.
즉, 도 4에 도시된 바와 같이 입력단(Input)으로 입력되는 신호가 VDD로 천이하면, 출력단(Output)으로 출력되는 신호는 접지전압(GND)로 천이되는 것이다.
이와 같은 구조를 통해 상기 제 1노드(A)는 상기 제 1커패시터(C1)에 의한 용량 결합 효과에 의해 VDD의 전압범위로 올바르게 전압값이 정의되므로, 제 2트랜지스터(P1)의 턴온(Turn on) 및 턴오프(Turn off)를 정확하고 빠르게 동작시킴으로써, 제 2트랜지스터(P1)와 제 1트랜지스터(N1)의 신호 천이 시간을 줄여 종래의 교차 결합형 래치 구조의 레벨 시프터에서 발생하는 신호의 천이구간을 정의하는 입력신호(Input)를 통해 신호 천이 시 느리게 변하는 출력전압에 의한 오 단락회로(Short Circuit)로 인한 관통전류의 양을 크게 줄였으며, 이는 종래 교차 결합형 래치 구조의 레벨 시프트 회로에 비하여 매우 안정된 동작 특성 및 매우 작은 소비전력과 피크 전류 특성을 보이는 장점이 있다.
또한, 상기 실시예에 의한 레벨 쉬프터는 상기 제 3트랜지스터(P2)가 다이오드 연결된 구조이므로 그 크기를 적게 구현할 수 있으며, 상기 제 1커패시터(C1) 또한 소용량으로 구현이 가능하므로, 비교적 소면적으로 레벨 시프터를 설계할 수 있다는 장점이 있다.
도 5a 내지 도 5e는 본 발명의 제 2 내지 제 6실시예에 의한 레벨 쉬프터의 회로도이다.
단, 상기 도 5a 및 도 5e에 도시된 실시예는 도 3을 통해 설명한 제 1실시예와 그 동작의 원리가 동일하므로, 구동 타이밍도 및 동작에 대한 상세한 설명은 생략하며, 구성 상의 차이점에 대해서만 간략히 설명하도록 한다.
먼저 도 5a에 도시된 제 2실시예는, 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1전원(VDD)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)와; 게이트 전극이 입력단(Input)에 연결되고, 상기 제 1전원(VDD)와 제 3트랜지스터(P2)의 소스 전극 사이에 연결된 제 4트랜지스터(P3)로 구성된다.
즉, 상기 제 4트랜지스터(P3)가 P형 트랜지스터이고, 상기 제 1전원(VDD)과 제 3트랜지스터(P2) 사이에 추가로 더 형성된다는 점에서 그 차이가 있으며, 나머지 구성은 제 1실시예와 동일하다.
이 경우, 입력단(Input)으로 GND이 인가되면 제 1실시예와 동일하게 동작되고, 입력단(Input)으로 VDD가 인가되는 경우에도 제 4트랜지스터(P3)가 턴오프되므로 결과적으로는 제 1실시예와 동일하게 동작되는 것이다.
다음으로 도 5b에 도시된 제 3실시예는, 게이트 전극이 반전입력단(Input_b)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 반전입력단(Input_b) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 제 2노드(B)에 연결되고, 입력단(Input)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)와; 게이트 전극이 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 1노드(A) 사이에 연결된 제 4트랜지스터(P3)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 반전입력단(Input_b)과 제 2노드(B) 사이에 연결된 제 5트랜지스터(N2)로 구성된다.
상기 제 3실시예는 제 1실시예와 달리 입력신호가 입력되는 입력단(Input) 외에 상기 입력신호의 위상이 180도 반전된 입력신호가 입력되는 반전입력단(Input_b)이 추가로 연결되고, P형의 제 4트랜지스터(P3) 및 N형의 제 5트랜지스터(N2)가 추가로 구비된다는 점에서 그 차이가 있다.
도 5b를 참조하여 제 3실시예의 동작을 간략히 설명하면 다음과 같다.
먼저 입력신호(Input)가 GND에서 VDD로 천이하고, 반대로 반전된 입력신 호(Input_b)가 VDD에서 GND로 천이하게 되면, N형의 제 5트랜지스터(N2)는 턴온되고, P형의 제 4트랜지스터(P3)는 턴오프된다.
이에 상기 제 5트랜지스터(N2)의 턴온에 의해 GND로 천이된 반전된 입력신호는 제 3트랜지스터(P2)의 게이트 전극으로 인가되어 상기 제 3트랜지스터(P2)는 턴온되며 이에 따라 상기 제 1노드(A)에는 VDD로 천이된 입력신호가 인가된다.
결과적으로 제 1트랜지스터(N1)의 게이트 전극에는 반전된 입력신호인 GND가 인가되고, 제 2트랜지스터(P1)의 게이트 전극에는 상기 VDD가 인가되며, 이에 따라 상기 제 1트랜지스터(N1)은 턴오프되고, 제 2트랜지스터(P1)는 턴온된다.
즉, 입력단(Input)으로 입력되는 신호가 제 1전원전압(VDD)으로 천이하면, 출력단(output)으로 출력되는 신호는 제 2전원전압(VDDH)로 천이되는 것이다.
그 후, 입력신호(Input)가 VDD에서 GND로 천이하고, 반대로 반전된 입력신호(Input_b)가 GND에서 VDD로 천이하게 되면, N형의 제 5트랜지스터(N2)는 턴오프되고, P형의 제 4트랜지스터(P3)는 턴온된다.
또한, 제 1노드(A)의 전압은 반전된 입력신호(Input)가 GND에서 VDD로 천이함에 따라 상기 제 1캐패시터(C1)에 의한 용량 결합(Capacitive Coupling) 효과에 의해 2VDD로 정의된다.
단, 상기 제 4트랜지스터(P3)의 턴온에 의해 제 3트랜지스터(P2)는 다이오드 연결되나 상기 다이오드 연결된 제 3트랜지스터(P2)는 캐소드측의 전압(제 1노드의 전압: 2VDD)이 애노드측의 전압(GND)보다 높게 되어 턴오프되고, 이는 상기 제 1노드(A)의 전압을 2VDD로 유지하게 된다.
따라서, 상기 제 2트랜지스터(P1)는 턴오프(Turn off) 되고, GND에서 VDD로 천이된 반전 입력신호(Input_b)에 의해 상기 제 1트랜지스터(N1)는 턴온(Turn on)되어, 출력단(output)은 접지전압(GND)로 방전하게 된다.
결과적으로 도 5b에 도시된 제 3실시예는 도 3에 도시된 제 1실시예와 동작 원리는 동일하나, 출력 전압은 제 1실시예와 반대로 구현되는 특징이 있다.
다음으로 도 5c에 도시된 제 4실시예는, 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 제 2노드(B)에 연결되고, 제 1노드(A)와 상기 출력단(Output) 사이에 연결된 제 3트랜지스터(P2)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 2전원(VDDH) 사이에 연결된 제 4트랜지스터(P3)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 접지전원(GND)과 상기 제 2노드(B) 사이에 연결된 제 5트랜지스터(N2)로 구성된다.
상기 제 4실시예는 제 1실시예와 달리, P형의 제 4트랜지스터(P3) 및 N형의 제 5트랜지스터(N2)가 추가로 구비되고, 트랜지스터들 간의 연결 관계가 다소 변경된다는 점에서 그 차이가 있다.
도 5c를 참조하여 제 4실시예의 동작을 간략히 설명하면 다음과 같다.
먼저 입력신호(Input)가 GND에서 VDD로 천이하면, N형의 제 5트랜지스터(N2)는 턴온되고, P형의 제 4트랜지스터(P3)는 턴오프된다.
이에 상기 제 5트랜지스터(N2)의 턴온에 의해 GND는 제 3트랜지스터(P2)의 게이트 전극으로 인가되어 상기 제 3트랜지스터(P2)는 턴온되며 이에 따라 상기 제 1노드(A)에는 상기 제 3트랜지스터(P2)의 소스 전극으로 인가되는 제 2전원(VDDH)이 인가된다.
결과적으로 제 1트랜지스터(N1)의 게이트 전극에는 입력신호인 VDD가 인가되고, 제 2트랜지스터(P1)의 게이트 전극에는 상기 VDDH가 인가되며, 이에 따라 상기 제 1트랜지스터(N1)은 턴온되고, 제 2트랜지스터(P1)는 턴오프된다.
즉, 입력단(Input)으로 입력되는 신호가 제 1전원전압(VDD)으로 천이하면, 출력단(output)으로 출력되는 신호는 상기 제 1트랜지스터(N1)의 턴온에 의해 GND로 천이되는 것이다.
그 후, 입력신호(Input)가 VDD에서 GND로 천이하면, N형의 제 5트랜지스터(N2)는 턴오프되고, P형의 제 4트랜지스터(P3)는 턴온된다.
또한, 제 1노드(A)의 전압은 입력신호(Input)가 GND로 천이함에 따라 상기 제 1캐패시터(C1)에 의한 용량 결합(Capacitive Coupling) 효과에 의해 VDDH-VDD 즉, VDD로 정의된다.
단, 상기 제 4트랜지스터(P3)의 턴온에 의해 제 3트랜지스터(P2)는 다이오드 연결되나 상기 다이오드 연결된 제 3트랜지스터(P2)는 캐소드측의 전압(제 1노드의 전압: VDD)이 애노드측의 전압(제 2노드의 전압)보다 높게 되어 턴오프되고, 이는 상기 제 1노드(A)의 전압을 VDD로 유지하게 된다.
따라서, 상기 제 2트랜지스터(P1)는 턴온 되고, GND로 천이된 입력신 호(Input)에 의해 상기 제 1트랜지스터(N1)는 턴오프되어, 출력단(output)은 상기 제 2트랜지스터(P1)의 턴온에 의해 VDDH로 충전하게 된다.
결과적으로 도 5c에 도시된 제 3실시예는 도 3에 도시된 제 1실시예와 동작 원리 및 그 출력 결과가 동일하다.
다음으로 도 5d에 도시된 제 5실시예는, 게이트 전극이 제 2노드(B)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 제 2노드(B) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 입력단(Input)에 연결되고, 제 2노드(B)와 제 1전원(VDD) 사이에 연결된 제 3트랜지스터(P2)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 접지전원(GND) 사이에 연결된 제 4트랜지스터(N2)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 1노드(A)와 제 1전원(VDD) 사이에 연결된 제 5트랜지스터(N3)로 구성된다.
상기 제 5실시예는 제 1실시예와 달리, N형의 제 4 및 제 5트랜지스터(N2, N3)가 추가로 구비되고, 트랜지스터들 간의 연결 관계가 다소 변경된다는 점에서 그 차이가 있다.
도 5d를 참조하여 제 5실시예의 동작을 간략히 설명하면 다음과 같다.
먼저 입력신호(Input)가 GND에서 VDD로 천이하면, N형의 제 4 및 제 5트랜지스터(N2, N3)은 턴온되고, P형의 제 3트랜지스터(P2)는 턴오프된다.
이에 상기 제 5트랜지스터(N3)의 턴온에 의해 상기 제 1노드(A)에는 상기 제 5트랜지스터(N3)의 소스 전극으로 인가되는 제 1전원(VDD)이 인가된다.
또한, 상기 제 4트랜지스터(N2)의 턴온에 의해 제 2노드(B)는 GND로 방전된다.
결과적으로 제 1트랜지스터(N1)의 게이트 전극에는 GND가 인가되고, 제 2트랜지스터(P1)의 게이트 전극에는 상기 VDD-VthN3가 인가되며, 이에 따라 상기 제 1트랜지스터(N1)은 턴오프되고, 제 2트랜지스터(P1)는 턴온된다.
즉, 입력단(Input)으로 입력되는 신호가 제 1전원전압(VDD)으로 천이하면, 출력단(output)으로 출력되는 신호는 상기 제 2트랜지스터(P1)의 턴온에 의해 VDDH로 천이되는 것이다.
그 후, 입력신호(Input)가 VDD에서 GND로 천이하면, N형의 제 4 및 제 5트랜지스터(N2, N3)은 턴오프되고, P형의 제 3트랜지스터(P2)는 턴온된다.
또한, 제 1노드(A)의 전압은 상기 제 2노드(B)의 전압이 상기 제 3트랜지스터(P2)의 턴온에 의해 VDD가 인가됨으로써, 상기 제 1캐패시터(C1)에 의한 용량 결합(Capacitive Coupling) 효과에 의해 2VDD-VthN3로 정의된다.
따라서, 상기 제 1노드(A)에 게이트 전극이 연결된 제 2트랜지스터(P1)는 턴오프 되고, 상기 제 2노드(B)에 게이트 전극이 연결된 제 1트랜지스터(N1)는 턴온되어, 출력단(output)은 상기 제 1트랜지스터(N1)의 턴온에 의해 GND로 방전하게 된다.
결과적으로 도 5d에 도시된 제 5실시예는 도 3에 도시된 제 1실시예와 동작 원리는 동일하나, 출력 전압은 제 1실시예와 반대로 구현되는 특징이 있다.
다음으로 도 5e에 도시된 제 6실시예는, 게이트 전극이 제 2노드(B)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와; 게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와; 상기 제 1노드(A) 및 제 2노드(B) 사이에 연결된 제 1커패시터(C1)와; 게이트 전극이 제 3노드(C)에 연결되고, 제 1노드(A)와 제 1전원(VDD) 사이에 연결된 제 3트랜지스터(P2)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 접지전원(GND) 사이에 연결된 제 4트랜지스터(N2)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 3노드(C)와 접지전원(GND) 사이에 연결된 제 5트랜지스터(N3)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 3노드(C)와 제 2전원(VDDH) 사이에 연결된 제 6트랜지스터(P3)와; 게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 1전원(VDD) 사이에 연결된 제 7트랜지스터(P4)로 구성된다.
상기 제 5실시예는 제 1실시예와 달리, N형의 제 4 및 제 5트랜지스터(N2, N3)와, P형의 제 6 및 제 7트랜지스터(P3, P4)가 추가로 구비되고, 트랜지스터들 간의 연결 관계가 다소 변경된다는 점에서 그 차이가 있다.
도 5e를 참조하여 제 6실시예의 동작을 간략히 설명하면 다음과 같다.
먼저 입력신호(Input)가 GND에서 VDD로 천이하면, N형의 제 4 및 제 5트랜지스터(N2, N3)은 턴온되고, P형의 제 6, 7트랜지스터(P3, P4)는 턴오프된다.
이에 상기 제 5트랜지스터(N3)의 턴온에 의해 상기 제 3노드(C)는 GND로 방 전되며, 이에 따라 상기 제 3트랜지스터(P2)는 턴온된다.
또한, 상기 제 3트랜지스터(P2)의 턴온에 의해 제 1노드(A)에는 상기 제 3트랜지스터(P2)의 소스 전극으로 인가되는 제 1전원(VDD)이 인가된다.
또한, 상기 제 4트랜지스터(N2)의 턴온에 의해 제 2노드(B)는 GND로 방전된다.
결과적으로 제 1트랜지스터(N1)의 게이트 전극에는 GND가 인가되고, 제 2트랜지스터(P1)의 게이트 전극에는 상기 VDD가 인가되며, 이에 따라 상기 제 1트랜지스터(N1)은 턴오프되고, 제 2트랜지스터(P1)는 턴온된다.
즉, 입력단(Input)으로 입력되는 신호가 제 1전원전압(VDD)으로 천이하면, 출력단(output)으로 출력되는 신호는 상기 제 2트랜지스터(P1)의 턴온에 의해 VDDH로 천이되는 것이다.
그 후, 입력신호(Input)가 VDD에서 GND로 천이하면, N형의 제 4 및 제 5트랜지스터(N2, N3)은 턴오프되고, P형의 제 6, 7트랜지스터(P3, P4)는 턴온된다.
또한, 제 1노드(A)의 전압은 상기 제 2노드(B)의 전압이 상기 제 7트랜지스터(P4)의 턴온에 의해 VDD가 인가됨으로써, 상기 제 1캐패시터(C1)에 의한 용량 결합(Capacitive Coupling) 효과에 의해 2VDD로 정의된다.
따라서, 상기 제 1노드(A)에 게이트 전극이 연결된 제 2트랜지스터(P1)는 턴오프 되고, 상기 제 2노드(B)에 게이트 전극이 연결된 제 1트랜지스터(N1)는 턴온되어, 출력단(output)은 상기 제 1트랜지스터(N1)의 턴온에 의해 GND로 방전하게 된다.
결과적으로 도 5e에 도시된 제 5실시예는 도 3에 도시된 제 1실시예와 동작 원리는 동일하나, 출력 전압은 제 1실시예와 반대로 구현되는 특징이 있다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다.
도 1은 종래의 레벨 쉬프터 구조를 나타내는 회로도.
도 2는 도 1에 도시된 종래 레벨 쉬프터의 구동 타이밍도.
도 3은 본 발명의 제 1실시예에 의한 레벨 쉬프터의 회로도.
도 4는 도 3에 도시된 실시예의 구동 타이밍도.
도 5a 내지 도 5e는 본 발명의 제 2 내지 제 6실시예에 의한 레벨 쉬프터의 회로도.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 게이트 전극이 반전입력단(Input_b)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와;
    게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와;
    상기 제 1노드(A) 및 반전입력단(Input_b) 사이에 연결된 제 1커패시터(C1)와;
    게이트 전극이 제 2노드(B)에 연결되고, 입력단(Input)과 상기 제 1노드(A) 사이에 연결된 제 3트랜지스터(P2)와;
    게이트 전극이 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 1노드(A) 사이에 연결된 제 4트랜지스터(P3)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 반전입력단(Input_b)과 제 2노드(B) 사이에 연결된 제 5트랜지스터(N2)를 포함함을 특징으로 하는 레벨 쉬프터.
  5. 제 4항에 있어서,
    상기 제 1, 5트랜지스터(N1, N2)는 N형 트랜지스터로, 제 2, 3, 4트랜지스터(P1, P2, P3)는 P형 트랜지스터로 구현됨을 특징으로 하는 레벨 쉬프터.
  6. 게이트 전극이 입력단(Input)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와;
    게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와;
    상기 제 1노드(A) 및 입력단(Input) 사이에 연결된 제 1커패시터(C1)와;
    게이트 전극이 제 2노드(B)에 연결되고, 제 1노드(A)와 상기 출력단(Output) 사이에 연결된 제 3트랜지스터(P2)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 2전원(VDDH) 사이에 연결된 제 4트랜지스터(P3)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 접지전원(GND)과 상기 제 2노드(B) 사이에 연결된 제 5트랜지스터(N2)를 포함함을 특징으로 하는 레벨 쉬프터.
  7. 제 6항에 있어서,
    상기 제 1, 5트랜지스터(N1, N2)는 N형 트랜지스터로, 제 2, 3, 4트랜지스터(P1, P2, P3)는 P형 트랜지스터로 구현됨을 특징으로 하는 레벨 쉬프터.
  8. 게이트 전극이 제 2노드(B)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와;
    게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와;
    상기 제 1노드(A) 및 제 2노드(B) 사이에 연결된 제 1커패시터(C1)와;
    게이트 전극이 입력단(Input)에 연결되고, 제 2노드(B)와 제 1전원(VDD) 사 이에 연결된 제 3트랜지스터(P2)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 접지전원(GND) 사이에 연결된 제 4트랜지스터(N2)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 1노드(A)와 제 1전원(VDD) 사이에 연결된 제 5트랜지스터(N3)를 포함함을 특징으로 하는 레벨 쉬프터.
  9. 제 8항에 있어서,
    상기 제 1, 4, 5트랜지스터(N1, N2, N3)는 N형 트랜지스터로, 제 2, 3트랜지스터(P1, P2)는 P형 트랜지스터로 구현됨을 특징으로 하는 레벨 쉬프터.
  10. 게이트 전극이 제 2노드(B)에 연결되고, 접지전원(GND)과 출력단(Output) 사이에 연결된 제 1트랜지스터(N1)와;
    게이트 전극이 제 1노드(A)에 연결되고, 출력단(Output)과 제 2전원(VDDH) 사이에 연결된 제 2트랜지스터(P1)와;
    상기 제 1노드(A) 및 제 2노드(B) 사이에 연결된 제 1커패시터(C1)와;
    게이트 전극이 제 3노드(C)에 연결되고, 제 1노드(A)와 제 1전원(VDD) 사이에 연결된 제 3트랜지스터(P2)와;
    게이트 전극이 입력단(Input)에 연결되고, 상기 제 2노드(B)와 접지전원(GND) 사이에 연결된 제 4트랜지스터(N2)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 3노드(C)와 접지전원(GND) 사이에 연결된 제 5트랜지스터(N3)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 3노드(C)와 제 2전원(VDDH) 사이에 연결된 제 6트랜지스터(P3)와;
    게이트 전극이 상기 입력단(Input)에 연결되고, 상기 제 2노드(B)와 제 1전원(VDD) 사이에 연결된 제 7트랜지스터(P4)를 포함함을 특징으로 하는 레벨 쉬프터.
  11. 제 10항에 있어서,
    상기 제 1, 4, 5트랜지스터(N1, N2, N3)는 N형 트랜지스터로, 제 2, 3, 6, 7트랜지스터(P1, P2, P3, P4)는 P형 트랜지스터로 구현됨을 특징으로 하는 레벨 쉬프터.
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