JP2002040997A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 液晶表示素子の画素数が増大しても、それに
充分対処し得、しかも低価格化を図ることが可能な液晶
表示装置を提供する。 【解決手段】 液晶表示素子と、表示データに対応する
階調電圧を供給する映像信号線駆動手段とを具備する液
晶表示装置であって、映像線駆動手段は、複数の半導体
集積回路装置を有し、各半導体集積回路装置は、前記半
導体集積回路装置の長手方向の中央部に、前記半導体集
積回路装置の短手方向に設けられる入力回路部と、前記
入力回路部の前記半導体集積回路装置の短手方向の中央
部の両側に、前記半導体集積回路装置の長手方向に設け
られる第１の出力端子部と、前記第１の出力端子部の前
記半導体集積回路装置の短手方向の両側に設けられ、前
記各映像信号線に供給する階調電圧を生成する一対の出
力回路部とを有する。
充分対処し得、しかも低価格化を図ることが可能な液晶
表示装置を提供する。 【解決手段】 液晶表示素子と、表示データに対応する
階調電圧を供給する映像信号線駆動手段とを具備する液
晶表示装置であって、映像線駆動手段は、複数の半導体
集積回路装置を有し、各半導体集積回路装置は、前記半
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力回路部とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、多階調表示が可能な液晶表示装置の映像信
号線駆動手段（ドレインドライバ）に適用して有効な技
術に関する。
わり、特に、多階調表示が可能な液晶表示装置の映像信
号線駆動手段（ドレインドライバ）に適用して有効な技
術に関する。
【０００２】
【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（表示データに対応する階調電
圧；以下、階調電圧と称する。）を印加するため、各画
素間のクロストークがなく、単純マトリクス形液晶表示
装置のようにクロストークを防止するための特殊な駆動
方法を用いる必要がなく、多階調表示が可能である。こ
のアクティブマトリクス型液晶表示装置の１つに、ＴＦ
Ｔ（Thin Film Transistor）方式の液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置される
ドレインドライバと、液晶表示パネルの側面に配置され
るゲートドライバおよびインタフェース部とを備えるＴ
ＦＴ方式の液晶表示モジュールが知られている。
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（表示データに対応する階調電
圧；以下、階調電圧と称する。）を印加するため、各画
素間のクロストークがなく、単純マトリクス形液晶表示
装置のようにクロストークを防止するための特殊な駆動
方法を用いる必要がなく、多階調表示が可能である。こ
のアクティブマトリクス型液晶表示装置の１つに、ＴＦ
Ｔ（Thin Film Transistor）方式の液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置される
ドレインドライバと、液晶表示パネルの側面に配置され
るゲートドライバおよびインタフェース部とを備えるＴ
ＦＴ方式の液晶表示モジュールが知られている。
【０００３】図２４は、従来のＴＦＴ液晶表示モジュー
ルの一例の概略構成を示すブロック図である。同図に示
すように、液晶パネル（ＴＦＴ−ＬＣＤ）１０の長辺側
の一辺に複数のドレインドライバ１３０が、液晶表示パ
ネル１０の短辺側の一辺に複数のゲートドライバ１４０
が配置される。パソコン等のホストコンピュータ側から
出力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示
データ（映像信号）、クロック信号、表示タイミング信
号、同期信号（水平同期信号、垂直同期信号）からなる
制御信号は、インタフェースコネクタを介して表示制御
装置（ＴＦＴコントローラ）１１０に入力される。表示
制御装置１１０からの制御信号および表示データ等は、
ＴＦＴコントローラ基板３０１、ドレインドライバ基板
３０２を介して、各ドレインドライバ１３０に入力され
る。また、表示制御装置１１０からの制御信号は、ＴＦ
Ｔコントローラ基板３０１、ゲートドライバ基板３０３
を介して、各ゲートドライバ１４０に入力される。な
お、図２４において、ＴＦＴコントローラ基板上の配線
層の図示は省略している。また、ドレインドライバ基
板、およびゲートドライバ基板上には、図２４に図示す
配線層以外の配線層も設けられるが、図２４では、ドレ
インドライバ基板３０２には４本、ゲートドライバ基板
３０３には２本の配線層のみを図示している。
ルの一例の概略構成を示すブロック図である。同図に示
すように、液晶パネル（ＴＦＴ−ＬＣＤ）１０の長辺側
の一辺に複数のドレインドライバ１３０が、液晶表示パ
ネル１０の短辺側の一辺に複数のゲートドライバ１４０
が配置される。パソコン等のホストコンピュータ側から
出力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示
データ（映像信号）、クロック信号、表示タイミング信
号、同期信号（水平同期信号、垂直同期信号）からなる
制御信号は、インタフェースコネクタを介して表示制御
装置（ＴＦＴコントローラ）１１０に入力される。表示
制御装置１１０からの制御信号および表示データ等は、
ＴＦＴコントローラ基板３０１、ドレインドライバ基板
３０２を介して、各ドレインドライバ１３０に入力され
る。また、表示制御装置１１０からの制御信号は、ＴＦ
Ｔコントローラ基板３０１、ゲートドライバ基板３０３
を介して、各ゲートドライバ１４０に入力される。な
お、図２４において、ＴＦＴコントローラ基板上の配線
層の図示は省略している。また、ドレインドライバ基
板、およびゲートドライバ基板上には、図２４に図示す
配線層以外の配線層も設けられるが、図２４では、ドレ
インドライバ基板３０２には４本、ゲートドライバ基板
３０３には２本の配線層のみを図示している。
【０００４】ドレインドライバ１３０、およびゲートド
ライバ１４０は、半導体チップ（ＩＣ）によって構成さ
れ、これら半導体チップ（ＩＣ）は、いわゆるテープキ
ャリア方式、またはチップオンフィルム方式によってフ
ィルム基板に実装される。図２５に示すように、フィル
ム基板３１０には、周辺から配線層（ＣＯＦＡ）が形成
され、半導体チップ（ＩＣ）の周辺に設けられた端子
（ＢＵＭＰ）が、この配線層（ＣＯＦＡ）にボンディン
グされる。ここで、ドレインドライバの端子（ＢＵＭ
Ｐ）は、その周辺部に設けられていることが一般的であ
り、図２６に一例を示す。図２６に示すように、入力端
子（ＢＵＭＰ２）は、ドレインドライバ基板３０２から
の配線を接続できるように一辺に配置され、出力端子
（ＢＵＭＰ１）は、その他の３辺か、あるいは、入力端
子（ＢＵＭＰ２）の配置してある辺の左右のスペースを
含めた４辺の周辺部に配置されている。また、各出力端
子（ＢＵＭＰ１）に対応するドレインドライバ内部の出
力回路３３０は、出力端子位置にあわせて、一列に並べ
られ配置されているのが一般的である。なお、このよう
な液晶表示装置は、例えば、特開平９−２８１９３０号
公報に記載されている。
ライバ１４０は、半導体チップ（ＩＣ）によって構成さ
れ、これら半導体チップ（ＩＣ）は、いわゆるテープキ
ャリア方式、またはチップオンフィルム方式によってフ
ィルム基板に実装される。図２５に示すように、フィル
ム基板３１０には、周辺から配線層（ＣＯＦＡ）が形成
され、半導体チップ（ＩＣ）の周辺に設けられた端子
（ＢＵＭＰ）が、この配線層（ＣＯＦＡ）にボンディン
グされる。ここで、ドレインドライバの端子（ＢＵＭ
Ｐ）は、その周辺部に設けられていることが一般的であ
り、図２６に一例を示す。図２６に示すように、入力端
子（ＢＵＭＰ２）は、ドレインドライバ基板３０２から
の配線を接続できるように一辺に配置され、出力端子
（ＢＵＭＰ１）は、その他の３辺か、あるいは、入力端
子（ＢＵＭＰ２）の配置してある辺の左右のスペースを
含めた４辺の周辺部に配置されている。また、各出力端
子（ＢＵＭＰ１）に対応するドレインドライバ内部の出
力回路３３０は、出力端子位置にあわせて、一列に並べ
られ配置されているのが一般的である。なお、このよう
な液晶表示装置は、例えば、特開平９−２８１９３０号
公報に記載されている。
【０００５】
【発明が解決しようとする課題】近年、ＴＦＴ方式の液
晶表示モジュール等の液晶表示装置においては、液晶表
示パネルの大画面化の要求に伴って、液晶表示パネルの
画素数の増大化、および高精細化の傾向にあり、それに
伴い、ゲート信号線およびドレイン信号線も増大し、ド
レインドライバの入出力端子数も多くせざるを得なくな
ってきている。例えば、ＸＧＡ仕様の液晶表示パネルで
は、ドレイン信号線の本数は３０７２（＝１０２４×３
（ＲＧＢ））本であり、出力端子数が３８４本のドレイ
ンドライバを使用するとして、ＸＧＡ仕様の液晶表示パ
ネルで必要なドレインドライバ数は、８（＝３０７２／
３８４）個となる。これに対して、ＵＸＧＡ仕様に高精
細化が進むと、ドレイン信号線の本数は４８００（＝１
６００×３（ＲＧＢ））本であり、前述の場合と同様、
出力端子数が３８４本のドレインドライバを使用すると
すると、ＵＸＧＡ仕様の液晶表示パネルで必要なドレイ
ンドライバ数は、１２．５（＝４８００／３８４）個と
なる。このように、液晶表示パネルの高精細化が進むに
つれて、液晶表示パネル当たりのドレイン線本数が増
え、必要なドレインドライバの個数が増えることにな
る。これにより、表示制御装置１１０の負荷容量が増加
し、ドレインドライバ１３０を駆動できなくなってしま
うという問題点があった。
晶表示モジュール等の液晶表示装置においては、液晶表
示パネルの大画面化の要求に伴って、液晶表示パネルの
画素数の増大化、および高精細化の傾向にあり、それに
伴い、ゲート信号線およびドレイン信号線も増大し、ド
レインドライバの入出力端子数も多くせざるを得なくな
ってきている。例えば、ＸＧＡ仕様の液晶表示パネルで
は、ドレイン信号線の本数は３０７２（＝１０２４×３
（ＲＧＢ））本であり、出力端子数が３８４本のドレイ
ンドライバを使用するとして、ＸＧＡ仕様の液晶表示パ
ネルで必要なドレインドライバ数は、８（＝３０７２／
３８４）個となる。これに対して、ＵＸＧＡ仕様に高精
細化が進むと、ドレイン信号線の本数は４８００（＝１
６００×３（ＲＧＢ））本であり、前述の場合と同様、
出力端子数が３８４本のドレインドライバを使用すると
すると、ＵＸＧＡ仕様の液晶表示パネルで必要なドレイ
ンドライバ数は、１２．５（＝４８００／３８４）個と
なる。このように、液晶表示パネルの高精細化が進むに
つれて、液晶表示パネル当たりのドレイン線本数が増
え、必要なドレインドライバの個数が増えることにな
る。これにより、表示制御装置１１０の負荷容量が増加
し、ドレインドライバ１３０を駆動できなくなってしま
うという問題点があった。
【０００６】液晶表示パネルが高精細化しても、ドレイ
ンドライバの数量が変化しないようにするためには、１
ドレインドライバ当たりの出力端子数を増やす必要があ
る。一般に、ドレインドライバを構成する半導体チップ
（ＩＣ）は、その外形形状が横長の板状となっている
が、１ドレインドライバ当たりの出力端子（ＢＵＭＰ）
数を増やすと、半導体チップ（ＩＣ）は、より横方向の
長さが長くする必要がある。また、半導体チップ（Ｉ
Ｃ）は、一枚の半導体ウェーハに複数形成した後、切り
離して作成されるが、横方向の長さがより長い横長の半
導体チップ（ＩＣ）になるにつれて、一枚のウェーハか
ら取得できるチップ数が減少し、一個の半導体チップ
（ＩＣ）の価格が高くなってしまう。さらに、横方向の
長さがより長い横長の半導体チップ（ＩＣ）になると、
一枚の半導体ウェーハ面に、いわゆるステップアンドリ
ピートの露光によって半導体チップ（ＩＣ）を形成する
際に、該露光範囲を超えてしまうことが懸念される。こ
れを解決するためには、より高価な露光装置を使用する
必要があり、一個の半導体チップ（ＩＣ）の価格が高く
なってしまう。一方、市場の成熟に伴い、液晶表示装置
は、より低価格化が要求されているが、ドレインドライ
バ１３０を構成する半導体チップ（ＩＣ）が高くなる
と、液晶表示装置の価格が高くなるという問題点があ
る。
ンドライバの数量が変化しないようにするためには、１
ドレインドライバ当たりの出力端子数を増やす必要があ
る。一般に、ドレインドライバを構成する半導体チップ
（ＩＣ）は、その外形形状が横長の板状となっている
が、１ドレインドライバ当たりの出力端子（ＢＵＭＰ）
数を増やすと、半導体チップ（ＩＣ）は、より横方向の
長さが長くする必要がある。また、半導体チップ（Ｉ
Ｃ）は、一枚の半導体ウェーハに複数形成した後、切り
離して作成されるが、横方向の長さがより長い横長の半
導体チップ（ＩＣ）になるにつれて、一枚のウェーハか
ら取得できるチップ数が減少し、一個の半導体チップ
（ＩＣ）の価格が高くなってしまう。さらに、横方向の
長さがより長い横長の半導体チップ（ＩＣ）になると、
一枚の半導体ウェーハ面に、いわゆるステップアンドリ
ピートの露光によって半導体チップ（ＩＣ）を形成する
際に、該露光範囲を超えてしまうことが懸念される。こ
れを解決するためには、より高価な露光装置を使用する
必要があり、一個の半導体チップ（ＩＣ）の価格が高く
なってしまう。一方、市場の成熟に伴い、液晶表示装置
は、より低価格化が要求されているが、ドレインドライ
バ１３０を構成する半導体チップ（ＩＣ）が高くなる
と、液晶表示装置の価格が高くなるという問題点があ
る。
【０００７】また、ドレイン信号線の増加にともない、
必然的にドレインドライバ１３０の出力端子（ＢＵＭＰ
１）のピッチが小さくなる傾向にあり、半導体チップ
（ＩＣ）の選別時におけるプロービングが困難になるこ
とが懸念されている。さらに、ドレイン信号線の増加に
ともない、１個のドレインドライバ１３０の回路規模が
大きくなる傾向にあり、半導体チップ（ＩＣ）内部にお
ける配線インピーダンスによる電圧降下が無視できなく
なることが懸念されている。本発明は、前記従来技術の
問題点を解決するためになされたものであり、本発明の
目的は、液晶表示装置において、液晶表示素子の画素数
が増大しても、それに充分対処し得、しかも低価格化を
図ることが可能となる技術を提供することにある。ま
た、本発明の他の目的は、液晶表示装置において、映像
線駆動手段の半導体集積回路装置の出力端子数が増加し
ても、簡単に検査を行うことが可能となる技術を提供す
ることにある。また、本発明の他の目的は、液晶表示装
置において、映像線駆動手段の半導体集積回路装置の出
力端子数が増加しても、半導体集積回路装置内部の配線
層による電圧降下を防止することが可能となる技術を提
供することにある。本発明の前記目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
必然的にドレインドライバ１３０の出力端子（ＢＵＭＰ
１）のピッチが小さくなる傾向にあり、半導体チップ
（ＩＣ）の選別時におけるプロービングが困難になるこ
とが懸念されている。さらに、ドレイン信号線の増加に
ともない、１個のドレインドライバ１３０の回路規模が
大きくなる傾向にあり、半導体チップ（ＩＣ）内部にお
ける配線インピーダンスによる電圧降下が無視できなく
なることが懸念されている。本発明は、前記従来技術の
問題点を解決するためになされたものであり、本発明の
目的は、液晶表示装置において、液晶表示素子の画素数
が増大しても、それに充分対処し得、しかも低価格化を
図ることが可能となる技術を提供することにある。ま
た、本発明の他の目的は、液晶表示装置において、映像
線駆動手段の半導体集積回路装置の出力端子数が増加し
ても、簡単に検査を行うことが可能となる技術を提供す
ることにある。また、本発明の他の目的は、液晶表示装
置において、映像線駆動手段の半導体集積回路装置の出
力端子数が増加しても、半導体集積回路装置内部の配線
層による電圧降下を防止することが可能となる技術を提
供することにある。本発明の前記目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。即ち、本発明は、複数の画素と、
前記複数の画素に表示データに対応する階調電圧を印加
する複数の映像信号線とを有する液晶表示素子と、前記
各映像信号線に表示データに対応する階調電圧を供給す
る映像信号線駆動手段とを具備する液晶表示装置であっ
て、前記映像線駆動手段は、半導体集積回路装置を有
し、前記半導体集積回路装置は、例えば、前記半導体集
積回路装置の短手方向の中央部に、前記半導体集積回路
装置の長手方向に設けられる第１の出力端子部と、前記
第１の出力端子部の前記半導体集積回路装置の短手方向
の両側に設けられ、前記各映像信号線に供給する階調電
圧を生成する一対の出力回路部とを有することを特徴と
する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。即ち、本発明は、複数の画素と、
前記複数の画素に表示データに対応する階調電圧を印加
する複数の映像信号線とを有する液晶表示素子と、前記
各映像信号線に表示データに対応する階調電圧を供給す
る映像信号線駆動手段とを具備する液晶表示装置であっ
て、前記映像線駆動手段は、半導体集積回路装置を有
し、前記半導体集積回路装置は、例えば、前記半導体集
積回路装置の短手方向の中央部に、前記半導体集積回路
装置の長手方向に設けられる第１の出力端子部と、前記
第１の出力端子部の前記半導体集積回路装置の短手方向
の両側に設けられ、前記各映像信号線に供給する階調電
圧を生成する一対の出力回路部とを有することを特徴と
する。
【０００９】また、本発明は、複数の画素と、前記複数
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の半導体集積回路装置を有し、
前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、前記入力回路部
の前記半導体集積回路装置の長手方向の両側に、前記半
導体集積回路装置の長手方向に設けられる第１の出力端
子部と、前記第１の出力端子部の前記半導体集積回路装
置の短手方向の両側に設けられ、前記各映像信号線に供
給する階調電圧を生成する一対の出力回路部とを有する
ことを特徴とする。
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の半導体集積回路装置を有し、
前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、前記入力回路部
の前記半導体集積回路装置の長手方向の両側に、前記半
導体集積回路装置の長手方向に設けられる第１の出力端
子部と、前記第１の出力端子部の前記半導体集積回路装
置の短手方向の両側に設けられ、前記各映像信号線に供
給する階調電圧を生成する一対の出力回路部とを有する
ことを特徴とする。
【００１０】また、本発明の好ましい実施の形態では、
前記第１の出力端子部および前記出力回路部以外の領域
で、少なくとも前記半導体集積回路装置の２つの短辺の
周辺部に沿って設けられる第２の出力端子部を有するこ
とを特徴とする。また、本発明の好ましい実施の形態で
は、前記一対の出力回路部は、正極性の階調電圧を生成
する正極性出力回路部と、負極性の階調電圧を生成する
負極性出力回路部とが交互に設けられることを特徴とす
る。また、本発明の好ましい実施の形態では、前記一対
の出力回路部の一方の出力回路部には、正極性の階調電
圧を生成する正極性出力回路部が設けられ、前記一対の
出力回路部の他方の出力回路部には、負極性の階調電圧
を生成する負極性出力回路部が設けられることを特徴と
する。また、本発明の好ましい実施の形態では、前記出
力回路部は、バッファ回路と、デコーダ回路と、データ
ラッチ部と、シフトレジスタ回路とを有し、前記バッフ
ァ回路、デコーダ回路、データラッチ部、およびシフト
レジスタ回路は、前記第１の出力端子部から前記半導体
集積回路の短手方向に、前記バッファ回路、デコーダ回
路、データラッチ部、シフトレジスタ回路の順番に配置
されることを特徴とする。
前記第１の出力端子部および前記出力回路部以外の領域
で、少なくとも前記半導体集積回路装置の２つの短辺の
周辺部に沿って設けられる第２の出力端子部を有するこ
とを特徴とする。また、本発明の好ましい実施の形態で
は、前記一対の出力回路部は、正極性の階調電圧を生成
する正極性出力回路部と、負極性の階調電圧を生成する
負極性出力回路部とが交互に設けられることを特徴とす
る。また、本発明の好ましい実施の形態では、前記一対
の出力回路部の一方の出力回路部には、正極性の階調電
圧を生成する正極性出力回路部が設けられ、前記一対の
出力回路部の他方の出力回路部には、負極性の階調電圧
を生成する負極性出力回路部が設けられることを特徴と
する。また、本発明の好ましい実施の形態では、前記出
力回路部は、バッファ回路と、デコーダ回路と、データ
ラッチ部と、シフトレジスタ回路とを有し、前記バッフ
ァ回路、デコーダ回路、データラッチ部、およびシフト
レジスタ回路は、前記第１の出力端子部から前記半導体
集積回路の短手方向に、前記バッファ回路、デコーダ回
路、データラッチ部、シフトレジスタ回路の順番に配置
されることを特徴とする。
【００１１】また、本発明は、複数の画素と、前記複数
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の半導体集積回路装置を有し、
前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、前記入力回路部
の前記半導体集積回路装置の長手方向の両側に、前記半
導体集積回路装置の長手方向に設けられる複数の出力端
子部と、前記各出力端子部毎に、前記各出力端子部の前
記半導体集積回路装置の短手方向の両側に設けられ、前
記各映像信号線に供給する階調電圧を生成する一対の出
力回路部とを有することを特徴とする。
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の半導体集積回路装置を有し、
前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、前記入力回路部
の前記半導体集積回路装置の長手方向の両側に、前記半
導体集積回路装置の長手方向に設けられる複数の出力端
子部と、前記各出力端子部毎に、前記各出力端子部の前
記半導体集積回路装置の短手方向の両側に設けられ、前
記各映像信号線に供給する階調電圧を生成する一対の出
力回路部とを有することを特徴とする。
【００１２】また、本発明は、複数の画素と、前記複数
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の配線層が形成されるフィルム
基板と、前記フィルム基板上に搭載される半導体集積回
路装置を有し、前記半導体集積回路装置は、前記半導体
集積回路装置の周辺部以外の領域に、前記半導体集積回
路装置の長手方向に設けられる複数のバンプ電極を有
し、前記フィルム基板の配線層の一部は、一端が前記半
導体集積回路装置の各バンプ電極と接続されるととも
に、前記一端から前記フィルム基板の周辺部まで延長し
て設けられ、かつ、前記一端を含む部分が前記半導体集
積回路装置により覆われていることを特徴とする。
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の配線層が形成されるフィルム
基板と、前記フィルム基板上に搭載される半導体集積回
路装置を有し、前記半導体集積回路装置は、前記半導体
集積回路装置の周辺部以外の領域に、前記半導体集積回
路装置の長手方向に設けられる複数のバンプ電極を有
し、前記フィルム基板の配線層の一部は、一端が前記半
導体集積回路装置の各バンプ電極と接続されるととも
に、前記一端から前記フィルム基板の周辺部まで延長し
て設けられ、かつ、前記一端を含む部分が前記半導体集
積回路装置により覆われていることを特徴とする。
【００１３】また、本発明は、一対の基板と、前記一対
の基板間の狭持される液晶と有する液晶表示素子で、複
数の画素と、前記液晶層の複数の画素に表示データに対
応する階調電圧を印加する複数の映像信号線とを有する
液晶表示素子と、前記各映像信号線に表示データに対応
する階調電圧を供給する映像信号線駆動手段とを具備す
る液晶表示装置であって、前記映像線駆動手段は、前記
一対の基板の一方の基板に搭載される半導体集積回路装
置を有し、前記半導体集積回路装置は、前記半導体集積
回路装置の周辺部以外の領域に、前記半導体集積回路装
置の長手方向に設けられる複数のバンプ電極を有し、前
記一方の基板に形成される映像信号線の一部は、端子部
が前記半導体集積回路装置の各バンプ電極と接続される
とともに、前記端子部を含む領域が前記半導体集積回路
装置により覆われていることを特徴とする。また、本発
明の好ましい実施の形態では、前記複数のバンプ電極
は、前記半導体集積回路装置の長手方向に複数列に形成
されていることを特徴とする。また、本発明の好ましい
実施の形態では、前記複数列の一部の列のバンプ電極
は、前記半導体集積回路装置の長手方向の長さが、当該
列よりも前記フィルム基板の配線層が延長される方向に
ある列のバンプ電極の前記半導体集積回路装置の長手方
向の長さよりも長くされていることを特徴とする。
の基板間の狭持される液晶と有する液晶表示素子で、複
数の画素と、前記液晶層の複数の画素に表示データに対
応する階調電圧を印加する複数の映像信号線とを有する
液晶表示素子と、前記各映像信号線に表示データに対応
する階調電圧を供給する映像信号線駆動手段とを具備す
る液晶表示装置であって、前記映像線駆動手段は、前記
一対の基板の一方の基板に搭載される半導体集積回路装
置を有し、前記半導体集積回路装置は、前記半導体集積
回路装置の周辺部以外の領域に、前記半導体集積回路装
置の長手方向に設けられる複数のバンプ電極を有し、前
記一方の基板に形成される映像信号線の一部は、端子部
が前記半導体集積回路装置の各バンプ電極と接続される
とともに、前記端子部を含む領域が前記半導体集積回路
装置により覆われていることを特徴とする。また、本発
明の好ましい実施の形態では、前記複数のバンプ電極
は、前記半導体集積回路装置の長手方向に複数列に形成
されていることを特徴とする。また、本発明の好ましい
実施の形態では、前記複数列の一部の列のバンプ電極
は、前記半導体集積回路装置の長手方向の長さが、当該
列よりも前記フィルム基板の配線層が延長される方向に
ある列のバンプ電極の前記半導体集積回路装置の長手方
向の長さよりも長くされていることを特徴とする。
【００１４】また、本発明は、複数の画素と、前記複数
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の配線層が形成されるフィルム
基板と、前記フィルム基板上に搭載される半導体集積回
路装置を有し、前記半導体集積回路装置は、複数のバン
プ電極を有し、前記複数のバンプ電極の一部は、前記フ
ィルム基板に設けられた配線層により、互いに電気的に
接続されていることを特徴とする。また、本発明は、複
数の画素と、前記複数の画素に表示データに対応する階
調電圧を印加する複数の映像信号線とを有する液晶表示
素子と、前記各映像信号線に表示データに対応する階調
電圧を供給する映像信号線駆動手段とを具備する液晶表
示装置であって、前記映像線駆動手段は、複数の配線層
が形成されるフィルム基板と、前記フィルム基板上に搭
載される半導体集積回路装置を有し、前記半導体集積回
路装置は、複数のバンプ電極を有し、前記複数のバンプ
電極の一部は、前記フィルム基板に設けられる配線層に
より、互いに電気的に接続され、前記バンプ電極同士を
接続する配線層には、外部からの入力信号が印加される
ことを特徴とする。
の画素に表示データに対応する階調電圧を印加する複数
の映像信号線とを有する液晶表示素子と、前記各映像信
号線に表示データに対応する階調電圧を供給する映像信
号線駆動手段とを具備する液晶表示装置であって、前記
映像線駆動手段は、複数の配線層が形成されるフィルム
基板と、前記フィルム基板上に搭載される半導体集積回
路装置を有し、前記半導体集積回路装置は、複数のバン
プ電極を有し、前記複数のバンプ電極の一部は、前記フ
ィルム基板に設けられた配線層により、互いに電気的に
接続されていることを特徴とする。また、本発明は、複
数の画素と、前記複数の画素に表示データに対応する階
調電圧を印加する複数の映像信号線とを有する液晶表示
素子と、前記各映像信号線に表示データに対応する階調
電圧を供給する映像信号線駆動手段とを具備する液晶表
示装置であって、前記映像線駆動手段は、複数の配線層
が形成されるフィルム基板と、前記フィルム基板上に搭
載される半導体集積回路装置を有し、前記半導体集積回
路装置は、複数のバンプ電極を有し、前記複数のバンプ
電極の一部は、前記フィルム基板に設けられる配線層に
より、互いに電気的に接続され、前記バンプ電極同士を
接続する配線層には、外部からの入力信号が印加される
ことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。 ［実施の形態１］ 〈本発明が適用される表示装置の基本構成〉図１は、本
発明が適用されるＴＦＴ方式の液晶表示モジュールの概
略構成を示すブロック図である。図１に示す液晶表示モ
ジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）１０の長辺側の一辺にドレインドライバ１３０が配
置され、また、液晶表示パネル１０の短辺側の一辺に、
ゲートドライバ１４０が配置される。液晶液晶表示パネ
ル１０は、例えば、１６００×８００×３の画素から構
成される。なお、ここで、１画素とは、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の１ピクセル（Ｐｉｘ）を意味する。
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。 ［実施の形態１］ 〈本発明が適用される表示装置の基本構成〉図１は、本
発明が適用されるＴＦＴ方式の液晶表示モジュールの概
略構成を示すブロック図である。図１に示す液晶表示モ
ジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）１０の長辺側の一辺にドレインドライバ１３０が配
置され、また、液晶表示パネル１０の短辺側の一辺に、
ゲートドライバ１４０が配置される。液晶液晶表示パネ
ル１０は、例えば、１６００×８００×３の画素から構
成される。なお、ここで、１画素とは、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の１ピクセル（Ｐｉｘ）を意味する。
【００１６】パソコン等のホストコンピュータ側から出
力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示デ
ータ（映像信号）、クロック信号、表示タイミング信
号、同期信号（水平同期信号、垂直同期信号）からなる
制御信号は、インタフェースコネクタを介して表示制御
装置（ＴＦＴコントローラ）１１０に入力される。本実
施の形態において、インタフェース部１００は、前述の
図２４に示すＴＦＴコントローラ基板３０１に、ドレイ
ンドライバ１３０は、前述の図２４に示すドレインドラ
イバ基板３０２に、ゲートドライバ１４０は、前述の図
２４に示すゲートドライバ基板３０３に実装される。こ
こで、ドレインドライバ１３０、およびゲートドライバ
１４０を構成する半導体チップ（ＩＣ）は、いわゆるテ
ープキャリア（Tape Carrier Package）方式、または、
チップオンフィルム（Chip On Film）方式によってフィ
ルム基板３１０に実装される。なお、前述の半導体チッ
プ（ＩＣ）は、チップオングラス（Chip On Glass）方
式により直接液晶表示パネル１０の一方の透明基板に実
装してもよい。
力される赤（Ｒ）、緑（Ｇ）、育（Ｂ）の３色の表示デ
ータ（映像信号）、クロック信号、表示タイミング信
号、同期信号（水平同期信号、垂直同期信号）からなる
制御信号は、インタフェースコネクタを介して表示制御
装置（ＴＦＴコントローラ）１１０に入力される。本実
施の形態において、インタフェース部１００は、前述の
図２４に示すＴＦＴコントローラ基板３０１に、ドレイ
ンドライバ１３０は、前述の図２４に示すドレインドラ
イバ基板３０２に、ゲートドライバ１４０は、前述の図
２４に示すゲートドライバ基板３０３に実装される。こ
こで、ドレインドライバ１３０、およびゲートドライバ
１４０を構成する半導体チップ（ＩＣ）は、いわゆるテ
ープキャリア（Tape Carrier Package）方式、または、
チップオンフィルム（Chip On Film）方式によってフィ
ルム基板３１０に実装される。なお、前述の半導体チッ
プ（ＩＣ）は、チップオングラス（Chip On Glass）方
式により直接液晶表示パネル１０の一方の透明基板に実
装してもよい。
【００１７】〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回
路を示す図である。この図２に示すように、液晶表示パ
ネル１０は、マトリクス状に形成される複数の画素を有
する。各画素は、隣接する２本の信号線（ドレイン信号
線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本
の信号線（ゲート信号線（Ｇ）またはドレイン信号線
（Ｄ））との交差領域内に配置される。各画素は薄膜ト
ランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極
は、画素電極（ＩＴＯ１）に接続される。また、画素電
極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶
層が設けられるので、画素電極（ＩＴＯ１）とコモン電
極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的
に接続される。さらに、薄膜トランジスタ（ＴＦＴ１，
ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）と
の間には、付加容量（ＣADD）が接続される。図３は、
図１に示す液晶表示パネル１０の他の例の等価回路を示
す図である。図２に示す例では、前段のゲート信号線
（Ｇ）とソース電極との間に付加容量（ＣADD）が形成
されているが、図３に示す例の等価回路では、共通信号
線（ＣＮ）とソース電極との間に保持容量（ＣＳＴＧ）
が形成されている点が異なっている。
図２は、図１に示す液晶表示パネル１０の一例の等価回
路を示す図である。この図２に示すように、液晶表示パ
ネル１０は、マトリクス状に形成される複数の画素を有
する。各画素は、隣接する２本の信号線（ドレイン信号
線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本
の信号線（ゲート信号線（Ｇ）またはドレイン信号線
（Ｄ））との交差領域内に配置される。各画素は薄膜ト
ランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極
は、画素電極（ＩＴＯ１）に接続される。また、画素電
極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶
層が設けられるので、画素電極（ＩＴＯ１）とコモン電
極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的
に接続される。さらに、薄膜トランジスタ（ＴＦＴ１，
ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）と
の間には、付加容量（ＣADD）が接続される。図３は、
図１に示す液晶表示パネル１０の他の例の等価回路を示
す図である。図２に示す例では、前段のゲート信号線
（Ｇ）とソース電極との間に付加容量（ＣADD）が形成
されているが、図３に示す例の等価回路では、共通信号
線（ＣＮ）とソース電極との間に保持容量（ＣＳＴＧ）
が形成されている点が異なっている。
【００１８】本発明は、どちらにも適用可能であるが、
前者の方式では、前段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図２、図３は、縦
電界方式の液晶表示パネルの等価回路を示しており、図
２、図３において、ＡＲは表示領域である。また、図
２、図３は回路図であるが、実際の幾何学的配置に対応
して描かれている。図２、図３に示す液晶表示パネル１
０において、列方向に配置された各画素の薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞ
れドレイン信号線（Ｄ）に接続され、各ドレイン信号線
（Ｄ）は、列方向の各画素の液晶に階調電圧を印加する
ドレインドライバ１３０に接続される。また、行方向に
配置された各画素における薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線
（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走
査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイ
アス電圧あるいは負のバイアス電圧）を供給するゲート
ドライバ１４０に接続される。
前者の方式では、前段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図２、図３は、縦
電界方式の液晶表示パネルの等価回路を示しており、図
２、図３において、ＡＲは表示領域である。また、図
２、図３は回路図であるが、実際の幾何学的配置に対応
して描かれている。図２、図３に示す液晶表示パネル１
０において、列方向に配置された各画素の薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞ
れドレイン信号線（Ｄ）に接続され、各ドレイン信号線
（Ｄ）は、列方向の各画素の液晶に階調電圧を印加する
ドレインドライバ１３０に接続される。また、行方向に
配置された各画素における薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線
（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走
査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイ
アス電圧あるいは負のバイアス電圧）を供給するゲート
ドライバ１４０に接続される。
【００１９】〈図１に示すインタフェース部１００の構
成と動作概要〉図１に示すインタフェース部１００は、
表示制御装置１１０と電源回路１２０とから構成され
る。表示制御装置１１０は、１個の半導体集積回路（Ｌ
ＳＩ）から構成され、コンピュータ本体側から送信され
てくるクロック信号、ディスプレイタイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス（表示データ取込開始信号）を信号線１３５を介
して第１番目のドレインドライバ１３０に出力し、さら
に、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。その際、表示制御装置１１０は、各ドレインド
ライバ１３０のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称
する。）を信号線１３１を介して出力する。なお、本実
施の形態においても、前述の図２４に示すように、表示
制御装置１１０からの制御信号および表示データ等は、
ＴＦＴコントローラ基板３０１、ドレインドライバ基板
３０２を介して、各ドレインドライバ１３０に入力され
る。
成と動作概要〉図１に示すインタフェース部１００は、
表示制御装置１１０と電源回路１２０とから構成され
る。表示制御装置１１０は、１個の半導体集積回路（Ｌ
ＳＩ）から構成され、コンピュータ本体側から送信され
てくるクロック信号、ディスプレイタイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス（表示データ取込開始信号）を信号線１３５を介
して第１番目のドレインドライバ１３０に出力し、さら
に、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。その際、表示制御装置１１０は、各ドレインド
ライバ１３０のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称
する。）を信号線１３１を介して出力する。なお、本実
施の形態においても、前述の図２４に示すように、表示
制御装置１１０からの制御信号および表示データ等は、
ＴＦＴコントローラ基板３０１、ドレインドライバ基板
３０２を介して、各ドレインドライバ１３０に入力され
る。
【００２０】本体コンピュータ側からの表示データは、
例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間
毎に転送される。また、第１番目のドレインドライバ１
３０に入力されたスタートパルスにより第１番目のドレ
インドライバ１３０におけるデータラッチ回路のラッチ
動作が制御される。この第１番目のドレインドライバ１
３０におけるデータラッチ回路のラッチ動作が終了する
と、第１番目のドレインドライバ１３０からスタートパ
ルスが、第２番目のドレインドライバ１３０に入力さ
れ、第２番目のドレインドライバ１３０におけるデータ
ラッチ回路のラッチ動作が制御される。以下、同様にし
て、各ドレインドライバ１３０におけるデータラッチ回
路のラッチ動作が制御され、誤った表示データがデータ
ラッチ回路に書き込まれるのを防止している。
例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間
毎に転送される。また、第１番目のドレインドライバ１
３０に入力されたスタートパルスにより第１番目のドレ
インドライバ１３０におけるデータラッチ回路のラッチ
動作が制御される。この第１番目のドレインドライバ１
３０におけるデータラッチ回路のラッチ動作が終了する
と、第１番目のドレインドライバ１３０からスタートパ
ルスが、第２番目のドレインドライバ１３０に入力さ
れ、第２番目のドレインドライバ１３０におけるデータ
ラッチ回路のラッチ動作が制御される。以下、同様にし
て、各ドレインドライバ１３０におけるデータラッチ回
路のラッチ動作が制御され、誤った表示データがデータ
ラッチ回路に書き込まれるのを防止している。
【００２１】表示制御装置１１０は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、各
ドレインドライバ１３０におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル１０のドレイン信
号線（Ｄ）に出力するための表示制御信号である出力タ
イミング制御用クロック（ＣＬ１）（以下、単にクロッ
ク（ＣＬ１）と称する。）を信号線１３２を介して各ド
レインドライバ１３０に出力する。また、表示制御装置
１１０は、垂直同期信号入力後に、第１番目のディスプ
レイタイミング信号が入力されると、これを第１番目の
表示ラインと判断して信号線１４２を介してゲートドラ
イバ１４０にフレーム開始指示信号を出力する。さら
に、表示制御装置１１０は、水平同期信号に基づいて、
１水平走査時間毎に、順次液晶表示パネル１０の各ゲー
ト信号線（Ｇ）に正のバイアス電圧を印加するように、
信号線１４１を介してゲートドライバ１４０へ１水平走
査時間周期のシフトクロックであるクロック（ＣＬ３）
を出力する。これにより、液晶表示パネル１０の各ゲー
ト信号線（Ｇ）に接続された複数の薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通す
る。以上の動作により、液晶表示パネル１０に画像が表
示される。
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、各
ドレインドライバ１３０におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル１０のドレイン信
号線（Ｄ）に出力するための表示制御信号である出力タ
イミング制御用クロック（ＣＬ１）（以下、単にクロッ
ク（ＣＬ１）と称する。）を信号線１３２を介して各ド
レインドライバ１３０に出力する。また、表示制御装置
１１０は、垂直同期信号入力後に、第１番目のディスプ
レイタイミング信号が入力されると、これを第１番目の
表示ラインと判断して信号線１４２を介してゲートドラ
イバ１４０にフレーム開始指示信号を出力する。さら
に、表示制御装置１１０は、水平同期信号に基づいて、
１水平走査時間毎に、順次液晶表示パネル１０の各ゲー
ト信号線（Ｇ）に正のバイアス電圧を印加するように、
信号線１４１を介してゲートドライバ１４０へ１水平走
査時間周期のシフトクロックであるクロック（ＣＬ３）
を出力する。これにより、液晶表示パネル１０の各ゲー
ト信号線（Ｇ）に接続された複数の薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通す
る。以上の動作により、液晶表示パネル１０に画像が表
示される。
【００２２】〈図１に示す電源回路１２０の構成〉図１
に示す電源回路１２０は、正電圧生成回路１２１、負電
圧生成回路１２２、コモン電極（対向電極）電圧生成回
路１２３、ゲート電極電圧生成回路１２４から構成され
る。正電圧生成回路１２１、負電圧生成回路１２２は、
それぞれ直列抵抗分圧回路で構成され、正電圧生成回路
１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”
４）を、負電圧生成回路１２２は負極性の５値の階調基
準電圧（Ｖ”５〜Ｖ”９）を出力する。この正極性の階
調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基
準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３
０に供給される。また、各ドレインドライバ１３０に
は、表示制御装置１１０からの極性反転信号（交流化信
号；Ｍ）も、信号線１３４を介して供給される。コモン
電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印
加する駆動電圧を、ゲート電極電圧生成回路１２４は薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に
印加する駆動電圧（正のバイアス電圧および負のバイア
ス電圧）を生成する。
に示す電源回路１２０は、正電圧生成回路１２１、負電
圧生成回路１２２、コモン電極（対向電極）電圧生成回
路１２３、ゲート電極電圧生成回路１２４から構成され
る。正電圧生成回路１２１、負電圧生成回路１２２は、
それぞれ直列抵抗分圧回路で構成され、正電圧生成回路
１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”
４）を、負電圧生成回路１２２は負極性の５値の階調基
準電圧（Ｖ”５〜Ｖ”９）を出力する。この正極性の階
調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基
準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３
０に供給される。また、各ドレインドライバ１３０に
は、表示制御装置１１０からの極性反転信号（交流化信
号；Ｍ）も、信号線１３４を介して供給される。コモン
電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印
加する駆動電圧を、ゲート電極電圧生成回路１２４は薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に
印加する駆動電圧（正のバイアス電圧および負のバイア
ス電圧）を生成する。
【００２３】〈図１に示す液晶表示モジュールの交流化
駆動方法〉一般に、液晶層は、長時間同じ電圧（直流電
圧）が印加されていると、液晶層の傾きが固定化され、
結果として残像現象を引き起こし、液晶層の寿命を縮め
ることになる。これを防止するために、液晶表示モジュ
ールおいては、液晶層に印加する電圧をある一定時間毎
に交流化、即ち、コモン電極に印加する電圧を基準にし
て、画素電極に印加する電圧を、一定時間毎に正電圧側
／負電圧側に変化させるようにしている。この液晶層に
交流電圧を印加する駆動方法として、コモン対称法とコ
モン反転法の２通りの方法が知られている。コモン反転
法とは、コモン電極に印加される電圧と画素電極に印加
する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧
を一定とし、画素電極に印加する電圧を、コモン電極に
印加される電圧を基準にして、交互に正、負に反転させ
る方法である。コモン対称法は、画素電極（ＩＴＯ１）
に印加される電圧の振幅が、コモン反転法の場合に比べ
２倍となり、しきい値電圧が低い液晶が開発されない限
り低耐圧のドライバが使用できないと言う欠点がある
が、低消費電力と表示品質の点で優れているドット反転
法あるいはＮライン反転法が使用可能である。
駆動方法〉一般に、液晶層は、長時間同じ電圧（直流電
圧）が印加されていると、液晶層の傾きが固定化され、
結果として残像現象を引き起こし、液晶層の寿命を縮め
ることになる。これを防止するために、液晶表示モジュ
ールおいては、液晶層に印加する電圧をある一定時間毎
に交流化、即ち、コモン電極に印加する電圧を基準にし
て、画素電極に印加する電圧を、一定時間毎に正電圧側
／負電圧側に変化させるようにしている。この液晶層に
交流電圧を印加する駆動方法として、コモン対称法とコ
モン反転法の２通りの方法が知られている。コモン反転
法とは、コモン電極に印加される電圧と画素電極に印加
する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧
を一定とし、画素電極に印加する電圧を、コモン電極に
印加される電圧を基準にして、交互に正、負に反転させ
る方法である。コモン対称法は、画素電極（ＩＴＯ１）
に印加される電圧の振幅が、コモン反転法の場合に比べ
２倍となり、しきい値電圧が低い液晶が開発されない限
り低耐圧のドライバが使用できないと言う欠点がある
が、低消費電力と表示品質の点で優れているドット反転
法あるいはＮライン反転法が使用可能である。
【００２４】以下、ドット反転法について説明する。図
４は、液晶表示モジュールの駆動方法として、ドット反
転法を使用した場合において、ドレインドライバ１３０
からドレイン信号線（Ｄ）に出力される液晶駆動電圧
（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）
の極性を説明するための図である。液晶表示モジュール
の駆動方法として、ドット反転法を使用する場合に、図
４に示すように、例えば、奇数フレームの奇数ラインで
は、ドレインドライバ１３０から、奇数番目のドレイン
信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される
液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電
圧（図４では●で示す）が、また、偶数番目のドレイン
信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される
液晶駆動電圧（ＶＣＯＭ）に対して正極性の液晶駆動電
圧（図４では○で示す）が印加される。さらに、奇数フ
レームの偶数ラインでは、ドレインドライバ１３０か
ら、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆
動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負
極性の液晶駆動電圧が印加される。
４は、液晶表示モジュールの駆動方法として、ドット反
転法を使用した場合において、ドレインドライバ１３０
からドレイン信号線（Ｄ）に出力される液晶駆動電圧
（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）
の極性を説明するための図である。液晶表示モジュール
の駆動方法として、ドット反転法を使用する場合に、図
４に示すように、例えば、奇数フレームの奇数ラインで
は、ドレインドライバ１３０から、奇数番目のドレイン
信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される
液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電
圧（図４では●で示す）が、また、偶数番目のドレイン
信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される
液晶駆動電圧（ＶＣＯＭ）に対して正極性の液晶駆動電
圧（図４では○で示す）が印加される。さらに、奇数フ
レームの偶数ラインでは、ドレインドライバ１３０か
ら、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆
動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負
極性の液晶駆動電圧が印加される。
【００２５】また、各ライン毎の極性はフレーム毎に反
転され、即ち、図４に示すように、偶数フレームの奇数
ラインでは、ドレインドライバ１３０から、奇数番目の
ドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、ま
た、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆
動電圧が印加される。さらに、偶数フレームの偶数ライ
ンでは、ドレインドライバ１３０から、奇数番目のドレ
イン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧
が印加される。このドット反転法を使用することによ
り、隣り合うドレイン信号線（Ｄ）に印加される電圧が
逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トラ
ンジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に流れる
電流が隣同志で打ち消し合い、消費電力を低減すること
ができる。また、コモン電極（ＩＴＯ２）に流れる電流
が少なく電圧降下が大きくならないため、コモン電極
（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を
最小限に抑えることができる。
転され、即ち、図４に示すように、偶数フレームの奇数
ラインでは、ドレインドライバ１３０から、奇数番目の
ドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、ま
た、偶数番目のドレイン信号線（Ｄ）に負極性の液晶駆
動電圧が印加される。さらに、偶数フレームの偶数ライ
ンでは、ドレインドライバ１３０から、奇数番目のドレ
イン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧
が印加される。このドット反転法を使用することによ
り、隣り合うドレイン信号線（Ｄ）に印加される電圧が
逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トラ
ンジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に流れる
電流が隣同志で打ち消し合い、消費電力を低減すること
ができる。また、コモン電極（ＩＴＯ２）に流れる電流
が少なく電圧降下が大きくならないため、コモン電極
（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を
最小限に抑えることができる。
【００２６】〈図１に示すドレインドライバ１３０の構
成〉図５は、図１に示すドレインドライバ１３０の一例
の概略構成示すブロック図である。なお、ドレインドラ
イバ１３０は、１個の半導体集積回路（ＬＳＩ）から構
成される。同図において、階調電圧生成回路１５１は、
正電圧生成回路１２１から入力される正極性の５値の階
調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６
４階調の階調電圧を、並びに、負電圧生成回路１２２か
ら入力される負極性の５値の階調基準電圧（Ｖ”５〜
Ｖ”９）に基づいて、負極性の６４階調の階調電圧、を
生成し、当該それぞれ正極性および負極性の６４階調の
階調電圧を、電圧バスラインを介してデコーダ回路１５
７に出力する。また、シフトレジスタ回路１５３は、ク
ロック制御回路１５２から出力される、クロック（ＣＬ
２）に同期したシフトクロックに基づき、データ取り込
み用信号を生成し、ラッチ回路（１）１５５に出力す
る。
成〉図５は、図１に示すドレインドライバ１３０の一例
の概略構成示すブロック図である。なお、ドレインドラ
イバ１３０は、１個の半導体集積回路（ＬＳＩ）から構
成される。同図において、階調電圧生成回路１５１は、
正電圧生成回路１２１から入力される正極性の５値の階
調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６
４階調の階調電圧を、並びに、負電圧生成回路１２２か
ら入力される負極性の５値の階調基準電圧（Ｖ”５〜
Ｖ”９）に基づいて、負極性の６４階調の階調電圧、を
生成し、当該それぞれ正極性および負極性の６４階調の
階調電圧を、電圧バスラインを介してデコーダ回路１５
７に出力する。また、シフトレジスタ回路１５３は、ク
ロック制御回路１５２から出力される、クロック（ＣＬ
２）に同期したシフトクロックに基づき、データ取り込
み用信号を生成し、ラッチ回路（１）１５５に出力す
る。
【００２７】表示制御装置１１０から入力される表示デ
ータは、入力ラッチ回路１５４で一旦ラッチされる。こ
の入力ラッチ回路１５４は、クロック制御回路１５２か
らのクロックに基づき、表示データをラッチする。ラッ
チ回路（１）１５５は、シフトレジスタ回路１５３から
出力されるデータ取り込み用信号に基づき、表示制御装
置１１０から入力されるクロック（ＣＬ２）に同期し
て、入力ラッチ回路１５４から出力される各色毎６ビッ
トの表示データを出力本数分だけラッチする。ラッチ回
路（２）１５６は、表示制御装置１１０から入力される
クロック（ＣＬ１）に応じて、ラッチ回路（１）１５５
内の表示データをラッチする。このラッチ回路（２）１
５６に取り込まれた表示データは、内部のレベルシフト
回路を介してデコーダ回路１５７に入力される。デコー
ダ回路１５７は、正極性の６４階調の階調電圧、あるい
は負極性の６４階調の階調電圧から、表示データに対応
した１つの階調電圧（６４階調の中の１つの階調電圧）
を選択して、バッファ回路１５８に出力する。バッファ
回路１５８は、入力された階調電圧を増幅（電流増幅）
して各ドレイン信号線（Ｄ）に出力する。
ータは、入力ラッチ回路１５４で一旦ラッチされる。こ
の入力ラッチ回路１５４は、クロック制御回路１５２か
らのクロックに基づき、表示データをラッチする。ラッ
チ回路（１）１５５は、シフトレジスタ回路１５３から
出力されるデータ取り込み用信号に基づき、表示制御装
置１１０から入力されるクロック（ＣＬ２）に同期し
て、入力ラッチ回路１５４から出力される各色毎６ビッ
トの表示データを出力本数分だけラッチする。ラッチ回
路（２）１５６は、表示制御装置１１０から入力される
クロック（ＣＬ１）に応じて、ラッチ回路（１）１５５
内の表示データをラッチする。このラッチ回路（２）１
５６に取り込まれた表示データは、内部のレベルシフト
回路を介してデコーダ回路１５７に入力される。デコー
ダ回路１５７は、正極性の６４階調の階調電圧、あるい
は負極性の６４階調の階調電圧から、表示データに対応
した１つの階調電圧（６４階調の中の１つの階調電圧）
を選択して、バッファ回路１５８に出力する。バッファ
回路１５８は、入力された階調電圧を増幅（電流増幅）
して各ドレイン信号線（Ｄ）に出力する。
【００２８】図６は、図５に示すドレインドライバ１３
０の一例の構成をより具体的に説明するためのブロック
図である。同図において、１５３は、図５に示すシフト
レジスタ回路、１５７は、図５に示すデコーダ回路であ
り、また、データラッチ部２６２は、図５に示すラッチ
回路（１）１５５とラッチ回路（２）１５６のラッチを
表し、レベルシフト回路２６３は、図５に示すラッチ回
路（２）内部のレベルシフト回路を表わす。さらに、ア
ンプ回路２６４と、アンプ回路２６４の出力を切り替え
る出力選択回路２６５が、図５に示すバッファ回路１５
７を構成する。ここで、表示データ選択回路２６１、お
よび出力選択回路２６５は、極性反転信号（Ｍ）に基づ
いて制御される。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ
５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、
第４番目、第５番目、第６番目のドレイン信号線（Ｄ）
を示している。図６に示すドレインドライバ１３０にお
いては、表示データ選択回路２６１により、データラッ
チ部２６２（より詳しくは、図５に示すラッチ回路
（１）１５５）に入力されるデータ取り込み用信号を切
り替えて、連続する表示データを隣合うデータラッチ部
２６２に入力する。
０の一例の構成をより具体的に説明するためのブロック
図である。同図において、１５３は、図５に示すシフト
レジスタ回路、１５７は、図５に示すデコーダ回路であ
り、また、データラッチ部２６２は、図５に示すラッチ
回路（１）１５５とラッチ回路（２）１５６のラッチを
表し、レベルシフト回路２６３は、図５に示すラッチ回
路（２）内部のレベルシフト回路を表わす。さらに、ア
ンプ回路２６４と、アンプ回路２６４の出力を切り替え
る出力選択回路２６５が、図５に示すバッファ回路１５
７を構成する。ここで、表示データ選択回路２６１、お
よび出力選択回路２６５は、極性反転信号（Ｍ）に基づ
いて制御される。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ
５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、
第４番目、第５番目、第６番目のドレイン信号線（Ｄ）
を示している。図６に示すドレインドライバ１３０にお
いては、表示データ選択回路２６１により、データラッ
チ部２６２（より詳しくは、図５に示すラッチ回路
（１）１５５）に入力されるデータ取り込み用信号を切
り替えて、連続する表示データを隣合うデータラッチ部
２６２に入力する。
【００２９】デコーダ回路１５７は、階調電圧生成回路
１５１から供給される正極性の６４階調の階調電圧の中
から、各データラッチ部２６２（より詳しくは、図５に
示すラッチ回路（２）１５６）から出力される表示用デ
ータに対応する正極性の階調電圧を選択する高電圧用デ
コーダ回路２５１と、階調電圧生成回路１５１から供給
される負極性の６４階調の階調電圧の中から、各データ
ラッチ部２６２から出力される表示用データに対応する
負極性の階調電圧を選択する低電圧用デコーダ回路２５
２とから構成される。この高電圧用デコーダ回路２５１
と低電圧用デコーダ回路２５２とは、隣接するデータラ
ッチ部２６２毎に設けられる。アンプ回路２６４は、高
電圧用アンプ回路２７１と低電圧用アンプ回路２７２と
により構成される。高電圧用アンプ回路２７１には高電
圧用デコーダ回路２５１で生成された正極性の階調電圧
が入力され、高電圧用アンプ回路２７１は正極性の階調
電圧を出力する。低電圧用アンプ回路２７２には低電圧
用デコーダ回路２５２で生成された負極性の階調電圧が
入力され、低電圧用アンプ回路２７２は負極性の階調電
圧を出力する。
１５１から供給される正極性の６４階調の階調電圧の中
から、各データラッチ部２６２（より詳しくは、図５に
示すラッチ回路（２）１５６）から出力される表示用デ
ータに対応する正極性の階調電圧を選択する高電圧用デ
コーダ回路２５１と、階調電圧生成回路１５１から供給
される負極性の６４階調の階調電圧の中から、各データ
ラッチ部２６２から出力される表示用データに対応する
負極性の階調電圧を選択する低電圧用デコーダ回路２５
２とから構成される。この高電圧用デコーダ回路２５１
と低電圧用デコーダ回路２５２とは、隣接するデータラ
ッチ部２６２毎に設けられる。アンプ回路２６４は、高
電圧用アンプ回路２７１と低電圧用アンプ回路２７２と
により構成される。高電圧用アンプ回路２７１には高電
圧用デコーダ回路２５１で生成された正極性の階調電圧
が入力され、高電圧用アンプ回路２７１は正極性の階調
電圧を出力する。低電圧用アンプ回路２７２には低電圧
用デコーダ回路２５２で生成された負極性の階調電圧が
入力され、低電圧用アンプ回路２７２は負極性の階調電
圧を出力する。
【００３０】ドット反転法では、連続する表示データの
階調電圧は互いに逆極性となり、また、アンプ回路２６
４の並びは、高電圧用アンプ回路２７１→低電圧用アン
プ回路２７２→高電圧用アンプ回路２７１→低電圧用ア
ンプ回路２７２となるので、表示データ選択回路２６１
により、データラッチ部２６２に入力される表示データ
を切り替えて、連続する表示データを交互に隣り合うデ
ータラッチ部２６２に入力し、それに合わせて、高電圧
用アンプ回路２７１、あるいは低電圧用アンプ回路２７
２から出力される出力電圧を出力選択回路２６５により
切り替え、連続する表示データの階調電圧が出力される
ドレイン信号線（Ｄ）、例えば、第１番目のドレイン信
号線（Ｙ１）と第２番目のドレイン信号線（Ｙ２）とに
出力することにより、各ドレイン信号線（Ｄ）に正極性
あるいは負極性の階調電圧を出力することが可能とな
る。
階調電圧は互いに逆極性となり、また、アンプ回路２６
４の並びは、高電圧用アンプ回路２７１→低電圧用アン
プ回路２７２→高電圧用アンプ回路２７１→低電圧用ア
ンプ回路２７２となるので、表示データ選択回路２６１
により、データラッチ部２６２に入力される表示データ
を切り替えて、連続する表示データを交互に隣り合うデ
ータラッチ部２６２に入力し、それに合わせて、高電圧
用アンプ回路２７１、あるいは低電圧用アンプ回路２７
２から出力される出力電圧を出力選択回路２６５により
切り替え、連続する表示データの階調電圧が出力される
ドレイン信号線（Ｄ）、例えば、第１番目のドレイン信
号線（Ｙ１）と第２番目のドレイン信号線（Ｙ２）とに
出力することにより、各ドレイン信号線（Ｄ）に正極性
あるいは負極性の階調電圧を出力することが可能とな
る。
【００３１】図７は、図５に示すドレインドライバ１３
０の他の例の構成をより具体的に説明するためのブロッ
ク図である。この図７に示す例では、隣接する各色の表
示データの階調電圧は互いに逆極性となることを利用
し、表示データ選択回路２６１により、データラッチ部
２６２に入力される表示データを切り替えて、各色毎の
表示データを隣り合うデータラッチ部２６２に入力し、
それに合わせて、高電圧用アンプ回路２７１、あるいは
低電圧用アンプ回路２７２から出力される出力電圧を出
力選択回路２６５により切り替え、各色毎の階調電圧が
出力されるドレイン信号線（Ｄ）、例えば、第１番目の
ドレイン信号線（Ｙ１）と第４番目のドレイン信号線
（Ｙ４）とに出力するようにしたものである。図６、図
７に示す例では、低電圧用回路と高電圧用回路をそれぞ
れ出力端子全数ではなく、１／２の端子数分だけにする
ことで、半導体チップ（ＩＣ）のチップサイズの縮小を
図っている。
０の他の例の構成をより具体的に説明するためのブロッ
ク図である。この図７に示す例では、隣接する各色の表
示データの階調電圧は互いに逆極性となることを利用
し、表示データ選択回路２６１により、データラッチ部
２６２に入力される表示データを切り替えて、各色毎の
表示データを隣り合うデータラッチ部２６２に入力し、
それに合わせて、高電圧用アンプ回路２７１、あるいは
低電圧用アンプ回路２７２から出力される出力電圧を出
力選択回路２６５により切り替え、各色毎の階調電圧が
出力されるドレイン信号線（Ｄ）、例えば、第１番目の
ドレイン信号線（Ｙ１）と第４番目のドレイン信号線
（Ｙ４）とに出力するようにしたものである。図６、図
７に示す例では、低電圧用回路と高電圧用回路をそれぞ
れ出力端子全数ではなく、１／２の端子数分だけにする
ことで、半導体チップ（ＩＣ）のチップサイズの縮小を
図っている。
【００３２】図８は、図６、図７に示す高電圧用デコー
ダ回路２５１および低電圧用デコーダ回路２５２の一例
の概略構成を示す回路図である。図８に示す例では、図
６に示す高電圧用デコーダ回路２５１または低電圧用デ
コーダ回路２５２は、エンハンスメントＭＯＳトランジ
スタおよびデプレッションＭＯＳトランジスタが直列接
続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成
される。図６、図７に示す高電圧用アンプ回路２７１、
および低電圧用アンプ回路２７２は、例えば、図９に示
すように、オペアンプ（ＯＰ）の反転入力端子（ＢＵＭ
Ｐ）（−）と出力端子（ＢＵＭＰ）とが直結され、その
非反転入力端子（ＢＵＭＰ）（＋）が入力端子（ＢＵＭ
Ｐ）とされるボルテージホロワ回路で構成される。ここ
で、低電圧用アンプ回路２７２に使用されるオペアンプ
（ＯＰ）は、例えば、図１０に示すような差動増幅回路
で構成され、さらに、高電圧用アンプ回路２７１に使用
されるオペアンプ（ＯＰ）は、例えば、図１１に示すよ
うな差動増幅回路で構成される。
ダ回路２５１および低電圧用デコーダ回路２５２の一例
の概略構成を示す回路図である。図８に示す例では、図
６に示す高電圧用デコーダ回路２５１または低電圧用デ
コーダ回路２５２は、エンハンスメントＭＯＳトランジ
スタおよびデプレッションＭＯＳトランジスタが直列接
続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成
される。図６、図７に示す高電圧用アンプ回路２７１、
および低電圧用アンプ回路２７２は、例えば、図９に示
すように、オペアンプ（ＯＰ）の反転入力端子（ＢＵＭ
Ｐ）（−）と出力端子（ＢＵＭＰ）とが直結され、その
非反転入力端子（ＢＵＭＰ）（＋）が入力端子（ＢＵＭ
Ｐ）とされるボルテージホロワ回路で構成される。ここ
で、低電圧用アンプ回路２７２に使用されるオペアンプ
（ＯＰ）は、例えば、図１０に示すような差動増幅回路
で構成され、さらに、高電圧用アンプ回路２７１に使用
されるオペアンプ（ＯＰ）は、例えば、図１１に示すよ
うな差動増幅回路で構成される。
【００３３】図１２は、図７に示す出力選択回路２６５
の一例の一選択回路の回路構成を示す回路図である。同
図に示すように、図７に示す出力選択回路２６５の一選
択回路は、高電圧用アンプ回路２７１とｎ番目のドレイ
ン信号（Ｙｎ）との間に接続されるＰＭＯＳトランジス
タ（ＰＭ１）と、高電圧用アンプ回路２７１と（ｎ＋
３）番目のドレイン信号（Ｙｎ＋３）との間に接続され
るＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用アンプ
回路２７２と（ｎ＋３）番目のドレイン信号（Ｙｎ＋
３）との間に接続されるＮＭＯＳトランジスタ（ＮＭ
１）と、低電圧用アンプ回路２７２とｎ番目のドレイン
信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジス
タ（ＮＭ２）とを有する。ＰＭＯＳトランジスタ（ＰＭ
１）のゲート電極には、インバータ（ＩＮＶ）で反転さ
れたノア回路（ＮＯＲ１）の出力が、また、ＰＭＯＳト
ランジスタ（ＰＭ２）のゲート電極には、インバータ
（ＩＮＶ）で反転されたノア回路（ＮＯＲ２）の出力
が、それぞれレベルシフト回路（ＬＳ）でレベルシフト
されて入力される。
の一例の一選択回路の回路構成を示す回路図である。同
図に示すように、図７に示す出力選択回路２６５の一選
択回路は、高電圧用アンプ回路２７１とｎ番目のドレイ
ン信号（Ｙｎ）との間に接続されるＰＭＯＳトランジス
タ（ＰＭ１）と、高電圧用アンプ回路２７１と（ｎ＋
３）番目のドレイン信号（Ｙｎ＋３）との間に接続され
るＰＭＯＳトランジスタ（ＰＭ２）と、低電圧用アンプ
回路２７２と（ｎ＋３）番目のドレイン信号（Ｙｎ＋
３）との間に接続されるＮＭＯＳトランジスタ（ＮＭ
１）と、低電圧用アンプ回路２７２とｎ番目のドレイン
信号（Ｙｎ）との間とに接続されるＮＭＯＳトランジス
タ（ＮＭ２）とを有する。ＰＭＯＳトランジスタ（ＰＭ
１）のゲート電極には、インバータ（ＩＮＶ）で反転さ
れたノア回路（ＮＯＲ１）の出力が、また、ＰＭＯＳト
ランジスタ（ＰＭ２）のゲート電極には、インバータ
（ＩＮＶ）で反転されたノア回路（ＮＯＲ２）の出力
が、それぞれレベルシフト回路（ＬＳ）でレベルシフト
されて入力される。
【００３４】同様に、ＮＭＯＳトランジスタ（ＮＭ１）
のゲート電極には、インバータ（ＩＮＶ）で反転された
ナンド回路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳト
ランジスタ（ＮＭ２）のゲート電極には、インバータ
（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ１）の出
力が、それぞれレベルシフト回路（ＬＳ）でレベルシフ
トされて入力される。ここで、ナンド回路（ＮＡＮＤ
１）とノア回路（ＮＯＲ１）には、極性反転信号（Ｍ）
が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ
２）には、インバータ（ＩＮＶ）で反転された極性反転
信号（Ｍ）が入力される。また、ナンド回路（ＮＡＮＤ
１，ＮＡＮＤ２）には、出力イネーブル信号（ＥＮＢ）
が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ
（ＩＮＶ）で反転された出力イネーブル信号（ＥＮＢ）
が入力される。表１に、ナンド回路（ＮＡＮＤ１，ＮＡ
ＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表
と、その時の各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，
ＮＭ１，ＮＭ２）のオン・オフ状態を示す。
のゲート電極には、インバータ（ＩＮＶ）で反転された
ナンド回路（ＮＡＮＤ２）の出力が、また、ＮＭＯＳト
ランジスタ（ＮＭ２）のゲート電極には、インバータ
（ＩＮＶ）で反転されたナンド回路（ＮＡＮＤ１）の出
力が、それぞれレベルシフト回路（ＬＳ）でレベルシフ
トされて入力される。ここで、ナンド回路（ＮＡＮＤ
１）とノア回路（ＮＯＲ１）には、極性反転信号（Ｍ）
が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ
２）には、インバータ（ＩＮＶ）で反転された極性反転
信号（Ｍ）が入力される。また、ナンド回路（ＮＡＮＤ
１，ＮＡＮＤ２）には、出力イネーブル信号（ＥＮＢ）
が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ
（ＩＮＶ）で反転された出力イネーブル信号（ＥＮＢ）
が入力される。表１に、ナンド回路（ＮＡＮＤ１，ＮＡ
ＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表
と、その時の各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，
ＮＭ１，ＮＭ２）のオン・オフ状態を示す。
【００３５】
【表１】 表１から分かるように、出力イネーブル信号（ＥＮＢ）
がＬｏｗレベル（以下、Ｌレベル）の時に、ナンド回路
（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈレベル（以下、
Ｈレベル）、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベ
ルとなり、各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，Ｎ
Ｍ１，ＮＭ２）はオフ状態となる。走査ラインの切り替
わり時には、高電圧用アンプ回路２７１と低電圧用アン
プ回路２７２とも不安定の状態にある。この出力イネー
ブル信号（ＥＮＢ）は、走査ラインの切り替わり期間内
に、各アンプ回路（２７１，２７２）の出力が、各ドレ
イン信号線（Ｄ）に出力されるのを防止するために設け
られている。なお、本実施の形態では、この出力イネー
ブル信号（ＥＮＢ）として、クロック（ＣＬ１）の反転
信号を使用しているが、クロック（ＣＬ２）をカウント
する等して内部で生成することも可能である。
がＬｏｗレベル（以下、Ｌレベル）の時に、ナンド回路
（ＮＡＮＤ１，ＮＡＮＤ２）はＨｉｇｈレベル（以下、
Ｈレベル）、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベ
ルとなり、各ＭＯＳトランジスタ（ＰＭ１，ＰＭ２，Ｎ
Ｍ１，ＮＭ２）はオフ状態となる。走査ラインの切り替
わり時には、高電圧用アンプ回路２７１と低電圧用アン
プ回路２７２とも不安定の状態にある。この出力イネー
ブル信号（ＥＮＢ）は、走査ラインの切り替わり期間内
に、各アンプ回路（２７１，２７２）の出力が、各ドレ
イン信号線（Ｄ）に出力されるのを防止するために設け
られている。なお、本実施の形態では、この出力イネー
ブル信号（ＥＮＢ）として、クロック（ＣＬ１）の反転
信号を使用しているが、クロック（ＣＬ２）をカウント
する等して内部で生成することも可能である。
【００３６】また、表１から分かるように、出力イネー
ブル信号（ＥＮＢ）がＨレベルの時には、極性反転信号
（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド
回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬ
レベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬ
レベルとなる。これにより、ＰＭＯＳトランジスタ（Ｐ
Ｍ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあ
るいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮ
ＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとな
り、高電圧用アンプ回路２７１の出力はドレイン信号線
（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はド
レイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路
２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用ア
ンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に
出力される。
ブル信号（ＥＮＢ）がＨレベルの時には、極性反転信号
（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド
回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬ
レベル、各ノア回路（ＮＯＲ１）がＨレベルあるいはＬ
レベルとなる。これにより、ＰＭＯＳトランジスタ（Ｐ
Ｍ１）およびＮＭＯＳトランジスタ（ＮＭ１）がオフあ
るいはオン、ＰＭＯＳトランジスタ（ＰＭ２）およびＮ
ＭＯＳトランジスタ（ＮＭ２）がオンあるいはオフとな
り、高電圧用アンプ回路２７１の出力はドレイン信号線
（Ｙｎ＋３）に、低電圧用アンプ回路２７２の出力はド
レイン信号線（Ｙｎ）、あるいは、高電圧用アンプ回路
２７１の出力はドレイン信号線（Ｙｎ）に、低電圧用ア
ンプ回路２７２の出力はドレイン信号線（Ｙｎ＋３）に
出力される。
【００３７】〈本実施の形態の液晶表示モジュールの特
徴的構成〉図１３は、本実施の形態のドレインドライバ
１３０を構成する半導体チップ（ＩＣ）の内部回路のレ
イアウトを示す図である。同図に示すように、本実施の
形態は、シフトレジスタ回路１５３、データラッチ部２
６２、デコーダ回路１５７、およびバッファ回路１５８
から成る出力回路ブロックを、出力端子数分、半導体チ
ップ（ＩＣ）の短手方向に２段に重ねて配置することを
特徴とする。そして、図１３に示すように、半導体チッ
プ（ＩＣ）の短手方向の中央部に出力端子（バンプ電
極）領域（ａ）２０を設け、前記２段に重ねて配置され
た出力回路ブロックは、この出力端子領域（ａ）２０か
ら、バッファ回路１５８、デコーダ回路１５７、データ
ラッチ部２６２、および、シフトレジスタ回路１５３の
順に設けられる。また、半導体チップ（ＩＣ）の長手方
向の中央部には、入力回路・配線領域２３が設けられ、
表示データ、クロックなどを、２段に重ねて配置された
出力回路ブロックに供給するようにしている。このよう
に、本実施の形態では、同一形状の出力端子部分を近接
した領域（出力端子領域（ａ））に配置することで、無
駄なスペースを削減でき、出力端子部分の面積を縮小す
ることができる。なお、２２は、入力端子領域である。
徴的構成〉図１３は、本実施の形態のドレインドライバ
１３０を構成する半導体チップ（ＩＣ）の内部回路のレ
イアウトを示す図である。同図に示すように、本実施の
形態は、シフトレジスタ回路１５３、データラッチ部２
６２、デコーダ回路１５７、およびバッファ回路１５８
から成る出力回路ブロックを、出力端子数分、半導体チ
ップ（ＩＣ）の短手方向に２段に重ねて配置することを
特徴とする。そして、図１３に示すように、半導体チッ
プ（ＩＣ）の短手方向の中央部に出力端子（バンプ電
極）領域（ａ）２０を設け、前記２段に重ねて配置され
た出力回路ブロックは、この出力端子領域（ａ）２０か
ら、バッファ回路１５８、デコーダ回路１５７、データ
ラッチ部２６２、および、シフトレジスタ回路１５３の
順に設けられる。また、半導体チップ（ＩＣ）の長手方
向の中央部には、入力回路・配線領域２３が設けられ、
表示データ、クロックなどを、２段に重ねて配置された
出力回路ブロックに供給するようにしている。このよう
に、本実施の形態では、同一形状の出力端子部分を近接
した領域（出力端子領域（ａ））に配置することで、無
駄なスペースを削減でき、出力端子部分の面積を縮小す
ることができる。なお、２２は、入力端子領域である。
【００３８】本実施の形態では、出力回路ブロックを２
段に重ねて配置した関係上、シフトレジスタ回路１５３
を各段毎に配置している。このため、図６、図７に示す
ドレインドライバ１３０に比して、本実施の形態のドレ
インドライバ１３０では、シフトレジスタ回路形成領域
が増加する。しかしながら、シフトレジスタ回路１５３
は、低い耐圧のプロセスで製造できる低電圧回路である
こと、かつ、回路規模が小さいことにより、２倍になっ
ても面積の増加は無視できる程度である。このように、
本実施の形態では、ドレインドライバ１３０を構成する
半導体チップ（ＩＣ）の大部分を占める階調電圧出力回
路部分を２分割するようにしたので、半導体チップ（Ｉ
Ｃ）のチップの長手方向（横方向）の長さを、図２６に
示す階調電圧出力回路を、チップの長手方向に一列に配
置する構成に比して、およそ半分（１／２倍）にするこ
とができる。但し、本実施の形態では、半導体チップ
（ＩＣ）のチップの短手方向の長さは、図２６に示す階
調電圧出力回路を、チップの長手方向に一列に配置する
構成に比して、およそ２倍になる。即ち、本実施の形態
では、ドレインドライバ１３０を構成する半導体チップ
（ＩＣ）は、その外形形状が、細長い板状ではなく、よ
り正方形に近いものとなる。
段に重ねて配置した関係上、シフトレジスタ回路１５３
を各段毎に配置している。このため、図６、図７に示す
ドレインドライバ１３０に比して、本実施の形態のドレ
インドライバ１３０では、シフトレジスタ回路形成領域
が増加する。しかしながら、シフトレジスタ回路１５３
は、低い耐圧のプロセスで製造できる低電圧回路である
こと、かつ、回路規模が小さいことにより、２倍になっ
ても面積の増加は無視できる程度である。このように、
本実施の形態では、ドレインドライバ１３０を構成する
半導体チップ（ＩＣ）の大部分を占める階調電圧出力回
路部分を２分割するようにしたので、半導体チップ（Ｉ
Ｃ）のチップの長手方向（横方向）の長さを、図２６に
示す階調電圧出力回路を、チップの長手方向に一列に配
置する構成に比して、およそ半分（１／２倍）にするこ
とができる。但し、本実施の形態では、半導体チップ
（ＩＣ）のチップの短手方向の長さは、図２６に示す階
調電圧出力回路を、チップの長手方向に一列に配置する
構成に比して、およそ２倍になる。即ち、本実施の形態
では、ドレインドライバ１３０を構成する半導体チップ
（ＩＣ）は、その外形形状が、細長い板状ではなく、よ
り正方形に近いものとなる。
【００３９】したがって、本実施の形態では、一枚のウ
ェーハから取得できるチップ数を、従来の細長い板状の
ものに比べて増加させることができ、かつ、一枚の半導
体ウェーハ面に、いわゆるステップアンドリピートの露
光によって半導体チップ（ＩＣ）を形成する際に、安価
な装置を使用できるので、半導体チップ（ＩＣ）のコス
トを低減することができる。なお、本実施の形態におい
て、出力端子（ＢＵＭＰ１）の配置は、半導体チップ
（ＩＣ）サイズと、出力端子数と、出力端子間の距離に
より決定され、半導体チップ（ＩＣ）サイズが大きい場
合、バッファ回路１５８に最も近い、図１３中の出力端
子領域（ａ）２０に配置するのが、半導体チップ（Ｉ
Ｃ）の面積がもっとも小さくなる。半導体チップ（Ｉ
Ｃ）サイズが小さい場合は、出力端子領域（ｂ）２１を
使用するようにすればよい。
ェーハから取得できるチップ数を、従来の細長い板状の
ものに比べて増加させることができ、かつ、一枚の半導
体ウェーハ面に、いわゆるステップアンドリピートの露
光によって半導体チップ（ＩＣ）を形成する際に、安価
な装置を使用できるので、半導体チップ（ＩＣ）のコス
トを低減することができる。なお、本実施の形態におい
て、出力端子（ＢＵＭＰ１）の配置は、半導体チップ
（ＩＣ）サイズと、出力端子数と、出力端子間の距離に
より決定され、半導体チップ（ＩＣ）サイズが大きい場
合、バッファ回路１５８に最も近い、図１３中の出力端
子領域（ａ）２０に配置するのが、半導体チップ（Ｉ
Ｃ）の面積がもっとも小さくなる。半導体チップ（Ｉ
Ｃ）サイズが小さい場合は、出力端子領域（ｂ）２１を
使用するようにすればよい。
【００４０】また、本実施の形態では、出力端子（ＢＵ
ＭＰ１）が、半導体チップ（ＩＣ）の中央付近に配置さ
れるので、チップオンフィルム方式で半導体チップ（Ｉ
Ｃ）をフィルム基板上に実装した場合には、半導体チッ
プ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネ
ル１０のドレイン線（Ｄ）とを接続するための、フィル
ム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ
（ＩＣ）とオーバラップする。そのため、本実施の形態
では、フィルム基板上の配線層（ＣＯＦＡ）を、図１４
に示すようなレイアウトとすることで、図１３に示すよ
うに、フィルム基板３１０の配線層（ＣＯＦＡ）と半導
体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）とが接触す
ることなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭ
Ｐ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電
気的に接続することができる。なお、半導体チップの中
央部に端子領域を設けることは、半導体メモリなどで知
られているが、この半導体メモリで端子領域を中央部に
設ける理由は、主にチップ内の配線遅延を減らす目的で
あり、本願発明のように、半導体チップのコストを低減
するものではない。
ＭＰ１）が、半導体チップ（ＩＣ）の中央付近に配置さ
れるので、チップオンフィルム方式で半導体チップ（Ｉ
Ｃ）をフィルム基板上に実装した場合には、半導体チッ
プ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表示パネ
ル１０のドレイン線（Ｄ）とを接続するための、フィル
ム基板上の配線層（ＣＯＦＡ）は、一部、半導体チップ
（ＩＣ）とオーバラップする。そのため、本実施の形態
では、フィルム基板上の配線層（ＣＯＦＡ）を、図１４
に示すようなレイアウトとすることで、図１３に示すよ
うに、フィルム基板３１０の配線層（ＣＯＦＡ）と半導
体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）とが接触す
ることなく、半導体チップ（ＩＣ）の出力端子（ＢＵＭ
Ｐ１）と液晶表示パネル１０のドレイン線（Ｄ）とを電
気的に接続することができる。なお、半導体チップの中
央部に端子領域を設けることは、半導体メモリなどで知
られているが、この半導体メモリで端子領域を中央部に
設ける理由は、主にチップ内の配線遅延を減らす目的で
あり、本願発明のように、半導体チップのコストを低減
するものではない。
【００４１】［実施の形態２］図１５は、本発明の実施
の形態２のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施の形態では、前述の実施の形態１で説明した２段
に重ねて配置した出力回路ブロックのそれぞれを、正極
性の階調電圧を出力する出力回路ブロックと、負極性の
階調電圧を生成する出力回路ブロックとに分離するよう
にしたものである。即ち、デコーダ回路１５７が高電圧
用デコーダ回路２５１で、アンプ回路２６４が高電圧用
アンプ回路２７１からなる出力回路ブロック（図１６で
は、上側の出力回路ブロックに相当し、図中、ＨＶと表
現している。）と、デコーダ回路１５７が低電圧用デコ
ーダ回路２５２で、アンプ回路２６４が低電圧用アンプ
回路２７２からなる出力回路ブロック（図１６では、下
側の出力回路ブロックに相当し、図中、ＬＶと表現して
いる。）とに分離したものである。なお、シフトレジス
タ１５３は、クロック制御回路内のシフトクロック生成
回路２５４で生成されたシフトクロックにより動作し、
図１５中に、シフトレジスタ回路１５３のシフト方向
を、点線の矢印で示している。図１５において、デコー
ダ回路部分に付記している数字は、出力端子（ＢＵＭＰ
１）に対応しており、この図１５の数字は、極性反転信
号（Ｍ）のレベル（ＨレベルあるいはＬレベル）に応じ
て、例えば、Ｎｏ．１がＮｏ．２に、Ｎｏ．２がＮｏ．
１に入れ替わる。このため、本実施の形態では、シフト
レジスタ回路１５３は、３出力端子（ＢＵＭＰ１）毎に
１回、データ取り込み用信号を出力する必要がある。な
お、前述の実施の形態では、シフトレジスタ回路１５３
は、６出力端子（ＢＵＭＰ１）毎に１回、データ取り込
み用信号を出力する。
の形態２のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施の形態では、前述の実施の形態１で説明した２段
に重ねて配置した出力回路ブロックのそれぞれを、正極
性の階調電圧を出力する出力回路ブロックと、負極性の
階調電圧を生成する出力回路ブロックとに分離するよう
にしたものである。即ち、デコーダ回路１５７が高電圧
用デコーダ回路２５１で、アンプ回路２６４が高電圧用
アンプ回路２７１からなる出力回路ブロック（図１６で
は、上側の出力回路ブロックに相当し、図中、ＨＶと表
現している。）と、デコーダ回路１５７が低電圧用デコ
ーダ回路２５２で、アンプ回路２６４が低電圧用アンプ
回路２７２からなる出力回路ブロック（図１６では、下
側の出力回路ブロックに相当し、図中、ＬＶと表現して
いる。）とに分離したものである。なお、シフトレジス
タ１５３は、クロック制御回路内のシフトクロック生成
回路２５４で生成されたシフトクロックにより動作し、
図１５中に、シフトレジスタ回路１５３のシフト方向
を、点線の矢印で示している。図１５において、デコー
ダ回路部分に付記している数字は、出力端子（ＢＵＭＰ
１）に対応しており、この図１５の数字は、極性反転信
号（Ｍ）のレベル（ＨレベルあるいはＬレベル）に応じ
て、例えば、Ｎｏ．１がＮｏ．２に、Ｎｏ．２がＮｏ．
１に入れ替わる。このため、本実施の形態では、シフト
レジスタ回路１５３は、３出力端子（ＢＵＭＰ１）毎に
１回、データ取り込み用信号を出力する必要がある。な
お、前述の実施の形態では、シフトレジスタ回路１５３
は、６出力端子（ＢＵＭＰ１）毎に１回、データ取り込
み用信号を出力する。
【００４２】本実施の形態では、６４階調×２＝１２８
本の電圧バスラインを持つデコーダ回路１５７と、６ビ
ット×６＝３６本の表示データバスを持つデータラッチ
部２６２において、回路面積の縮小を図ることができ
る。図１６は、半導体チップ（ＩＣ）内の、従来のデコ
ーダ回路１５７の構造を示す模式図である。図１６に示
すように、従来、デコーダ回路１５７は、低電圧側の６
４階調の電圧バスラインと、高電圧側の６４階調の電圧
バスラインの、計１２８本のアルミニウム配線（以下、
ＡＬ配線という。）１５０の下に、スイッチ素子が配置
される。ここで、例えば、高電圧側（図中、高と示す）
に着目すると、１２８本の電圧バスラインのうち使用す
るのは、高電圧側６４階調分の６４本のみであるため、
残りの低電圧側の６４本分のスペースは、スイッチ素子
の大きさが制約にならないとすると、無駄な領域であ
る。低電圧側に着目しても同様であり、この時の面積を
（ａ×ｂ）とする。
本の電圧バスラインを持つデコーダ回路１５７と、６ビ
ット×６＝３６本の表示データバスを持つデータラッチ
部２６２において、回路面積の縮小を図ることができ
る。図１６は、半導体チップ（ＩＣ）内の、従来のデコ
ーダ回路１５７の構造を示す模式図である。図１６に示
すように、従来、デコーダ回路１５７は、低電圧側の６
４階調の電圧バスラインと、高電圧側の６４階調の電圧
バスラインの、計１２８本のアルミニウム配線（以下、
ＡＬ配線という。）１５０の下に、スイッチ素子が配置
される。ここで、例えば、高電圧側（図中、高と示す）
に着目すると、１２８本の電圧バスラインのうち使用す
るのは、高電圧側６４階調分の６４本のみであるため、
残りの低電圧側の６４本分のスペースは、スイッチ素子
の大きさが制約にならないとすると、無駄な領域であ
る。低電圧側に着目しても同様であり、この時の面積を
（ａ×ｂ）とする。
【００４３】図１７は、半導体チップ（ＩＣ）内の、本
実施の形態のデコーダ回路１５７の構造を示す模式図で
ある。図１７に示すように、高電圧側６４階調の配線の
下に、高電圧用デコーダ２７１のスイッチ素子が、低電
圧側６４階調の配線の下に低電圧用デコーダ２７２のス
イッチ素子が配置される。そのため、本実施の形態で
は、図１７に示す従来のデコーダ回路１５７のように、
無駄な領域は存在しない。なお、現状の製造プロセスに
おいては、ＡＬ配線１５０が面積に対しては支配的な場
合が多く、スイッチ素子はＡＬ配線１５０の下に配置す
ることが十分可能である。この時の面積は、（ａ×ｂ）
／２で、図１７に示す従来のデコーダ回路１５７の半分
（１／２）となる。このように、本実施の形態では、機
能は同一であるのもかかわらず、回路面積を半減するこ
とができる。データラッチ部２６２においても、全く同
様の理由により、回路面積を半減することができ、その
ため、ドレインドライバ全体の面積を大幅に削減するこ
とができる。
実施の形態のデコーダ回路１５７の構造を示す模式図で
ある。図１７に示すように、高電圧側６４階調の配線の
下に、高電圧用デコーダ２７１のスイッチ素子が、低電
圧側６４階調の配線の下に低電圧用デコーダ２７２のス
イッチ素子が配置される。そのため、本実施の形態で
は、図１７に示す従来のデコーダ回路１５７のように、
無駄な領域は存在しない。なお、現状の製造プロセスに
おいては、ＡＬ配線１５０が面積に対しては支配的な場
合が多く、スイッチ素子はＡＬ配線１５０の下に配置す
ることが十分可能である。この時の面積は、（ａ×ｂ）
／２で、図１７に示す従来のデコーダ回路１５７の半分
（１／２）となる。このように、本実施の形態では、機
能は同一であるのもかかわらず、回路面積を半減するこ
とができる。データラッチ部２６２においても、全く同
様の理由により、回路面積を半減することができ、その
ため、ドレインドライバ全体の面積を大幅に削減するこ
とができる。
【００４４】［実施の形態３］図１８は、本発明の実施
の形態３のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施の形態では、前述の実施の形態１で説明した出力
回路ブロックを、４段に重ねて配置したものである。本
実施の形態でも、同一形状の出力端子（ＢＵＭＰ１）を
近接した領域に配置することで、無駄なスペースを削減
でき、出力端子領域２０の面積を縮小することができ
る。但し、本実施の形態では、前述の実施の形態１の２
段構成時に対して、デコーダ回路１５７、およびデータ
ラッチ部２６２分だけ面積が増加するが、長手方向（横
方向）の長さをより短縮することができる。このため、
出力端子数の増大に伴って、ウェーハに、ステップアン
ドリピートの露光によって半導体チップ（ＩＣ）を形成
する際に、該露光範囲内に収めることを可能にする。
の形態３のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の内部回路のレイアウトを示す図である。
本実施の形態では、前述の実施の形態１で説明した出力
回路ブロックを、４段に重ねて配置したものである。本
実施の形態でも、同一形状の出力端子（ＢＵＭＰ１）を
近接した領域に配置することで、無駄なスペースを削減
でき、出力端子領域２０の面積を縮小することができ
る。但し、本実施の形態では、前述の実施の形態１の２
段構成時に対して、デコーダ回路１５７、およびデータ
ラッチ部２６２分だけ面積が増加するが、長手方向（横
方向）の長さをより短縮することができる。このため、
出力端子数の増大に伴って、ウェーハに、ステップアン
ドリピートの露光によって半導体チップ（ＩＣ）を形成
する際に、該露光範囲内に収めることを可能にする。
【００４５】また、本実施の形態では、出力端子（ＢＵ
ＭＰ１）が、半導体チップ（ＩＣ）の中央付近に２段に
配置されるので、チップオンフィルム方式で半導体チッ
プ（ＩＣ）をフィルム基板上に実装した場合には、半導
体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表
示パネル１０のドレイン線（Ｄ）とを接続するための、
フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体
チップ（ＩＣ）とオーバラップする。そのため、本実施
の形態では、フィルム基板上の配線層（ＣＯＦＡ）を、
図１９に示すようなレイアウトとすることで、図１８に
示すように、フィルム基板３１０の配線層（ＣＯＦＡ）
と半導体チップ（ＩＣ）の端子（ＢＵＭＰ１）とが接触
することなく、半導体チップ（ＩＣ）の出力端子（ＢＵ
ＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを
電気的に接続することができる。
ＭＰ１）が、半導体チップ（ＩＣ）の中央付近に２段に
配置されるので、チップオンフィルム方式で半導体チッ
プ（ＩＣ）をフィルム基板上に実装した場合には、半導
体チップ（ＩＣ）の出力端子（ＢＵＭＰ１）と、液晶表
示パネル１０のドレイン線（Ｄ）とを接続するための、
フィルム基板上の配線層（ＣＯＦＡ）は、一部、半導体
チップ（ＩＣ）とオーバラップする。そのため、本実施
の形態では、フィルム基板上の配線層（ＣＯＦＡ）を、
図１９に示すようなレイアウトとすることで、図１８に
示すように、フィルム基板３１０の配線層（ＣＯＦＡ）
と半導体チップ（ＩＣ）の端子（ＢＵＭＰ１）とが接触
することなく、半導体チップ（ＩＣ）の出力端子（ＢＵ
ＭＰ１）と液晶表示パネル１０のドレイン線（Ｄ）とを
電気的に接続することができる。
【００４６】［実施の形態４］図２０は、本発明の実施
の形態４のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明す
るための図である。同図に示すように、本実施の形態で
は、出力端子（ＢＵＭＰ１）は２列に形成され、これら
の出力端子（ＢＵＭＰ１）は、フィルム基板３１０に形
成された配線層（ＣＯＦＡ）により、液晶表示パネル１
０のドレイン線（Ｄ）と電気的に接続される。この場合
に、出力端子（ＢＵＭＰ１）を複数列に形成すると、フ
ィルム基板３１０に形成される配線層（ＣＯＦＡ）の間
隔が狭くなるので、フィルム基板３１０の配線層（ＣＯ
ＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙が小
さくなり、短絡不良の発生する確立が高くなる不具合が
発生する。そこで、本実施の形態では、フィルム基板３
１０の配線層（ＣＯＦＡ）の引き出し方向に近い列の端
子（ＢＵＭＰ１）ほど（即ち、図２０中の、第１列目の
端子（ＢＵＭＰ１）に対して第２列目の端子（ＢＵＭＰ
１）ほど）、出力端子（ＢＵＭＰ１）の列方向の長さを
短くし、これにより、フィルム基板３１０の配線層（Ｃ
ＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙
（図２０のＬａ）を長くして、短絡不良の発生を回避す
るようにしている。
の形態４のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の出力端子（ＢＵＭＰ１）の配置を説明す
るための図である。同図に示すように、本実施の形態で
は、出力端子（ＢＵＭＰ１）は２列に形成され、これら
の出力端子（ＢＵＭＰ１）は、フィルム基板３１０に形
成された配線層（ＣＯＦＡ）により、液晶表示パネル１
０のドレイン線（Ｄ）と電気的に接続される。この場合
に、出力端子（ＢＵＭＰ１）を複数列に形成すると、フ
ィルム基板３１０に形成される配線層（ＣＯＦＡ）の間
隔が狭くなるので、フィルム基板３１０の配線層（ＣＯ
ＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙が小
さくなり、短絡不良の発生する確立が高くなる不具合が
発生する。そこで、本実施の形態では、フィルム基板３
１０の配線層（ＣＯＦＡ）の引き出し方向に近い列の端
子（ＢＵＭＰ１）ほど（即ち、図２０中の、第１列目の
端子（ＢＵＭＰ１）に対して第２列目の端子（ＢＵＭＰ
１）ほど）、出力端子（ＢＵＭＰ１）の列方向の長さを
短くし、これにより、フィルム基板３１０の配線層（Ｃ
ＯＦＡ）と隣接する出力端子（ＢＵＭＰ１）との間隙
（図２０のＬａ）を長くして、短絡不良の発生を回避す
るようにしている。
【００４７】また、出力端子（ＢＵＭＰ１）の間隔（ピ
ッチ）が小さくなるにつれて、プローブ検査を行う場
合、プローブと出力端子（ＢＵＭＰ１）のずれによる不
具合が生じる。そこで、本実施の形態では、ｎ（ｎ＞
１）段に配置された出力端子（ＢＵＭＰ１）に、ｎピン
おきにプローブ実施する場合、フィルム基板３１０に形
成された配線層（ＣＯＦＡ）の引き出し方向から遠方に
配置された出力端子（ＢＵＭＰ１）（図１５の第１列目
の出力端子（ＢＵＭＰ１））の列方向の長さを長くし
て、この列でプローブ検査を行うことにより、プローブ
と出力端子（ＢＵＭＰ１）のずれによるプローブ検査時
の不具合を回避するようにしている。このように、本実
施の形態では、フィルム基板３１０に形成された配線層
（ＣＯＦＡ）の引き出す方向に近い列の出力端子（図２
０中の第１列目の出力端子（ＢＵＭＰ１））ほど列方向
の長さを短くすることによって、出力端子（ＢＵＭＰ
１）とフィルム基板３１０に形成された配線層（ＣＯＦ
Ａ）との短絡不良を回避でき、さらには、プローブ試験
時のプローブと出力端子（ＢＵＭＰ１）のずれによる接
続時不具合を回避することができる。
ッチ）が小さくなるにつれて、プローブ検査を行う場
合、プローブと出力端子（ＢＵＭＰ１）のずれによる不
具合が生じる。そこで、本実施の形態では、ｎ（ｎ＞
１）段に配置された出力端子（ＢＵＭＰ１）に、ｎピン
おきにプローブ実施する場合、フィルム基板３１０に形
成された配線層（ＣＯＦＡ）の引き出し方向から遠方に
配置された出力端子（ＢＵＭＰ１）（図１５の第１列目
の出力端子（ＢＵＭＰ１））の列方向の長さを長くし
て、この列でプローブ検査を行うことにより、プローブ
と出力端子（ＢＵＭＰ１）のずれによるプローブ検査時
の不具合を回避するようにしている。このように、本実
施の形態では、フィルム基板３１０に形成された配線層
（ＣＯＦＡ）の引き出す方向に近い列の出力端子（図２
０中の第１列目の出力端子（ＢＵＭＰ１））ほど列方向
の長さを短くすることによって、出力端子（ＢＵＭＰ
１）とフィルム基板３１０に形成された配線層（ＣＯＦ
Ａ）との短絡不良を回避でき、さらには、プローブ試験
時のプローブと出力端子（ＢＵＭＰ１）のずれによる接
続時不具合を回避することができる。
【００４８】［実施の形態５］図２１は、本発明の実施
の形態５のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基
板３１０に形成された配線層（ＣＯＦＢ）の一部を説明
するための図である。図２１に示す配線層（ＣＯＦＢ）
は、フィルム基板３１０に実装される半導体チップ（Ｉ
Ｃ）の端子（ＢＵＭＰ）同士を接続するものである。液
晶表示装置の高精細化、高性能化および画面サイズの拡
大が進むにつれ、ドレインドライバ１３０の高性能化が
要求されると、ドレインドライバ１３０を構成する半導
体チップ（ＩＣ）内の電源配線層、クロック配線層等に
おいて、負荷インピーダンスの影響による出力遅延が問
題となる。そこで、本実施の形態のように、半導体チッ
プ（ＩＣ）のメタル配線を、低インピーダンスであるフ
ィルム基板３１０の配線層（ＣＯＦＢ）で、補強または
置きかえることにより、ドレインドライバ１３０の駆動
能力を向上させることが可能となる。
の形態５のドレインドライバ１３０を構成する半導体チ
ップ（ＩＣ）の端子（ＢＵＭＰ）の一部と、フィルム基
板３１０に形成された配線層（ＣＯＦＢ）の一部を説明
するための図である。図２１に示す配線層（ＣＯＦＢ）
は、フィルム基板３１０に実装される半導体チップ（Ｉ
Ｃ）の端子（ＢＵＭＰ）同士を接続するものである。液
晶表示装置の高精細化、高性能化および画面サイズの拡
大が進むにつれ、ドレインドライバ１３０の高性能化が
要求されると、ドレインドライバ１３０を構成する半導
体チップ（ＩＣ）内の電源配線層、クロック配線層等に
おいて、負荷インピーダンスの影響による出力遅延が問
題となる。そこで、本実施の形態のように、半導体チッ
プ（ＩＣ）のメタル配線を、低インピーダンスであるフ
ィルム基板３１０の配線層（ＣＯＦＢ）で、補強または
置きかえることにより、ドレインドライバ１３０の駆動
能力を向上させることが可能となる。
【００４９】また、図２２のように、複数の端子（ＢＵ
ＭＰ）を同一配線で接続し、さらに、この配線層（ＣＯ
ＦＢ）をフィルム基板３１０の外周に形成される配線層
の入力端子に接続することも可能である。あるいは、図
２３に示すように、半導体チップ（ＩＣ）の外周に置き
きれない端子（ＢＵＭＰ）を内側に設け、この内側に設
けた端子（ＢＵＭＰ）に、フィルム基板３１０の配線層
（ＣＯＦＢ）を接続することにより、この内側に設けた
端子（ＢＵＭＰ）に電圧を供給することができる。な
お、前記各実施の形態では、縦電界方式の液晶表示パネ
ルに本発明を適用した実施の形態について説明したが、
これに限定されず、本発明は、横電界方式の液晶表示パ
ネルにも適用可能である。また、前記各実施の形態で
は、駆動方法としてドット反転方式が適用される実施の
形態について説明したが、これに限定されず、本発明
は、１ライン毎、あるいは１フレーム毎に、画素電極
（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する
駆動電圧を反転するコモン反転法にも適用可能である。
さらに、本発明は、単純マトリクス形液晶表示装置にも
適用することが可能である。以上、本発明者によってな
された発明を、前記実施の形態に基づき具体的に説明し
たが、本発明は、前記実施の形態に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。
ＭＰ）を同一配線で接続し、さらに、この配線層（ＣＯ
ＦＢ）をフィルム基板３１０の外周に形成される配線層
の入力端子に接続することも可能である。あるいは、図
２３に示すように、半導体チップ（ＩＣ）の外周に置き
きれない端子（ＢＵＭＰ）を内側に設け、この内側に設
けた端子（ＢＵＭＰ）に、フィルム基板３１０の配線層
（ＣＯＦＢ）を接続することにより、この内側に設けた
端子（ＢＵＭＰ）に電圧を供給することができる。な
お、前記各実施の形態では、縦電界方式の液晶表示パネ
ルに本発明を適用した実施の形態について説明したが、
これに限定されず、本発明は、横電界方式の液晶表示パ
ネルにも適用可能である。また、前記各実施の形態で
は、駆動方法としてドット反転方式が適用される実施の
形態について説明したが、これに限定されず、本発明
は、１ライン毎、あるいは１フレーム毎に、画素電極
（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する
駆動電圧を反転するコモン反転法にも適用可能である。
さらに、本発明は、単純マトリクス形液晶表示装置にも
適用することが可能である。以上、本発明者によってな
された発明を、前記実施の形態に基づき具体的に説明し
たが、本発明は、前記実施の形態に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、液晶表示装置のコストを低減す
ることが可能となる。 （２）本発明によれば、液晶表示装置の検査が簡単化す
ることが可能となる。 （３）本発明によれば、半導体集積回路装置内部の配線
層による電圧降下を防止することが可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、液晶表示装置のコストを低減す
ることが可能となる。 （２）本発明によれば、液晶表示装置の検査が簡単化す
ることが可能となる。 （３）本発明によれば、半導体集積回路装置内部の配線
層による電圧降下を防止することが可能となる。
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジ
ュールの概略構成を示すブロック図である。
ュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。
示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。
を示す図である。
【図４】液晶表示モジュールの駆動方法として、ドット
反転法を使用した場合において、ドレインドライバから
ドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性
を説明するための図である。
反転法を使用した場合において、ドレインドライバから
ドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性
を説明するための図である。
【図５】図１に示すドレインドライバの一例の概略構成
示すブロック図である。
示すブロック図である。
【図６】図５に示すドレインドライバの一例の構成をよ
り具体的に説明するためのブロック図である。
り具体的に説明するためのブロック図である。
【図７】図５に示すドレインドライバの他の例の構成を
より具体的に説明するためのブロック図である。
より具体的に説明するためのブロック図である。
【図８】図６、図７に示す高電圧用デコーダ回路、およ
び低電圧用デコーダ回路の一例の概略構成を示す回路図
である。
び低電圧用デコーダ回路の一例の概略構成を示す回路図
である。
【図９】図６、図７に示す高電圧用アンプ回路、低電圧
用アンプ回路の一例の概略構成を示す回路図である。
用アンプ回路の一例の概略構成を示す回路図である。
【図１０】図９に示す、低電圧用アンプ回路のオペアン
プに使用される差動増幅回路を示す回路図である。
プに使用される差動増幅回路を示す回路図である。
【図１１】図９に示す、高電圧圧用アンプ回路のオペア
ンプに使用される差動増幅回路を示す回路図である。
ンプに使用される差動増幅回路を示す回路図である。
【図１２】図７に示す出力選択回路の一例の一選択回路
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図１３】本発明の実施の形態１のドレインドライバを
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である。
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である。
【図１４】本発明の実施の形態１の、フィルム基板上の
配線層（ＣＯＦＡ）のレイアウトを示す図である。
配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図１５】本発明の実施の形態２のドレインドライバを
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である。
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である。
【図１６】半導体チップ（ＩＣ）内の、従来のデコーダ
回路の構造を示す模式図である。
回路の構造を示す模式図である。
【図１７】半導体チップ（ＩＣ）内の、本発明の実施の
形態２のデコーダ回路の構造を示す模式図である。
形態２のデコーダ回路の構造を示す模式図である。
【図１８】本発明の実施の形態３のドレインドライバを
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である
構成する半導体チップ（ＩＣ）の内部回路のレイアウト
を示す図である
【図１９】本発明の実施の形態３の、フィルム基板上の
配線層（ＣＯＦＡ）のレイアウトを示す図である。
配線層（ＣＯＦＡ）のレイアウトを示す図である。
【図２０】本発明の実施の形態４のドレインドライバを
構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ
１）の配置を説明するための図である。
構成する半導体チップ（ＩＣ）の出力端子（ＢＵＭＰ
１）の配置を説明するための図である。
【図２１】本発明の実施の形態５のドレインドライバを
構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一
部と、フィルム基板に形成された配線層（ＣＯＦＢ）の
一部を説明するための図である。
構成する半導体チップ（ＩＣ）の端子（ＢＵＭＰ）の一
部と、フィルム基板に形成された配線層（ＣＯＦＢ）の
一部を説明するための図である。
【図２２】図２１の変形例を説明するための図である。
【図２３】図２１の変形例を説明するための図である。
【図２４】従来のＴＦＴ液晶表示モジュールの一例の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２５】従来の、ドレインドライバが実装されたフィ
ルム基板を示す図である。
ルム基板を示す図である。
【図２６】従来のドレインドライバの端子部構成を示す
図である。
図である。
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２０…出力
端子領域（ａ）、２１…出力端子領域（ｂ）、２２…入
力端子領域、２３…入力回路・配線領域、１００…イン
タフェース部、１１０…表示制御装置、１２０…電源回
路、１２１，１２２…電圧生成回路、１２３…コモン電
極電圧生成回路、１２４…ゲート電極電圧生成回路、１
３０…ドレインドライバ、１３１，１３２，１３４，１
３５，１４１，１４２…信号線、１３３…表示データの
バスライン、１４０…ゲートドライバ、１５０…アルミ
ニウム配線、１５１…階調電圧生成回路、１５２…クロ
ック制御回路、１５３…シフトレジスタ回路、１５４…
入力ラッチ回路、１５５…ラッチ回路（１）、１５６…
ラッチ回路（２）、１５７…デコーダ回路、１５８…バ
ッファ回路、２５１…高電圧用デコーダ回路、２５２…
低電圧用デコーダ回路、２５４…シフトクロック生成回
路、２６１…表示データ選択回路、２６２…データラッ
チ部、２６３…レベルシフト回路、２６４…アンプ回
路、２６５…出力選択回路、２７１…高電圧用アンプ回
路、２７２…低電圧用アンプ回路、３０１…ＴＦＴコン
トローラ基板、３０２…ドレインドライバ基板、３０３
…ゲートドライバ基板、３１０…フィルム基板、Ｄ，Ｙ
…ドレイン信号線（映像信号線または垂直信号線）、Ｇ
…ゲート信号線（走査信号線または水平信号線）、ＩＴ
Ｏ１…画素電極、ＩＴＯ２…コモン電極、ＣＮ…共通信
号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、Ｃ
ＳＴＧ…保持容量、ＣADD…付加容量、ＰＭ…ＰＭＯＳ
トランジスタ、ＮＭ…ＮＭＯＳトランジスタ、ＬＳ…レ
ベルシフト回路、ＴＲＰ…トランジスタ列、ＮＡＮＤ…
ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…ノア回路、
ＩＮＶ…インバータ、ＯＰ…オペアンプ、ＩＣ…半導体
チップ、ＢＵＭＰ…端子、ＢＵＭＰ１…出力端子、ＢＵ
ＭＰ２…入力端子、ＣＯＦＡ，ＣＯＦＢ…配線層。
端子領域（ａ）、２１…出力端子領域（ｂ）、２２…入
力端子領域、２３…入力回路・配線領域、１００…イン
タフェース部、１１０…表示制御装置、１２０…電源回
路、１２１，１２２…電圧生成回路、１２３…コモン電
極電圧生成回路、１２４…ゲート電極電圧生成回路、１
３０…ドレインドライバ、１３１，１３２，１３４，１
３５，１４１，１４２…信号線、１３３…表示データの
バスライン、１４０…ゲートドライバ、１５０…アルミ
ニウム配線、１５１…階調電圧生成回路、１５２…クロ
ック制御回路、１５３…シフトレジスタ回路、１５４…
入力ラッチ回路、１５５…ラッチ回路（１）、１５６…
ラッチ回路（２）、１５７…デコーダ回路、１５８…バ
ッファ回路、２５１…高電圧用デコーダ回路、２５２…
低電圧用デコーダ回路、２５４…シフトクロック生成回
路、２６１…表示データ選択回路、２６２…データラッ
チ部、２６３…レベルシフト回路、２６４…アンプ回
路、２６５…出力選択回路、２７１…高電圧用アンプ回
路、２７２…低電圧用アンプ回路、３０１…ＴＦＴコン
トローラ基板、３０２…ドレインドライバ基板、３０３
…ゲートドライバ基板、３１０…フィルム基板、Ｄ，Ｙ
…ドレイン信号線（映像信号線または垂直信号線）、Ｇ
…ゲート信号線（走査信号線または水平信号線）、ＩＴ
Ｏ１…画素電極、ＩＴＯ２…コモン電極、ＣＮ…共通信
号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、Ｃ
ＳＴＧ…保持容量、ＣADD…付加容量、ＰＭ…ＰＭＯＳ
トランジスタ、ＮＭ…ＮＭＯＳトランジスタ、ＬＳ…レ
ベルシフト回路、ＴＲＰ…トランジスタ列、ＮＡＮＤ…
ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…ノア回路、
ＩＮＶ…インバータ、ＯＰ…オペアンプ、ＩＣ…半導体
チップ、ＢＵＭＰ…端子、ＢＵＭＰ１…出力端子、ＢＵ
ＭＰ２…入力端子、ＣＯＦＡ，ＣＯＦＢ…配線層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA36 NA53 NC03 NC11 NC22 NC26 ND06 ND43 ND54 5C006 AA22 AC02 AC24 AF64 BB16 BC03 BC06 BC13 BC16 BF43 BF44 EB06 FA51 5C080 AA10 BB05 CC03 DD27 FF09 JJ01 JJ02 JJ03 JJ06 KK02
Claims (19)
- 【請求項１】 複数の画素と、前記複数の画素に表示デ
ータに対応する階調電圧を印加する複数の映像信号線と
を有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、半導体集積回路装置を有し、 前記半導体集積回路装置は、前記半導体集積回路装置の
長手方向に設けられる第１の出力端子部と、 前記第１の出力端子部の前記半導体集積回路装置の短手
方向の両側に設けられ、前記各映像信号線に供給する階
調電圧を生成する一対の出力回路部とを有することを特
徴とする液晶表示装置。 - 【請求項２】 前記第１の出力端子部および前記出力回
路部以外の領域で、少なくとも前記半導体集積回路装置
の２つの短辺の周辺部に沿って設けられる第２の出力端
子部を有することを特徴とする液晶表示装置。 - 【請求項３】 複数の画素と、前記複数の画素に表示デ
ータに対応する階調電圧を印加する複数の映像信号線と
を有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の半導体集積回路装置を有
し、 前記各半導体集積回路装置は、前記半導体集積回路装置
の長手方向の中央部に、前記半導体集積回路装置の短手
方向に設けられる入力回路部と、 前記入力回路部の前記半導体集積回路装置の短手方向の
中央部の両側に、前記半導体集積回路装置の長手方向に
設けられる第１の出力端子部と、 前記第１の出力端子部の前記半導体集積回路装置の短手
方向の両側に設けられ、前記各映像信号線に供給する階
調電圧を生成する一対の出力回路部とを有することを特
徴とする液晶表示装置。 - 【請求項４】 複数の画素と、前記複数の画素に表示デ
ータに対応する階調電圧を印加する複数の映像信号線と
を有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の半導体集積回路装置を有
し、 前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、 前記入力回路部の前記半導体集積回路装置の長手方向の
両側に、前記半導体集積回路装置の長手方向に設けられ
る第１の出力端子部と、 前記第１の出力端子部の前記半導体集積回路装置の短手
方向の両側に設けられ、前記各映像信号線に供給する階
調電圧を生成する一対の出力回路部とを有することを特
徴とする液晶表示装置。 - 【請求項５】 前記第１の出力端子部および前記出力回
路部以外の領域で、少なくとも前記半導体集積回路装置
の２つの短辺の周辺部に沿って設けられる第２の出力端
子部を有することを特徴とする請求項４に記載の液晶表
示装置。 - 【請求項６】 前記出力回路部は、バッファ回路と、デ
コーダ回路と、データラッチ部と、シフトレジスタ回路
とを有し、 前記バッファ回路、デコーダ回路、データラッチ部、お
よびシフトレジスタ回路は、前記第１の出力端子部から
前記半導体集積回路の短手方向に、前記バッファ回路、
デコーダ回路、データラッチ部、シフトレジスタ回路の
順番に配置されることを特徴とする請求項４に記載の液
晶表示装置。 - 【請求項７】 前記一対の出力回路部は、正極性の階調
電圧を生成する正極性出力回路部と、負極性の階調電圧
を生成する負極性出力回路部とが交互に設けられること
を特徴とする請求項４に記載の液晶表示装置。 - 【請求項８】 前記正極性出力回路部および負極性出力
回路部は、バッファ回路と、デコーダ回路と、データラ
ッチ部と、シフトレジスタ回路とを有し、 前記バッファ回路、デコーダ回路、データラッチ部、お
よびシフトレジスタ回路は、前記第１の出力端子部から
前記半導体集積回路の短手方向に、前記バッファ回路、
デコーダ回路、データラッチ部、シフトレジスタ回路の
順番に配置されることを特徴とする請求項７に記載の液
晶表示装置。 - 【請求項９】 前記一対の出力回路部の一方の出力回路
部には、正極性の階調電圧を生成する正極性出力回路部
が設けられ、 前記一対の出力回路部の他方の出力回路部には、負極性
の階調電圧を生成する負極性出力回路部が設けられるこ
とを特徴とする請求項４に記載の液晶表示装置。 - 【請求項１０】 前記正極性出力回路部および負極性出
力回路部は、バッファ回路と、デコーダ回路と、データ
ラッチ部と、シフトレジスタ回路とを有し、 前記バッファ回路、デコーダ回路、データラッチ部、お
よびシフトレジスタ回路は、前記第１の出力端子部から
前記半導体集積回路の短手方向に、前記バッファ回路、
デコーダ回路、データラッチ部、シフトレジスタ回路の
順番に配置されることを特徴とする請求項９に記載の液
晶表示装置。 - 【請求項１１】 複数の画素と、前記複数の画素に表示
データに対応する階調電圧を印加する複数の映像信号線
とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の半導体集積回路装置を有
し、 前記各半導体集積回路装置は、前記半導体集積回路装置
の短手方向に設けられる入力回路部と、 前記入力回路部の前記半導体集積回路装置の長手方向の
両側に、前記半導体集積回路装置の長手方向に設けられ
る複数の出力端子部と、 前記各出力端子部毎に、前記各出力端子部の前記半導体
集積回路装置の短手方向の両側に設けられ、前記各映像
信号線に供給する階調電圧を生成する一対の出力回路部
とを有することを特徴とする液晶表示装置。 - 【請求項１２】 複数の画素と、前記複数の画素に表示
データに対応する階調電圧を印加する複数の映像信号線
とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の配線層が形成されるフィ
ルム基板と、 前記フィルム基板上に搭載される半導体集積回路装置を
有し、 前記半導体集積回路装置は、前記半導体集積回路装置の
周辺部以外の領域に、前記半導体集積回路装置の長手方
向に設けられる複数のバンプ電極を有し、 前記フィルム基板の配線層の一部は、一端が前記半導体
集積回路装置の各バンプ電極と接続されるとともに、前
記一端から前記フィルム基板の周辺部まで延長して設け
られ、かつ、前記一端を含む部分が前記半導体集積回路
装置により覆われていることを特徴とする液晶表示装
置。 - 【請求項１３】 前記複数のバンプ電極は、前記半導体
集積回路装置の長手方向に複数列に形成されていること
を特徴とする請求項１２に記載の液晶表示装置。 - 【請求項１４】 前記複数列の一部の列のバンプ電極
は、前記半導体集積回路装置の長手方向の長さが、当該
列よりも前記フィルム基板の配線層が延長される方向に
ある列のバンプ電極の前記半導体集積回路装置の長手方
向の長さよりも長くされていることを特徴とする請求項
１３に記載の液晶表示装置。 - 【請求項１５】 一対の基板と、前記一対の基板間の狭
持される液晶とを有する液晶表示素子で、複数の画素
と、前記液晶層の複数の画素に表示データに対応する階
調電圧を印加する複数の映像信号線とを有する液晶表示
素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、前記一対の基板の一方の基板に
搭載される半導体集積回路装置を有し、 前記半導体集積回路装置は、前記半導体集積回路装置の
周辺部以外の領域に、前記半導体集積回路装置の長手方
向に設けられる複数のバンプ電極を有し、 前記一方の基板に形成される映像信号線の一部は、端子
部が前記半導体集積回路装置の各バンプ電極と接続され
るとともに、前記端子部を含む領域が前記半導体集積回
路装置により覆われていることを特徴とする液晶表示装
置。 - 【請求項１６】 前記複数のバンプ電極は、前記半導体
集積回路装置の長手方向に複数列に形成されていること
を特徴とする請求項１５に記載の液晶表示装置。 - 【請求項１７】 前記複数列の一部の列のバンプ電極
は、前記半導体集積回路装置の長手方向の長さが、当該
列よりも前記一方の映像信号線が延長される方向にある
列のバンプ電極の前記半導体集積回路装置の長手方向の
長さよりも長くされていることを特徴とする請求項１６
に記載の液晶表示装置。 - 【請求項１８】 複数の画素と、前記複数の画素に表示
データに対応する階調電圧を印加する複数の映像信号線
とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の配線層が形成されるフィ
ルム基板と、 前記フィルム基板上に搭載される半導体集積回路装置を
有し、 前記半導体集積回路装置は、複数のバンプ電極を有し、 前記複数のバンプ電極の一部は、前記フィルム基板に設
けられた配線層により、互いに電気的に接続されている
ことを特徴とする液晶表示装置。 - 【請求項１９】 複数の画素と、前記複数の画素に表示
データに対応する階調電圧を印加する複数の映像信号線
とを有する液晶表示素子と、 前記各映像信号線に表示データに対応する階調電圧を供
給する映像信号線駆動手段とを具備する液晶表示装置で
あって、 前記映像線駆動手段は、複数の配線層が形成されるフィ
ルム基板と、 前記フィルム基板上に搭載される半導体集積回路装置を
有し、 前記半導体集積回路装置は、複数のバンプ電極を有し、 前記複数のバンプ電極の一部は、前記フィルム基板に設
けられる配線層により、互いに電気的に接続され、 前記バンプ電極同士を接続する配線層には、外部から入
力信号が印加されることを特徴とする液晶表示装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223942A JP3892650B2 (ja) | 2000-07-25 | 2000-07-25 | 液晶表示装置 |
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| US09/905,911 US7034810B2 (en) | 2000-07-25 | 2001-07-17 | Liquid crystal display device |
| US09/905,957 US6853416B2 (en) | 2000-07-25 | 2001-07-17 | Liquid crystal display device |
| KR10-2001-0044613A KR100437947B1 (ko) | 2000-07-25 | 2001-07-24 | 액정표시장치 |
| US11/401,840 US20060192737A1 (en) | 2000-07-25 | 2006-04-12 | Liquid crystal display device |
| US12/129,776 US8299997B2 (en) | 2000-07-25 | 2008-05-30 | Liquid crystal display device |
| US13/603,935 US20120327050A1 (en) | 2000-07-25 | 2012-09-05 | Liquid crystal display device |
| US14/050,562 US9372375B2 (en) | 2000-07-25 | 2013-10-10 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000223942A JP3892650B2 (ja) | 2000-07-25 | 2000-07-25 | 液晶表示装置 |
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| JP2005127643A Division JP4170309B2 (ja) | 2005-04-26 | 2005-04-26 | 液晶表示装置 |
Publications (3)
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|---|---|
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