JP4053198B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段(ドレインドライバ)に適用して有効な技術に関する。
【0002】
【従来の技術】
画素毎に能動素子(例えば、薄膜トランジスタ)を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧(表示データに対応する階調電圧;以下、階調電圧と称する。)を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の1つに、TFT(Thin Film Transister)方式の液晶表示パネル(TFT−LCD)と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲ−トドライバおよびインタフェース部とを備えるTFT方式の液晶表示モジュールが知られている。
このTFT方式の液晶表示モジュールにおいては、ドレインドライバ内に階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する1つの階調電圧を選択する階調電圧選択回路(デコーダ回路)と、階調電圧選択回路で選択された1つの階調電圧が入力されるアンプ回路とを備えている。
なお、このような技術は、例えば、特願平8−86668に記載されている。
【0003】
【発明が解決しようとする課題】
ドレインドライバ内の階調電圧生成回路は、電源回路から供給される複数の階調基準電圧を分圧する抵抗分圧回路で構成される。
この場合に、一般に液晶層に印加する電圧と、透過率との関係はリニアではなく、透過率の高いところ、および低いところでは、液晶層に印加する電圧に対する透過率の変化は少なく、その中間となるところでは透過率の変化が大きい。
そのため、ドレインドライバ内の階調電圧生成回路内の抵抗分圧回路の各分圧抵抗の抵抗値は同一ではなく、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
【0004】
図10は、従来のドレインドライバ内の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
なお、この図10は、横軸に階調(64階調)を、縦軸に各階調電圧をプロットしたグラフであり、この図10において、上側は正極性の階調電圧、下側は負極性の階調電圧である。
この図10から分かるように、従来の階調電圧生成回路では、0階調から8階調までは、コモン電圧と階調電圧との電位差が大きくなればなるほど隣接する階調電圧との間の電位差(階調間電位差)が大きくなる方向であった。
即ち、従来の階調電圧生成回路では、0階調と8階調との間の各階調電圧と、コモン電極に印加されるVcomの電圧との差の絶対値を結ぶ線が、0階調の階調電圧(図10のV”9)とVcomの電圧との差の絶対値と、8階調の階調電圧(図10のV”8)とVcomの電圧との差の絶対値とを結ぶ直線よりもVcom側にあった。
言い換えれば、従来の階調電圧生成回路で生成される階調電圧は、コモン電圧との電位差が大きい階調電圧側では、Sの字を横に、また、コモン電圧との電位差が小さい階調電圧側では、逆Sの字を横にしたようなものであった。
また、TFT方式の液晶表示モジュールがノーマリホワイトタイプであれば、前記図10において、63階調が「白」、0階調が「黒」を示す。
【0005】
今、製造プロセス等の影響によりTFT基板の特性にばらつきが生じ、画素書き込み電圧が不足すると、本来、0階調(黒)の階調電圧であるはずの画素に、1階調の階調電圧が書き込まれることになる。
そのため、「黒」の画素が黒でなくなるため、コントラストが低下するという問題点があった。
そして、階調電圧生成回路により生成される各階調電圧が前記図10のグラフに示すような値であれば、0階調(黒)と1階調との間の階調間電位差が大きいので、前記したような場合に著しくコントラストが低下するという問題点があった。
なお、前記説明では、0階調の階調電圧の時に「黒」となるノーマリホワイトタイプの液晶表示モジュールについて説明したが、0階調の階調電圧の時に「白」となるノーマリブラックタイプの液晶表示モジュールでも、「白」の画素が「白」でなくなることになるので、前記同様コントラストが低下することになる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子の特性ばらつきにより、液晶表示素子に表示される表示画面のコントラストが低下するのを防止することが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば 、下記のとおりである。
即ち、複数の画素と、前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、前記各画素の液晶層の他方に印加される電圧をVcom、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が最も大きい正極性側の階調基準電圧をV0、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が2番目に大きい正極性側の階調基準電圧をV1とし、前記階調を横軸に、各階調電圧と前記Vcomの電圧との電位差の絶対値を縦軸にとって、前記階調電圧生成手段により生成される各階調電圧をプロットしたグラフ上において、前記階調基準電圧V1に対応する階調は、前記階調基準電圧V0に対応する階調から、前記Vcomの電圧との電位差の絶対値が最も低い階調電圧に対応する階調に到る前記横軸の中央より前記階調基準電圧V0に対応する階調の近くに位置し、前記階調基準電圧V0に対応する階調と前記階調基準電圧V1に対応する階調との間の各階調における階調電圧が、前記階調基準電圧V0に対応する階調電圧の点と、前記階調基準電圧V1に対応する階調電圧の点とを結ぶ直線よりも上側になることを特徴とする。
第2の発明は、上述の液晶表示装置において、前記映像信号線駆動手段に外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を設け、前記各画素の液晶層の他方に印加される電圧をVcom、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が最も大きい正極性側の階調基準電圧をV0、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が2番目に大きい正極性の階調基準電圧V1とし、正極性の階調基準電圧V1に対応する第4階調は該階調基準電圧V0に対応する第1階調と該Vcomの電圧との電位差の絶対値が最も低い電圧に対応する第2階調との中間に位置する第3階調より該第1階調の近くに位置し、前記第1階調と前記第4階調との間の各階調の中で、互いに隣接する各階調間の階調間電位差が最も大きい2つの階調は、前記第1階調と前記第4階調の中間の階調と、前記第4階調との間に位置することを特徴とする。
【0007】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〈本発明が適用される表示装置の基本構成〉
図1は、本発明が適用されるTFT方式の液晶表示モジュールの概略構成を示すブロック図である。
図1に示す液晶表示モジュールは、パソコン本体側とのインタフェースとしてデジタル・インタフェースを採用しており、本実施の形態の液晶表示モジュールには、コンピュータ本体側からLVDS(Low Voltage Differential Signaling)方式で、クロック信号(CK)、ディスプレイタイミング信号(DTMG)、水平同期信号(Hsync)、垂直同期信号(Vsync)の各制御タイミング信号、および表示データ(R,G,B)が送出される。
そのため、本実施の形態では、コネクタ(CN1)に、半導体集積回路装置(LSI)で構成されるLVDSレシーバ160が接続される。
また、液晶表示パネル(TFT−LCD)10の下側にドレインドライバ130が配置され、また、液晶表示パネル10の側面に、ゲートドライバ140が配置される。
また、液晶表示パネル10の後ろには、タイミングコンバータ100および電源回路120が配置される。
ドレインドライバ130、ゲートドライバ140は、液晶表示パネル10のTFT基板にCOG(Chip On Glass)方式で直接実装される。
なお、図1では、ドレインドライバ130およびゲートドライバ140を1個のブロック図で表しているが、実際には複数の半導体集積回路装置(LSI)で構成される。
【0008】
〈図1に示す液晶表示パネル10の構成〉
図2は、図1に示す液晶表示パネル10の一例の等価回路を示す図である。
この図2に示すように、液晶表示パネル10は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する2本の信号線(ドレイン信号線(D)またはゲート信号線(G))と、隣接する2本の信号線(ゲート信号線(G)またはドレイン信号線(D))との交差領域内に配置される。
各画素は薄膜トランジスタ(TFT1,TFT2)を有し、各画素の薄膜トランジスタ(TFT1,TFT2)のソース電極は、画素電極(ITO1)に接続される。
また、画素電極(ITO1)とコモン電極(ITO2)との間に液晶層が設けられるので、画素電極(ITO1)とコモン電極(ITO2)との間には、液晶容量(CLC)が等価的に接続される。
さらに、薄膜トランジスタ(TFT1,TFT2)のソース電極と前段のゲート信号線(G)との間には、付加容量(CADD )が接続される。
【0009】
図3は、図1に示す液晶表示パネル10の他の例の等価回路を示す図である。
図2に示す例では、全段のゲート信号線(G)とソース電極との間に付加容量(CADD )が形成されているが、図3に示す例の等価回路では、共通信号線(COM)とソース電極との間に保持容量(CSTG)が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号線(G)パルスが付加容量(CADD )を介して画素電極(ITO1)に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図2、図3は、縦電界方式の液晶表示パネルの等価回路を示しており、図2、図3において、ARは表示領域である。
また、図2、図3は回路図であるが、実際の幾何学的配置に対応して描かれている。
図2、図3に示す液晶表示パネル10において、列方向に配置された各画素の薄膜トランジスタ(TFT)のドレイン電極は、それぞれドレイン信号線(D)に接続され、各ドレイン信号線(D)は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ130に接続される。
また、行方向に配置された各画素における薄膜トランジスタ(TFT)のゲート電極は、それぞれゲート信号線(G)に接続され、各ゲート信号線(G)は、1水平走査時間、行方向の各画素の薄膜トランジスタ(TFT)のゲート電極に走査駆動電圧(正のバイアス電圧あるいは負のバイアス電圧)を供給するゲートドライバ140に接続される。
【0010】
〈図1に示すタイミングコンバータ100の動作概要〉
タイミングコンバータ100は、1個の半導体集積回路装置(LSI)から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ(R・G・B)を基に、ドレインドライバ130、および、ゲートドライバ140を制御・駆動する。
タイミングコンバータ100は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス(表示データ取込開始信号)を信号線を介して第1番目のドレインドライバ130に出力し、さらに、受け取った単純1列の表示データを、表示データのバスラインを介してドレインドライバ130に出力する。
その際、タイミングコンバータ100は、各ドレインドライバ130のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック(CL2)(以下、単に、クロック(CL2)と称する。)を信号線を介して出力する。
本体コンピュータ側からの表示データは6ビットで、1画素単位、即ち、赤(R)、緑(G)、青(B)の各データを1つの組にして単位時間毎に転送される。
また、第1番目のドレインドライバ130に入力されたスタートパルスにより第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。
この第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が終了すると、第1番目のドレインドライバ130からスタートパルスが、第2番目のドレインドライバ130に入力され、第2番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ130におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
タイミングコンバータ100は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、1水平分の表示データが終了したものとして、各ドレインドライバ130におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル10のドレイン信号線(D)に出力するための表示制御信号である出力タイミング制御用クロック(CL1)(以下、単にクロック(CL1)と称する。)を信号線を介して各ドレインドライバ130に出力する。
【0011】
また、タイミングコンバータ100は、垂直同期信号入力後に、第1番目のディスプレイタイミング信号が入力されると、これを第1番目の表示ラインと判断して信号線を介してゲートドライバ140にフレーム開始指示信号を出力する。
さらに、タイミングコンバータ100は、水平同期信号に基づいて、1水平走査時間毎に、順次液晶表示パネル10の各ゲート信号線(G)に正のバイアス電圧を印加するように、信号線を介してゲートドライバ140へ1水平走査時間周期のシフトクロックであるクロック(CL3)を出力する。
これにより、液晶表示パネル10の各ゲート信号線(G)に接続された複数の薄膜トランジスタ(TFT)が、1水平走査時間の間導通する。
以上の動作により、液晶表示パネル10に画像が表示される。
【0012】
〈図1に示す電源回路120の構成〉
図4は、図1に示す電源回路120の構成を示すブロック図である。
図1に示す電源回路120は、正電圧生成回路121、負電圧生成回路122、コモン電極(対向電極)電圧生成回路123、ゲート電極電圧生成回路124から構成される。
正電圧生成回路121、負電圧生成回路122は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路121は正極性の5値の階調基準電圧(V”0〜V”4)を、負電圧生成回路122は負極性の5値の階調基準電圧(V”5〜V”9)を出力する。
この正極性の階調基準電圧(V”0〜V”4)、および負極性の階調基準電圧(V”5〜V”9)は、各ドレインドライバ130に供給される。
また、各ドレインドライバ130には、タイミングコンバータ100からの交流化信号(M)も供給される。
コモン電極電圧生成回路123はコモン電極(ITO2)に印加する駆動電圧を、ゲート電極電圧生成回路124は薄膜トランジスタ(TFT)のゲート電極に印加する駆動電圧(正のバイアス電圧および負のバイアス電圧)を生成する。
【0013】
〈図1に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧(直流電圧)が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極(ITO2)に印加する電圧を基準にして、画素電極(ITO1)に印加する電圧を、一定時間毎に正電圧側/負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の2通りの方法が知られている。
コモン反転法とは、コモン電極(ITO2)に印加される電圧と画素電極(ITO1)に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極(ITO2)に印加される電圧を一定とし、画素電極(ITO1)に印加する電圧を、コモン電極(ITO2)に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極(ITO1)に印加される電圧の振幅が、コモン反転法の場合に比べ2倍となり、低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはNライン反転法が使用可能である。
【0014】
図1に示す液晶表示モジュールでは、その駆動方法として、前記ドット反転法を使用している。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、例えば、奇数フレームの奇数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線(D)に、コモン電極(ITO2)に印加される液晶駆動電圧(VCOM)に対して負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線(D)に、コモン電極(ITO2)に印加される液晶駆動電圧(VCOM)に対して正極生の液晶駆動電圧が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線(D)に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線(D)に負極生の液晶駆動電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、偶数フレームの奇数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線(D)に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線(D)に負極生の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ130から、奇数番目のドレイン信号線(D)に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線(D)に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線(D)に印加される電圧が逆極性となるため、コモン電極(ITO2)や薄膜トランジスタ(TFT)のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極(ITO2)に流れる電流が少なく電圧降下が大きくならないため、コモン電極(ITO2)の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【0015】
〈図1に示すドレインドライバ130の構成〉
図5は、図1に示すドレインドライバ130の一例の概略構成示すブロック図である。
なお、前記したように、図1に示すドレインドライバ130は複数個の半導体集積回路装置(LSI)から構成され、この図5に示すドレインドライバ130は、1個の半導体集積回路装置(LSI)の構成を示す図である。
同図において、正極性階調電圧生成回路151aは、正電圧生成回路121から入力される正極性の5値の階調基準電圧(V”0〜V”4)に基づいて、正極性の64階調の階調電圧を生成し、電圧バスライン158aを介して出力回路157に出力する。
負極性階調電圧生成回路151bは、負電圧生成回路122から入力される負極性の5値の階調基準電圧(V”5〜V”9)に基づいて、負極性の64階調の階調電圧を生成し、電圧バスライン158bを介して出力回路157に出力する。
また、ドレインドライバ130の制御回路152内のシフトレジスタ回路153は、タイミングコンバータ100から入力されるクロック(CL2)に基づいて、入力レジスタ回路154のデータ取り込み用信号を生成し、入力レジスタ回路154に出力する。
入力レジスタ回路154は、シフトレジスタ回路153から出力されるデータ取り込み用信号に基づき、タイミングコンバータ100から入力されるクロック(CL2)に同期して、各色毎6ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路155は、タイミングコンバータ100から入力されるクロック(CL1)に応じて、入力レジスタ回路154内の表示データをラッチする。
このストレージレジスタ回路155に取り込まれた表示データは、レベルシフト回路156を介して出力回路157に入力される。
出力回路157は、正極性の64階調の階調電圧、あるいは負極性の64階調の階調電圧に基づき、表示データに対応した1つの階調電圧(64階調の中の1つの階調電圧)を選択して、各ドレイン信号線(D)に出力する。
【0016】
図6は、出力回路157の構成を中心に、図5に示すドレインドライバ130の構成を説明するためのブロック図である。
同図において、153は図5に示す制御回路152内のシフトレジスタ回路、156は図5に示すレベルシフト回路であり、また、データラッチ部265は、図5に示す入力レジスタ回路154とストレージレジスタ回路155とを表し、さらに、デコーダ部(階調電圧選択回路)261、アンプ回路対263、アンプ回路対263の出力を切り替えるスイッチ部(2)264が、図5に示す出力回路157を構成する。
ここで、スイッチ部(1)262およびスイッチ部(2)264は、交流化信号(M)に基づいて制御される。
また、Y1,Y2,Y3,Y4,Y5,Y6は、それぞれ第1番目、第2番目、第3番目、第4番目、第5番目、第6番目のドレイン信号線(D)を示している。
図6に示すドレインドライバ130においては、スイッチ部(1)262により、データラッチ部265(より詳しくは、図5に示す入力レジスタ154)に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部265に入力する。
デコーダ部261は、正極性階調電圧生成回路151aから電圧バスライン158aを介して出力される正極性の64階調の階調電圧の中から、各データラッチ部265(より詳しくは、図5に示すストレージレジスタ155)から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路278と、負極性階調電圧生成回路151bから電圧バスライン158bを介して出力される負極性の64階調の階調電圧の中から、各データラッチ部265から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路279とから構成される。
この高電圧用デコーダ回路278と低電圧用デコーダ回路279とは、隣接するデータラッチ部265毎に設けられる。
アンプ回路対263は、高電圧用アンプ回路271と低電圧用アンプ回路272とにより構成される。
高電圧用アンプ回路271には高電圧用デコーダ回路278で生成された正極性の階調電圧が入力され、高電圧用アンプ回路271は正極性の階調電圧を出力する。
低電圧用アンプ回路272には低電圧用デコーダ回路279で生成された負極性の階調電圧が入力され、低電圧用アンプ回路272は負極性の階調電圧を出力する。
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対263の高電圧用アンプ回路271および低電圧用アンプ回路272の並びは、高電圧用アンプ回路271→低電圧用アンプ回路272→高電圧用アンプ回路271→低電圧用アンプ回路272となるので、スイッチ部(1)262により、データラッチ部165に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部265に入力し、それに合わせて、高電圧用アンプ回路271あるいは低電圧用アンプ回路272から出力される出力電圧をスイッチ部(2)264により切り替え、各色毎の階調電圧が出力されるドレイン信号線(D)、例えば、第1番目のドレイン信号線(Y1)と第4番目のドレイン信号線(Y4)とに出力することにより、各ドレイン信号線(D)に正極性あるいは負極性の階調電圧を出力することが可能となる。
【0017】
〈本実施の形態の液晶表示モジュールの特徴的構成〉
図7は、図5に示す正極性階調電圧生成回路151aあるいは負極性階調電圧生成回路151bの回路構成を示す回路図である。
なお、図7において、V’0〜V’4は、正極性あるいは負極性の5値の階調基準電圧(V”0〜V”4,V”5〜V”9)を示す。
同図に示すように、階調電圧生成回路は、正極性あるいは負極性の5値の階調基準電圧(V”0〜V”4,V”5〜V”9)間を抵抗素子で分圧して、正極性あるいは負極性の64階調の階調電圧を生成する抵抗分圧回路で構成される。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
【0018】
図8は、本実施の形態の階調電圧生成回路(図5に示す正極性階調電圧生成回路151aあるいは負極性階調電圧生成回路151b)により生成される各階調電圧を説明するための模式図である。
なお、この図8は、横軸に階調(64階調)を、縦軸に各階調電圧をプロットしたグラフであり、この図8において、上側は正極性の階調電圧、下側は負極性の階調電圧である。
この図8から分かるように、本実施の形態の階調電圧生成回路では、0階調から4階調までは、各階調電圧とコモン電圧との電位差を小さくし、かつ、4階調から8階調までは、各階調電圧とコモン電圧との電位差大きくしている。
即ち、本実施の形態では、0階調と8階調との間の各階調電圧と、コモン電極(ITO2)に印加されるVcomの電圧との差の絶対値を結ぶ線が、0階調の階調電圧(これは、階調基準電圧(V”0,V”9)に等しい)とVcomの電圧との差の絶対値と、8階調の階調電圧(これは、階調基準電圧(V”1,V”8)に等しい)とVcomの電圧との差の絶対値とを結ぶ直線よりも上側にあることを特徴とする。
これにより、本実施の形態では、製造プロセス等の影響により、TFT基板の特性にばらつきが生じ、画素書き込み電圧が不足し、例えば、本来、0階調(黒)の階調電圧であるはずの画素に、1階調の階調電圧が書き込まれたとしても、0階調と1階調のとの階調間電位差が小さいので、例え、1階調の階調電圧でも当該画素はほぼ「黒」を表示するようなる。
したがって、本実施の形態では、コントラストの低下が目立たなくなり、製造プロセス等の影響により、TFT基板の特性にばらつきを吸収することができる。
【0019】
図9に、本実施の形態の正極性階調電圧生成回路151aにより実際に生成された各階調電圧をプロットしたグラフを示す。
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
また、前記各実施の形態では、駆動方法としてドット反転方式が適用される実施の形態について説明したが、本発明はこれに限定されるものではなく、Nライン反転法等のコモン対称法、あるいはコモン反転法にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0020】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0021】
本発明によれば、各画素の共通電極に印加される電圧に対して、電位差が最も大きい階調電圧に連続する数階調分の階調電圧を、階調間電位差が小さくなるようにしたので、液晶表示素子の特性ばらつきにより、液晶表示素子に表示される表示画面のコントラストが低下するのを防止することが可能となる。
【図面の簡単な説明】
【図1】本発明が適用されるTFT方式の液晶表示モジュールの概略構成を示すブロック図である。
【図2】図1に示す液晶表示パネルの一例の等価回路を示す図である。
【図3】図1に示す液晶表示パネルの他の例の等価回路を示す図である。
【図4】図1に示す電源回路の構成を示すブロック図である。
【図5】図1に示すドレインドライバの一例の概略構成示すブロック図である。
【図6】出力回路の構成を中心に、図5に示すドレインドライバの構成を説明するためのブロック図である。
【図7】図5に示す正極性階調電圧生成回路あるいは負極性階調電圧生成回路の回路構成を示す回路図である。
【図8】本実施の形態の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
【図9】本実施の形態の正極性階調電圧生成回路の一例により実際に生成された各階調電圧をプロットしたグラフである。
【図10】従来のドレインドライバ内の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
【符号の説明】
10…液晶表示パネル(TFT−LCD)、100…タイミングコンバータ、120…電源回路、121,122…電圧生成回路、123…コモン電極電圧生成回路、124…ゲート電極電圧生成回路、130…ドレインドライバ、140…ゲートドライバ、151a,151b…階調電圧生成回路、152…制御回路、153…シフトレジスタ回路、154…入力レジスタ回路、155…ストレージレジスタ回路、156…レベルシフト回路、157…出力回路、158a,158b…電圧バスライン、261…デコーダ部、262,264…スイッチ部、263…アンプ回路対、265…データラッチ部、271…高電圧用アンプ回路、272…低電圧用アンプ回路、278…高電圧用デコーダ回路、279…低電圧用デコーダ回路、D…ドレイン信号線(映像信号線または垂直信号線)、G…ゲート信号線(走査信号線または水平信号線)、ITO1…画素電極、ITO2…コモン電極)、COM…共通信号線、TFT…薄膜トランジスタ、CLC…液晶容量、CSTG…保持容量、CADD …付加容量、CN…コネクタ。
Claims (2)
- 複数の画素と、
前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、
前記各画素の液晶層の他方に印加される電圧をVcom、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が最も大きい正極性側の階調基準電圧をV0、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が2番目に大きい正極性側の階調基準電圧をV1とし、前記階調を横軸に、各階調電圧と前記Vcomの電圧との電位差の絶対値を縦軸にとって、前記階調電圧生成手段により生成される各階調電圧をプロットしたグラフ上において、
前記階調基準電圧V1に対応する階調は、前記階調基準電圧V0に対応する階調から、前記Vcomの電圧との電位差の絶対値が最も低い階調電圧に対応する階調に到る前記横軸の中央より前記階調基準電圧V0に対応する階調の近くに位置し、
前記階調基準電圧V0に対応する階調と前記階調基準電圧V1に対応する階調との間の各階調における階調電圧が、前記階調基準電圧V0に対応する階調電圧の点と、前記階調基準電圧V1に対応する階調電圧の点とを結ぶ直線よりも上側になることを特徴とする液晶表示装置。 - 複数の画素と、
前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、
前記各画素の液晶層の他方に印加される電圧をVcom、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が最も大きい正極性側の階調基準電圧をV0、前記外部から入力される階調基準電圧の中で前記Vcomの電圧との電位差が2番目に大きい正極性の階調基準電圧V1とし、正極性の階調基準電圧V1に対応する第4階調は該階調基準電圧V0に対応する第1階調と該Vcomの電圧との電位差の絶対値が最も低い電圧に対応する第2階調との中間に位置する第3階調より該第1階調の近くに位置し、
前記第1階調と前記第4階調との間の各階調の中で、互いに隣接する各階調間の階調間電位差が最も大きい2つの階調は、前記第1階調と前記第4階調の中間の階調と、前記第4階調との間に位置することを特徴とする液晶表示装置。
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