JP3681580B2 - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP3681580B2 JP3681580B2 JP19621299A JP19621299A JP3681580B2 JP 3681580 B2 JP3681580 B2 JP 3681580B2 JP 19621299 A JP19621299 A JP 19621299A JP 19621299 A JP19621299 A JP 19621299A JP 3681580 B2 JP3681580 B2 JP 3681580B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switching
- circuit
- amplifier circuit
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段（ドレインドライバ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
【０００３】
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲ−トドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールにおいては、ドレインドライバ内に階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する１つの階調電圧を選択する階調電圧選択回路（デコーダ回路）と、階調電圧選択回路で選択された１つの階調電圧が入力されるアンプ回路とを備えている。
なお、このような技術は、例えば、特願平８−８６６６８号に記載されている。
【０００４】
【発明が解決しようとする課題】
近年、ＴＦＴ方式の液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの解像度として、ＸＧＡ表示モードの１０２４×７６８画素、ＳＸＧＡ表示モードの１２８０×１０２４画素、ＵＸＧＡ表示モードの１６００×１２００画素とさらなる高解像度化が要求されている。
このため、１垂直走査期間内の水平走査数が増加し、それに伴い１水平走査当たりの書き込み時間はだんだん短くなり、ドレインドライバの出力遅延時間（ｔＤＤ）が大きな問題となってきている。
【０００５】
例えば、ＸＧＡ表示モードでは、１水平走査当たりの書き込み時間が２０μｓ程度であるが、ドレインドライバの出力遅延時間（ｔＤＤ）が、１０〜２０μｓに達する場合もある。
このような場合には、画素書き込み電圧が不足し、液晶表示パネルに表示される表示画面の表示品質が著しく劣化する。
【０００６】
他方、液晶表示装置においては、液晶表示パネルの大型化、高解像度化（多画素化）の傾向にあり、その上、無駄なスペースをなくし、表示装置としての美観を惹起せしめるために、液晶表示装置の表示領域以外の領域、即ち、額縁部分を少しでも小さくする（狭額縁化）ことが要望されている。
そのため、ドレインドライバを構成する半導体チップのチップサイズをより縮小する必要があり、それに伴い、前記階調電圧選択回路は最小サイズの電界効果型トランジスタ（ＭＯＳトランジスタ）で構成されるようになってきている。
その結果、前記階調電圧選択回路の電流駆動能力が低くなり、前記階調電圧選択回路で表示データに対応する階調電圧が確定するまでの時間（出力遅延時間）が大きくなり、これが前記したドレインドライバの出力遅延時間（ｔＤＤ）の大きな要因となっている。
さらに、液晶表示装置においては、６４階調表示から２５６階調表示へとより多階調表示が進みつつあり、前記階調電圧生成回路で生成される複数の階調電圧の、１階調当たりの電圧幅（即ち、隣接する階調電圧間の電位差）が小さくなっている。
【０００７】
一方、アンプ回路は、アンプ回路を構成する能動素子の特性のばらつきにより、オフセット電圧が生じるが、前記アンプ回路にオフセット電圧が生じると、前記アンプ回路の出力電圧に誤差が生じ、前記アンプ回路の出力電圧は目標値（正規の階調電圧）と異なる電圧となる。
これにより、液晶表示パネルに表示される表示画面中に、黒または白の縦筋が発生し、表示品質を著しく損なわせるという問題点があった。
【０００８】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる技術を提供することにある。
本発明の他の目的は、液晶表示装置において、高速動作を可能とし、液晶表示素子の大画面化を可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
即ち、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の中の列（または行）方向の各画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中の最小サイズのトランジスタで構成される複数の階調電圧選択手段と、前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路と、前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、所定の充電電圧が供給される電源線と、前記各アンプ回路との間に設けられる第２のスイッチング手段と、一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段とを有することを特徴とする。
【００１１】
また、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の中の列（または行）方向の各画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中で最小サイズのトランジスタで構成される複数の階調電圧選択手段と、前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路で、当該各アンプ回路が、一対の入力端子の中の一方を、反転入力端子あるいは非反転入力端子に、一対の入力端子の中の他方を、非反転入力端子あるいは反転入力端子に切り替える切替手段を有する複数のアンプ回路と、前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、所定の充電電圧が供給される電源線と、前記各アンプ回路との間に設けられる第２のスイッチング手段と、一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段と、前記アンプ回路の一対の入力端子の一方を反転入力端子、他方を非反転入力端子、あるいは前記アンプ回路の一対の入力端子の一方を非反転入力端子、他方を反転入力端子に切り替えさせる切替制御信号を、所定の周期毎に前記アンプ回路の切替手段に対して、出力する切替指示手段とを有することを特徴とする。
【００１２】
また、本発明は、前記スイッチング制御手段が、前記第２のスイッチング手段をオンとする前に前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオフとした後に前記第１のスイッチング手段をオンとすることを特徴とする。
また、本発明は、前記スイッチング制御手段が、出力タイミング制御用クロック、および表示データラッチ用クロックに基づいて、前記第１および第２のスイッチング手段を制御することを特徴とする。
また、本発明は、前記所定の充電電圧が、前記複数の階調電圧の中のいずれかの電圧であることを特徴とする。
また、本発明は、前記半導体集積回路装置は、外部から供給される複数の階調基準電圧に基づき複数の階調電圧を生成し、前記各階調電圧選択手段に供給する階調電圧生成手段を有し、前記所定の充電電圧が、前記外部から供給される複数の階調基準電圧の中のいずれかの電圧であることを特徴とする。
また、本発明は、前記複数の画素の液晶層の一方に印加される前記複数の階調電圧の中で、前記複数の画素の液晶層の他方に印加される対向電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記対向電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、前記所定の充電電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧よりも前記最大階調電圧に偏った電圧であることを特徴とする。
【００１３】
また、本発明は、前記複数のアンプ回路が、一対が正極性の階調電圧を出力する第１のアンプ回路と、負極性の階調電圧を出力する第２のアンプ回路とで構成される複数対のアンプ回路対で構成され、前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段は、正極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、また、前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段は、負極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、かつ、前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段、および前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段に入力される任意の一対の表示データを交互に切り替える表示データ切替手段と、前記各アンプ回路対から出力される一対の階調電圧を、前記表示データ切替手段での切り替えに応じて交互に切り替えて、任意の一対の映像信号線に出力する映像信号線切替手段とを有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
［実施の形態１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、インタフェース部１００が配置される。
インタフェース部１００はインタフェース基板に実装され、また、ドレインドライバ１３０、ゲートドライバ１４０も、それぞれ専用のＴＣＰ（Ｔａｐｅ Ｃａｒｅｅｉｅｒ Ｐａｃｋａｇｅ）または直接液晶表示パネルに実装される。
【００１６】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
【００１７】
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
【００１８】
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
【００１９】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、全段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
【００２０】
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。
また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００２１】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
【００２２】
本体コンピュータ側からの表示データは６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００２３】
表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
【００２４】
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００２５】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）を出力する。
この正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に供給される。
【００２６】
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００２７】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
【００２８】
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、しきい値電圧が低い液晶が開発されない限り低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
図１に示す液晶表示モジュールでは、その駆動方法として、前記ドット反転法を使用している。
【００２９】
図４は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される液晶駆動電圧（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）の極性を説明するための図である。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、図４に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電圧（図４では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極生の液晶駆動電圧（図４では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
【００３０】
また、各ライン毎の極性はフレーム毎に反転され、即ち、図４に示すように、偶数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００３１】
〈図１に示すドレインドライバ１３０の構成〉
図５は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
【００３２】
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
【００３３】
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。
【００３４】
図６は、出力回路１５７の構成を中心に、図５に示すドレインドライバ１３０の構成を説明するためのブロック図である。
同図において、１５３は図５に示す制御回路１５２内のシフトレジスタ回路、１５６は図５に示すレベルシフト回路であり、また、データラッチ部２６５は、図５に示す入力レジスタ回路１５４とストレージレジスタ回路１５５とを表し、さらに、デコーダ部（階調電圧選択回路）２６１、アンプ回路対２６３、アンプ回路対２６３の出力を切り替えるスイッチ部（２）２６４が、図５に示す出力回路１５７を構成する。
ここで、スイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン信号線（Ｄ）を示している。
【００３５】
図６に示すドレインドライバ１３０においては、スイッチ部（１）２６２により、データラッチ部２６５（より詳しくは、図５に示す入力レジスタ１５４）に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部２６５に入力する。
デコーダ部２６１は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、各データラッチ部２６５（より詳しくは、図５に示すストレージレジスタ１５５）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２７８と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、各データラッチ部２６５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２７９とから構成される。
【００３６】
この高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とは、隣接するデータラッチ部２６５毎に設けられる。
アンプ回路対２６３は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２７８で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２７９で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を出力する。
【００３７】
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対２６３の高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、スイッチ部（１）２６２により、データラッチ部１６５に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部２６５に入力し、それに合わせて、高電圧用アンプ回路２７１あるいは低電圧用アンプ回路２７２から出力される出力電圧をスイッチ部（２）２６４により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００３８】
〈本実施の形態の液晶表示モジュールの特徴的構成〉
図７は、本実施の形態の液晶表示モジュールのドレインドライバ１３０の概略構成を示す図である。
なお、この図７では、高電圧用デコーダ回路２７８、低電圧用デコーダ回路２７９、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のみ、また、各色毎の隣接するドレイン信号（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される出力系統のみを図示している。
【００３９】
この図７において、トランスファゲート回路（ＴＧ１〜ＴＧ４）は、図６に示すスイッチ部（２）２６４の一スイッチ回路を構成する。
また、出力ＰＡＤ（２１，２２）は、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される半導体チップ（ドレインドライバ）の出力パッドを示す。
同図に示すように、本実施の形態の液晶表示モジュールは、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間、および低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に、プリチャージコントロール回路（以下、単に、プリチャージ回路と称する。）３０を設けたことを特徴とする。
【００４０】
このプリチャージ回路３０は、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間に接続されるトランスファゲート回路（ＴＧ３１）と、低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に接続されるトランスファゲート回路（ＴＧ３２）とを有する。
このトランスファゲート回路（ＴＧ３１，ＴＧ３２）は、（ＤＥＣＴ，ＤＥＣＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とを、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離す。
また、プリチャージ回路３０は、トランスファゲート回路（ＴＧ３３）とトランスファゲート回路（ＴＧ３４）とを有する。
このトランスファゲート回路（ＴＧ３３，ＴＧ３３）は、（ＰＲＥＴ，ＰＲＥＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用アンプ回路２７１に高電圧用プリチャージ電圧（例えば、任意の階調基準電圧、任意の正極性の階調電圧）（ＶＨｐｒｅ）を、また、低電圧用アンプ回路２７２に低電圧用プリチャージ電圧（例えば、任意の階調基準電圧、任意の負極性の階調電圧）（ＶＬｐｒｅ）を供給する。
【００４１】
〈本実施の形態のドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性〉
図８は、図１に示す液晶表示モジュールのドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性を説明するための図である。
なお、この図８（ａ）では、１系統の出力系統のみ図示し、かつ、図６に示すスイッチ部（２）２６４は省略している。
即ち、図８（ａ）において、デコーダ回路３１は、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図６に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を、また、出力パッド３３は、図７に示す出力ＰＡＤ（２０）または出力ＰＡＤ（２１）を示している。
【００４２】
図９は、図６に示す高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の一例の概略構成を示す図である。
図９に示すように、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９は、エンハンスメントＭＯＳトランジスタおよびデプレッションＭＯＳトランジスタが直列接続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成される。
【００４３】
前記した如く、狭額縁化のために、ドレインドライバ１３０を構成する半導体チップのチップサイズはより縮小され、それに伴い、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９は、ドレインドライバ１３０を構成する半導体チップの最小サイズのＭＯＳトランジスタで構成されている。
その結果として、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の電流駆動能力が低くなる。
【００４４】
また、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力には、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２が接続されているが、この高電圧用アンプ回路２７１および低電圧用アンプ回路２７２は入力インピーダンスが大きい。
そのため、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力が確定するまでの時間（以下、単に、デコーダの出力遅延時間と称する。）が大きくなり、このデコーダの出力遅延時間が、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２でさらに増大される。
その結果として、図８（ｂ）に示すように、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＨ）が出力されるまでの時間（以下、単に、ドレインドライバの出力遅延時間（ｔＤＤ）と言う。）が大きくなる。
【００４５】
図１０は、本実施の形態の液晶表示モジュールのドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性を説明するための図である。
なお、この図１０（ａ）でも、１系統の出力系統のみ図示し、かつ、図６に示すスイッチ部（２）２６４は省略している。
即ち、図１０（ａ）において、デコーダ回路３１は、図７に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図７に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を、また、出力パッド３３は、図７に示す出力ＰＡＤ（２０）または出力ＰＡＤ（２１）を示している。
【００４６】
本実施の形態の液晶表示モジュールでは、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とが、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離され、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９の出力には、トランスファゲート回路（ＴＧ３１）とトランスファゲート回路（ＴＧ３２）とが接続される。
このトランスファゲート回路（ＴＧ３１，ＴＧ３２）のオフ時の入力インピーダンスは、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の入力インピーダンスよりはるかに小さい。
したがって、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力は、図８に示す場合よりも早い時間で確定し、結果として、デコーダの出力遅延時間を小さくすることができる。
【００４７】
また、プリチャージ期間内に、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２には、高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬｐｒｅ）が供給されるので、ドレイン信号線（Ｄ）は予め高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬｐｒｅ）に充電される。
この高電圧用アンプ回路２７１および低電圧用アンプ回路２７２からドレイン信号線（Ｄ）に対するプリチャージは、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９と並列的に行われる。
そして、プリチャージ期間終了後に、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２は、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力に追随し、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＨ）を出力する。
その結果として、図１０（ｂ）に示すように、本実施の形態では、ドレインドライバの出力遅延時間（ｔＤＤ）を、図８に示す場合よりも小さくすることができる。
【００４８】
ドット反転法では、各画素の液晶層に印加される階調電圧の極性は、１フレーム毎に反転する。
したがって、本実施の形態のように、プリチャージ期間内にドレイン信号線（Ｄ）を、高電圧用プリチャージ電圧（ＶＨｐｒｅ）あるいは低電圧用プリチャージ電圧（ＶＬｐｒｅ）で充電することにより、プリチャージ期間終了後に、ドレイン信号線（Ｄ）の電位は、速やかに表示データに対応した階調電圧（ＶＬＣＨ）に追随することができる。
【００４９】
なお、本実施の形態では、図１０（ｂ）に示すように、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＬ）でも、ドレインドライバの出力遅延時間（ｔＤＤ）を、図８に示す場合よりも小さくすることができる。
なお、アンプ回路の前段にプリチャージ回路を設けた液晶表示装置は、特開平６−３３７４００号公報、特開平１０−１８７１００号公報に記載されている。
しかしながら、前記公報に記載されているものは、サンプリング容量への充放時間が不足するのを防止するために、プリチャージ回路を設けるものであって、本願発明のように、狭額縁化により、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９を最小サイズのＭＯＳトランジスタで構成する必要があり、その結果として、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の電流駆動能力が低くなり、ドレインドライバの出力遅延時間（ｔＤＤ）が大きくなるのを防止するものでない。
さらに、前記公報には、前記した課題については何ら言及されていない。
【００５０】
〈本実施の形態のプリチャージ回路３０の動作概要〉
図１１は、図７に示すプリチャージ回路３０の動作を説明するためのタイミングチャートの一例である。
図１１に示す制御信号（ＨＩＺＣＮＴ）は、各トランスファゲート回路（ＴＧ１〜ＴＧ４）のゲート電極に印加される制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための制御信号であり、この制御信号（ＨＩＺＣＮＴ）は、クロック（ＣＬ１）のＨｉｇｈレベル（以下、単に、Ｈレベルと言う。）期間内で、クロック（ＣＬ２）の８周期分の間、Ｈレベルとなる信号である。
【００５１】
走査ラインの切り替わり時には、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とも不安定の状態にある。
この制御信号（ＨＩＺＣＮＴ）は、走査ラインの切り替わり期間内に、各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されるのを防止するために設けられている。
この制御信号（ＨＩＺＣＮＴ）がＨレベルの間、制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ）は、Ｌｏｗレベル（以下、単に、Ｌレベルと言う。）となり、また、制御信号（ＡＣＫＥＮ，ＡＣＫＯＮ）はＨレベルとなる。
これにより、各トランスファゲート回路（ＴＧ１〜ＴＧ４）は、全てオフとなる。
【００５２】
図１１に示す制御信号（ＰＲＥＣＮＴ）は、各トランスファゲート回路（ＴＧ３１〜ＴＧ３４）のゲート電極に印加される制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための制御信号であり、この制御信号（ＰＲＥＣＮＴ）は、制御信号（ＨＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち下がり時にＬレベルとなる信号である。
制御信号（ＤＥＣＴ）は、制御信号（ＰＲＥＮ）の前にＨレベルからＬレベルに変化し、また、制御信号（ＤＥＣＮ）は、制御信号（ＰＲＥＴ）の前にＬレベルからＨレベルに変化する。
【００５３】
これにより、先ずトランスファゲート回路（ＴＧ３１，ＴＧ３２）がオフとなり、その後、（ｔＤ１）時間遅れて、トランスファゲート回路（ＴＧ３３，ＴＧ３４）がオンとなる。
また、制御信号（ＰＲＥＮ）は、制御信号（ＤＥＣＴ）の前にＬレベルからＨレベルに、また、制御信号（ＰＲＥＴ）は、制御信号（ＤＥＣＮ）の前にＨレベルからＬレベルに変化する。
これにより、先ずトランスファゲート回路（ＴＧ３３，ＴＧ３４）がオフとなり、その後、（ｔＤ２）時間遅れて、トランスファゲート回路（ＴＧ３１，ＴＧ２４）がオンとなる。
【００５４】
図１２は、図１１に示す制御信号（ＨＩＺＣＮＴ）および制御信号（ＰＲＥＣＮＴ）を生成するための回路構成の一例を示す図である。
図１２に示す回路では、Ｄ型フリップ・フロップ回路（Ｆ３０）により、クロック（ＣＬ２）に同期してクロック（ＣＬ１）を取り込み、このＤ型フリップ・フロップ回路（Ｆ３０）の正相出力を、クロック（ＣＬ２）に同期して、各Ｄ型フリップ・フロップ回路（Ｆ３１〜Ｆ３８）で順次取り込む。
このＤ型フリップ・フロップ回路（Ｆ３８）の正相出力は、ナンド回路（ＮＡＮＤ３１）の一方の入力端子に入力され、また、ナンド回路（ＮＡＮＤ３１）の他方の入力端子には、Ｄ型フリップ・フロップ回路（Ｆ３０）の正相出力が入力されている。
したがって、ナンド回路（ＮＡＮＤ３１）から、クロック（ＣＬ１）のＨレベル期間内で、クロック（ＣＬ２）の８周期分の間、Ｌレベルとなる出力が得られる。
【００５５】
このナンド回路（ＮＡＮＤ３１）の出力を、インバータ回路（ＩＮＶ）で反転することにより、図１１に示す制御信号（ＨＩＺＣＮＴ）が得られる。
また、Ｄ型フリップ・フロップ回路（Ｆ３４）の出力は、Ｄ型フリップ・フロップ回路（Ｆ３９）のクロック入力端子に入力されるので、Ｄ型フリップ・フロップ回路（Ｆ３９）は、Ｄ型フリップ・フロップ回路（Ｆ３４）の正相出力に同期してＨレベルとなる。
また、Ｄ型フリップ・フロップ回路（Ｆ３９）のリセット端子には、クロック（ＣＬ１）が入力されるので、Ｄ型フリップ・フロップ回路（Ｆ３９）は、クロック（ＣＬ１）の立ち下がりに同期してＬレベルとなる。
これにより、Ｄ型フリップ・フロップ回路（Ｆ３９）から、制御信号（ＨＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち下がり時にＬレベルとなる信号が得られる。
この信号を、インバータ回路群３５により所定時間遅延して、図１１に示す制御信号（ＰＲＥＣＮＴ）が得られる。
【００５６】
図１３は、図１１に示す制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための回路構成の一例を示す図である。
図１３に示す回路では、制御信号（ＰＲＥＣＮＴ）と、インバータ回路群３６により（ｔＤ１）時間だけ遅延された制御信号（ＰＲＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３２）に入力することにより、制御信号（ＰＲＥＴ）が生成され、また、この制御信号（ＰＲＥＴ）をインバータ回路（ＩＮＶ）で反転することにより、制御信号（ＰＲＥＮ）が得られる。
また、インバータ回路（ＩＮＶ）で反転された制御信号（／ＰＲＥＣＮＴ）と、インバータ回路群３７により（ｔＤ２）時間だけ遅延された制御信号（／ＰＲＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３３）に入力することにより、制御信号（ＤＥＣＮ）が生成され、また、この制御信号（ＤＥＣＮ）をインバータ回路（ＩＮＶ）で反転することにより、制御信号（ＤＥＣＴ）が得られる。
【００５７】
図１４は、図１１に示す制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための回路構成の一例を示す図である。
なお、図１４において、ＬＳ１〜ＬＳ４はレベルシフト回路である。
図１４に示す回路において、ナンド回路（ＮＡＮＤ１）とノア回路（ＮＯＲ１）には、交流化信号（Ｍ）が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された交流化信号（Ｍ）が入力される。
また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）には、制御信号（ＨＩＺＣＮＴ）が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された制御信号（ＨＩＺＣＮＴ）が入力される。
表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時の各トランスファゲート回路（ＴＧ１〜ＴＧ４）のオン・オフ状態を示す。
【００５８】
【表１】
【００５９】
表１から分かるように、制御信号（ＨＩＺＣＮＴ）がＨレベルの時に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨレベル、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベルとなり、各トランスファゲート回路（ＴＧ１〜ＴＧ４）はオフ状態となる。
また、表１から分かるように、制御信号（ＨＩＺＣＮＴ）がＬレベルの時には、交流化信号（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬレベル、各ノア回路（ＮＯＲ１，ＮＯＲ２）がＨレベルあるいはＬレベルとなる。
これにより、トランスファゲート回路（ＴＧ１）およびトランスファゲート回路（ＴＧ２）がオフあるいはオン、トランスファゲート回路（ＴＧ３）およびトランスファゲート回路（ＴＧ４）がオンあるいはオフとなる。
【００６０】
本実施の形態の液晶表示モジュール（ＬＣＭ）では、各画素の液晶層に印加される階調電圧の電圧範囲は、負極性側で０〜５Ｖ、正極性側で５〜１０Ｖであり、したがって、低電圧用アンプ回路２７２からは０〜５Ｖの負極性の階調電圧が出力され、高電圧用アンプ回路２７１からは５〜１０Ｖの正極性の階調電圧が出力される。
この場合に、例えば、トランスファゲート回路（ＴＧ１）がオフで、トランスファゲート回路（ＴＧ４）がオンの場合に、トランスファゲート回路（ＴＧ１）を構成するＭＯＳトランジスタのソース・ドレイン間には、最大１０Ｖの電圧が印加される。
そのため、各トランスファゲート回路（ＴＧ１〜ＴＧ４）を構成するＭＯＳトランジスタは、ソース・ドレイン間耐圧が１０Ｖの高耐圧ＭＯＳトランジスタが使用される。
【００６１】
〈本実施の形態の液晶表示モジュールの変形例〉
図１５は、本発明の実施の形態の液晶表示モジュールの他の例の概略構成を示す図である。
なお、この図１５でも、高電圧用デコーダ回路２７８、低電圧用デコーダ回路２７９、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のみ、また、各色毎の隣接するドレイン信号（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される出力系統のみを図示している。
【００６２】
図１５に示す液晶表示モジュールは、プリチャージ電圧選択スイッチ３８を設け、このプリチャージ電圧選択スイッチ３８により、第１の高電圧用プリチャージ電圧（ＶＨ１ｐｒｅ）、または第２の高電圧用プリチャージ電圧（ＶＨ２ｐｒｅ）を選択し、当該選択した電圧を高電圧用プリチャージ電圧として、プリチャージ期間内に、高電圧用アンプ回路２７１に印加するようにしたものである。
同様、低電圧用アンプ回路２７２においても、プリチャージ電圧選択スイッチ３８により、第１の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）、または第２の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）を選択し、当該選択した電圧を低電圧用プリチャージ電圧として、プリチャージ期間内に、低電圧用アンプ回路２７２に印加する。
【００６３】
〈本実施の形態のプリチャージ電圧の電圧値〉
本実施の形態において、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、正極性の６４階調の階調電圧のいずれでもよく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、負極性の６４階調の階調電圧のいずれでもよい。
また、本実施の形態において、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、図１に示す正電圧生成回路１２１から供給される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）のいずれでもよく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、図１に示す負電圧生成回路１２２から供給される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）のいずれでもよい。
【００６４】
しかしながら、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、正極性の６４階調の階調電圧の中で、コモン電極に印加する駆動電圧（対向電圧）に対して最も電位差が大きい最大階調電圧と、コモン電極に印加する駆動電圧に対して最も電位差が小さい最小階調電圧との中間の電圧（以下、正極性の中間電圧と称する。）より、最大階調電圧に偏った電圧が最も好ましく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、負極性の６４階調の階調電圧の中で、コモン電極に印加する駆動電圧に対して最も電位差が大きい最大階調電圧と、コモン電極に印加する駆動電圧に対して最も電位差が小さい最小階調電圧との中間の電圧（以下、負極性の中間電圧と称する。）より、最大階調電圧に偏った電圧が最も好ましい。
【００６５】
図１６（ａ）は、一本のドレイン信号線（Ｄ）において、ドレインドライバ１３０に近傍部分と、ドレインドライバ１３０から最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
この図１６（ａ）から分かるように、プリチャージ期間内に、一本のドレイン信号線（Ｄ）にプリチャージ電圧（例えば、高電圧用プリチャージ電圧（ＶＨｐｒｅ）、あるいは低電圧用プリチャージ電圧（ＶＬｐｒｅ））を印加しても、その電位変動は、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分で相違する。
【００６６】
一般に、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧が好ましい。
しかしながら、高電圧用プリチャージ電圧（ＶＨｐｒｅ）として、正極性の中間電圧を選択した場合、図１６（ａ）に示すように、前記ドレインドライバ１３０から最も遠い遠端部分では、正極性の中間電圧とはならない。
したがって、図１６（ｂ）に示すように、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧より最大階調電圧に偏った電圧で、ドレインドライバ１３０の近傍部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs1）と、ドレインドライバ１３０から最も遠い遠端部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs2）との絶対値が等しくなる電圧（Ｖs1＝Ｖs2）が最も好ましい。
同様に、低電圧用プリチャージ電圧（ＶＬｐｒｅ）としては、負極性の中間電圧より、最大階調電圧に偏った電圧が最も好ましい。
【００６７】
〈本実施の形態のアンプ回路の特徴的構成〉
従来、図６に示す高電圧用アンプ回路２７１、および低電圧用アンプ回路２７２としては、例えば、図１７に示すような、オペアンプ（ＯＰ）の反転入力端子（−）と出力端子とが直結され、その非反転入力端子（＋）が入力端子とされるボルテージホロワ回路で構成される。
また、低電圧用アンプ回路２７２に使用されるオペアンプ（ＯＰ）は、例えば、図１８に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路２７１に使用されるオペアンプ（ＯＰ）は、例えば、図１９に示すような差動増幅回路で構成される。
【００６８】
しかしながら、一般に、前記オペアンプ（ＯＰ）はオフセット電圧（Ｖｏｆｆ）を有している。
前記オペアンプ（ＯＰ）の基本増幅回路が、例えば、図１８または図１９に示す差動増幅回路により構成されるものである場合には、前記オフセット電圧（Ｖｏｆｆ）は、図１８または図１９に示す差動増幅回路における、入力段のＰＭＯＳトランジスタ（ＰＭ５１，ＰＭ５２）またはＮＭＯＳトランジスタ（ＮＭ６１，ＮＭ６２）、あるいは能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，ＮＭ６４）またはＰＭＯＳトランジスタ（ＰＭ５３，ＰＭ５４）の対称性の微妙なアンバランスが原因で発生する。
【００６９】
前記対称性の微妙なアンバランスは、製造工程におけるイオン打ち込み／イオン注入工程、またはホトリソグラフィ工程のばらつきにより、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）、またはＭＯＳトランジスタのゲート幅／ゲート長（Ｗ／Ｌ）等が変化してしまうことに起因しているが、工程管理を厳しくしても前記オフセット電圧（Ｖｏｆｆ）を零にすることは不可能である。
【００７０】
そして、図２０に示すように、前記オペアンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有していない理想的なオペアンプであれば、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくなる（Ｖｉｎ＝Ｖｏｕｔ）に対して、前記オペアンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有している場合には、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくならず、出力電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算（Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ）されたものとなる。
なお、図２０は、オフセット電圧（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図であり、図２０において、ＲＯＰはオフセット電圧（Ｖｏｆｆ）を有していない理想的なオペアンプ、ＶＯＳは、その電圧値がオセット電圧（Ｖｏｆｆ）と等しい電圧源である。
【００７１】
したがって、ドレインドライバの出力回路（図５に示す１５７）の高電圧用アンプ回路（図６に示す２７１）、および低電圧用アンプ回路（図６に示す２７２）として、前記図１７に示すボルテージホロワ回路を使用する従来の液晶表示モジュールでは、ボルテージホロワ回路の入力電圧と出力電圧とが一致せず、ボルテージホロワ回路からドレインド信号線（Ｄ）に出力される液晶駆動電圧は、ボルテージホロワ回路に入力される階調電圧に、オペアンプのオフセット電圧が加算されたものとなる。
これにより、従来の液晶表示モジュールでは、液晶表示パネルに表示される表示画面中に、黒または白の縦筋が発生し、表示品質を著しく損なわせるという問題点があった。
【００７２】
図２１は、本実施の形態のドレインドライバ１３０における低電圧用アンプ回路２７２の基本回路構成を示す回路図、図２２は、本実施の形態のドレインドライバ１３０における高電圧用アンプ回路２７１の基本回路構成を示す回路図である。
図２１に示す本実施の形態の低電圧用アンプ回路２７２は、下記の点で、図１８に示す差動増幅回路と相違する。
（１）図１８に示す差動増幅回路に、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のゲート電極（制御電極）を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ１，ＮＢ１）と、入力段のＰＭＯＳトランジスタ（ＰＭ５２）のゲート電極を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ２，ＮＢ２）と、出力段のＮＭＯＳトランジスタ（ＮＭ６５）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極（第２の電極）、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ３，ＮＢ３）と、能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，ＮＭ６４）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ４，ＮＢ４）とが付加されている。
（２）出力端子と電源２との間に接続されるＮＭＯＳトランジスタ（ＮＭ１）と、このＮＭＯＳトランジスタ（ＮＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ４）、ＮＭＯＳトランジスタ（ＮＭ２）およびＮＭＯＳトランジスタ（ＮＭ３）の直列回路が接続されている。
この、ＮＭＯＳトランジスタ（ＮＭ１）は、出力端子の電圧（ドレイン信号線（Ｄ）の電圧）が、差動増幅回路の（＋）入力端子に印加される電圧よりも低い場合にオンとなり、ドレイン信号線（Ｄ）に電流を流して、ドレイン信号線（Ｄ）の電圧を上昇させる（所謂、オフバッファ機能を実現する。）。
【００７３】
図２２に示す本実施の形態の高電圧用アンプ回路２７１は、下記の点で、図１９に示す差動増幅回路と相違する。
（１）図２１に示す低電圧用アンプ回路２７２と同様、図１９に示す差動増幅回路に、スイッチングトランジスタ（ＰＡ１〜ＰＡ４，ＰＢ１〜ＰＢ４）が付加されている。
（２）出力端子と電源１との間に接続されるＰＭＯＳトランジスタ（ＰＭ１）と、このＰＭＯＳトランジスタ（ＰＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ３）、ＰＭＯＳトランジスタ（ＰＭ２）およびＮＭＯＳトランジスタ（ＮＭ４）の直列回路が接続されている。
この、ＮＭＯＳトランジスタ（ＮＭ４）は、出力端子の電圧（ドレイン信号線（Ｄ）の電圧）が、差動増幅回路の（＋）入力端子に印加される電圧よりも高い場合にオンとなり、ドレイン信号線（Ｄ）から電流を引き抜き、ドレイン信号線（Ｄ）の電圧を低減させる（所謂、オフバッファ機能を実現する。）。
ここで、スイッチングトランジスタ（ＮＡ１〜ＮＡ４，ＰＡ１〜ＰＡ４）のゲート電極には、制御信号（Ａ）が印加され、また、スイッチングトランジスタ（ＮＢ１〜ＮＢ４，ＰＢ１〜ＰＢ４）のゲート電極には、制御信号（Ｂ）が印加される。
【００７４】
図２１に示す本実施の形態の低電圧用アンプ回路２７２において、制御信号（Ａ）がＨレベル、制御信号（Ｂ）がＬレベルの場合の回路構成を図２３に、また、制御信号（Ａ）がＬレベル、制御信号（Ｂ）がＨレベルの場合の回路構成を図２４に示す。
なお、図２３、図２４には、図２３、図２４に示すアンプ回路を、一般のオペアンプ記号を使用して表現した場合の回路構成も合わせて図示してある。
【００７５】
また、図２３、図２４では、オフバッファ機能を実現する、ＮＭＯＳトランジスタ（ＮＭ１）と、このＮＭＯＳトランジスタ（ＮＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ１）、ＮＭＯＳトランジスタ（ＮＭ２）およびＮＭＯＳトランジスタ（ＮＭ３）の直列回路は省略している。
この図２３、図２４から理解できるように、本実施の形態の低電圧用アンプ回路２７２では、入力電圧（Ｖｉｎ）が印加される入力段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還される入力段のＭＯＳトランジスタとを交互に切り替えるようにしたものである。
それにより、図２３の回路構成では、下記（１）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算されたものとなる。
【００７６】
【数１】
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ ・・・・・・・・（１）
また、図２４の回路構成では、下記（２）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）からオフセット電圧（Ｖｏｆｆ）が減算されたものとなる。
【００７７】
【数２】
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ ・・・・・・・・（２）
図２５は、本実施の形態のドレインドライバ１３０の動作を説明するためのタミングチャートである。
図２５に示す出力電圧は、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）に対して、当該高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から出力される出力電圧を示すものである。
この出力電圧において、ＶＨは高電圧用アンプ回路２７１がオフセット電圧を持たない時に、高電圧用アンプ回路２７１から出力される正規の階調電圧、ＶＬは低電圧用アンプ回路２７２がオフセット電圧を持たない時に、低電圧用アンプ回路２７２から出力される正規の階調電圧である。
【００７８】
また、図２５のタイムチャートに示すように、制御信号（Ａ）および制御信号（Ｂ）は、２フレーム毎にその位相が反転される。
したがって、図２５に示すように、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）には、１フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ＋Ｖｏｆｈ）の電圧が出力されるが、３フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ−Ｖｏｆｈ）の電圧が出力されるので、対応する画素において、高電圧用アンプ回路２７１のオフセット電圧（Ｖｏｆｈ）により生じる輝度の上昇および減少は相殺される。
【００７９】
また、２フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ＋Ｖｏｆｌ）の電圧が出力されるが、４フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ−Ｖｏｆｌ）の電圧が出力されるので、対応する画素において、低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｌ）により生じる輝度の上昇および減少は相殺される。
これにより、図２６に示すように、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少は、連続する４フレーム毎に相殺されるので、図２５に示す出力電圧が印加される画素の輝度は、階調電圧に対応する通常の輝度となる。
【００８０】
なお、前記図２５に示すタイムチャートでは、制御信号（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に反転するようにしたが、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２フレーム毎に反転させるようにしてもよい。この場合の画素の輝度を、図２７、図２８に示す。
図２７は、制御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧用アンプ回路２７２が（＋）のオフセット電圧（Ｖｏｆｌ）を持つ場合である。
また、図２８は、制御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧用アンプ回路２７２が（−）のオフセット電圧（Ｖｏｆｌ）を持つ場合である。
いずれの場合においても、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少は、連続する４フレーム毎に相殺されるので、画素の輝度は、階調電圧に対応する通常の輝度となる。
【００８１】
しかしながら、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎に反転させることにより、図２７、図２８に示すように、列方向の画素の輝度は、２ライン毎に、黒→白（または白→黒）と変化するので、より液晶表示パネル１０に表示される表示画面中に縦筋が目立たなくなる。
なお、図２７または図２８では、１フレーム内で２ライン毎に制御信号（Ａ）および制御信号（Ｂ）の位相を反転させて列方向の画素の輝度を変化させ、それにより縦筋を目立たなくしているが、２ライン毎でなくてもよいことはいうまでもない。
さらに、この制御信号（Ａ）および制御信号（Ｂ）の切替えタイミングを、前記したプリチャージ期間内に行うことにより、不安定の状態にある各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されなくなるので好ましい。
【００８２】
〈本実施の形態における制御信号（Ａ）と制御信号（Ｂ）の生成方法〉
以下、本実施の形態において、制御信号（Ａ）、および制御信号（Ｂ）を生成する方法を説明する。
図２９は、本実施の形態のドレインドライバ１３０内の制御回路１５２内の要部回路構成を示すブロック図である。
同図に示すように、本実施の形態のドレインドライバ１３０内の制御回路１５２内には、シフトレジスタ１５３、制御信号生成回路４００、フレーム認識信号生成回路４１０、シフトクロックイネーブル信号生成回路４２０、シフト用クロック生成回路４３０、パルス生成回路４４０、およびパルス選択回路４５０が設けられる。
【００８３】
図３０は、図２９に示す制御信号生成回路４００の回路構成を示す回路図であり、図３１は、図３０に示す制御信号生成回路４００の動作を説明するためのタイムチャートである。
制御信号生成回路４００にはクロック（ＣＬ１）が入力され、このクロック（ＣＬ１）は、図３１に示すように、Ｄ型フリップ・フロップ回路（Ｆ１）で２分周されてクロック（ＨＣＬ１）となり、さらに、このクロック（ＨＣＬ１）はＤ型フリップ・フロップ回路（Ｆ２）で２分周されて、クロック（ＣＬ１）が４分周されたクロック（ＱＣＬ１）となる。
【００８４】
また、この制御信号生成回路４００には、各フレームを認識するためのフレーム認識信号（ＦＬＭＮ）が入力される。
なお、このフレーム認識信号（ＦＬＭＮ）の生成方法については後述する。
フレーム認識信号（ＦＬＭＮ）は、インバータ（ＩＮＶ）で反転されて信号（ＦＬＭＩＰ）となる。
この信号（ＦＬＭＩＰ）は、図３１に示すように、Ｄ型フリップ・フロップ回路（Ｆ３）で２分周されて信号（ＨＣＬ１）となり、さらに、この信号（ＨＣＬ１）は、Ｄ型フリップ・フロップ回路（Ｆ４）で２分周されて、フレーム認識信号（ＦＬＭＮ）が４分周された信号（ＱＦＬＭ）となる。
そして、クロック（ＱＣＬ１）と、信号（ＱＦＬＭ）とは、排他的論理和回路（ＥＸＯＲ１）に入力され、排他的論理和回路（ＥＸＯＲ１）から信号（ＣＨＯＰＡ）が出力され、この信号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）で反転することにより信号（ＣＨＯＰＢ）が生成される。
この信号（ＣＨＯＰＡ，ＣＨＯＰＢ）はレベルシフト回路でレベルシフトされて制御信号（Ａ）および制御信号（Ｂ）となる。
【００８５】
これにより、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２フレーム毎に反転させることができる。
なお、制御信号（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に反転させる場合には、フレーム認識信号（ＦＬＭＮ）を４分周した信号（ＱＦＬＭ）を、信号（ＣＨＯＰＡ）とし、また、この信号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）で反転して信号（ＣＨＯＰＢ）とすればよい。
この場合には、図３０に示す制御信号生成回路４００において、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）、および排他的論理和回路（ＥＸＯＲ１）は必要としない。
【００８６】
また、この制御信号生成回路４００では、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）は、フレーム認識信号（ＦＬＭＮ）で初期化される。
一方、Ｄ型フリップ・フロップ回路（Ｆ３，Ｆ４）は、ＰＯＲＮ信号生成回路４０１からの信号（ＰＯＲＮ）で初期化される。
このＰＯＲＮ信号生成回路４０１は、高電圧の電源電圧（ＶＤＤ）を分圧する分圧回路４０２と、この分圧回路４０２の出力が入力されるインバータ回路群４０３とで構成される。
この電源電圧（ＶＤＤ）は、図１に示す電源回路１２０内のＤＣ／ＤＣコンバータ（図示せず）で生成される電圧であり、この電源電圧（ＶＤＤ）は、液晶表示モジュールに電源が投入された時点からしばらくして立ち上がる。
したがって、液晶表示モジュールの電源投入後、このＰＯＲＮ信号生成回路４０１の信号（ＰＯＲＮ）は、しばらくの間Ｌレベルとなるので、Ｄ型フリップ・フロップ回路（Ｆ３，Ｆ４）は、液晶表示モジュールの電源投入時に確実に初期化されることになる。
【００８７】
〈本実施の形態におけるフレーム認識信号の生成方法〉
次に、本実施の形態において、フレーム認識信号（ＦＬＭＮ）を生成する方法を説明する。
前記フレーム認識信号（ＦＬＭＮ）を生成するには、フレームの切り替わりを認識するための信号が必要である。
そして、前記ゲートドライバ１４０には、表示制御装置１１０からフレーム開始指示信号が出力されるので、このフレーム開始指示信号をドレインドライバ１３０にも入力するようにすれば、容易にフレーム認識信号（ＦＬＭＮ）を生成することが可能となる。
【００８８】
しかしながら、この方法では、ドレインドライバ１３０を構成する半導体集積回路（半導体チップ）の入力ピン数を増加させる必要があり、これにより、プリント配線基板の配線パターンを変更する必要がある。
そして、プリント配線基板の配線パターンの変更に伴い、液晶表示モジュールが発する高周波ノイズ特性が変化し、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ）レベル低下等が懸念される。
【００８９】
さらに、半導体集積回路の入力ピン数を増加させることは、入力ピンのコンパチビリティがなくなる。
そのため、本実施の形態では、表示制御装置１１０からドレインドライバ１３０に出力するスタートパルスのパルス幅を、各フレーム毎に、フレーム内で最初のスタートパルス（以下、フレーム用スタートパルスと称する。）と、それ以外のスタートパルス（以下、フレーム内スタートパルスと称する。）とで異ならせ、それにより、各フレームの切り替わりを認識し、フレーム認識信号（ＦＬＭＮ）を生成するようにしている。
【００９０】
図３２は、図２９に示すフレーム認識信号生成回路４１０の回路構成を示す回路図であり、図３３は、図３２に示すフレーム認識信号生成回路４１０の動作を説明するためのタイムチャートである。
本実施の形態では、フレーム用スタートパルスは、クロック信号（ＣＬ２）の４周期分のパルス幅、フレーム内スタートパルスは、クロック信号（ＣＬ２）の１周期分のパルス幅を持つものとする。
【００９１】
図３２において、Ｄ型フリップ・フロップ回路（Ｆ１１〜Ｆ１３）は、クロック信号入力端子にクロック（ＣＬ２）が入力される。
したがって、スタートパルスは、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１１）にラッチされ、信号（ＳＴＥＩＯ）となる。
この信号（ＳＴＥＩＯ）は、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１２）にラッチされ、信号（Ｑ１）となり、さらに、この信号（Ｑ１）は、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１３）にラッチされ、信号（Ｑ２）となる。
この信号（Ｑ２）は、Ｄ型フリップ・フロップ回路（Ｆ１４）のクロック信号入力端子に入力され、また、Ｄ型フリップ・フロップ回路（Ｆ１４）のデータ入力端子（Ｄ）には、信号（ＳＴＥＩＯ）が入力される。
【００９２】
したがって、スタートパルスがクロック信号（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスであれば、このＤ型フリップ・フロップ回路（Ｆ１４）のＱ出力はＨレベルとなる。
ここで、Ｄ型フリップ・フロップ回路（Ｆ１４）のＱ出力が、次ドレインドライバ用のスタートパルス選択信号（ＦＳＴＥＮＢＰ）となるので、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＨレベルとなる。
また、Ｄ型フリップ・フロップ回路（Ｆ１４）のＱ出力と、信号（ＳＴＥＩＯ）とは、ナンド回路（ＮＡＮＤ１１）に入力され、このナンド回路（ＮＡＮＤ１１）の出力が、フレーム認識信号（ＦＬＭＮ）となるので、フレーム認識信号（ＦＬＭＮ）は、クロック（ＣＬ２）の２周期分だけＬレベルとなる。
【００９３】
一方、スタートパルスがクロック信号（ＣＬ２）の１周期分のパルス幅を持つフレーム内スタートパルスであれば、このＤ型フリップ・フロップ回路（Ｆ１４）のＱ出力はＬレベルとなる。
これにより、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルとなり、また、フレーム認識信号（ＦＬＭＮ）は、Ｈレベルを維持する。
なお、各Ｄ型フリップ・フロップ回路（Ｆ１１〜Ｆ１４）は、信号（ＲＥＳＥＴＮ）により初期化される。
本実施の形態においては、この信号（ＲＥＳＥＴＮ）として、クロック（ＣＬ１）の反転信号を使用している。
【００９４】
また、本実施の形態では、フレーム用スタートパルスは、クロック信号（ＣＬ２）の４周期分のパルス幅を持つ場合について説明したが、これに限定されるものではなく、フレーム用スタートパルスが入力された時にのみ、所定期間Ｌレベルとなるフレーム認識信号（ＦＬＭＮ）が生成可能であれば、フレーム用スタートパルスのパルス幅は任意に設定可能である。
本実施の形態において、第１番目のドレインドライバ１３０には、表示制御装置１１０からフレーム用スタートパルスおよびフレーム内スタートパルスが入力され、前記した動作が行われる。
しかし、第２番目以降のドレインドライバ１３０には、表示制御装置１１０からフレーム用スタートパルスおよびフレーム内スタートパルスが入力されないので、第２番目以降のドレインドライバ１３０においても、前記した動作を行わせるためには、入力されるスタートパルスと同じパルス幅を持つパルスをスタートパルスとして、次ドレインドライバ１３０へ出力する必要がある。
そのため、本実施の形態では、図２９に示すパルス生成回路４４０で、クロック信号（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成し、入力されるスタートパルスがフレーム用スタートパルスである場合に、当該パルス生成回路４４０で生成されたフレーム用スタートパルスを次ドレインドライバ１３０へ送出するようにしている。
【００９５】
〈本実施の形態におけるフレーム用スタートパルスの生成方法〉
以下、ドレインドライバ１３０内で、フレーム用スタートパルスおよびフレーム内スタートパルスを生成する方法について説明する。
図３４は、図２９に示す本実施の形態のドレインドライバ１３０内の制御回路１５２の動作を説明するためのタイムチャートである。
図３４に示すように、シフトクロックイネーブル信号生成回路４２０は、スタートパルスが入力されると、Ｈレベルのイネーブル信号（ＥＥＮＢ）をシフト用クロック生成回路４３０に出力する。
これにより、シフト用クロック生成回路４３０は、クロック（ＣＬ２）に同期したシフト用クロックを生成し、シフトレジスタ回路１５３に出力する。
【００９６】
シフトレジスタ回路１５３の各フリップ・フロップ回路は、データ取り込み用信号（ＳＦＴ１〜ＳＦＴｎ＋３）を順次出力し、これにより、入力レジスタ１５４に表示データがラッチされる。
また、ＳＦＴｎのデータ取り込み用信号は、クロック（ＣＬ２）の１周期分のパルス幅を持つ、次段のドレインドライバ１３０のフレーム内スタートパルスとなる。
【００９７】
ここで、ＳＦＴ１〜ＳＦＴｎのデータ取り込み用信号は、入力レジスタ１５４に１番目〜ｎ番目の表示データをラッチするために使用されるが、ＳＦＴｎ＋１〜ＳＦＴｎ＋３のデータ取り込み用信号は、入力レジスタ１５４に表示データをラッチするためには使用されない。
このＳＦＴｎ＋１〜ＳＦＴｎ＋３のデータ取り込み用信号は、次段のドレインドライバ１３０のフレーム用スタートパルスを生成するために使用される。
即ち、図３４に示すように、クロック生成回路４５０で、ＳＦＴｎ〜ＳＦＴｎ＋３のデータ取り込み用信号に基づき、クロック（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成する。
【００９８】
前記したように、スタートパルスがフレーム内スタートパルスであれば、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルとなるので、パルス選択回路４５０は、フレーム内スタートパルス（即ち、ＳＦＴｎのデータ取り込み用信号）を選択して、次ドレインドライバ１３０に出力する。
一方、スタートパルスがフレーム用スタートパルスであれば、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＨレベルとなので、パルス選択回路４５０は、フレーム用スタートパルスを選択して、次ドレインドライバ１３０に出力する。
【００９９】
ここで、クロック生成回路４５０としては、例えば、図３５に示すようなものが使用可能である。
この図３５に示すクロック生成回路４５０は、ＳＦＴｎのデータ取り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ２１）のＱ出力を反転させ、また、インバータ（ＩＮＶ）で反転されたＳＦＴｎ＋３のデータ取り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ２２）のＱ出力を反転させる。
さらに、Ｄ型フリップフロップ回路（Ｆ２１）とＤ型フリップフロップ回路（Ｆ２２）のＱ出力を排他的論理和回路（ＥＸＯＲ２）に入力し、この排他的論理和回路（ＥＸＯＲ２）からクロック（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成するようにしたものである。
このように、本実施の形態では、各ドレインドライバ１３０内において、フレーム用スタートパルスと、フレーム内スタートパルスとを生成するようにしたので、これにより、ドレインドライバ１３０を構成する半導体集積回路の入力ピン数を増加させず、入力ピンのコンパチビリティを保ったまま、各ドレインドライバ１３０において、各フレームの切り替わりを認識することが可能となる。
【０１００】
〈本実施の形態のアンプ回路の変形例〉
例えば、図２１に示す低電圧用アンプ回路２７２では、その特性上、出力端子の電圧を、電源１の電圧にすることは困難である。
同様に、図２２に示す高電圧用アンプ回路２７１では、出力端子の電圧を、電源２の電圧にすることは困難である。
したがって、この電源１の電圧、あるいは電源２の電圧が６４階調の階調電圧の一つであれば、この階調電圧をドレイン信号線（Ｄ）に出力することは困難となる。
【０１０１】
図３６は、本発明の実施の形態のアンプ回路の変形例を示す回路図である。
なお、この図３６では、１系統の出力系統のみ図示し、かつ、図７に示すプリチャージ回路３０および図６に示すスイッチ部（２）２６４は省略している。
即ち、図３６において、デコーダ回路３１は、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図６に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を示している。
一般に、電源１の電圧、あるいは電源２の電圧の階調電圧は、表示データのビット値が全て「０」、あるいは全て「１」の場合に相当する。
【０１０２】
そこで、図３６に示すアンプ回路では、表示データのビット値が全て「１」の場合を、ナンド回路（ＮＡＮＤ４１）で検出し、これにより、ドレイン信号線（Ｄ）に電源２の電圧を出力するようにしたものである。
即ち、表示データのビット値が全て「１」の場合、ナンド回路（ＮＡＮＤ４１）の出力がＬレベルとなり、このＬレベルがインバータ（ＩＮＶ３１）で反転されてＨレベルとなって、ＰＭＯＳトランジスタ（ＰＭ３１）のソース電極に印加され、ＰＭＯＳトランジスタ（ＰＭ３１）がオンし、ドレイン信号線（Ｄ）に電源２の電圧が供給される。
【０１０３】
同様に、表示データのビット値が全て「０」の場合、ノア回路（ＮＯＲ４１）の出力がＨレベルとなり、このＨレベルがインバータ（ＩＮＶ３２）で反転されてＬレベルとなって、ＮＭＯＳトランジスタ（ＮＭ３１）のソース電極に印加され、ＮＭＯＳトランジスタ（ＮＭ３１）がオンし、ドレイン信号線（Ｄ）に電源１の電圧が供給される。
なお、インバータ（ＩＮＶ３１，ＩＮＶ３２）の電源電圧は、電源１の電圧および電源２の電圧であることはいうまでもない。
また、インバータ（ＩＮＶ３１，ＩＮＶ３２）の電源電圧を変えることで、表示データのビット値が全て「０」、および「１」の場合にドレイン信号線（Ｄ）に供給する駆動電圧を変えることも可能である。
さらに、表示データのビット値が全て「１」の場合を、アンド回路（ＡＮＤ４１）で、また、表示データのビット値が全て「０」の場合を、ノア回路（ＮＯＲ４２）で検出し、このアンド回路（ＡＮＤ４１）とノア回路（ＮＯＲ４２）の出力を、オア回路（ＯＲ４１）を介して、トランスファゲート回路（ＴＧ４１）に入力することにより、アンプ回路３２を、ドレイン信号線（Ｄ）から切り離すようにしている。
【０１０４】
このように、図３６に示すアンプ回路では、６４階調の階調電圧の中の、例えば、表示データのビット値が全て「１」の場合の最上位階調電圧、および、例えば、表示データのビット値が全て「０」の場合の最下位階調電圧が、電源電圧である場合に、この階調電圧を確実にドレイン信号線（Ｄ）に出力することができる。
この図３６に示すアンプ回路では、表示データのビット値が全て「１」、および全て「０」の場合に、トランスファゲート回路（ＴＧ４１）がオフとなるので、この期間にアンプ回路３２の動作を停止させることにより、消費電力を低減することも可能である。
これは、例えば、アンプ回路３２が図１８に示す回路構成のアンプ回路である場合には、図３７に示す回路構成で可能となる。
【０１０５】
この図３７に示す回路では、表示データのビット値が全て「１」の場合を、アンド回路（ＡＮＤ５１）で、また、表示データのビット値が全て「０」の場合を、ノア回路（ＮＯＲ５１）で検出し、このアンド回路（ＡＮＤ５１）とノア回路（ＮＯＲ５１）の出力を、ノア回路（ＮＯＲ５２）を介して、ＰＭＯＳトランジスタ（ＰＭ１１）のゲート電極およびＮＭＯＳトランジスタ（ＭＭ１１）のゲート電極に印加するようにしたものである。
したがって、図３７に示す回路では、表示データのビット値が全て「１」、および全て「０」の場合に、ノア回路（ＮＯＲ５２）が「０」となるので、この場合には、ＰＭＯＳトランジスタ（ＰＭ１１）がオンとなりアンプ回路３２のバイアス端子に電源２が印加されるので、アンプ回路３２の動作が停止する。
また、表示データのビット値が全て「１」、および全て「０」の場合以外は、ノア回路（ＮＯＲ５２）が「１」となるので、この場合には、ＮＭＯＳトランジスタ（ＮＭ１１）がオンとなりアンプ回路３２のバイアス端子に、バイアス１が印加されるので、アンプ回路３２は通常の動作を行う。
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
【０１０６】
図３８は、横電界方式の液晶表示パネルの等価回路を示す図である。
図２または図３に示す縦電界方式の液晶表示パネルでは、カラーフィルタ基板にコモン電極（ＩＴＯ２）が設けられるのに対して、横電界方式の液晶表示パネルでは、ＴＦＴ基板に対向電極（ＣＴ）、および対向電極（ＣＴ）に駆動電圧（ＶＣＯＭ）を印加するための対向電極信号線（ＣＬ）が設けられる。
そのため、液晶容量（Ｃpix）は、画素電極（ＰＸ）と対向電極（ＣＴ）と間に等価的に接続される。また、画素電極（ＰＸ）と対向電極（ＣＴ）と間には蓄積容量（Ｃstg）も形成される。
【０１０７】
また、前記各実施の形態では、駆動方法としてドット反転方式が適用される実施の形態について説明したが、これに限定されず、本発明は、１ライン毎、あるいは１フレーム毎に、画素電極（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する駆動電圧を反転するコモン反転法にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１０８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なくすることができるので、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる。
（２）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なくすることができるので、高速動作が可能となり、液晶表示素子の大画面化が可能となる。
（３）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置内のアンプ回路のオフセット電圧により、液晶表示素子の表示画面中に黒または白の縦筋が生じるのを防止して、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性を説明するための図である。
【図５】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図６】出力回路の構成を中心に、図５に示すドレインドライバの構成を説明するためのブロック図である。
【図７】本実施の形態の液晶表示モジュールのドレインドライバの概略構成を示す図である。
【図８】図１に示す液晶表示モジュールのドレインドライバの出力遅延時間（ｔＤＤ）特性を説明するための図である。
【図９】図６に示す高電圧用デコーダ回路および低電圧用デコーダ回路の一例の概略構成を示す図である。
【図１０】本発明の実施の形態の液晶表示モジュールのドレインドライバの出力遅延時間（ｔＤＤ）特性を説明するための図である。
【図１１】図７に示すプリチャージ回路の動作を説明するためのタイミングチャートの一例である。
【図１２】図１１に示す制御信号（ＨＩＺＣＮＴ）および制御信号（ＰＲＥＣＮＴ）を生成するための回路構成の一例を示す図である。
【図１３】図１１に示す制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための回路構成の一例を示す図である。
【図１４】図１１に示す制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための回路構成の一例を示す図である。
【図１５】本発明の実施の形態の液晶表示モジュールの他の例の概略構成を示す図である。
【図１６】一本のドレイン信号線（Ｄ）において、ドレインドライバの近接部分と、ドレインドライバから最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
【図１７】図６に示す高電圧用アンプ回路、および低電圧用アンプ回路として使用されるボルテージホロワ回路を示す回路図である。
【図１８】図６に示す低電圧用アンプ回路に使用されるオペアンプを構成する差動増幅回路の一例を示す回路図である。
【図１９】図６に示す高電圧用アンプ回路に使用されるオペアンプを構成する差動増幅回路の一例を示す回路図である。
【図２０】図１１は、オフセット電圧（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図である。
【図２１】本実施の形態１の低電圧用アンプ回路の回路構成を示す回路図である。
【図２２】本実施の形態１の高電圧用アンプ回路の回路構成を示す回路図である。
【図２３】本実施の形態１の低電圧用アンプ回路において、制御信号（Ａ）がＨレベルの場合の回路構成を示す回路図である。
【図２４】本実施の形態１の低電圧用アンプ回路において、制御信号（Ｂ）がＨレベルの場合の回路構成を示す回路図である。
【図２５】本実施の形態１のドレインドライバの動作を説明するためのタイミングチャートである。
【図２６】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２７】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２８】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２９】本実施の形態１のドレインドライバ内の制御回路の要部回路構成を示すブロック図である。
【図３０】図２９に示す制御信号生成回路の回路構成を示す回路図である。
【図３１】図３０に示す制御信号生成回路の動作を説明するためのタイミングチャートである。
【図３２】図２９に示すフレーム認識信号生成回路の回路構成を示す回路図である。
【図３３】図３２に示すフレーム認識信号生成回路の動作を説明するためのタイミングチャートである。
【図３４】本実施の形態１の制御回路の動作を説明するためのタイミングチャートである。
【図３５】図２９に示すクロック生成回路の一例を示す回路図である。
【図３６】本発明の実施の形態のアンプ回路の変形例を示す回路図である。
【図３７】本発明の実施の形態のアンプ回路の変形例を示す回路図である。
【図３８】横電界方式の液晶表示パネルの等価回路を示す図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２１，２２，３３…出力パッド、３０…プリチャージコントロール回路、３１，２７８，２７９…デコーダ回路、３２…アンプ回路、３５，３６，３７，４０３…インバータ回路群、３８…プリチャージ電圧選択スイッチ、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、２６１…デコーダ部、２６２，２６４…スイッチ部、２６３…アンプ回路対、２６５…データラッチ部、２７１…高電圧用アンプ回路、２７２…低電圧用アンプ回路、４００…制御信号生成回路、４０１…ＰＯＲＮ信号生成回路、４０２…分圧回路、４１０…フレーム認識信号生成回路、４２０…シフトクロックイネーブル信号生成回路、４３０…シフト用クロック生成回路、４４０…パルス生成回路、４５０…パルス選択回路、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１，ＣＸ…画素電極、ＩＴＯ２…コモン電極、ＣＴ…対向電極、ＣＬ…対向電極信号線、ＴＦＴ…薄膜トランジスタ、ＣLC，Ｃpix…液晶容量、ＣＳＴＧ…保持容量、ＣADD…付加容量、Ｃstg…蓄積容量、ＰＭ，ＰＡ，ＰＢ…ＰＭＯＳトランジスタ、ＮＭ，ＮＡ，ＮＢ…ＮＭＯＳトランジスタ、ＴＧ…トランスファゲート回路、ＬＳ…レベルシフト回路、ＴＲＰ…トランジスタ列、ＮＡＮＤ…ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…ノア回路、ＩＮＶ…インバータ、ＯＰ…オペアンプ、Ｆ…フリップ・フロップ回路、ＥＸＯＲ…排他的論理和回路。
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段（ドレインドライバ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
【０００３】
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲ−トドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールにおいては、ドレインドライバ内に階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する１つの階調電圧を選択する階調電圧選択回路（デコーダ回路）と、階調電圧選択回路で選択された１つの階調電圧が入力されるアンプ回路とを備えている。
なお、このような技術は、例えば、特願平８−８６６６８号に記載されている。
【０００４】
【発明が解決しようとする課題】
近年、ＴＦＴ方式の液晶表示モジュール等の液晶表示装置においては、液晶表示パネルの大画面化の要求に伴って、液晶表示パネルの解像度として、ＸＧＡ表示モードの１０２４×７６８画素、ＳＸＧＡ表示モードの１２８０×１０２４画素、ＵＸＧＡ表示モードの１６００×１２００画素とさらなる高解像度化が要求されている。
このため、１垂直走査期間内の水平走査数が増加し、それに伴い１水平走査当たりの書き込み時間はだんだん短くなり、ドレインドライバの出力遅延時間（ｔＤＤ）が大きな問題となってきている。
【０００５】
例えば、ＸＧＡ表示モードでは、１水平走査当たりの書き込み時間が２０μｓ程度であるが、ドレインドライバの出力遅延時間（ｔＤＤ）が、１０〜２０μｓに達する場合もある。
このような場合には、画素書き込み電圧が不足し、液晶表示パネルに表示される表示画面の表示品質が著しく劣化する。
【０００６】
他方、液晶表示装置においては、液晶表示パネルの大型化、高解像度化（多画素化）の傾向にあり、その上、無駄なスペースをなくし、表示装置としての美観を惹起せしめるために、液晶表示装置の表示領域以外の領域、即ち、額縁部分を少しでも小さくする（狭額縁化）ことが要望されている。
そのため、ドレインドライバを構成する半導体チップのチップサイズをより縮小する必要があり、それに伴い、前記階調電圧選択回路は最小サイズの電界効果型トランジスタ（ＭＯＳトランジスタ）で構成されるようになってきている。
その結果、前記階調電圧選択回路の電流駆動能力が低くなり、前記階調電圧選択回路で表示データに対応する階調電圧が確定するまでの時間（出力遅延時間）が大きくなり、これが前記したドレインドライバの出力遅延時間（ｔＤＤ）の大きな要因となっている。
さらに、液晶表示装置においては、６４階調表示から２５６階調表示へとより多階調表示が進みつつあり、前記階調電圧生成回路で生成される複数の階調電圧の、１階調当たりの電圧幅（即ち、隣接する階調電圧間の電位差）が小さくなっている。
【０００７】
一方、アンプ回路は、アンプ回路を構成する能動素子の特性のばらつきにより、オフセット電圧が生じるが、前記アンプ回路にオフセット電圧が生じると、前記アンプ回路の出力電圧に誤差が生じ、前記アンプ回路の出力電圧は目標値（正規の階調電圧）と異なる電圧となる。
これにより、液晶表示パネルに表示される表示画面中に、黒または白の縦筋が発生し、表示品質を著しく損なわせるという問題点があった。
【０００８】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる技術を提供することにある。
本発明の他の目的は、液晶表示装置において、高速動作を可能とし、液晶表示素子の大画面化を可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
即ち、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の中の列（または行）方向の各画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中の最小サイズのトランジスタで構成される複数の階調電圧選択手段と、前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路と、前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、所定の充電電圧が供給される電源線と、前記各アンプ回路との間に設けられる第２のスイッチング手段と、一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段とを有することを特徴とする。
【００１１】
また、本発明は、マトリクス状に設けられる複数の画素と、前記複数の画素の中の列（または行）方向の各画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中で最小サイズのトランジスタで構成される複数の階調電圧選択手段と、前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路で、当該各アンプ回路が、一対の入力端子の中の一方を、反転入力端子あるいは非反転入力端子に、一対の入力端子の中の他方を、非反転入力端子あるいは反転入力端子に切り替える切替手段を有する複数のアンプ回路と、前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、所定の充電電圧が供給される電源線と、前記各アンプ回路との間に設けられる第２のスイッチング手段と、一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段と、前記アンプ回路の一対の入力端子の一方を反転入力端子、他方を非反転入力端子、あるいは前記アンプ回路の一対の入力端子の一方を非反転入力端子、他方を反転入力端子に切り替えさせる切替制御信号を、所定の周期毎に前記アンプ回路の切替手段に対して、出力する切替指示手段とを有することを特徴とする。
【００１２】
また、本発明は、前記スイッチング制御手段が、前記第２のスイッチング手段をオンとする前に前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオフとした後に前記第１のスイッチング手段をオンとすることを特徴とする。
また、本発明は、前記スイッチング制御手段が、出力タイミング制御用クロック、および表示データラッチ用クロックに基づいて、前記第１および第２のスイッチング手段を制御することを特徴とする。
また、本発明は、前記所定の充電電圧が、前記複数の階調電圧の中のいずれかの電圧であることを特徴とする。
また、本発明は、前記半導体集積回路装置は、外部から供給される複数の階調基準電圧に基づき複数の階調電圧を生成し、前記各階調電圧選択手段に供給する階調電圧生成手段を有し、前記所定の充電電圧が、前記外部から供給される複数の階調基準電圧の中のいずれかの電圧であることを特徴とする。
また、本発明は、前記複数の画素の液晶層の一方に印加される前記複数の階調電圧の中で、前記複数の画素の液晶層の他方に印加される対向電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記対向電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、前記所定の充電電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧よりも前記最大階調電圧に偏った電圧であることを特徴とする。
【００１３】
また、本発明は、前記複数のアンプ回路が、一対が正極性の階調電圧を出力する第１のアンプ回路と、負極性の階調電圧を出力する第２のアンプ回路とで構成される複数対のアンプ回路対で構成され、前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段は、正極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、また、前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段は、負極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、かつ、前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段、および前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段に入力される任意の一対の表示データを交互に切り替える表示データ切替手段と、前記各アンプ回路対から出力される一対の階調電圧を、前記表示データ切替手段での切り替えに応じて交互に切り替えて、任意の一対の映像信号線に出力する映像信号線切替手段とを有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
［実施の形態１］
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０、インタフェース部１００が配置される。
インタフェース部１００はインタフェース基板に実装され、また、ドレインドライバ１３０、ゲートドライバ１４０も、それぞれ専用のＴＣＰ（Ｔａｐｅ Ｃａｒｅｅｉｅｒ Ｐａｃｋａｇｅ）または直接液晶表示パネルに実装される。
【００１６】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
【００１７】
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
【００１８】
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
【００１９】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、全段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
【００２０】
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号線（Ｇ）パルスが付加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。
また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００２１】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
【００２２】
本体コンピュータ側からの表示データは６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００２３】
表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
【００２４】
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００２５】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）を出力する。
この正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に供給される。
【００２６】
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００２７】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
【００２８】
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、しきい値電圧が低い液晶が開発されない限り低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
図１に示す液晶表示モジュールでは、その駆動方法として、前記ドット反転法を使用している。
【００２９】
図４は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される液晶駆動電圧（即ち、画素電極（ＩＴＯ１）に印加される階調電圧）の極性を説明するための図である。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、図４に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電圧（図４では●で示す）が、また、偶数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極生の液晶駆動電圧（図４では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
【００３０】
また、各ライン毎の極性はフレーム毎に反転され、即ち、図４に示すように、偶数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００３１】
〈図１に示すドレインドライバ１３０の構成〉
図５は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
【００３２】
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
【００３３】
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。
【００３４】
図６は、出力回路１５７の構成を中心に、図５に示すドレインドライバ１３０の構成を説明するためのブロック図である。
同図において、１５３は図５に示す制御回路１５２内のシフトレジスタ回路、１５６は図５に示すレベルシフト回路であり、また、データラッチ部２６５は、図５に示す入力レジスタ回路１５４とストレージレジスタ回路１５５とを表し、さらに、デコーダ部（階調電圧選択回路）２６１、アンプ回路対２６３、アンプ回路対２６３の出力を切り替えるスイッチ部（２）２６４が、図５に示す出力回路１５７を構成する。
ここで、スイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン信号線（Ｄ）を示している。
【００３５】
図６に示すドレインドライバ１３０においては、スイッチ部（１）２６２により、データラッチ部２６５（より詳しくは、図５に示す入力レジスタ１５４）に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部２６５に入力する。
デコーダ部２６１は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、各データラッチ部２６５（より詳しくは、図５に示すストレージレジスタ１５５）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２７８と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、各データラッチ部２６５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２７９とから構成される。
【００３６】
この高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とは、隣接するデータラッチ部２６５毎に設けられる。
アンプ回路対２６３は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２７８で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２７９で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を出力する。
【００３７】
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対２６３の高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、スイッチ部（１）２６２により、データラッチ部１６５に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部２６５に入力し、それに合わせて、高電圧用アンプ回路２７１あるいは低電圧用アンプ回路２７２から出力される出力電圧をスイッチ部（２）２６４により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００３８】
〈本実施の形態の液晶表示モジュールの特徴的構成〉
図７は、本実施の形態の液晶表示モジュールのドレインドライバ１３０の概略構成を示す図である。
なお、この図７では、高電圧用デコーダ回路２７８、低電圧用デコーダ回路２７９、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のみ、また、各色毎の隣接するドレイン信号（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される出力系統のみを図示している。
【００３９】
この図７において、トランスファゲート回路（ＴＧ１〜ＴＧ４）は、図６に示すスイッチ部（２）２６４の一スイッチ回路を構成する。
また、出力ＰＡＤ（２１，２２）は、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される半導体チップ（ドレインドライバ）の出力パッドを示す。
同図に示すように、本実施の形態の液晶表示モジュールは、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間、および低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に、プリチャージコントロール回路（以下、単に、プリチャージ回路と称する。）３０を設けたことを特徴とする。
【００４０】
このプリチャージ回路３０は、高電圧用デコーダ回路２７８と高電圧用アンプ回路２７１との間に接続されるトランスファゲート回路（ＴＧ３１）と、低電圧用デコーダ回路２７９と低電圧用アンプ回路２７２との間に接続されるトランスファゲート回路（ＴＧ３２）とを有する。
このトランスファゲート回路（ＴＧ３１，ＴＧ３２）は、（ＤＥＣＴ，ＤＥＣＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とを、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離す。
また、プリチャージ回路３０は、トランスファゲート回路（ＴＧ３３）とトランスファゲート回路（ＴＧ３４）とを有する。
このトランスファゲート回路（ＴＧ３３，ＴＧ３３）は、（ＰＲＥＴ，ＰＲＥＮ）の制御信号により制御され、プリチャージ期間内に、高電圧用アンプ回路２７１に高電圧用プリチャージ電圧（例えば、任意の階調基準電圧、任意の正極性の階調電圧）（ＶＨｐｒｅ）を、また、低電圧用アンプ回路２７２に低電圧用プリチャージ電圧（例えば、任意の階調基準電圧、任意の負極性の階調電圧）（ＶＬｐｒｅ）を供給する。
【００４１】
〈本実施の形態のドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性〉
図８は、図１に示す液晶表示モジュールのドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性を説明するための図である。
なお、この図８（ａ）では、１系統の出力系統のみ図示し、かつ、図６に示すスイッチ部（２）２６４は省略している。
即ち、図８（ａ）において、デコーダ回路３１は、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図６に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を、また、出力パッド３３は、図７に示す出力ＰＡＤ（２０）または出力ＰＡＤ（２１）を示している。
【００４２】
図９は、図６に示す高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の一例の概略構成を示す図である。
図９に示すように、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９は、エンハンスメントＭＯＳトランジスタおよびデプレッションＭＯＳトランジスタが直列接続されたトランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成される。
【００４３】
前記した如く、狭額縁化のために、ドレインドライバ１３０を構成する半導体チップのチップサイズはより縮小され、それに伴い、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９は、ドレインドライバ１３０を構成する半導体チップの最小サイズのＭＯＳトランジスタで構成されている。
その結果として、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の電流駆動能力が低くなる。
【００４４】
また、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力には、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２が接続されているが、この高電圧用アンプ回路２７１および低電圧用アンプ回路２７２は入力インピーダンスが大きい。
そのため、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力が確定するまでの時間（以下、単に、デコーダの出力遅延時間と称する。）が大きくなり、このデコーダの出力遅延時間が、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２でさらに増大される。
その結果として、図８（ｂ）に示すように、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＨ）が出力されるまでの時間（以下、単に、ドレインドライバの出力遅延時間（ｔＤＤ）と言う。）が大きくなる。
【００４５】
図１０は、本実施の形態の液晶表示モジュールのドレインドライバ１３０の出力遅延時間（ｔＤＤ）特性を説明するための図である。
なお、この図１０（ａ）でも、１系統の出力系統のみ図示し、かつ、図６に示すスイッチ部（２）２６４は省略している。
即ち、図１０（ａ）において、デコーダ回路３１は、図７に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図７に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を、また、出力パッド３３は、図７に示す出力ＰＡＤ（２０）または出力ＰＡＤ（２１）を示している。
【００４６】
本実施の形態の液晶表示モジュールでは、プリチャージ期間内に、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とが、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から切り離され、高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９の出力には、トランスファゲート回路（ＴＧ３１）とトランスファゲート回路（ＴＧ３２）とが接続される。
このトランスファゲート回路（ＴＧ３１，ＴＧ３２）のオフ時の入力インピーダンスは、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の入力インピーダンスよりはるかに小さい。
したがって、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力は、図８に示す場合よりも早い時間で確定し、結果として、デコーダの出力遅延時間を小さくすることができる。
【００４７】
また、プリチャージ期間内に、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２には、高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬｐｒｅ）が供給されるので、ドレイン信号線（Ｄ）は予め高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬｐｒｅ）に充電される。
この高電圧用アンプ回路２７１および低電圧用アンプ回路２７２からドレイン信号線（Ｄ）に対するプリチャージは、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９と並列的に行われる。
そして、プリチャージ期間終了後に、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２は、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の出力に追随し、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＨ）を出力する。
その結果として、図１０（ｂ）に示すように、本実施の形態では、ドレインドライバの出力遅延時間（ｔＤＤ）を、図８に示す場合よりも小さくすることができる。
【００４８】
ドット反転法では、各画素の液晶層に印加される階調電圧の極性は、１フレーム毎に反転する。
したがって、本実施の形態のように、プリチャージ期間内にドレイン信号線（Ｄ）を、高電圧用プリチャージ電圧（ＶＨｐｒｅ）あるいは低電圧用プリチャージ電圧（ＶＬｐｒｅ）で充電することにより、プリチャージ期間終了後に、ドレイン信号線（Ｄ）の電位は、速やかに表示データに対応した階調電圧（ＶＬＣＨ）に追随することができる。
【００４９】
なお、本実施の形態では、図１０（ｂ）に示すように、ドレイン信号線（Ｄ）に、表示データに対応した階調電圧（ＶＬＣＬ）でも、ドレインドライバの出力遅延時間（ｔＤＤ）を、図８に示す場合よりも小さくすることができる。
なお、アンプ回路の前段にプリチャージ回路を設けた液晶表示装置は、特開平６−３３７４００号公報、特開平１０−１８７１００号公報に記載されている。
しかしながら、前記公報に記載されているものは、サンプリング容量への充放時間が不足するのを防止するために、プリチャージ回路を設けるものであって、本願発明のように、狭額縁化により、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９を最小サイズのＭＯＳトランジスタで構成する必要があり、その結果として、高電圧用デコーダ回路２７８および低電圧用デコーダ回路２７９の電流駆動能力が低くなり、ドレインドライバの出力遅延時間（ｔＤＤ）が大きくなるのを防止するものでない。
さらに、前記公報には、前記した課題については何ら言及されていない。
【００５０】
〈本実施の形態のプリチャージ回路３０の動作概要〉
図１１は、図７に示すプリチャージ回路３０の動作を説明するためのタイミングチャートの一例である。
図１１に示す制御信号（ＨＩＺＣＮＴ）は、各トランスファゲート回路（ＴＧ１〜ＴＧ４）のゲート電極に印加される制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための制御信号であり、この制御信号（ＨＩＺＣＮＴ）は、クロック（ＣＬ１）のＨｉｇｈレベル（以下、単に、Ｈレベルと言う。）期間内で、クロック（ＣＬ２）の８周期分の間、Ｈレベルとなる信号である。
【００５１】
走査ラインの切り替わり時には、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とも不安定の状態にある。
この制御信号（ＨＩＺＣＮＴ）は、走査ラインの切り替わり期間内に、各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されるのを防止するために設けられている。
この制御信号（ＨＩＺＣＮＴ）がＨレベルの間、制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ）は、Ｌｏｗレベル（以下、単に、Ｌレベルと言う。）となり、また、制御信号（ＡＣＫＥＮ，ＡＣＫＯＮ）はＨレベルとなる。
これにより、各トランスファゲート回路（ＴＧ１〜ＴＧ４）は、全てオフとなる。
【００５２】
図１１に示す制御信号（ＰＲＥＣＮＴ）は、各トランスファゲート回路（ＴＧ３１〜ＴＧ３４）のゲート電極に印加される制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための制御信号であり、この制御信号（ＰＲＥＣＮＴ）は、制御信号（ＨＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち下がり時にＬレベルとなる信号である。
制御信号（ＤＥＣＴ）は、制御信号（ＰＲＥＮ）の前にＨレベルからＬレベルに変化し、また、制御信号（ＤＥＣＮ）は、制御信号（ＰＲＥＴ）の前にＬレベルからＨレベルに変化する。
【００５３】
これにより、先ずトランスファゲート回路（ＴＧ３１，ＴＧ３２）がオフとなり、その後、（ｔＤ１）時間遅れて、トランスファゲート回路（ＴＧ３３，ＴＧ３４）がオンとなる。
また、制御信号（ＰＲＥＮ）は、制御信号（ＤＥＣＴ）の前にＬレベルからＨレベルに、また、制御信号（ＰＲＥＴ）は、制御信号（ＤＥＣＮ）の前にＨレベルからＬレベルに変化する。
これにより、先ずトランスファゲート回路（ＴＧ３３，ＴＧ３４）がオフとなり、その後、（ｔＤ２）時間遅れて、トランスファゲート回路（ＴＧ３１，ＴＧ２４）がオンとなる。
【００５４】
図１２は、図１１に示す制御信号（ＨＩＺＣＮＴ）および制御信号（ＰＲＥＣＮＴ）を生成するための回路構成の一例を示す図である。
図１２に示す回路では、Ｄ型フリップ・フロップ回路（Ｆ３０）により、クロック（ＣＬ２）に同期してクロック（ＣＬ１）を取り込み、このＤ型フリップ・フロップ回路（Ｆ３０）の正相出力を、クロック（ＣＬ２）に同期して、各Ｄ型フリップ・フロップ回路（Ｆ３１〜Ｆ３８）で順次取り込む。
このＤ型フリップ・フロップ回路（Ｆ３８）の正相出力は、ナンド回路（ＮＡＮＤ３１）の一方の入力端子に入力され、また、ナンド回路（ＮＡＮＤ３１）の他方の入力端子には、Ｄ型フリップ・フロップ回路（Ｆ３０）の正相出力が入力されている。
したがって、ナンド回路（ＮＡＮＤ３１）から、クロック（ＣＬ１）のＨレベル期間内で、クロック（ＣＬ２）の８周期分の間、Ｌレベルとなる出力が得られる。
【００５５】
このナンド回路（ＮＡＮＤ３１）の出力を、インバータ回路（ＩＮＶ）で反転することにより、図１１に示す制御信号（ＨＩＺＣＮＴ）が得られる。
また、Ｄ型フリップ・フロップ回路（Ｆ３４）の出力は、Ｄ型フリップ・フロップ回路（Ｆ３９）のクロック入力端子に入力されるので、Ｄ型フリップ・フロップ回路（Ｆ３９）は、Ｄ型フリップ・フロップ回路（Ｆ３４）の正相出力に同期してＨレベルとなる。
また、Ｄ型フリップ・フロップ回路（Ｆ３９）のリセット端子には、クロック（ＣＬ１）が入力されるので、Ｄ型フリップ・フロップ回路（Ｆ３９）は、クロック（ＣＬ１）の立ち下がりに同期してＬレベルとなる。
これにより、Ｄ型フリップ・フロップ回路（Ｆ３９）から、制御信号（ＨＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち下がり時にＬレベルとなる信号が得られる。
この信号を、インバータ回路群３５により所定時間遅延して、図１１に示す制御信号（ＰＲＥＣＮＴ）が得られる。
【００５６】
図１３は、図１１に示す制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための回路構成の一例を示す図である。
図１３に示す回路では、制御信号（ＰＲＥＣＮＴ）と、インバータ回路群３６により（ｔＤ１）時間だけ遅延された制御信号（ＰＲＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３２）に入力することにより、制御信号（ＰＲＥＴ）が生成され、また、この制御信号（ＰＲＥＴ）をインバータ回路（ＩＮＶ）で反転することにより、制御信号（ＰＲＥＮ）が得られる。
また、インバータ回路（ＩＮＶ）で反転された制御信号（／ＰＲＥＣＮＴ）と、インバータ回路群３７により（ｔＤ２）時間だけ遅延された制御信号（／ＰＲＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３３）に入力することにより、制御信号（ＤＥＣＮ）が生成され、また、この制御信号（ＤＥＣＮ）をインバータ回路（ＩＮＶ）で反転することにより、制御信号（ＤＥＣＴ）が得られる。
【００５７】
図１４は、図１１に示す制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための回路構成の一例を示す図である。
なお、図１４において、ＬＳ１〜ＬＳ４はレベルシフト回路である。
図１４に示す回路において、ナンド回路（ＮＡＮＤ１）とノア回路（ＮＯＲ１）には、交流化信号（Ｍ）が、ナンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された交流化信号（Ｍ）が入力される。
また、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）には、制御信号（ＨＩＺＣＮＴ）が、ノア回路（ＮＯＲ１，ＮＯＲ２）には、インバータ（ＩＮＶ）で反転された制御信号（ＨＩＺＣＮＴ）が入力される。
表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）とノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時の各トランスファゲート回路（ＴＧ１〜ＴＧ４）のオン・オフ状態を示す。
【００５８】
【表１】
表１から分かるように、制御信号（ＨＩＺＣＮＴ）がＨレベルの時に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）はＨレベル、ノア回路（ＮＯＲ１，ＮＯＲ２）はＬレベルとなり、各トランスファゲート回路（ＴＧ１〜ＴＧ４）はオフ状態となる。
また、表１から分かるように、制御信号（ＨＩＺＣＮＴ）がＬレベルの時には、交流化信号（Ｍ）のＨレベルあるいはＬレベルに応じて、各ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレベルあるいはＬレベル、各ノア回路（ＮＯＲ１，ＮＯＲ２）がＨレベルあるいはＬレベルとなる。
これにより、トランスファゲート回路（ＴＧ１）およびトランスファゲート回路（ＴＧ２）がオフあるいはオン、トランスファゲート回路（ＴＧ３）およびトランスファゲート回路（ＴＧ４）がオンあるいはオフとなる。
【００６０】
本実施の形態の液晶表示モジュール（ＬＣＭ）では、各画素の液晶層に印加される階調電圧の電圧範囲は、負極性側で０〜５Ｖ、正極性側で５〜１０Ｖであり、したがって、低電圧用アンプ回路２７２からは０〜５Ｖの負極性の階調電圧が出力され、高電圧用アンプ回路２７１からは５〜１０Ｖの正極性の階調電圧が出力される。
この場合に、例えば、トランスファゲート回路（ＴＧ１）がオフで、トランスファゲート回路（ＴＧ４）がオンの場合に、トランスファゲート回路（ＴＧ１）を構成するＭＯＳトランジスタのソース・ドレイン間には、最大１０Ｖの電圧が印加される。
そのため、各トランスファゲート回路（ＴＧ１〜ＴＧ４）を構成するＭＯＳトランジスタは、ソース・ドレイン間耐圧が１０Ｖの高耐圧ＭＯＳトランジスタが使用される。
【００６１】
〈本実施の形態の液晶表示モジュールの変形例〉
図１５は、本発明の実施の形態の液晶表示モジュールの他の例の概略構成を示す図である。
なお、この図１５でも、高電圧用デコーダ回路２７８、低電圧用デコーダ回路２７９、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のみ、また、各色毎の隣接するドレイン信号（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力される出力系統のみを図示している。
【００６２】
図１５に示す液晶表示モジュールは、プリチャージ電圧選択スイッチ３８を設け、このプリチャージ電圧選択スイッチ３８により、第１の高電圧用プリチャージ電圧（ＶＨ１ｐｒｅ）、または第２の高電圧用プリチャージ電圧（ＶＨ２ｐｒｅ）を選択し、当該選択した電圧を高電圧用プリチャージ電圧として、プリチャージ期間内に、高電圧用アンプ回路２７１に印加するようにしたものである。
同様、低電圧用アンプ回路２７２においても、プリチャージ電圧選択スイッチ３８により、第１の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）、または第２の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）を選択し、当該選択した電圧を低電圧用プリチャージ電圧として、プリチャージ期間内に、低電圧用アンプ回路２７２に印加する。
【００６３】
〈本実施の形態のプリチャージ電圧の電圧値〉
本実施の形態において、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、正極性の６４階調の階調電圧のいずれでもよく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、負極性の６４階調の階調電圧のいずれでもよい。
また、本実施の形態において、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、図１に示す正電圧生成回路１２１から供給される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）のいずれでもよく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、図１に示す負電圧生成回路１２２から供給される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）のいずれでもよい。
【００６４】
しかしながら、高電圧用アンプ回路２７１に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）は、正極性の６４階調の階調電圧の中で、コモン電極に印加する駆動電圧（対向電圧）に対して最も電位差が大きい最大階調電圧と、コモン電極に印加する駆動電圧に対して最も電位差が小さい最小階調電圧との中間の電圧（以下、正極性の中間電圧と称する。）より、最大階調電圧に偏った電圧が最も好ましく、低電圧用アンプ回路２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）は、負極性の６４階調の階調電圧の中で、コモン電極に印加する駆動電圧に対して最も電位差が大きい最大階調電圧と、コモン電極に印加する駆動電圧に対して最も電位差が小さい最小階調電圧との中間の電圧（以下、負極性の中間電圧と称する。）より、最大階調電圧に偏った電圧が最も好ましい。
【００６５】
図１６（ａ）は、一本のドレイン信号線（Ｄ）において、ドレインドライバ１３０に近傍部分と、ドレインドライバ１３０から最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
この図１６（ａ）から分かるように、プリチャージ期間内に、一本のドレイン信号線（Ｄ）にプリチャージ電圧（例えば、高電圧用プリチャージ電圧（ＶＨｐｒｅ）、あるいは低電圧用プリチャージ電圧（ＶＬｐｒｅ））を印加しても、その電位変動は、ドレインドライバ１３０の近傍部分と、ドレインドライバ１３０から最も遠い遠端部分で相違する。
【００６６】
一般に、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧が好ましい。
しかしながら、高電圧用プリチャージ電圧（ＶＨｐｒｅ）として、正極性の中間電圧を選択した場合、図１６（ａ）に示すように、前記ドレインドライバ１３０から最も遠い遠端部分では、正極性の中間電圧とはならない。
したがって、図１６（ｂ）に示すように、高電圧用プリチャージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧より最大階調電圧に偏った電圧で、ドレインドライバ１３０の近傍部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs1）と、ドレインドライバ１３０から最も遠い遠端部分のプリチャージ電圧と正極性の中間電圧との電位差（Ｖs2）との絶対値が等しくなる電圧（Ｖs1＝Ｖs2）が最も好ましい。
同様に、低電圧用プリチャージ電圧（ＶＬｐｒｅ）としては、負極性の中間電圧より、最大階調電圧に偏った電圧が最も好ましい。
【００６７】
〈本実施の形態のアンプ回路の特徴的構成〉
従来、図６に示す高電圧用アンプ回路２７１、および低電圧用アンプ回路２７２としては、例えば、図１７に示すような、オペアンプ（ＯＰ）の反転入力端子（−）と出力端子とが直結され、その非反転入力端子（＋）が入力端子とされるボルテージホロワ回路で構成される。
また、低電圧用アンプ回路２７２に使用されるオペアンプ（ＯＰ）は、例えば、図１８に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路２７１に使用されるオペアンプ（ＯＰ）は、例えば、図１９に示すような差動増幅回路で構成される。
【００６８】
しかしながら、一般に、前記オペアンプ（ＯＰ）はオフセット電圧（Ｖｏｆｆ）を有している。
前記オペアンプ（ＯＰ）の基本増幅回路が、例えば、図１８または図１９に示す差動増幅回路により構成されるものである場合には、前記オフセット電圧（Ｖｏｆｆ）は、図１８または図１９に示す差動増幅回路における、入力段のＰＭＯＳトランジスタ（ＰＭ５１，ＰＭ５２）またはＮＭＯＳトランジスタ（ＮＭ６１，ＮＭ６２）、あるいは能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，ＮＭ６４）またはＰＭＯＳトランジスタ（ＰＭ５３，ＰＭ５４）の対称性の微妙なアンバランスが原因で発生する。
【００６９】
前記対称性の微妙なアンバランスは、製造工程におけるイオン打ち込み／イオン注入工程、またはホトリソグラフィ工程のばらつきにより、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）、またはＭＯＳトランジスタのゲート幅／ゲート長（Ｗ／Ｌ）等が変化してしまうことに起因しているが、工程管理を厳しくしても前記オフセット電圧（Ｖｏｆｆ）を零にすることは不可能である。
【００７０】
そして、図２０に示すように、前記オペアンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有していない理想的なオペアンプであれば、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくなる（Ｖｉｎ＝Ｖｏｕｔ）に対して、前記オペアンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有している場合には、入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくならず、出力電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算（Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ）されたものとなる。
なお、図２０は、オフセット電圧（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図であり、図２０において、ＲＯＰはオフセット電圧（Ｖｏｆｆ）を有していない理想的なオペアンプ、ＶＯＳは、その電圧値がオセット電圧（Ｖｏｆｆ）と等しい電圧源である。
【００７１】
したがって、ドレインドライバの出力回路（図５に示す１５７）の高電圧用アンプ回路（図６に示す２７１）、および低電圧用アンプ回路（図６に示す２７２）として、前記図１７に示すボルテージホロワ回路を使用する従来の液晶表示モジュールでは、ボルテージホロワ回路の入力電圧と出力電圧とが一致せず、ボルテージホロワ回路からドレインド信号線（Ｄ）に出力される液晶駆動電圧は、ボルテージホロワ回路に入力される階調電圧に、オペアンプのオフセット電圧が加算されたものとなる。
これにより、従来の液晶表示モジュールでは、液晶表示パネルに表示される表示画面中に、黒または白の縦筋が発生し、表示品質を著しく損なわせるという問題点があった。
【００７２】
図２１は、本実施の形態のドレインドライバ１３０における低電圧用アンプ回路２７２の基本回路構成を示す回路図、図２２は、本実施の形態のドレインドライバ１３０における高電圧用アンプ回路２７１の基本回路構成を示す回路図である。
図２１に示す本実施の形態の低電圧用アンプ回路２７２は、下記の点で、図１８に示す差動増幅回路と相違する。
（１）図１８に示す差動増幅回路に、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のゲート電極（制御電極）を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ１，ＮＢ１）と、入力段のＰＭＯＳトランジスタ（ＰＭ５２）のゲート電極を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタ（ＮＡ２，ＮＢ２）と、出力段のＮＭＯＳトランジスタ（ＮＭ６５）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極（第２の電極）、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ３，ＮＢ３）と、能動負荷回路を構成するＮＭＯＳトランジスタ（ＮＭ６３，ＮＭ６４）のゲート電極を、入力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電極、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）のドレイン電極に接続するスイッチングトランジスタ（ＮＡ４，ＮＢ４）とが付加されている。
（２）出力端子と電源２との間に接続されるＮＭＯＳトランジスタ（ＮＭ１）と、このＮＭＯＳトランジスタ（ＮＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ４）、ＮＭＯＳトランジスタ（ＮＭ２）およびＮＭＯＳトランジスタ（ＮＭ３）の直列回路が接続されている。
この、ＮＭＯＳトランジスタ（ＮＭ１）は、出力端子の電圧（ドレイン信号線（Ｄ）の電圧）が、差動増幅回路の（＋）入力端子に印加される電圧よりも低い場合にオンとなり、ドレイン信号線（Ｄ）に電流を流して、ドレイン信号線（Ｄ）の電圧を上昇させる（所謂、オフバッファ機能を実現する。）。
【００７３】
図２２に示す本実施の形態の高電圧用アンプ回路２７１は、下記の点で、図１９に示す差動増幅回路と相違する。
（１）図２１に示す低電圧用アンプ回路２７２と同様、図１９に示す差動増幅回路に、スイッチングトランジスタ（ＰＡ１〜ＰＡ４，ＰＢ１〜ＰＢ４）が付加されている。
（２）出力端子と電源１との間に接続されるＰＭＯＳトランジスタ（ＰＭ１）と、このＰＭＯＳトランジスタ（ＰＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ３）、ＰＭＯＳトランジスタ（ＰＭ２）およびＮＭＯＳトランジスタ（ＮＭ４）の直列回路が接続されている。
この、ＮＭＯＳトランジスタ（ＮＭ４）は、出力端子の電圧（ドレイン信号線（Ｄ）の電圧）が、差動増幅回路の（＋）入力端子に印加される電圧よりも高い場合にオンとなり、ドレイン信号線（Ｄ）から電流を引き抜き、ドレイン信号線（Ｄ）の電圧を低減させる（所謂、オフバッファ機能を実現する。）。
ここで、スイッチングトランジスタ（ＮＡ１〜ＮＡ４，ＰＡ１〜ＰＡ４）のゲート電極には、制御信号（Ａ）が印加され、また、スイッチングトランジスタ（ＮＢ１〜ＮＢ４，ＰＢ１〜ＰＢ４）のゲート電極には、制御信号（Ｂ）が印加される。
【００７４】
図２１に示す本実施の形態の低電圧用アンプ回路２７２において、制御信号（Ａ）がＨレベル、制御信号（Ｂ）がＬレベルの場合の回路構成を図２３に、また、制御信号（Ａ）がＬレベル、制御信号（Ｂ）がＨレベルの場合の回路構成を図２４に示す。
なお、図２３、図２４には、図２３、図２４に示すアンプ回路を、一般のオペアンプ記号を使用して表現した場合の回路構成も合わせて図示してある。
【００７５】
また、図２３、図２４では、オフバッファ機能を実現する、ＮＭＯＳトランジスタ（ＮＭ１）と、このＮＭＯＳトランジスタ（ＮＭ１）のゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ１）、ＮＭＯＳトランジスタ（ＮＭ２）およびＮＭＯＳトランジスタ（ＮＭ３）の直列回路は省略している。
この図２３、図２４から理解できるように、本実施の形態の低電圧用アンプ回路２７２では、入力電圧（Ｖｉｎ）が印加される入力段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還される入力段のＭＯＳトランジスタとを交互に切り替えるようにしたものである。
それにより、図２３の回路構成では、下記（１）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算されたものとなる。
【００７６】
【数１】
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ ・・・・・・・・（１）
また、図２４の回路構成では、下記（２）式に示すように、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）からオフセット電圧（Ｖｏｆｆ）が減算されたものとなる。
【００７７】
【数２】
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ ・・・・・・・・（２）
図２５は、本実施の形態のドレインドライバ１３０の動作を説明するためのタミングチャートである。
図２５に示す出力電圧は、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）に対して、当該高電圧用アンプ回路２７１および低電圧用アンプ回路２７２から出力される出力電圧を示すものである。
この出力電圧において、ＶＨは高電圧用アンプ回路２７１がオフセット電圧を持たない時に、高電圧用アンプ回路２７１から出力される正規の階調電圧、ＶＬは低電圧用アンプ回路２７２がオフセット電圧を持たない時に、低電圧用アンプ回路２７２から出力される正規の階調電圧である。
【００７８】
また、図２５のタイムチャートに示すように、制御信号（Ａ）および制御信号（Ｂ）は、２フレーム毎にその位相が反転される。
したがって、図２５に示すように、Ｖｏｆｈのオフセット電圧を持つ高電圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低電圧用アンプ回路２７２とに接続されるドレイン信号線（Ｄ）には、１フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ＋Ｖｏｆｈ）の電圧が出力されるが、３フレーム目の１ライン目に、高電圧用アンプ回路２７１から（ＶＨ−Ｖｏｆｈ）の電圧が出力されるので、対応する画素において、高電圧用アンプ回路２７１のオフセット電圧（Ｖｏｆｈ）により生じる輝度の上昇および減少は相殺される。
【００７９】
また、２フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ＋Ｖｏｆｌ）の電圧が出力されるが、４フレーム目の１ライン目に、低電圧用アンプ回路２７２から（ＶＬ−Ｖｏｆｌ）の電圧が出力されるので、対応する画素において、低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｌ）により生じる輝度の上昇および減少は相殺される。
これにより、図２６に示すように、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少は、連続する４フレーム毎に相殺されるので、図２５に示す出力電圧が印加される画素の輝度は、階調電圧に対応する通常の輝度となる。
【００８０】
なお、前記図２５に示すタイムチャートでは、制御信号（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に反転するようにしたが、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２フレーム毎に反転させるようにしてもよい。この場合の画素の輝度を、図２７、図２８に示す。
図２７は、制御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧用アンプ回路２７２が（＋）のオフセット電圧（Ｖｏｆｌ）を持つ場合である。
また、図２８は、制御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧用アンプ回路２７２が（−）のオフセット電圧（Ｖｏｆｌ）を持つ場合である。
いずれの場合においても、高電圧用アンプ回路２７１および低電圧用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる輝度の上昇および減少は、連続する４フレーム毎に相殺されるので、画素の輝度は、階調電圧に対応する通常の輝度となる。
【００８１】
しかしながら、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎に反転させることにより、図２７、図２８に示すように、列方向の画素の輝度は、２ライン毎に、黒→白（または白→黒）と変化するので、より液晶表示パネル１０に表示される表示画面中に縦筋が目立たなくなる。
なお、図２７または図２８では、１フレーム内で２ライン毎に制御信号（Ａ）および制御信号（Ｂ）の位相を反転させて列方向の画素の輝度を変化させ、それにより縦筋を目立たなくしているが、２ライン毎でなくてもよいことはいうまでもない。
さらに、この制御信号（Ａ）および制御信号（Ｂ）の切替えタイミングを、前記したプリチャージ期間内に行うことにより、不安定の状態にある各アンプ回路（２７１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力されなくなるので好ましい。
【００８２】
〈本実施の形態における制御信号（Ａ）と制御信号（Ｂ）の生成方法〉
以下、本実施の形態において、制御信号（Ａ）、および制御信号（Ｂ）を生成する方法を説明する。
図２９は、本実施の形態のドレインドライバ１３０内の制御回路１５２内の要部回路構成を示すブロック図である。
同図に示すように、本実施の形態のドレインドライバ１３０内の制御回路１５２内には、シフトレジスタ１５３、制御信号生成回路４００、フレーム認識信号生成回路４１０、シフトクロックイネーブル信号生成回路４２０、シフト用クロック生成回路４３０、パルス生成回路４４０、およびパルス選択回路４５０が設けられる。
【００８３】
図３０は、図２９に示す制御信号生成回路４００の回路構成を示す回路図であり、図３１は、図３０に示す制御信号生成回路４００の動作を説明するためのタイムチャートである。
制御信号生成回路４００にはクロック（ＣＬ１）が入力され、このクロック（ＣＬ１）は、図３１に示すように、Ｄ型フリップ・フロップ回路（Ｆ１）で２分周されてクロック（ＨＣＬ１）となり、さらに、このクロック（ＨＣＬ１）はＤ型フリップ・フロップ回路（Ｆ２）で２分周されて、クロック（ＣＬ１）が４分周されたクロック（ＱＣＬ１）となる。
【００８４】
また、この制御信号生成回路４００には、各フレームを認識するためのフレーム認識信号（ＦＬＭＮ）が入力される。
なお、このフレーム認識信号（ＦＬＭＮ）の生成方法については後述する。
フレーム認識信号（ＦＬＭＮ）は、インバータ（ＩＮＶ）で反転されて信号（ＦＬＭＩＰ）となる。
この信号（ＦＬＭＩＰ）は、図３１に示すように、Ｄ型フリップ・フロップ回路（Ｆ３）で２分周されて信号（ＨＣＬ１）となり、さらに、この信号（ＨＣＬ１）は、Ｄ型フリップ・フロップ回路（Ｆ４）で２分周されて、フレーム認識信号（ＦＬＭＮ）が４分周された信号（ＱＦＬＭ）となる。
そして、クロック（ＱＣＬ１）と、信号（ＱＦＬＭ）とは、排他的論理和回路（ＥＸＯＲ１）に入力され、排他的論理和回路（ＥＸＯＲ１）から信号（ＣＨＯＰＡ）が出力され、この信号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）で反転することにより信号（ＣＨＯＰＢ）が生成される。
この信号（ＣＨＯＰＡ，ＣＨＯＰＢ）はレベルシフト回路でレベルシフトされて制御信号（Ａ）および制御信号（Ｂ）となる。
【００８５】
これにより、制御信号（Ａ）および制御信号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２フレーム毎に反転させることができる。
なお、制御信号（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に反転させる場合には、フレーム認識信号（ＦＬＭＮ）を４分周した信号（ＱＦＬＭ）を、信号（ＣＨＯＰＡ）とし、また、この信号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）で反転して信号（ＣＨＯＰＢ）とすればよい。
この場合には、図３０に示す制御信号生成回路４００において、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）、および排他的論理和回路（ＥＸＯＲ１）は必要としない。
【００８６】
また、この制御信号生成回路４００では、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）は、フレーム認識信号（ＦＬＭＮ）で初期化される。
一方、Ｄ型フリップ・フロップ回路（Ｆ３，Ｆ４）は、ＰＯＲＮ信号生成回路４０１からの信号（ＰＯＲＮ）で初期化される。
このＰＯＲＮ信号生成回路４０１は、高電圧の電源電圧（ＶＤＤ）を分圧する分圧回路４０２と、この分圧回路４０２の出力が入力されるインバータ回路群４０３とで構成される。
この電源電圧（ＶＤＤ）は、図１に示す電源回路１２０内のＤＣ／ＤＣコンバータ（図示せず）で生成される電圧であり、この電源電圧（ＶＤＤ）は、液晶表示モジュールに電源が投入された時点からしばらくして立ち上がる。
したがって、液晶表示モジュールの電源投入後、このＰＯＲＮ信号生成回路４０１の信号（ＰＯＲＮ）は、しばらくの間Ｌレベルとなるので、Ｄ型フリップ・フロップ回路（Ｆ３，Ｆ４）は、液晶表示モジュールの電源投入時に確実に初期化されることになる。
【００８７】
〈本実施の形態におけるフレーム認識信号の生成方法〉
次に、本実施の形態において、フレーム認識信号（ＦＬＭＮ）を生成する方法を説明する。
前記フレーム認識信号（ＦＬＭＮ）を生成するには、フレームの切り替わりを認識するための信号が必要である。
そして、前記ゲートドライバ１４０には、表示制御装置１１０からフレーム開始指示信号が出力されるので、このフレーム開始指示信号をドレインドライバ１３０にも入力するようにすれば、容易にフレーム認識信号（ＦＬＭＮ）を生成することが可能となる。
【００８８】
しかしながら、この方法では、ドレインドライバ１３０を構成する半導体集積回路（半導体チップ）の入力ピン数を増加させる必要があり、これにより、プリント配線基板の配線パターンを変更する必要がある。
そして、プリント配線基板の配線パターンの変更に伴い、液晶表示モジュールが発する高周波ノイズ特性が変化し、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ）レベル低下等が懸念される。
【００８９】
さらに、半導体集積回路の入力ピン数を増加させることは、入力ピンのコンパチビリティがなくなる。
そのため、本実施の形態では、表示制御装置１１０からドレインドライバ１３０に出力するスタートパルスのパルス幅を、各フレーム毎に、フレーム内で最初のスタートパルス（以下、フレーム用スタートパルスと称する。）と、それ以外のスタートパルス（以下、フレーム内スタートパルスと称する。）とで異ならせ、それにより、各フレームの切り替わりを認識し、フレーム認識信号（ＦＬＭＮ）を生成するようにしている。
【００９０】
図３２は、図２９に示すフレーム認識信号生成回路４１０の回路構成を示す回路図であり、図３３は、図３２に示すフレーム認識信号生成回路４１０の動作を説明するためのタイムチャートである。
本実施の形態では、フレーム用スタートパルスは、クロック信号（ＣＬ２）の４周期分のパルス幅、フレーム内スタートパルスは、クロック信号（ＣＬ２）の１周期分のパルス幅を持つものとする。
【００９１】
図３２において、Ｄ型フリップ・フロップ回路（Ｆ１１〜Ｆ１３）は、クロック信号入力端子にクロック（ＣＬ２）が入力される。
したがって、スタートパルスは、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１１）にラッチされ、信号（ＳＴＥＩＯ）となる。
この信号（ＳＴＥＩＯ）は、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１２）にラッチされ、信号（Ｑ１）となり、さらに、この信号（Ｑ１）は、クロック（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ１３）にラッチされ、信号（Ｑ２）となる。
この信号（Ｑ２）は、Ｄ型フリップ・フロップ回路（Ｆ１４）のクロック信号入力端子に入力され、また、Ｄ型フリップ・フロップ回路（Ｆ１４）のデータ入力端子（Ｄ）には、信号（ＳＴＥＩＯ）が入力される。
【００９２】
したがって、スタートパルスがクロック信号（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスであれば、このＤ型フリップ・フロップ回路（Ｆ１４）のＱ出力はＨレベルとなる。
ここで、Ｄ型フリップ・フロップ回路（Ｆ１４）のＱ出力が、次ドレインドライバ用のスタートパルス選択信号（ＦＳＴＥＮＢＰ）となるので、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＨレベルとなる。
また、Ｄ型フリップ・フロップ回路（Ｆ１４）のＱ出力と、信号（ＳＴＥＩＯ）とは、ナンド回路（ＮＡＮＤ１１）に入力され、このナンド回路（ＮＡＮＤ１１）の出力が、フレーム認識信号（ＦＬＭＮ）となるので、フレーム認識信号（ＦＬＭＮ）は、クロック（ＣＬ２）の２周期分だけＬレベルとなる。
【００９３】
一方、スタートパルスがクロック信号（ＣＬ２）の１周期分のパルス幅を持つフレーム内スタートパルスであれば、このＤ型フリップ・フロップ回路（Ｆ１４）のＱ出力はＬレベルとなる。
これにより、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルとなり、また、フレーム認識信号（ＦＬＭＮ）は、Ｈレベルを維持する。
なお、各Ｄ型フリップ・フロップ回路（Ｆ１１〜Ｆ１４）は、信号（ＲＥＳＥＴＮ）により初期化される。
本実施の形態においては、この信号（ＲＥＳＥＴＮ）として、クロック（ＣＬ１）の反転信号を使用している。
【００９４】
また、本実施の形態では、フレーム用スタートパルスは、クロック信号（ＣＬ２）の４周期分のパルス幅を持つ場合について説明したが、これに限定されるものではなく、フレーム用スタートパルスが入力された時にのみ、所定期間Ｌレベルとなるフレーム認識信号（ＦＬＭＮ）が生成可能であれば、フレーム用スタートパルスのパルス幅は任意に設定可能である。
本実施の形態において、第１番目のドレインドライバ１３０には、表示制御装置１１０からフレーム用スタートパルスおよびフレーム内スタートパルスが入力され、前記した動作が行われる。
しかし、第２番目以降のドレインドライバ１３０には、表示制御装置１１０からフレーム用スタートパルスおよびフレーム内スタートパルスが入力されないので、第２番目以降のドレインドライバ１３０においても、前記した動作を行わせるためには、入力されるスタートパルスと同じパルス幅を持つパルスをスタートパルスとして、次ドレインドライバ１３０へ出力する必要がある。
そのため、本実施の形態では、図２９に示すパルス生成回路４４０で、クロック信号（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成し、入力されるスタートパルスがフレーム用スタートパルスである場合に、当該パルス生成回路４４０で生成されたフレーム用スタートパルスを次ドレインドライバ１３０へ送出するようにしている。
【００９５】
〈本実施の形態におけるフレーム用スタートパルスの生成方法〉
以下、ドレインドライバ１３０内で、フレーム用スタートパルスおよびフレーム内スタートパルスを生成する方法について説明する。
図３４は、図２９に示す本実施の形態のドレインドライバ１３０内の制御回路１５２の動作を説明するためのタイムチャートである。
図３４に示すように、シフトクロックイネーブル信号生成回路４２０は、スタートパルスが入力されると、Ｈレベルのイネーブル信号（ＥＥＮＢ）をシフト用クロック生成回路４３０に出力する。
これにより、シフト用クロック生成回路４３０は、クロック（ＣＬ２）に同期したシフト用クロックを生成し、シフトレジスタ回路１５３に出力する。
【００９６】
シフトレジスタ回路１５３の各フリップ・フロップ回路は、データ取り込み用信号（ＳＦＴ１〜ＳＦＴｎ＋３）を順次出力し、これにより、入力レジスタ１５４に表示データがラッチされる。
また、ＳＦＴｎのデータ取り込み用信号は、クロック（ＣＬ２）の１周期分のパルス幅を持つ、次段のドレインドライバ１３０のフレーム内スタートパルスとなる。
【００９７】
ここで、ＳＦＴ１〜ＳＦＴｎのデータ取り込み用信号は、入力レジスタ１５４に１番目〜ｎ番目の表示データをラッチするために使用されるが、ＳＦＴｎ＋１〜ＳＦＴｎ＋３のデータ取り込み用信号は、入力レジスタ１５４に表示データをラッチするためには使用されない。
このＳＦＴｎ＋１〜ＳＦＴｎ＋３のデータ取り込み用信号は、次段のドレインドライバ１３０のフレーム用スタートパルスを生成するために使用される。
即ち、図３４に示すように、クロック生成回路４５０で、ＳＦＴｎ〜ＳＦＴｎ＋３のデータ取り込み用信号に基づき、クロック（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成する。
【００９８】
前記したように、スタートパルスがフレーム内スタートパルスであれば、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルとなるので、パルス選択回路４５０は、フレーム内スタートパルス（即ち、ＳＦＴｎのデータ取り込み用信号）を選択して、次ドレインドライバ１３０に出力する。
一方、スタートパルスがフレーム用スタートパルスであれば、スタートパルス選択信号（ＦＳＴＥＮＢＰ）はＨレベルとなので、パルス選択回路４５０は、フレーム用スタートパルスを選択して、次ドレインドライバ１３０に出力する。
【００９９】
ここで、クロック生成回路４５０としては、例えば、図３５に示すようなものが使用可能である。
この図３５に示すクロック生成回路４５０は、ＳＦＴｎのデータ取り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ２１）のＱ出力を反転させ、また、インバータ（ＩＮＶ）で反転されたＳＦＴｎ＋３のデータ取り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ２２）のＱ出力を反転させる。
さらに、Ｄ型フリップフロップ回路（Ｆ２１）とＤ型フリップフロップ回路（Ｆ２２）のＱ出力を排他的論理和回路（ＥＸＯＲ２）に入力し、この排他的論理和回路（ＥＸＯＲ２）からクロック（ＣＬ２）の４周期分のパルス幅を持つフレーム用スタートパルスを生成するようにしたものである。
このように、本実施の形態では、各ドレインドライバ１３０内において、フレーム用スタートパルスと、フレーム内スタートパルスとを生成するようにしたので、これにより、ドレインドライバ１３０を構成する半導体集積回路の入力ピン数を増加させず、入力ピンのコンパチビリティを保ったまま、各ドレインドライバ１３０において、各フレームの切り替わりを認識することが可能となる。
【０１００】
〈本実施の形態のアンプ回路の変形例〉
例えば、図２１に示す低電圧用アンプ回路２７２では、その特性上、出力端子の電圧を、電源１の電圧にすることは困難である。
同様に、図２２に示す高電圧用アンプ回路２７１では、出力端子の電圧を、電源２の電圧にすることは困難である。
したがって、この電源１の電圧、あるいは電源２の電圧が６４階調の階調電圧の一つであれば、この階調電圧をドレイン信号線（Ｄ）に出力することは困難となる。
【０１０１】
図３６は、本発明の実施の形態のアンプ回路の変形例を示す回路図である。
なお、この図３６では、１系統の出力系統のみ図示し、かつ、図７に示すプリチャージ回路３０および図６に示すスイッチ部（２）２６４は省略している。
即ち、図３６において、デコーダ回路３１は、図６に示す高電圧用デコーダ回路２７８または低電圧用デコーダ回路２７９を、アンプ回路３２は、図６に示す高電圧用アンプ回路２７１または低電圧用アンプ回路２７２を示している。
一般に、電源１の電圧、あるいは電源２の電圧の階調電圧は、表示データのビット値が全て「０」、あるいは全て「１」の場合に相当する。
【０１０２】
そこで、図３６に示すアンプ回路では、表示データのビット値が全て「１」の場合を、ナンド回路（ＮＡＮＤ４１）で検出し、これにより、ドレイン信号線（Ｄ）に電源２の電圧を出力するようにしたものである。
即ち、表示データのビット値が全て「１」の場合、ナンド回路（ＮＡＮＤ４１）の出力がＬレベルとなり、このＬレベルがインバータ（ＩＮＶ３１）で反転されてＨレベルとなって、ＰＭＯＳトランジスタ（ＰＭ３１）のソース電極に印加され、ＰＭＯＳトランジスタ（ＰＭ３１）がオンし、ドレイン信号線（Ｄ）に電源２の電圧が供給される。
【０１０３】
同様に、表示データのビット値が全て「０」の場合、ノア回路（ＮＯＲ４１）の出力がＨレベルとなり、このＨレベルがインバータ（ＩＮＶ３２）で反転されてＬレベルとなって、ＮＭＯＳトランジスタ（ＮＭ３１）のソース電極に印加され、ＮＭＯＳトランジスタ（ＮＭ３１）がオンし、ドレイン信号線（Ｄ）に電源１の電圧が供給される。
なお、インバータ（ＩＮＶ３１，ＩＮＶ３２）の電源電圧は、電源１の電圧および電源２の電圧であることはいうまでもない。
また、インバータ（ＩＮＶ３１，ＩＮＶ３２）の電源電圧を変えることで、表示データのビット値が全て「０」、および「１」の場合にドレイン信号線（Ｄ）に供給する駆動電圧を変えることも可能である。
さらに、表示データのビット値が全て「１」の場合を、アンド回路（ＡＮＤ４１）で、また、表示データのビット値が全て「０」の場合を、ノア回路（ＮＯＲ４２）で検出し、このアンド回路（ＡＮＤ４１）とノア回路（ＮＯＲ４２）の出力を、オア回路（ＯＲ４１）を介して、トランスファゲート回路（ＴＧ４１）に入力することにより、アンプ回路３２を、ドレイン信号線（Ｄ）から切り離すようにしている。
【０１０４】
このように、図３６に示すアンプ回路では、６４階調の階調電圧の中の、例えば、表示データのビット値が全て「１」の場合の最上位階調電圧、および、例えば、表示データのビット値が全て「０」の場合の最下位階調電圧が、電源電圧である場合に、この階調電圧を確実にドレイン信号線（Ｄ）に出力することができる。
この図３６に示すアンプ回路では、表示データのビット値が全て「１」、および全て「０」の場合に、トランスファゲート回路（ＴＧ４１）がオフとなるので、この期間にアンプ回路３２の動作を停止させることにより、消費電力を低減することも可能である。
これは、例えば、アンプ回路３２が図１８に示す回路構成のアンプ回路である場合には、図３７に示す回路構成で可能となる。
【０１０５】
この図３７に示す回路では、表示データのビット値が全て「１」の場合を、アンド回路（ＡＮＤ５１）で、また、表示データのビット値が全て「０」の場合を、ノア回路（ＮＯＲ５１）で検出し、このアンド回路（ＡＮＤ５１）とノア回路（ＮＯＲ５１）の出力を、ノア回路（ＮＯＲ５２）を介して、ＰＭＯＳトランジスタ（ＰＭ１１）のゲート電極およびＮＭＯＳトランジスタ（ＭＭ１１）のゲート電極に印加するようにしたものである。
したがって、図３７に示す回路では、表示データのビット値が全て「１」、および全て「０」の場合に、ノア回路（ＮＯＲ５２）が「０」となるので、この場合には、ＰＭＯＳトランジスタ（ＰＭ１１）がオンとなりアンプ回路３２のバイアス端子に電源２が印加されるので、アンプ回路３２の動作が停止する。
また、表示データのビット値が全て「１」、および全て「０」の場合以外は、ノア回路（ＮＯＲ５２）が「１」となるので、この場合には、ＮＭＯＳトランジスタ（ＮＭ１１）がオンとなりアンプ回路３２のバイアス端子に、バイアス１が印加されるので、アンプ回路３２は通常の動作を行う。
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
【０１０６】
図３８は、横電界方式の液晶表示パネルの等価回路を示す図である。
図２または図３に示す縦電界方式の液晶表示パネルでは、カラーフィルタ基板にコモン電極（ＩＴＯ２）が設けられるのに対して、横電界方式の液晶表示パネルでは、ＴＦＴ基板に対向電極（ＣＴ）、および対向電極（ＣＴ）に駆動電圧（ＶＣＯＭ）を印加するための対向電極信号線（ＣＬ）が設けられる。
そのため、液晶容量（Ｃpix）は、画素電極（ＰＸ）と対向電極（ＣＴ）と間に等価的に接続される。また、画素電極（ＰＸ）と対向電極（ＣＴ）と間には蓄積容量（Ｃstg）も形成される。
【０１０７】
また、前記各実施の形態では、駆動方法としてドット反転方式が適用される実施の形態について説明したが、これに限定されず、本発明は、１ライン毎、あるいは１フレーム毎に、画素電極（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する駆動電圧を反転するコモン反転法にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１０８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なくすることができるので、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる。
（２）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なくすることができるので、高速動作が可能となり、液晶表示素子の大画面化が可能となる。
（３）本発明によれば、映像信号線駆動手段を構成する半導体集積回路装置内のアンプ回路のオフセット電圧により、液晶表示素子の表示画面中に黒または白の縦筋が生じるのを防止して、液晶表示素子に表示される表示画面の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性を説明するための図である。
【図５】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図６】出力回路の構成を中心に、図５に示すドレインドライバの構成を説明するためのブロック図である。
【図７】本実施の形態の液晶表示モジュールのドレインドライバの概略構成を示す図である。
【図８】図１に示す液晶表示モジュールのドレインドライバの出力遅延時間（ｔＤＤ）特性を説明するための図である。
【図９】図６に示す高電圧用デコーダ回路および低電圧用デコーダ回路の一例の概略構成を示す図である。
【図１０】本発明の実施の形態の液晶表示モジュールのドレインドライバの出力遅延時間（ｔＤＤ）特性を説明するための図である。
【図１１】図７に示すプリチャージ回路の動作を説明するためのタイミングチャートの一例である。
【図１２】図１１に示す制御信号（ＨＩＺＣＮＴ）および制御信号（ＰＲＥＣＮＴ）を生成するための回路構成の一例を示す図である。
【図１３】図１１に示す制御信号（ＰＲＥＴ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための回路構成の一例を示す図である。
【図１４】図１１に示す制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための回路構成の一例を示す図である。
【図１５】本発明の実施の形態の液晶表示モジュールの他の例の概略構成を示す図である。
【図１６】一本のドレイン信号線（Ｄ）において、ドレインドライバの近接部分と、ドレインドライバから最も遠い遠端部分での、プリチャージ期間内の電位変動を説明するためのグラフである。
【図１７】図６に示す高電圧用アンプ回路、および低電圧用アンプ回路として使用されるボルテージホロワ回路を示す回路図である。
【図１８】図６に示す低電圧用アンプ回路に使用されるオペアンプを構成する差動増幅回路の一例を示す回路図である。
【図１９】図６に示す高電圧用アンプ回路に使用されるオペアンプを構成する差動増幅回路の一例を示す回路図である。
【図２０】図１１は、オフセット電圧（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図である。
【図２１】本実施の形態１の低電圧用アンプ回路の回路構成を示す回路図である。
【図２２】本実施の形態１の高電圧用アンプ回路の回路構成を示す回路図である。
【図２３】本実施の形態１の低電圧用アンプ回路において、制御信号（Ａ）がＨレベルの場合の回路構成を示す回路図である。
【図２４】本実施の形態１の低電圧用アンプ回路において、制御信号（Ｂ）がＨレベルの場合の回路構成を示す回路図である。
【図２５】本実施の形態１のドレインドライバの動作を説明するためのタイミングチャートである。
【図２６】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２７】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２８】本実施の形態１において、オフセット電圧（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立たなくなる理由を説明するための図である。
【図２９】本実施の形態１のドレインドライバ内の制御回路の要部回路構成を示すブロック図である。
【図３０】図２９に示す制御信号生成回路の回路構成を示す回路図である。
【図３１】図３０に示す制御信号生成回路の動作を説明するためのタイミングチャートである。
【図３２】図２９に示すフレーム認識信号生成回路の回路構成を示す回路図である。
【図３３】図３２に示すフレーム認識信号生成回路の動作を説明するためのタイミングチャートである。
【図３４】本実施の形態１の制御回路の動作を説明するためのタイミングチャートである。
【図３５】図２９に示すクロック生成回路の一例を示す回路図である。
【図３６】本発明の実施の形態のアンプ回路の変形例を示す回路図である。
【図３７】本発明の実施の形態のアンプ回路の変形例を示す回路図である。
【図３８】横電界方式の液晶表示パネルの等価回路を示す図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２１，２２，３３…出力パッド、３０…プリチャージコントロール回路、３１，２７８，２７９…デコーダ回路、３２…アンプ回路、３５，３６，３７，４０３…インバータ回路群、３８…プリチャージ電圧選択スイッチ、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、２６１…デコーダ部、２６２，２６４…スイッチ部、２６３…アンプ回路対、２６５…データラッチ部、２７１…高電圧用アンプ回路、２７２…低電圧用アンプ回路、４００…制御信号生成回路、４０１…ＰＯＲＮ信号生成回路、４０２…分圧回路、４１０…フレーム認識信号生成回路、４２０…シフトクロックイネーブル信号生成回路、４３０…シフト用クロック生成回路、４４０…パルス生成回路、４５０…パルス選択回路、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１，ＣＸ…画素電極、ＩＴＯ２…コモン電極、ＣＴ…対向電極、ＣＬ…対向電極信号線、ＴＦＴ…薄膜トランジスタ、ＣLC，Ｃpix…液晶容量、ＣＳＴＧ…保持容量、ＣADD…付加容量、Ｃstg…蓄積容量、ＰＭ，ＰＡ，ＰＢ…ＰＭＯＳトランジスタ、ＮＭ，ＮＡ，ＮＢ…ＮＭＯＳトランジスタ、ＴＧ…トランスファゲート回路、ＬＳ…レベルシフト回路、ＴＲＰ…トランジスタ列、ＮＡＮＤ…ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…ノア回路、ＩＮＶ…インバータ、ＯＰ…オペアンプ、Ｆ…フリップ・フロップ回路、ＥＸＯＲ…排他的論理和回路。
Claims (18)
- 複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中で最小サイズのトランジスタで構成される複数の階調電圧選択手段と、
前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路で、当該各アンプ回路が、一対の入力端子の中の一方を、反転入力端子あるいは非反転入力端子に、一対の入力端子の中の他方を、非反転入力端子あるいは反転入力端子に切り替える切替手段を有する複数のアンプ回路と、
前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、
所定の充電電圧が供給される電源線と前記各アンプ回路との間に設けられる第２のスイッチング手段と、
一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段と、
前記アンプ回路の一対の入力端子の一方を反転入力端子、他方を非反転入力端子、あるいは前記アンプ回路の一対の入力端子の一方を非反転入力端子、他方を反転入力端子に切り替えさせる切替制御信号を、所定の周期毎に前記アンプ回路の切替手段に対して、出力する切替指示手段とを有し、
前記切替指示手段は、前記各アンプ回路の切替手段に対して、ｎフレーム毎に前記切替制御信号を出力することを特徴とする液晶表示装置。 - 前記半導体集積回路装置は、入力される表示データ取込開始信号のハイレベル期間あるいはロウレベル期間の違いにより、各フレームの切り替わりを検出し、フレーム切替信号を出力するフレーム切替検出手段を有し、
前記切替指示手段は、前記フレーム切替検出手段からのフレーム切替信号に基づいて、前記各アンプ回路の切替手段に対して、前記切替制御信号を出力することを特徴とする請求項１に記載の液晶表示装置。 - 前記切替指示手段は、前記各アンプ回路の切替手段に対して、各フレーム内でｎライン毎、かつｎフレーム毎に前記切替制御信号を出力することを特徴とする請求項１に記載の液晶表示装置。
- 前記半導体集積回路装置は、入力される表示データ取込開始信号のハイレベル期間あるいはロウレベル期間の違いにより、各フレームの切り替わりを検出し、フレーム切替信号を出力するフレーム切替検出手段を有し、
前記切替指示手段は、前記フレーム切替検出手段からのフレーム切替信号、および出力タイミング制御用のクロックに基づいて、前記各アンプ回路の切替手段に対して、前記切替制御信号を出力することを特徴とする請求項３に記載の液晶表示装置。 - 前記半導体集積回路装置は、入力される表示データ取込開始信号に基づき、ハイレベル期間あるいはロウレベル期間が相違する表示データ取込開始信号を生成・出力する表示データ取込開始信号生成手段を、さらに有することを特徴とする請求項２または請求項４に記載の液晶表示装置。
- 前記各アンプ回路は差動増幅回路で構成され、
前記切替手段は、入力段の一対のトランジスタの一方のトランジスタの制御電極を、前記一対の入力端子の中の一方に接続する第１のスイッチング素子と、
前記入力段の一対のトランジスタの一方のトランジスタの制御電極を、前記一対の入力端子の中の他方に接続する第２のスイッチング素子と、
前記入力段の一対のトランジスタの他方のトランジスタの制御電極を、前記一対の入力端子の中の他方に接続する第３のスイッチング素子と、
前記入力段の一対のトランジスタの他方のトランジスタの制御電極を、前記一対の入力端子の中の一方に接続する第４のスイッチング素子と、
出力段のトランジスタの制御電極を、前記入力段の一対のトランジスタの他方のトランジスタの第２の電極に接続する第５のスイッチング素子と、
出力段のトランジスタの制御電極を、前記入力段の一対のトランジスタの一方のトランジスタの第２の電極に接続する第６のスイッチング素子と、
能動負荷回路を構成する一対のトランジスタの制御電極を、前記入力段の一対のトランジスタの一方のトランジスタの第２の電極に接続する第７のスイッチング素子と、
能動負荷回路を構成する一対のトランジスタの制御電極を、前記入力段の一対のトランジスタの他方のトランジスタの第２の電極に接続する第８のスイッチング素子とを有し、
前記第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子、および第７のスイッチング素子と、前記第２のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子、および第８のスイッチング素子とは、前記切替指示手段から所定の周期毎に出力される切替制御信号により、交互にオンあるいはオフとされることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置。 - 前記切替指示手段は、前記一水平走査期間の初めの所定期間内に、前記切替制御信号を前記各アンプ回路の切替手段に対して出力することを特徴とする請求項１ないし請求項６のいずれか１項に記載の液晶表示装置。
- 複数の画素と、前記複数の画素に表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
少なくとも１個の半導体集積回路装置で構成され、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記半導体集積回路装置は、複数の階調電圧の中から入力される表示データに対応する階調電圧を選択するとともに、前記半導体集積回路装置の中の最小サイズのトランジスタで構成される複数の階調電圧選択手段と、
前記各階調電圧選択手段で選択された階調電圧を増幅して各映像信号線に出力する複数のアンプ回路と、
前記各階調電圧選択手段と前記各アンプ回路との間に設けられる第１のスイッチング手段と、
所定の充電電圧が供給される電源線と前記各アンプ回路との間に設けられる第２のスイッチング手段と、
一水平走査期間の初めの所定期間内に、前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオンとするスイッチング制御手段と、
前記表示データの各ビット値が全て「１」、あるいは全て「０」の場合に、当該表示データに対応する階調電圧を出力し、各アンプ回路に接続される映像信号線に供給する特定階調電圧生成手段と、
前記各アンプ回路と前記各映像信号線との間に設けられ、前記表示データの各ビット値が全て「１」、あるいは全て「０」の場合に、前記各アンプ回路を、前記各映像信号線から切り離す第３のスイッチング手段とを有することを特徴とする液晶表示装置。 - 前記特定階調電圧生成手段は、前記表示データの各ビット値が全て「１」、あるいは全て「０」の場合の階調電圧を電源電圧とし、
前記表示データの各ビット値が全て「１」、あるいは全て「０」の場合に、前記表示データの各ビット値が全て「１」、あるいは全て「０」の場合の階調電圧を用いた前記電源電圧のＨレベルあるいはＬレベルの信号を出力する論理回路で構成されることを特徴とする請求項８に記載の液晶表示装置。 - 前記スイッチング制御手段は、前記第２のスイッチング手段をオンとする前に前記第１のスイッチング手段をオフとし、また、前記第２のスイッチング手段をオフとした後に前記第１のスイッチング手段をオンとすることを特徴とする請求項１ないし請求項９のいずれか１項に記載の液晶表示装置。
- 前記スイッチング制御手段は、出力タイミング制御用クロック、および表示データラッチ用クロックに基づいて、前記第１および第２のスイッチング手段を制御することを特徴とする請求項１ないし請求項１０のいずれか１項に記載の液晶表示装置。
- 前記所定の充電電圧は、前記複数の階調電圧の中のいずれかの電圧であることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の液晶表示装置。
- 前記半導体集積回路装置は、外部から供給される複数の階調基準電圧に基づき複数の階調電圧を生成し、前記各階調電圧選択手段に供給する階調電圧生成手段を有し、
前記所定の充電電圧は、前記外部から供給される複数の階調基準電圧の中のいずれかの電圧であることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の液晶表示装置。 - 前記複数の画素の液晶層の一方に印加される前記複数の階調電圧の中で、前記複数の画素の液晶層の他方に印加される対向電圧に対して最も電位差が大きい階調電圧を最大階調電圧、前記対向電圧に対して最も電位差が小さい階調電圧を最小階調電圧とするとき、
前記所定の充電電圧は、前記最大階調電圧と最小階調電圧との間の中間電圧よりも前記最大階調電圧に偏った電圧であることを特徴とする請求項１ないし請求項１１のいずれか１項に記載の液晶表示装置。 - 前記複数のアンプ回路は、一対が正極性の階調電圧を出力する第１のアンプ回路と、負極性の階調電圧を出力する第２のアンプ回路とで構成される複数対のアンプ回路対で構成され、
前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段は、正極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、
また、前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段は、負極性の複数の階調電圧の中から入力される表示データに対応する階調電圧を選択し、
かつ、前記各アンプ回路対の第１のアンプ回路と接続される階調電圧選択手段、および前記各アンプ回路対の第２のアンプ回路と接続される階調電圧選択手段に入力される任意の一対の表示データを交互に切り替える表示データ切替手段と、
前記各アンプ回路対から出力される一対の階調電圧を、前記表示データ切替手段での切り替えに応じて交互に切り替えて、任意の一対の映像信号線に出力する映像信号線切替手段とを有することを特徴とする請求項１ないし請求項１４のいずれか１項に記載の液晶表示装置。 - 前記第１のアンプ回路は、前記第１のアンプ回路に接続される映像信号線の電圧が、前記第１のアンプ回路に入力される正極性の階調電圧より高電圧である場合に、前記第１のアンプ回路に接続される映像信号線から電流を流入させる電流流入手段を有することを特徴とする請求項１５に記載の液晶表示装置。
- 前記第２のアンプ回路は、前記第２のアンプ回路に接続される映像信号線の電圧が、前記第２のアンプ回路に入力される負極性の階調電圧より低電圧である場合に、前記第２のアンプ回路に接続される映像信号線に電流を供給する電流供給手段を有することを特徴とする請求項１５に記載の液晶表示装置。
- 前記各アンプ回路は、ボルテージホロワ回路で構成されることを特徴とする請求項１ないし請求項１７のいずれか１項に記載の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19621299A JP3681580B2 (ja) | 1999-07-09 | 1999-07-09 | 液晶表示装置 |
| TW089112660A TW550532B (en) | 1999-07-09 | 2000-06-27 | Liquid crystal display device |
| US09/611,533 US6529180B1 (en) | 1999-07-09 | 2000-07-06 | Liquid crystal display device having high speed driver |
| KR1020000039126A KR100343922B1 (ko) | 1999-07-09 | 2000-07-08 | 액정 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19621299A JP3681580B2 (ja) | 1999-07-09 | 1999-07-09 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022328A JP2001022328A (ja) | 2001-01-26 |
| JP3681580B2 true JP3681580B2 (ja) | 2005-08-10 |
Family
ID=16354079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19621299A Expired - Fee Related JP3681580B2 (ja) | 1999-07-09 | 1999-07-09 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6529180B1 (ja) |
| JP (1) | JP3681580B2 (ja) |
| KR (1) | KR100343922B1 (ja) |
| TW (1) | TW550532B (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3632840B2 (ja) * | 2000-02-28 | 2005-03-23 | シャープ株式会社 | プリチャージ回路およびそれを用いた画像表示装置 |
| KR100685942B1 (ko) * | 2000-08-30 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| JP3533185B2 (ja) * | 2001-01-16 | 2004-05-31 | Ｎｅｃエレクトロニクス株式会社 | 液晶ディスプレイの駆動回路 |
| JP2003115194A (ja) * | 2001-10-01 | 2003-04-18 | Texas Instr Japan Ltd | シフトレジスタ |
| JP3926651B2 (ja) * | 2002-01-21 | 2007-06-06 | シャープ株式会社 | 表示駆動装置およびそれを用いた表示装置 |
| KR20030064466A (ko) * | 2002-01-28 | 2003-08-02 | 일진다이아몬드(주) | 액티브 매트릭스 표시 장치 |
| KR100438784B1 (ko) * | 2002-01-30 | 2004-07-05 | 삼성전자주식회사 | 박막 트랜지스터형 액정 표시 장치의 소스 드라이버의출력 회로 |
| KR100421053B1 (ko) * | 2002-02-22 | 2004-03-04 | 삼성전자주식회사 | 신호선의 프리차지 방법 및 프리차지 전압발생회로 |
| US7301517B2 (en) * | 2002-05-10 | 2007-11-27 | Alps Electric Co., Ltd. | Liquid-crystal display apparatus capable of reducing line crawling |
| KR100822171B1 (ko) * | 2002-07-19 | 2008-04-16 | 매그나칩 반도체 유한회사 | Ｔｆｔ-ｌｃｄ 드라이버용 데이터필터 |
| KR100666549B1 (ko) * | 2003-11-27 | 2007-01-09 | 삼성에스디아이 주식회사 | 유기전계 발광표시장치 및 그의 구동방법 |
| KR100698983B1 (ko) | 2004-03-30 | 2007-03-26 | 샤프 가부시키가이샤 | 표시 장치 및 구동 장치 |
| US7268498B2 (en) * | 2004-04-28 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2005331900A (ja) * | 2004-06-30 | 2005-12-02 | Eastman Kodak Co | 表示装置 |
| KR100604866B1 (ko) * | 2004-06-08 | 2006-07-26 | 삼성전자주식회사 | 액정 표시 장치 구동을 위한 감마 구동 방식의 소스드라이버 및 소스 라인 구동 방법 |
| JP4093231B2 (ja) * | 2004-12-21 | 2008-06-04 | セイコーエプソン株式会社 | 電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法 |
| JP4579027B2 (ja) * | 2005-03-29 | 2010-11-10 | 株式会社日出ハイテック | 負荷駆動回路 |
| JP4536582B2 (ja) * | 2005-04-26 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 表示制御装置及びルックアップテーブルの生成方法 |
| JP4887657B2 (ja) | 2005-04-27 | 2012-02-29 | 日本電気株式会社 | アクティブマトリクス型表示装置及びその駆動方法 |
| KR100635511B1 (ko) * | 2005-09-30 | 2006-10-17 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 |
| KR100746288B1 (ko) * | 2005-11-21 | 2007-08-03 | 삼성전자주식회사 | 신호선 프리차아지 회로, 상기 회로를 포함하는 액정 표시장치의 구동장치 및 액정 표시 시스템 |
| KR101219043B1 (ko) * | 2006-01-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 장치 |
| JP5137321B2 (ja) * | 2006-04-20 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 表示装置、ｌｃｄドライバ及び駆動方法 |
| JP4915841B2 (ja) * | 2006-04-20 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 階調電圧発生回路、ドライバｉｃ、及び液晶表示装置 |
| KR100844768B1 (ko) * | 2006-06-08 | 2008-07-07 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
| KR100793579B1 (ko) | 2006-06-08 | 2008-01-14 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
| KR100795687B1 (ko) * | 2006-06-19 | 2008-01-21 | 삼성전자주식회사 | 소스 드라이버의 출력 회로 및 방법 |
| KR100819946B1 (ko) * | 2006-07-06 | 2008-04-10 | 엘지.필립스 엘시디 주식회사 | 전계발광표시장치 및 그 구동방법 |
| JP4833758B2 (ja) * | 2006-07-21 | 2011-12-07 | Ｏｋｉセミコンダクタ株式会社 | 駆動回路 |
| KR101352344B1 (ko) * | 2006-09-13 | 2014-01-15 | 삼성디스플레이 주식회사 | 신호전송 부재 및 이를 갖는 표시장치 |
| JP2008152076A (ja) * | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法 |
| TW200828226A (en) * | 2006-12-29 | 2008-07-01 | Innolux Display Corp | Liquid crystal display and driving method thereof |
| KR101332062B1 (ko) * | 2006-12-29 | 2013-11-22 | 엘지디스플레이 주식회사 | 선택적 프리-차징 기능을 가지는 액정 표시 장치 |
| JP2008185915A (ja) * | 2007-01-31 | 2008-08-14 | Nec Electronics Corp | 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法 |
| JP2008191443A (ja) * | 2007-02-06 | 2008-08-21 | Nec Electronics Corp | 表示ドライバｉｃ |
| JP2008191442A (ja) * | 2007-02-06 | 2008-08-21 | Nec Electronics Corp | 表示ドライバｉｃ |
| JP2008256811A (ja) * | 2007-04-03 | 2008-10-23 | Hitachi Displays Ltd | 液晶表示装置 |
| KR20080107855A (ko) | 2007-06-08 | 2008-12-11 | 삼성전자주식회사 | 표시 장치 및 이의 구동 방법 |
| JP2009015178A (ja) * | 2007-07-06 | 2009-01-22 | Nec Electronics Corp | 容量性負荷駆動回路、容量性負荷駆動方法および液晶表示装置の駆動回路 |
| JP5085268B2 (ja) * | 2007-10-19 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 液晶表示装置とその駆動方法 |
| US8115786B2 (en) * | 2008-04-02 | 2012-02-14 | Himax Technologies Limited | Liquid crystal driving circuit |
| CN102804251B (zh) * | 2009-06-12 | 2015-06-17 | 夏普株式会社 | 像素电路和显示装置 |
| WO2010143612A1 (ja) | 2009-06-12 | 2010-12-16 | シャープ株式会社 | 画素回路および表示装置 |
| JP5374356B2 (ja) * | 2009-12-28 | 2013-12-25 | ラピスセミコンダクタ株式会社 | 駆動回路及び表示装置 |
| JP5380340B2 (ja) * | 2010-03-23 | 2014-01-08 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| JP5468959B2 (ja) * | 2010-03-30 | 2014-04-09 | ラピスセミコンダクタ株式会社 | 液晶パネルのソースドライバ |
| KR101162862B1 (ko) * | 2010-07-19 | 2012-07-04 | 삼성모바일디스플레이주식회사 | 평판표시장치의 데이터 구동회로 및 그 구동방법 |
| US8400211B2 (en) * | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| JP2012155021A (ja) * | 2011-01-24 | 2012-08-16 | Sony Corp | 表示装置、バリア装置、および表示装置の駆動方法 |
| CN102768824A (zh) * | 2011-05-05 | 2012-11-07 | 天钰科技股份有限公司 | 液晶显示器面板的源极驱动器 |
| TWI443625B (zh) | 2011-11-18 | 2014-07-01 | Au Optronics Corp | 顯示面板及驅動顯示面板之方法 |
| KR20140000075A (ko) * | 2012-06-22 | 2014-01-02 | 삼성디스플레이 주식회사 | 파워 유닛 및 이를 구비하는 유기 발광 표시 장치 |
| TWI579822B (zh) * | 2015-11-17 | 2017-04-21 | 瑞鼎科技股份有限公司 | 顯示面板驅動電路及其補償方法 |
| JP6971078B2 (ja) * | 2017-08-01 | 2021-11-24 | シナプティクス・ジャパン合同会社 | 表示ドライバ及び表示装置 |
| US10707841B1 (en) * | 2019-02-08 | 2020-07-07 | Sequans Communications S.A. | Driving circuit for single crystal RTC and RF clock |
| CN116631355A (zh) * | 2023-06-12 | 2023-08-22 | 惠科股份有限公司 | 显示面板的驱动电路及其驱动方法、显示面板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0391655B1 (en) * | 1989-04-04 | 1995-06-14 | Sharp Kabushiki Kaisha | A drive device for driving a matrix-type LCD apparatus |
| JP2743683B2 (ja) * | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
| JPH0760301B2 (ja) * | 1992-12-02 | 1995-06-28 | 日本電気株式会社 | 液晶駆動回路 |
| US5510807A (en) * | 1993-01-05 | 1996-04-23 | Yuen Foong Yu H.K. Co., Ltd. | Data driver circuit and associated method for use with scanned LCD video display |
| KR0171169B1 (ko) * | 1996-01-20 | 1999-03-30 | 구자홍 | 엘시디 패널 구동을 위한 다계조 전압 발생 회로 |
| JP3613940B2 (ja) * | 1997-08-29 | 2005-01-26 | ソニー株式会社 | ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路 |
-
1999
- 1999-07-09 JP JP19621299A patent/JP3681580B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-27 TW TW089112660A patent/TW550532B/zh not_active IP Right Cessation
- 2000-07-06 US US09/611,533 patent/US6529180B1/en not_active Expired - Lifetime
- 2000-07-08 KR KR1020000039126A patent/KR100343922B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US6529180B1 (en) | 2003-03-04 |
| KR20010015252A (ko) | 2001-02-26 |
| TW550532B (en) | 2003-09-01 |
| KR100343922B1 (ko) | 2002-07-20 |
| JP2001022328A (ja) | 2001-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3681580B2 (ja) | 液晶表示装置 | |
| JP3595153B2 (ja) | 液晶表示装置および映像信号線駆動手段 | |
| JP4188603B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JP3550016B2 (ja) | 液晶表示装置の駆動方法および映像信号電圧の出力方法 | |
| JP3892650B2 (ja) | 液晶表示装置 | |
| US7643001B2 (en) | Liquid crystal display device and driving method of the same | |
| JP4298782B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JP2001166741A (ja) | 半導体集積回路装置および液晶表示装置 | |
| JP2005345603A (ja) | 液晶表示装置およびその駆動方法 | |
| JP4170309B2 (ja) | 液晶表示装置 | |
| JP2006154855A (ja) | 液晶表示装置 | |
| JP3443059B2 (ja) | 残像消去方法および該残像消去方法を用いた表示装置 | |
| JP4053198B2 (ja) | 液晶表示装置 | |
| JP3795503B2 (ja) | 液晶表示装置 | |
| JP3754695B2 (ja) | 液晶表示装置および映像信号線駆動装置 | |
| JP4970360B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050316 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080527 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130527 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |