JP4833758B2

JP4833758B2 - 駆動回路

Info

Publication number: JP4833758B2
Application number: JP2006199088A
Authority: JP
Inventors: 武浩高柳; 剛野坂
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-07-21
Filing date: 2006-07-21
Publication date: 2011-12-07
Anticipated expiration: 2026-07-21
Also published as: JP2008026595A

Description

本発明は、表示デバイスを駆動する駆動回路に係り、たとえば液晶等の表示パネルを駆動する駆動信号を複数の出力アンプより出力する駆動回路に関するものである。

近年、映像等を表示する表示デバイスとして、液晶表示パネル等の表示デバイスが映像装置に採用されている。特許文献１には、このような液晶表示パネルに配置される液晶表示素子が開示されている。

このような液晶表示素子を駆動する出力アンプには、複数の液晶素子をそれぞれ選択する複数のデコーダが接続され、デコーダでは、入力されるデータとガンマ補正電圧とを比較してその比較結果を出力アンプに入力する。ガンマ補正電圧は、たとえば高電位の電圧(VGH)と低電位の電圧(VGL)とを抵抗アレイにより分圧するガンマ補正抵抗により生成される。
特開２００１−１６６７４１号公報

しかしながら、液晶表示パネルの大型化や高解像度化に伴って出力アンプの出力数が増加し、また、表示装置の多階調化によって、デコーダの回路規模が増加してくるようになってきた。また、出力アンプにおけるオフセット精度を高めることが要求されて、このためにアンプ入力端のトランジスタサイズを大きくするが、これによって寄生容量が増大し、アンプ入力端での信号の遅延がアンプ出力の遅延に影響する問題が発生してきた。

本発明はこのような課題に鑑み、デコーダの出力が接続される出力アンプの遅延を低減する駆動回路を提供することを目的とする。

本発明は上述の課題を解決するために、複数の画素セルが配列された表示装置を駆動する駆動回路において、この回路は、入力データと複数のガンマ補正電圧とに基づいて画素セルを選択する複数のデコーダと、複数のデコーダにそれぞれ接続され、複数のデコーダの出力をそれぞれ増幅する複数の出力アンプと、複数のデコーダに複数のガンマ補正電圧を供給する抵抗アレイと、複数のデコーダと複数の出力アンプとの間に接続され、複数のガンマ補正電圧のうちいずれかの電圧を、複数のデコーダの出力に応じてそれぞれ選択する複数のスイッチ群とを含み、複数のスイッチ群は、入力データの切り替わり時に、選択した電圧を出力アンプの入力に印加することを特徴とする。この場合、この回路は、複数のデコーダに供給される複数のガンマ補正電圧をそれぞれ切り離す複数の第１のスイッチと、複数のデコーダの出力と複数の出力アンプの入力とをそれぞれ切り離す複数の第２のスイッチとを含み、複数の第１および第２のスイッチは、入力データの切り替わり時に接続を解除するとよく、この場合さらに、複数の出力アンプの出力と複数のデコーダの出力との間にそれぞれ接続され、複数の出力アンプの出力を複数のデコーダの出力にそれぞれ接続する複数の第３のスイッチを含み、第３のスイッチは、入力データの切り替わり時に複数の出力アンプの出力を充放電するとよい。

本発明によれば、デコーダと出力アンプとの間にてデコーダを通さずにアンプ入力を充電する構成により、デコーダの出力遅延による影響がなくなり、抵抗アレイと出力アンプの入力容量による信号遅延を最小限にすることができ、また、出力アンプの出力をデコーダの出力に帰還させることにより、その出力を充放電し、データ切り替わり後のデコーダの出力遅延が減少され、出力アンプの出力への影響が低減される。

次に添付図面を参照して本発明による駆動回路の実施例を詳細に説明する。図１を参照すると、本発明が適用された駆動回路10が示されている。本実施例における駆動回路10は、たとえば不図示の液晶表示パネルに水平および垂直走査方向に配列される液晶セル等の複数の画素セルを駆動する駆動信号を生成し、液晶表示パネルのソース信号線に駆動信号に応じた画素電圧を印加する駆動回路である。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で示す。

本実施例における駆動回路10は、入力(#1〜#n) 12に入力されるデータと、入力14に印加されるガンマ補正電圧とを比較して複数の液晶セル（図示せず）をそれぞれ選択する複数のデコーダ(#1〜#n) 16を備えている。デコーダ16の入力14はそれぞれガンマ補正電圧の供給をオン／オフするスイッチ18と接続線16とを介して抵抗アレイ20に接続されている。スイッチ18は、そのオフ状態に制御されることによりデコーダ16をガンマ補正電圧から分離する機能を有している。

抵抗アレイ20は、高電位の電圧(VGH)と低電位の電圧(VGL)とを分圧するように直列に複数のガンマ補正抵抗22が接続された抵抗アレイ24にて生成され、接続線16を介して複数のデコーダ(#1〜#n) 16に印加される。また、抵抗アレイ20は中電位の電圧(VGM)を生成する電圧源にも接続されている。このように接続線16には複数のガンマ補正抵抗22の接続点にそれぞれ接続され、デコーダ16に複数のガンマ補正電圧を印加する。

デコーダ16は、データ12と接続線14に印加されるガンマ補正電圧とに基づいて画素セルを選択する信号を生成し、生成した信号をそれぞれ接続線30およびスイッチ(#1〜#n) 32を介して出力アンプ(#1〜#n) 34に出力する。出力アンプ34は、スイッチ32がオン状態のときにデコーダ16の出力信号を入力し、その出力信号を増幅する差動増幅回路であり、その増幅出力を本駆動回路10の出力として出力36に出力する。この出力36は、たとえば不図示の液晶セル（図示せず）に接続されて液晶セルに画素電圧を供給する。

スイッチ32と出力アンプ34とを接続している接続線40には、電圧VGH,VGM,VGLを選択する複数のスイッチ52,54,56を有するスイッチ群58が接続されている。これら複数のスイッチ52,54,56のオン／オフは、デコーダ16の上位ビットデコード出力60によってそれぞれ制御される。データ12の切り替わり時にスイッチ52,54,56のいずれかが出力60によって選択されると、選択された接続線16により電圧VGH,VGM,VGLのいずれかが接続線40、つまり出力アンプ34の入力に印加される。

この上位ビットデコード出力60と、出力アンプ34の入力40に印加される電圧VGH,VGM,VGLとの関係を図２に示す。図示するように、上位ビットデコード出力60が値”11”の場合には、スイッチ52がオン状態に制御されて、出力アンプ34の入力40に電圧VGHが印加される。また、上位ビットデコード出力60が値”10”または値”01”の場合には、スイッチ54がオン状態に制御されて、出力アンプ34の入力40に電圧VGMが印加される。また、上位ビットデコード出力60が値”00”の場合には、スイッチ56がオン状態に制御されて、出力アンプ34の入力40に電圧VGLが印加される。出力アンプ34の入力40では、印加される電圧VGH,VGM,VGLに応じてそれぞれの電圧に充電または放電される。このように外部から供給される所定のレベルの電圧VGH,VGM,VGLをスイッチ群58によって出力アンプ34の入力40に接続し、デコーダ16の出力の値の大きさに応じて印加電圧を選択して接続線40に接続させる要素を充放電する。

図１に戻って、出力アンプ34の出力36に接続されたスイッチ38は、複数のスイッチ52,54,56と同様にデータ12の切り替わり時にオン状態に制御されて、このとき電圧VGH,VGM,VGLのいずれかが出力アンプ34に印加されている状態でアンプ34から出力される増幅出力を接続線30（デコーダ16の出力）に帰還させるスイッチである。これにより出力アンプ36の出力でデコーダ16の出力30を充放電させることができる。その後スイッチ38がオフ状態に切り替えられるとスイッチ32がオンに切り替えられて、充放電された接続線30がアンプ34の入力に接続する。

以上の構成で、駆動回路10の動作を図３を参照して説明すると、はじめの状態はスイッチ18,32がオン状態であり、スイッチ52,54,56はオフ状態、スイッチ38はオフ状態である。この状態から時刻t1にてデータ12が切り替わると、デコーダ16はその出力をハイレベルに上昇させる（時刻t1）。このとき、スイッチ18,32がオンからオフに切り替わってその接続が解除され、スイッチ38が時刻t2までオン状態に切り替わる。このとき、デコーダ16の上位ビットデコード出力60がたとえば値”01”,または値”10”であると、スイッチ群58のうち対応するスイッチ54がオン状態に切り替わる。これとは異なり、デコーダ16の上位ビットデコード出力60がたとえば値”11”である場合には、スイッチ52がオン状態に切り替わる。さらに異なり、上位ビットデコード出力60がたとえば値”00”である場合には、スイッチ56がオン状態に切り替わる。

図示の通りスイッチ54がオン状態に切り替わると、電圧VGMが出力アンプ34の入力40に印加されて、その入力を電圧VGMにより充電または放電させる（時刻t1〜t2）。

その後、時刻t2になるとスイッチ18,32がオンに切り替わり、スイッチ52,54,56はすべてオフ状態になり、スイッチ38もオフ状態に切り替わる。するとデコーダ16は、スイッチ18を介して印加されるガンマ補正電圧16と、入力データ12とに応じたデコード出力を出力30に出力し、この出力がスイッチ32を介してアンプ34の入力40に与えられる。このとき入力40は、時刻t2までの充放電により充電されているので、出力アンプ34の出力の立ち上がりが従来よりも大きく改善される。なお、時刻t1から時刻t2の間の期間は、出力アンプ34の出力はその内部回路によりハイインピーダンス(Hi-Z)状態となるとよい。

以上説明したように、データの切り替わり時にデコーダ16の入出力がスイッチ18,32によって切り離されるとともに、上位ビットの値に応じた電圧がスイッチ群52から出力アンプ34の入力40に与えられ、さらに出力アンプ36の出力36がスイッチ38を介してデコーダ16の出力30に与えられる。この結果、デコーダ16の出力と出力アンプ40の入力とがそれぞれ充放電されているので入力容量による遅延を最小限にすることができ、データの切り替わり後に得られる出力アンプ36の出力36に遅延の影響を減少させることができる。この結果、容量が低減される比率から、たとえば480チャネル10ビットのソースドライバの場合でデコーダ16の出力遅延を60パーセント程度に減少させることが可能になり、さらに出力アンプ34の出力36に出力される信号にデコーダ16における遅延の影響が低減される。

本発明が適用された実施例の駆動回路を示す図である。上位ビットデコード出力と印加電圧VGH,VGM,VGLとの関係を示す図。駆動回路の動作を示すタイミングチャートである。

符号の説明

10 駆動回路
16 デコーダ(#1〜#n)
34 出力アンプ(#1〜#n)
22 ガンマ補正抵抗
24 抵抗アレイ
18,38,52,54,56 スイッチ
58 スイッチ群

Claims

複数の画素セルが配列された表示装置を駆動する駆動回路において、該駆動回路は、
入力データと複数のガンマ補正電圧とに基づいて画素セルを選択する複数のデコーダと、
該複数のデコーダにそれぞれ接続され、該複数のデコーダの出力をそれぞれ増幅する複数の出力アンプと、
前記複数のデコーダに前記複数のガンマ補正電圧を供給する抵抗アレイと、
前記複数のデコーダと前記複数の出力アンプとの間に接続され、前記複数のガンマ補正電圧のうちいずれかの電圧を、前記複数のデコーダの出力に応じてそれぞれ選択する複数のスイッチ群とを含み、
前記複数のスイッチ群は、前記入力データの切り替わり時に、前記選択したガンマ補正電圧を前記出力アンプの入力に直接印加し、
さらに、該駆動回路は、
前記複数のデコーダに供給される前記複数のガンマ補正電圧をそれぞれ切り離す複数の第１のスイッチと、
前記複数のデコーダの出力と前記複数の出力アンプの入力とをそれぞれ切り離す複数の第２のスイッチとを含み、
前記複数の第１および第２のスイッチは、前記入力データの切り替わり時に接続を解除し、
さらに、該駆動回路は、
前記複数の出力アンプの出力と前記複数のデコーダの出力との間にそれぞれ接続され、前記複数の出力アンプの出力を前記複数のデコーダの出力にそれぞれ接続する複数の第３のスイッチを含み、
該第３のスイッチは、前記入力データの切り替わり時に前記複数の出力アンプの出力を充放電することを特徴とする駆動回路。