JP5380340B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関する。

液晶表示装置を高いリフレッシュレートで駆動させる場合、画素電極に映像信号を入力することができる時間が短いため、画素電極の電位が所望の電位に達せず、その結果として、画質が劣化するという問題が知られている。

そこで、下記特許文献１では、以下の対処により、画質の劣化が抑制されるよう図られている。すなわち、一水平期間（あるいは１Ｈ期間）において、まず、階調値に相当する階調電圧に予め定められた電圧を付加した電圧が映像信号として画素電極に入力され、その後、階調電圧自身が映像信号として画素電極に入力されるようになっている。所謂、プリチャージと呼ばれる駆動方法である。

特開２００８−２０９８９０号公報

しかしながら、近年では、例えば倍速（１２０Ｈｚ）や４倍速（２４０Ｈｚ）といった、高速で液晶を駆動させる液晶表示装置が登場している。このような液晶表示装置では、１水平期間が短くなって、画素電極への書き込み時間が短くなり、より効率よくプリチャージを行う必要がある。

本発明の目的は、液晶表示装置を高いリフレッシュレートで駆動させる場合の画質の劣化をより確実に抑制することである。

本発明に係る液晶表示装置は、上記目的に鑑みて、画素電極と該画素電極にソース電極が接続されている薄膜トランジスタとを含む複数の画素と、前記複数の画素の各々に含まれる前記薄膜トランジスタのドレイン電極が接続された１つの映像信号線と、前記画素ごとに、所定の順番で、該画素に含まれる前記薄膜トランジスタをオンするためのオン電圧を、該薄膜トランジスタのゲート電極へと出力する出力手段と、前記所定の順番で、前記画素ごとに該画素に対応する映像信号電圧を、前記映像信号線を介して出力する映像信号出力手段と、を含む液晶表示装置であって、前記映像信号出力手段は、前記画素の映像信号電圧を出力する期間のうちの第１期間では、該画素の階調値に対応する電圧を有する階調信号電圧を該画素の映像信号電圧として出力し、前記期間のうちの前記第１期間より前の第２期間では、前記階調信号電圧とは異なる電圧を有する補正階調信号電圧を該画素の映像信号電圧として出力し、前記液晶表示装置は、前記画素の補正階調信号電圧を、該画素の階調値と、該画素より前の順番となる１又は複数の画素の階調値とに基づいて生成する制御手段をさらに含むこと、を特徴とする。

また、本発明に係る液晶表示装置の一態様では、前記制御手段は、前記画素の補正階調信号電圧を、該画素の１つ前と２つ前の順番となる２つの画素を含む複数の画素の階調値に基づいて生成すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記出力手段は、前記画素に含まれる前記薄膜トランジスタをオンするためのオン電圧の出力を、該画素より１つ以上前の順番の画素に対応する映像信号電圧が前記映像信号出力手段から出力されているときに、開始すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記制御手段は、前記画素の階調値と、該画素より前の順番となる１又は複数の画素の階調値とに基づいて、該画素の補正階調値を出力する補正手段と、前記補正手段から出力された前記補正階調値に基づいて、前記補正階調信号電圧を生成する補正階調信号電圧生成手段と、を含むこと、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記補正手段は、前記画素の補正階調値を、該画素の階調値と、該画素の１つ前の順番となる画素の階調値と、該画素の１つ前の順番となる画素の補正階調値とに基づいて出力するのであって、該画素の１つ前の順番となる画素の補正階調値は、少なくとも、該画素の１つ前および該画素の２つ前の順番となる２つの画素の階調値に基づいて出力されること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記補正手段は、該画素より１つ前および２つ前の順番となる画素の階調値と、補正情報とを関連づけた第１ルックアップテーブルを参照することにより、該画素より１つ前および２つ前の順番となる画素の階調値から前記補正量を出力し、さらに、該画素の階調値と前記補正量と、該画素の補正階調値とを関連づけた第２ルックアップテーブルを参照することにより、該画素の補正階調値を出力するのであって、前記補正量は、該画素の補正階調値よりもデータサイズが小さいこと、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記画素電極に書き込まれた電位を検出する検出手段をさらに含み、前記制御手段は、前記画素の補正階調信号電圧を、該画素の階調値と、該画素より１つ前の順番となる画素の前記画素電極に書き込まれた電位に基づいて生成すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記補正手段は、前記画素における前記画素電極に書き込まれた電位を、前記画素における階調値と、前記画素における補正階調値とに基づいて推定する推定手段を有し、前記補正手段は、前記画素の補正階調値を、該画素の階調値と、前記推定手段で推定された該画素の１つ前の順番となる画素における前記電位とに基づいて生成すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記推定手段は、前記画素の階調値と、該画素の補正階調値と、該画素における前記画素電極に書き込まれた電位とを関連づけたルックアップテーブルを参照することにより、該画素における前記画素電極に書き込まれた電位を推定すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記制御手段は、前記画素の補正階調信号電圧を、該画素より１つ前の順番となる画素の階調値と、該画素より１つ前の順番となる画素の前記画素電極に書き込まれた電圧とを比較した結果に基づいて、生成すること、を特徴としてもよい。

また、本発明に係る液晶表示装置の一態様では、前記制御手段は、少なくとも１つのルックアップテーブルを参照することにより、前記補正階調信号電圧を生成し、前記制御手段は、前記比較した結果に基づいて前記ルックアップテーブルを更新する更新手段を有すること、を特徴としても良い。

本発明によれば、液晶表示装置を高いリフレッシュレートで駆動させる場合の画質の劣化が、より確実に抑制される。

本発明の第１の実施形態に係る液晶表示装置の構成図である。 液晶パネルについて説明するための図である。 画素について説明するための図である。 走査線駆動部の動作とデータ線駆動部の動作とを説明するための図である。 走査線駆動部から走査線ＧＬ_Ｎをはじめとする複数の走査線にゲート電圧Ｖ_ＧＮが出力される様子を示す図である。 オン電圧出力期間における映像信号電圧及び画素電極の電位の推移を示す図である。 制御部の具体的構成を示す図である。 第１の実施形態における補正部の構成を示す図である。 第１の実施形態の変形例１における補正部の構成を示す図である。 第１の実施形態の変形例２における補正部の構成を示す図である。 第１の実施形態の変形例２におけるＬＵＴを概念的に示す図である。 第１の実施形態の変形例２におけるＬＵＴを概念的に示す図である。 第１の実施形態の変形例３における補正部の構成を示す図である。 第１の実施形態の変形例３における１フレーム期間の表示処理の制御フローチャートを説明する図である。 第１の実施形態の変形例４における補正部の構成を示す図である。 第１の実施形態の変形例４における１フレーム期間の表示処理の制御フローチャートを説明する図である。 本発明の第２の実施形態に係る液晶表示装置の構成図である。 第２の実施形態における補正部の構成を示す図である。 第２の実施形態の変形例１における補正部の構成を示す図である。 第２の実施形態の変形例１における１フレーム期間の表示処理の制御フローチャートを説明する図である。 第２の実施形態の変形例２における補正部の構成を示す図である。 第２の実施形態の変形例２における１フレーム期間の表示処理の制御フローチャートを説明する図である。 第３の実施形態における補正部の構成を示す図である。 第３の実施形態の変形例１における補正部の構成を示す図である。

以下、本発明の各実施形態の例について図面に基づき詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る液晶表示装置２の構成図である。液晶表示装置２は、液晶パネル、バックライトやラインメモリ等の記憶手段を含んで構成される。さらに液晶パネルは、第１基板と、第２の基板と、両基板の間に封入された液晶層とを含んで構成されて、第１基板には、制御部４と、データ線駆動部６と、走査線駆動部８と、データ線駆動部６に接続された複数のデータ線ＤＬと走査線駆動部８に接続された複数の走査線ＧＬとが含まれる。

液晶表示装置２は、例えば、表示モードとしてＩＰＳ（In-Plane Switching）モードを採用した液晶ディスプレイとして実現される。本実施形態の場合、液晶表示装置２は、複数のリフレッシュレートのうちからユーザにより選択されたリフレッシュレートで映像を表示する。

図２は、液晶パネルの第１基板における表示領域１０について説明するための図である。

液晶パネルの第１基板には、垂直方向に伸びる複数のデータ線ＤＬと、水平方向に伸びる複数の走査線ＧＬと、が配置されている（図２参照）。以下、左から数えてＮ（Ｎ＝１，２，...）本目のデータ線ＤＬのことをデータ線ＤＬ_Ｎと記載し、上から数えてＮ（Ｎ＝１，２，...）本目の走査線ＧＬのことを走査線ＧＬ_Ｎと記載する。

また、第１基板には、薄膜トランジスタ１２（以下、ＴＦＴ１２と記載する）、ＴＦＴ１２のソースに接続された画素電極１４、及び共通電極１６で構成される画素がマトリクス状に配置される。なお、液晶表示装置２の表示モードが例えばＶＡ（Vertical Alignment）モードである場合、各共通電極１６は、第２の基板に配置されることになる。

［画素］
図３は画素について説明するための図であり、第Ｎ列（図２参照）に位置し且つ第Ｎ行（図２参照）に位置する画素を示す図である。同図に示すように、この画素は、第Ｎ列に位置しているので、本実施形態におけるＴＦＴ１２のドレインは、左から数えてＮ本目のデータ線ＤＬ_Ｎに接続される。また、この画素は、第Ｎ行に位置しているので、ＴＦＴ１２のゲートは、上から数えてＮ本目の走査線ＧＬ_Ｎに接続される。ここで、Ｖ_Ｇは、ＴＦＴ１２のゲートの電位を示す。また、Ｖ_Ｄは、ＴＦＴ１２のドレインの電位を示す。また、Ｖ_Ｓは、ＴＦＴ１２のソースの電位を示す。Ｖ_Ｓは、画素電極１４の電位でもある。また、Ｖ_ＣＯＭは共通電極１６の電位を示す。本実施形態では、Ｖ_ＣＯＭより高い電圧はプラスの極性の電圧となり、Ｖ_ＣＯＭより低い電圧はマイナスの極性の電圧となる。

［制御部］
制御部４は、例えばマイクロコンピュータやマイクロプロセッサなどの制御回路であり、データ線駆動部６や走査線駆動部８を制御する。具体的には、制御部４は、データ線駆動部６や走査線駆動部８を制御するための制御信号を生成し、データ線駆動部６や走査線駆動部８に出力する。制御部４には、各フレームの映像データが順次入力される。映像データは、各画素の階調値を含むデータである。階調値は階調を表す数値データであり、本実施形態の場合、階調値は、０から２５５までの整数値になる。階調値が２５５の場合、当該階調値は最大階調を表す。また、階調値が０である場合、当該階調値は最小階調を表す。制御部のさらに具体的な動作については、後述する。

［走査線駆動部とデータ線駆動部］
走査線駆動部８（出力手段）は、制御信号に従って、各走査線ＧＬに所定時間ずつオン電圧を出力する。具体的には、走査線駆動部８は、上から順番に（走査線ＧＬ_１から順番に）オン電圧を出力する。その結果、上方の画素行から順番に、該画素行に含まれる画素（正確には、該画素行に含まれる画素のＴＦＴ１２のゲート）へのオン電圧の出力が行われる。

図４は、走査線駆動部８の動作とデータ線駆動部６の動作とを説明するための図である。時間の経過を示す横軸の下方に、走査線ＧＬごとに該走査線ＧＬにオン電圧が出力される期間が示されている。また、横軸の上方には、データ線ＤＬ_Nの第Ｎ−２行目から第Ｎ＋２行目の各画素に映像信号電圧が出力される期間が示されている。特に、映像信号電圧が出力される期間はリフレッシュレートが高くなる場合に短くなり、オン電圧の出力を映像信号電圧が出力される期間の開始に合わせて開始すると、安定的にオン電圧が供給されない。そこで、映像信号電圧出力期間よりも前にオン電圧を出力する期間（以下、オン電圧出力期間と記載する）を開始することで、映像信号出力期間中にオン電圧が安定的に供給される。このため本実施形態では、同図に示すように、各走査線ＧＬには、上から順番に、長さ３×Ｔの期間、オン電圧が出力されるようにしている。

上述のように、上から順番にオン電圧が出力されるため、上から数えてＮ本目の走査線ＧＬ_Ｎには、Ｎ番目にオン電圧が出力されることになる。

図５は、走査線駆動部８から走査線ＧＬ_Ｎをはじめとする複数の走査線にゲート電圧Ｖ_ＧＮが出力される様子を示す図である。同図で示すように、走査線ＧＬ_Ｎに印加される電圧はｔ_Ｎ−２からｔ_Ｎ＋１の期間において閾値電圧Ｖ_ｔｈ以上となり、これにより、ＴＦＴ１２をオンにするためのオン電圧が出力される。そして、走査線ＧＬ_Ｎへのオン電圧の供給が終了するタイミング（具体的には、ｔ_Ｎ＋１）の画素電極１４の電位Ｖ_Ｓが、オン電圧出力期間の終了後も保持される（書き込まれる）こととなる。本明細書では、このオン電圧出力期間の終了後に一定となる画素電極１４の電位Ｖ_Ｓを、書込み電位というものとする。

［データ線駆動部］
データ線駆動部６は、制御部４から出力される制御信号に従って、各データ線ＤＬへの映像信号電圧の出力を、所定時間Ｔずつ繰り返し実行する。

具体的には、データ線駆動部６は、データ線ＤＬ_Ｎ（映像信号線）に、第Ｎ列に位置する画素（正確には、データ線ＤＬ_ＮにＴＦＴ１２のドレインが接続された画素）の階調値に基づく電圧を、該画素の映像信号電圧として出力する。ここにおいて、データ線駆動部６は、第Ｎ行に位置する画素の映像信号電圧を、Ｎ回目にデータ線ＤＬ_Ｎへと出力する。一つのデータ線ＤＬ_Ｎに着目した場合、結果的に、データ線駆動部６（映像信号出力手段）は、第Ｎ列に位置する各画素に、各画素のそれぞれに対応する映像信号電圧を、順次データ線ＤＬ_Ｎへと出力することになる。

以下、データ線駆動部６が一回の映像信号電圧の出力を行う長さＴの期間のことを映像信号出力期間と呼ぶ。

映像信号電圧の出力は、走査線駆動部８が各走査線ＧＬにオン電圧を出力するタイミングにおいて行われる。すなわち、走査線駆動部８が走査線ＧＬ_Ｎにオン電圧を出力しているときに、第Ｎ行に位置する画素（正確には、走査線ＧＬ_ＮにＴＦＴ１２のゲートが接続された画素）の映像信号電圧の出力が行われる。言い換えれば、第Ｎ行に位置する画素の映像信号電圧の出力が行われているときに、走査線ＧＬ_Ｎへのオン電圧の出力が行われる。図４において時間軸の上方に、行ごとに、該行に位置する画素の映像信号電圧が出力される期間が示されている。ここで、ｔ_Ｎは、第Ｎ行に位置する画素の映像信号電圧の出力が開始されたタイミングを示し、ｔ_Ｎ＋１は、第Ｎ行に位置する画素の映像信号電圧の出力が終了したタイミングを示す。上述のように、第Ｎ行に位置する画素の映像信号電圧の出力が行われているときに、走査線ＧＬ_Ｎへのオン電圧の出力が行われている。

また、図４を見てもわかるとおり、走査線ＧＬ_Ｎへのオン電圧の出力が、第Ｎ−２行に位置する画素の映像信号電圧の出力と同時に開始されるので、走査線ＧＬ_Ｎへのオン電圧の出力が、第Ｎ行より前の行に位置する画素の映像信号電圧の出力が行われているときにも行われている（図４参照）。

［リフレッシュレートに関して］
リフレッシュレートが高い場合（例えば、２４０ヘルツ）には、上述したように、各画素に映像信号が入力されるタイミングよりも前に、オン電圧が入力されるようにすることでオン電圧が安定的に供給される。しかしながら、リフレッシュレートが高い場合には、映像信号出力期間の長さ自体が短くなるため、画素電極の電位Ｖ_Ｓが、階調値に対応する電位になる前に映像信号出力期間が終了して書込み不足が生じ、画質が劣化するという問題がある。

そこで、この液晶表示装置２には、画素電極の電位Ｖ_Ｓがなるべく早期に目標とする電位になって安定させるように、オン電圧出力期間を映像信号出力期間の前に開始することに加えて、以下の工夫が施されている。

すなわち、この液晶表示装置２では、データ線駆動部６が、映像信号電圧として階調値に対応する電圧を有する階調信号電圧を映像信号出力期間の全期間にわたって出力するのではなく、画素電極の電位Ｖ_Ｓが変化するスピードを上げるためにまず階調信号電圧とは異なる電圧を有する補正階調信号電圧を映像信号電圧として出力してから、階調信号電圧を映像信号として出力するようになっている。

図６は上記の工夫を説明するための図であり、オン電圧出力期間における映像信号電圧及び画素電極１４の電位の推移を示す図である。ここでは、第Ｎ行に位置し且つ第Ｎ列に位置する画素（以下、注目画素と呼ぶ）に注目する。Ｖ_Ｓは、注目画素の画素電極の電位を示す。また、Ｖ_Ｄは、注目画素のＴＦＴ１２のドレインに入力された映像信号電圧を示す。

また、ｔ_Ｎからｔ_Ｎ＋１までの期間は、第Ｎ行に位置する注目画素の映像信号電圧の出力が行われた映像信号出力期間を示す。ここで、ｔ_Ｎからｔ_ＸＮまでの期間は、注目画素の映像信号電圧として上記補正階調信号電圧がデータ線ＤＬ_Ｎに出力された期間（第２期間）を示し、ｔ_ＸＮからｔ_Ｎ＋１までの期間は、注目画素の映像信号電圧として上記階調信号電圧がデータ線ＤＬ_Ｎに出力された期間（第１期間）を示す。

また、走査線ＧＬ_Ｎにオン電圧が出力される期間のうちｔ_Ｎ−２からｔ_Ｎまでの期間は、注目画素の２つ上の画素の映像信号電圧の出力が行われた映像信号出力期間と、注目画素の１つ上の画素の映像信号電圧の出力が行われた映像信号出力期間となっている。そして、ｔ_Ｎ−２からｔ_Ｎまでの２つの映像信号出力期間においても、第１期間と第２期間が割り当てられている。すなわち、ｔ_Ｎ−２からｔ_Ｎまでの期間は、第Ｎ−２行、および、第Ｎ−１行に位置する画素の映像信号電圧の出力が行われるため、第Ｎ行に位置する注目画素の画素電極１４の電位が変動する。

結果的に、ｔ_Ｎからｔ_ＸＮまでの期間におけるＶ_Ｄの値Ｖ＋ΔＶは上記補正階調信号電圧の電位を示し、ｔ_ＸＮからｔ_Ｎ＋１までの期間におけるＶ_Ｄの値Ｖは上記階調信号電圧の電位を示すことになる。また、ΔＶは、階調信号電圧と補正階調信号電圧との電位差を示すことになる。また、１つ前の順番の画素に映像信号電圧が入力される第１期間のＶ_Ｄの値Ｖ_αは、１つ上の画素の階調信号電圧を示し、同様に、１つ前の順番の画素に映像信号電圧が入力される第２期間のＶ_Ｄの値Ｖ_βは、１つ上の画素の補正階調信号電圧を示す。さらに、２つ前の順番の画素における第１期間のＶ_Ｄの値Ｖ_γは、２つ上の画素の階調信号電圧を示し、２つ前の順番の画素における第２期間のＶ_Ｄの値Ｖ_δは、２つ上の画素の補正階調信号電圧を示す。

また、Ｖ_０は、オン電圧出力期間の開始時ｔ _Ｎ−２ におけるＶ_Ｓの値を示しており、共通電極１６の電位であってよい。

図６に示すように、この液晶表示装置２では、ｔ_Ｎからｔ_ＸＮまでの期間は階調信号電圧とは異なる補正階調信号電圧が出力される。注目画素の画素電極の電位は、ｔ_Ｎまでは注目画素の１以上前の順番の画素の映像信号電圧の影響を受けて変動する。しかし本実施形態では、補正階調信号電圧Ｖ＋ΔＶが、注目画素の階調値だけでなく、１以上前の順番となる複数の画素の階調値に基づいて設定されるため、映像信号出力期間が終了するｔ_Ｎ＋１までにＶｓが目標とする電位Ｖに達して安定しやすくなる。これにより、高リフレッシュレートの場合にも、映像信号出力期間の終了までに、画素電極の電位Ｖ_Ｓが目標とする階調値に対応する電位で安定するように制御される。

以下においては、映像信号出力期間の終了までに画素電極の電位Ｖ_Ｓを安定させるための、制御部４の動作を具体的に説明する。

［制御部の詳細］
図７は、制御部４（制御手段）の具体的構成を示す図である。同図に示すように、制御部４は、階調信号電圧生成部２０と、補正部２４と、補正階調信号電圧生成部２６と、を含む。

本実施形態の場合、液晶表示装置２では、各画素が順次走査方式に応じた順序で選択される。そして、画素が選択されるごとに、階調信号電圧生成部２０、補正部２４、及び補正階調信号電圧生成部２６が、以下に説明するように動作する。なお、以下においては、注目画素（第Ｎ行に位置し且つ第Ｎ列に位置する画素）が選択される場合について説明するものとし、注目画素の階調値を「Ｐ_Ｎ」とする。また、第Ｎ−１行且つ第Ｎ列に位置する画素の階調値をＰ_Ｎ−1とし、第Ｎ−２行且つ第Ｎ列に位置する画素の階調値をＰ_Ｎ−2と表記する。

［階調信号電圧生成部］
階調信号電圧生成部２０は、注目画素の階調値Ｐ_Ｎに基づいて、階調値Ｐ_Ｎに対応する階調信号電圧Ｖを生成する。具体的には、階調信号電圧生成部２０は、ＤＡ変換を行うことにより、階調信号電圧Ｖを生成する。

なお、本実施形態の場合、階調値「０」に対応する階調信号電圧Ｖが、共通電極１６の電位Ｖ_ＣＯＭになるよう設定されている。

そして、階調信号電圧生成部２０は、階調信号電圧Ｖをデータ線駆動部６へと出力する。データ線駆動部６は、制御信号に従い、この階調信号電圧Ｖを注目画素の映像信号電圧として第１期間に出力することになる。

［補正部］
補正部２４は、注目画素の階調値Ｐ_Ｎと、注目画素よりも前の順番となる１又は複数の画素の階調値（Ｐ_Ｎ−１・・・）とに基づいて、補正階調信号電圧Ｖ＋ΔＶを生成するための基礎となる補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。本実施形態の場合、まず、補正部２４は、注目画素の階調値Ｐ_Ｎと共に、ラインメモリに記憶される、注目画素の１つ前の順番となる画素の階調値Ｐ_Ｎ−１と、２つ前の順番となる画素の階調値Ｐ_Ｎ−２の入力を別途受け入れる。次に、補正部２４は、階調値Ｐ_Ｎ−２と、階調値Ｐ_Ｎ−1と、制御量を対応付けてなるルックアップテーブル（以下、ＬＵＴ）を記憶手段から読み出し、入力された階調値Ｐ_Ｎ−１と階調値Ｐ_Ｎ−２とに関連付けられた制御量を取得する。そしてさらに、前記制御量と、階調値Ｐ_Ｎと、補正量ΔＰ_Ｎを対応づけてなるルックアップテーブルを記憶手段から読み出して補正量ΔＰ_Ｎを取得し、取得された補正量ΔＰ_Ｎに注目画素の階調値Ｐ_Ｎを加算することにより、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。なお、補正量ΔＰ_Ｎは、階調信号電圧と補正階調信号電圧の電位差を階調値に換算したものに相当する。

図８Ａは、本実施形態における補正部２４の構成を示す図である。同図で示されるように、補正部２４は、ＬＵＴ参照部２４０ａ及びＬＵＴ参照部２４０ｂを有しており、上述のようにして、階調値Ｐ_Ｎ〜Ｐ_Ｎ−２が入力されることにより補正階調値Ｐ_Ｎ＋ΔＰ_Ｎが取得される。なお、補正部２４の変形例については、後述する。

［補正階調信号電圧生成部］
そして、補正階調信号電圧生成部２６は、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎに基づいて、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎに対応する補正階調信号電圧Ｖ＋ΔＶを生成する。具体的には、補正階調信号電圧生成部２６は、ＤＡ変換を行うことにより、補正階調信号電圧Ｖ＋ΔＶを生成する。したがって、注目画素の階調値Ｐ_Ｎと、注目画素よりも前の順番となる１又は複数の画素の階調値とに基づいて、第２期間に映像信号電圧として出力される補正階調信号電圧Ｖ＋ΔＶが生成されることとなる。

補正階調信号電圧Ｖ＋ΔＶを生成すると、補正階調信号電圧生成部２６は、補正階調信号電圧Ｖ＋ΔＶをデータ線駆動部６へと出力する。データ線駆動部６は、制御信号に従い、この補正階調信号電圧Ｖ＋ΔＶを注目画素の映像信号電圧として第２期間に出力することになる。

以上のようにして、注目画素の階調値と、注目画素よりも前の順番となる１または複数の画素の階調値に基づいて補正階調信号電圧が設定される。特に、高リフレッシュレートになってくるにつれて、オン電圧を安定的に供給するために、注目画素の１つ前でなく２つ以上前の画素の映像信号出力期間中にオン電圧を入力する必要が生じてくる。その理由は、図５のｔ_Ｎ〜ｔ_Ｎ＋１の期間で示されるように、映像信号出力期間中は、オン電圧も一定になって安定している状態となるのが望ましいためである。そして、図６で示すように、注目画素の２つ以上前の画素の映像信号出力期間中にオン電圧が入力されると、注目画素の映像信号出力期間（ｔ_Ｎ〜ｔ_Ｎ＋１）が開始する前には、ドレインＶ_Ｄの電位が変動（Ｖ_α〜Ｖ_δ）して、画素電極の電位Ｖ_Ｓが変動することとなる。このような場合に、注目画素よりも１つ前および２つ前の画素を含む複数の画素の階調値に基づいて、第２期間（ｔ_Ｎ〜ｔ_ＸＮ）における補正階調信号電圧Ｖ＋ΔＶを生成することで、画素電極の電位Ｖ_Ｓを目標とする電位であるＶに、早いタイミングで安定できるようになる。これにより、高リフレッシュレート時の書込み不足に起因する画質の劣化が、抑制されるようになる。

［第１の実施形態の変形例１］
ここで、本実施形態の変形例１について説明する。図８Ｂは、本実施形態の変形例１における補正部２４の構成を概念的に示す図である。補正部２４の構成とオン電圧出力期間の長さ以外については上記の実施形態と同様であるため説明を省略する。図８Ｂで示されるように、補正部２４では、階調値の入力数が増大するのに応じて、ＬＵＴ参照部２４１ａ〜２４１ｃが多段構成となっている。上記の第１の実施形態では、補正部２４は、注目画素の階調値Ｐ_Ｎの他に、ラインメモリに記憶された１つ前の順番の階調値Ｐ_Ｎ−１と２つ前の順番の階調値Ｐ_Ｎ−２の入力を受け入れて、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得しているが、変形例１では、さらに前の順番の階調値を取得して補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。オン電圧出力期間が映像信号出力期間の４倍、５倍・・・と長くなる場合には、注目画素の前の順番となる画素の階調値の入力を３つ、４つと増やすことにより、補正階調信号電圧の精度を向上し、画素電極の電位Ｖ_Ｓを目標とする電位に確実に調整できる。

［第１の実施形態の変形例２］
次に、本実施形態の変形例２について説明する。図８Ｃは、本実施形態の変形例２における補正部２４の構成を概念的に示す図である。補正部２４の構成以外については上記の実施形態と同様であるため説明を省略する。図８Ｃで示されるように、補正部２４は、注目画素の階調値Ｐ_Ｎと、ラインメモリに記憶された１つ前の順番の階調値Ｐ_Ｎ−１の入力を受け入れて、ＬＵＴ参照部２４２ａによってＬＵＴが参照されることにより補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。このように、注目画素の階調値Ｐ_Ｎと、注目画素の１つ前の順番となる画素の階調値Ｐ_Ｎ−１とに基づいて、補正階調信号電圧が設定されるようにしてよい。

また、図９Ａは、変形例２におけるＬＵＴ参照部２４２ａで参照されるＬＵＴを概念的に示す図である。同図で示されるＬＵＴは、８ｂｉｔ階調、即ち２５６階調を８段階に分割したものを表している。この場合、各階調間を等間隔とすると選択される階調は、０階調、３２階調、６４階調、９６階調、１２８階調、１６０階調、１９２階調、２２４階調、２５５階調の９階調となる。よって、テーブルとしては９×９のサイズとなる。このＬＵＴを参照することで、２つの階調値Ｐ_ＮおよびＰ_Ｎ−１の条件に関連付けられた補正量ΔＰ_Ｎが求められる。なお、補正量ΔＰ_Ｎを求める際には、線形補間をして値を求めるようにしてもよい。

また、図９Ｂのように、階調値Ｐ_Ｎ又は階調値Ｐ_Ｎ−１が、高階調よりも低階調となる場合に補正量ΔＰ_Ｎが細かく設定されるようにしたＬＵＴを参照するようにしてもよい。この場合のＬＵＴとしては、例えば、階調値Ｐ_Ｎが低階調側での階調間隔と高階調側での階調間隔が異なるように分割されたＬＵＴを用いるようにする。このようにすることで、本例では９ｘ９のテーブルが６ｘ６のテーブルになり、テーブルサイズを削減できる。これにより、階調値Ｐ_Ｎが低階調となる場合に、補正階調信号電圧の精度を向上させることができ、画素電極の電位Ｖ_Ｓを目標とする電位に確実に調整できる。図９ＢのようなＬＵＴは、本実施形態の他の変形例においても用いてもよい。
［第１の実施形態の変形例３］

次に、本実施形態の変形例３について説明する。図１０は、本実施形態の変形例３における補正部２４の構成を示す図である。補正部２４の構成以外については上記の実施形態と同様であるため説明を省略する。同図で示されるように、補正部２４は、注目画素の階調値Ｐ_Ｎと、ラインメモリに記憶された１つ前の順番の階調値Ｐ_Ｎ−１、２つ前の順番の階調値Ｐ_Ｎ−２の入力を受け入れて、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。

具体的には、まず、ＬＵＴ参照部２４３ｃは、階調値Ｐ_Ｎ−１と、階調値Ｐ_Ｎ−２と、補正量Δ’Ｐ _Ｎ−１ とを対応づけてなるＬＵＴを記憶手段から読み出し、入力された２つの値に対応する補正量Δ’Ｐ _Ｎ−１ を取得する。次に、補正情報演算部２４３ｂは、補正量Δ’Ｐ _Ｎ−１ と、階調値Ｐ_Ｎ−１とが入力されることにより、これらを合計して補正階調値Ｐ_Ｎ−１＋Δ’Ｐ _Ｎ−１ を取得する。そして最後に、ＬＵＴ参照部２４３ａは、補正情報演算部２４３ｂで取得された補正階調値Ｐ_Ｎ−１＋Δ’Ｐ _Ｎ−１ と、階調値Ｐ_Ｎとを対応づけてなるＬＵＴを記憶手段から読み出し、入力された２つの値に対応する補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。このようにすることで、ＬＵＴ参照部２４３ｃで取得される補正量のデータ量を、ＬＵＴ参照部２４３ａで取得される補正階調値のデータ量よりも小さくできるので、補正部２４における回路規模を小さくできる。

図１１は、変形例３の場合において、１フレーム期間の表示処理の制御フローチャートを説明する図である。同図では、説明を簡略化するために、注目画素が存在する第Ｎ列（所定列）の表示処理を述べている。

表示処理が開始すると、まず、ラインカウンタが初期化される（Ｓ１１１）。次に、補正部２４が、第Ｎ−２行から第Ｎ行までの画素の階調値を取得する（Ｓ１１２）。このとき、Ｎ＝１の場合には、第Ｎ−２行および第Ｎ−１行の画素の階調値として、０を取得するように初期設定してよい。その後、補正部２４は、ＬＵＴを参照することにより、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得し（Ｓ１１３）、さらに、補正階調信号電圧生成部２６は、補正階調信号電圧Ｖ＋ΔＶを生成する（Ｓ１１４）。一方、階調信号電圧生成部２０は、入力された階調値Ｐ_Ｎに基づいて、階調信号電圧Ｖを生成する（Ｓ１１５）。これにより、映像信号期間の第２期間には補正階調信号電圧が出力され、第１期間には階調信号電圧が出力されて、第Ｎ行の画素に電位が書き込まれる（Ｓ１１６）。

Ｓ１１６の後に、全行の書込みが終了しているか否かを判断し（Ｓ１１７）、終了していない場合には、ラインカウンタを加算して（Ｓ１１８）、再び、Ｓ１１２〜Ｓ１１６までの処理を繰り返す。全行の書込みが終了している場合には、１フレーム期間の表示処理が終了となる。

なお、変形例３では、ＬＵＴ参照部２４３ａ，２４３ｃにより、階調値Ｐ_Ｎ〜Ｐ_Ｎ−２の入力を受け入れて、補正階調値Ｐ _Ｎ ＋ΔＰ _Ｎ を取得しているが、３次元のＬＵＴを参照することにより、補正階調値Ｐ _Ｎ ＋ΔＰ _Ｎ を取得してもよい。

[第１の実施形態の変形例４]
次に、本実施形態の変形例４について説明する。図１２は、本実施形態の変形例４における補正部２４の構成を概念的に示す図である。補正部２４の構成以外については上記の実施形態と同様であるため説明を省略する。変形例４の補正部２４は、第Ｎ行の補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得するための入力として、第Ｎ−１行の補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１を、遅延回路２４４ｃを介することにより取得している。

具体的には、まず、ＬＵＴ参照部２４４ｂは、階調値Ｐ_Ｎ−１と、補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１と、補正情報とを関連づけてなるＬＵＴを参照することにより、２つの入力に基づいて制御量を取得する。そして、ＬＵＴ参照部２４４ａは、当該制御量と、階調値Ｐ_Ｎと、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを対応づけてなるＬＵＴを参照することにより、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。このようにすることで、１つ前の画素の階調値Ｐ_Ｎ−１および補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１に基づいて、補正階調信号電圧Ｖ＋ΔＶが取得されることとなる。なお、この場合における補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１は、少なくとも階調値Ｐ_Ｎ−１と階調値Ｐ_Ｎ−２に基づいて生成されているため、結果的に、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎは、１つ以上前の順番となる複数画素の階調値に基づいて生成されているといえる。

図１３は、変形例４の場合において、１フレーム期間の表示処理の制御フローチャートを説明する図である。

表示処理が開始すると、まず、ラインカウンタが初期化される（Ｓ１３１）。次に、補正部２４が、第Ｎ−１行から第Ｎ行までの画素の階調値、さらに、第Ｎ−１行における補正階調値を取得する（Ｓ１３２）。このとき、Ｎ＝１の場合には、第Ｎ−１行における画素の階調値や補正階調値の初期設定として、０を取得するようにしてよい。その後、補正部２４は、ＬＵＴを参照することにより、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得し（Ｓ１３３）、さらに、補正階調信号電圧生成部２６は、補正階調信号電圧Ｖ＋ΔＶを生成する（Ｓ１３４）。一方、階調信号電圧生成部２０は、入力された階調値Ｐ_Ｎに基づいて、階調信号電圧Ｖを生成する（Ｓ１３５）。これにより、映像信号期間の第２期間には補正階調信号電圧が出力され、第１期間には階調信号電圧が出力されて、第Ｎ行の画素に電位が書き込まれる（Ｓ１３６）。

そしてＳ１３６の後に、全行の書込みが終了しているか否かを判断し（Ｓ１３７）、終了していない場合には、ラインカウンタを加算して（Ｓ１３８）、再び、Ｓ１３２〜Ｓ１３６までの処理を繰り返す。全行の書込みが終了している場合には、１フレーム期間の表示処理が終了となる。

［第２の実施形態］
次に、本発明の第２の実施形態にかかる液晶表示装置について説明する。図１４は、第２の実施形態に係る液晶表示装置の構成図である。同図で示すように、本実施形態の液晶表示装置２では、書込み電位検出部１１（検出回路）が含まれるほかは、第１の実施形態とほぼ同様である。このため、第１の実施形態と同様となる部分については説明を適宜省略するものとする。

図１４で示すように、書込み電位検出部１１は、検出線ＤＴＬと接続されて、当該検出線ＤＴＬは、画像を表示する表示領域１０の外側に設けられた検出画素群とさらに接続される。書込み電位検出部１１は、検出画素１２２の状態から画素への書き込み状態を検出し、検出データを制御部４（補正部２４）に送信するようになっている。なお、検出画素は、第２の実施形態では各行に備えられ、注目画素の列に対応する映像信号が入力されるが、一部の行に備えられるようにしても良く、個数は適宜設定してよい。また、検出画素は、各列に備えられるようにしてもよいし、一部の列に備えられるようにしてもよい。

図１５は、第２の実施形態に係る液晶表示装置２の補正部２４の構成を概念的に説明する図である。同図で示されるように、補正部２４は、第Ｎ行の画素の階調値Ｐ_Ｎと、注目画素と同列にある第Ｎ−１行の画素の書込み電位とを入力として、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得するようにしている。

具体的には、まず、書込み電位検出部１１は、第Ｎ−１行の書込み電位を検出画素から検出し、当該書込み電位を検出データとして補正部２４に入力する。ＬＵＴ参照部２４５ａは、第Ｎ行の画素の階調値Ｐ_Ｎと、第Ｎ−１行の検出結果と、補正量ΔＰ_Ｎとを関連付けたＬＵＴを参照することにより、補正量ΔＰ_Ｎを取得する。そしてさらに、補正階調値演算部２４５ｂは、補正量ΔＰ_Ｎと、階調値Ｐ_Ｎとを合計することにより、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。このようにして、補正階調信号電圧に書込み電位検出部１１の検出データを反映させることで、映像信号出力期間が短くなる場合においても、オン電圧出力期間中に、画素電極の電位Ｖ_Ｓが安定しやすくできる。

［第２の実施形態の変形例１］
図１６は、第２の実施形態における変形例１の補正部２４の構成を概念的に示す図である。補正部２４の構成以外については第２の実施形態と同様であるため説明を省略する。

図１６で示されるように、補正部２４は、さらに比較部２４６ｃを備えており、比較部２４６ｃには、第Ｎ−１行の書込み電位と第Ｎ−１行の階調値Ｐ _Ｎ−１ とが入力される。そしてこれらの比較結果（ｄ）は、目標とする階調値に対応する電位と、書込み電位の差に相当することとなる。一方、ＬＵＴ参照部２４６ａは、第Ｎ行の画素の階調値Ｐ_Ｎと、第Ｎ−１行の画素の階調値Ｐ_Ｎ−１と、補正量ΔＰ_Ｎとが対応付けられたＬＵＴを参照することにより、２つの入力に対応する補正量ΔＰ_Ｎを取得する。そして、補正階調値演算部２４６ｂでは、補正量ΔＰ_Ｎと、第Ｎ行の画素の階調値Ｐ_Ｎが入力されてこれらが加算される際に、さらに、第Ｎ−１行における比較結果の差が反映されるようにする（例えば、第Ｎ行の画素の補正階調値をＰ_Ｎ＋ΔＰ_Ｎ＋ｄもしくは、Ｐ_Ｎ＋ΔＰ_Ｎ＋ｄ×２とする）ことで、画素電極の電位Ｖ_Ｓを目標とする電位に確実に調整できる。

図１７は、第２の実施形態の変形例１の場合において、１フレーム期間の表示処理の制御フローチャートを説明する図である。

表示処理が開始すると、まず、ラインカウンタが初期化される（Ｓ１７１）。次に、補正部２４が、第Ｎ−１行から第Ｎ行までの画素の階調値、さらに、第Ｎ−１行における書込み電位を取得する（Ｓ１７２）。このとき、Ｎ＝１の場合には、第Ｎ−１行における画素の階調値や書込み電位の初期設定値として、０を取得するようにしてよい。その後、補正部２４は、ＬＵＴを参照して補正量ΔＰ_Ｎを取得し（Ｓ１７３）、第Ｎ−１行の画素の書込み電位と第Ｎ−１行の画素の階調値を比較する（Ｓ１７４）。そして、Ｓ１７５において、Ｓ１７４の比較結果を反映して、第Ｎ行の補正階調値を取得する。この補正階調値に基づいて、補正階調信号電圧生成部２６は補正階調信号電圧を生成する（Ｓ１７６）。一方、階調信号電圧生成部２０は、Ｓ１７２で取得された階調値Ｐ_Ｎに基づいて、階調信号電圧Ｖを生成する（Ｓ１７７）。これにより、映像信号期間の第２期間には補正階調信号電圧が出力され、第１期間には階調信号電圧が出力されて、第Ｎ行の画素に電位が書き込まれる（Ｓ１７８）。

そしてＳ１７８の後に、全行の書込みが終了しているか否かを判断し（Ｓ１７９）、終了していない場合には、書込み電位検出部１１は、第Ｎ行の画素における書込み電位を検出する（Ｓ１８０）。その後、ラインカウンタを加算して（Ｓ１８１）、再び、Ｓ１７２〜Ｓ１７８までの処理を繰り返す。全行の書込みが終了している場合には、１フレーム期間の表示処理が終了となる。

［第２の実施形態の変形例２］
図１８は、第２の実施形態における変形例２の補正部２４の構成を概念的に示す図である。補正部２４の構成以外については第２の実施形態と同様であるため説明を省略する。

図１８で示されるように、補正部２４は、比較部２４７ｃを備えており、比較部２４７ｃには、第Ｎ−１行の書込み電位と第Ｎ−１行の階調値Ｐ_Ｎ−１とが入力される。そして、これらの２つの入力の比較結果（ｄ）は、目標とする階調値に対応する電位と、書込み電位の差に相当するものである。変形例２では、比較部２４７ｃによる比較結果は、ＬＵＴ参照部２４７ａで参照されるＬＵＴの更新に用いられる。一方、ＬＵＴ参照部２４７ａは、第Ｎ行の階調値Ｐ_Ｎと、第Ｎ−１行の階調値Ｐ_Ｎ−１と、補正量ΔＰ_Ｎとが対応付けられたＬＵＴを参照することにより、２つの入力に基づいて補正量ΔＰ_Ｎを取得する。補正階調値演算部２４７ｂは、補正量ΔＰ_Ｎと、第Ｎ行の画素の階調値Ｐ_Ｎとの２つの入力を受け入れて、第Ｎ行の補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。補正量ΔＰ_Ｎを出力するためのＬＵＴが、書込み電位検出部１１による検出データにより更新されることで、画素電極の電位Ｖ_Ｓを目標とする電位に確実に調整できる。

図１９は、第２の実施形態の変形例２の場合において、１フレーム期間の表示処理の制御フローチャートを説明する図である。

表示処理が開始すると、まず、ラインカウンタが初期化される（Ｓ１９１）。次に、補正部２４が、第Ｎ−１行から第Ｎ行までの画素の階調値を取得する（Ｓ１９２）。このとき、Ｎ＝１の場合には、第Ｎ−１行における画素の階調値や書込み電位の初期設定値として、０を取得するようにしてよい。その後、補正部２４は、ＬＵＴを参照して第Ｎ行の補正量階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得し（Ｓ１９３）し、補正階調信号電圧生成部２６は、補正階調信号電圧Ｖ＋ΔＶを生成する（Ｓ１９４）。一方、階調信号電圧生成部２０は、Ｓ１９２で取得された階調値Ｐ_Ｎに基づいて、階調信号電圧Ｖを生成する（Ｓ１９５）。取得された補正階調信号電圧及び階調信号電圧により、第Ｎ行の画素に電位が書き込まれる（Ｓ１９６）。

そしてＳ１９６の後に、全行の書込みが終了しているか否かを判断し（Ｓ１９７）、終了していない場合には、書込み電位検出部１２は、第Ｎ行の画素における書込み電位を検出して（Ｓ１９８）、第Ｎ行の画素の書込み電位と階調値Ｐ_Ｎとを比較する（Ｓ１９９）。そしてこの比較結果をＬＵＴに反映することによりＬＵＴを更新し（Ｓ２００）、ラインカウンタを加算する（Ｓ２０１）。これにより再び、Ｓ１９２〜Ｓ１９６までの処理が繰り返されることとなるが、Ｓ１９３で用いられるＬＵＴは、Ｓ２００で書込み電位の検出データに基づいて更新されることとなるため、画素の階調値と書込み電位の検出値との差を小さくでき、画素電極の電位Ｖ_Ｓを目標とする電位に確実に調整できる。また、ラインカウンタが所定値に達して、全行の書込みが終了している場合には、１フレーム期間の表示処理が終了となる。

［第３の実施形態］
次に、本発明の第３の実施形態にかかる液晶表示装置について説明する。図２０は、第３の実施形態に係る液晶表示装置における補正部２４の構成を概念的に説明する図である。この補正部２４以外の構成については、第３の実施形態は第１の実施形態とほぼ同様である。このため、第１の実施形態と同様となる部分については説明を適宜省略するものとする。

図２０で示されるように、補正部２４は、第Ｎ−１行の画素に書き込まれた電位を推定する書込み電位推定部２４８ｄを有している。書込み電位推定部２４８ｄには、第Ｎ−１行の階調値Ｐ_Ｎ−１および補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１が入力される。補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１は、遅延回路２４８ｃを介して入力される。書込み電位推定部２４８ｄは、この２つの入力から、第Ｎ−１行の画素に書き込まれた電位を推定する。具体的には、書込み電位推定部２４８ｄは、具体的には、階調値Ｐ_Ｎ−１と、補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１と、書込み電位推定結果とを対応づけてなるＬＵＴを記憶手段から読み出し、２つの入力に対応づけられた書込み電位の推定結果を出力する。

そして、ＬＵＴ参照部２４８ａは、第Ｎ行の階調値Ｐ_Ｎと、第Ｎ−１行の画素の書込み電位の推定結果と、補正量ΔＰ_Ｎとが対応づけられたＬＵＴを参照して、２つの入力に対応づけられた補正量ΔＰ_Ｎを出力する。また、補正階調値演算部２４８ｂは、補正量ΔＰ_Ｎと第Ｎ行の階調値Ｐ_Ｎとを合計することにより、第Ｎ行の補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを出力する。

第３の実施形態では、第Ｎ行の階調値Ｐ_Ｎと、第Ｎ−１行の階調値Ｐ_Ｎ−１と、第Ｎ−１行の補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１とに基づいて、第Ｎ行における補正階調信号電圧が生成される。そして、第Ｎ−１行の補正階調値Ｐ_Ｎ−１＋ΔＰ_Ｎ−１は、第Ｎ−１行の前の順番の階調値に基づいて生成されることから、結果的に、第Ｎ行の画素における映像信号出力期間に出力される補正階調信号電圧は、第Ｎ−１行以前の複数の画素に基づいて生成されると言える。

［第３の実施形態の変形例１］
次に、図２１は、第３の実施形態における変形例１の補正部２４の構成を概念的に示す図である。補正部２４の構成以外については第３の実施形態と同様であるため説明を省略する。

図２１で示されるように、第Ｎ行の階調値は、ＬＵＴ参照部２４９ａと書込み電位推定部２４９ｂに入力される。また、書込み電位推定部２４９ｂは、推定結果がフィードバックされて遅延回路２４９ｃにより再び入力されるようになっている。したがって、書込み電位推定部２４９ｂには、第Ｎ行の階調値Ｐ_Ｎと共に、第Ｎ−１行の書込み推定結果が入力される。この書込み電位推定部２４９ｂは、具体的には、第Ｎ行の階調値Ｐ_Ｎと、第Ｎ−１行の書込み推定結果と、第Ｎ行の書込み推定結果とが関連づけられたＬＵＴを参照することにより、２つの入力に基づいて、第Ｎ行の書込み推定結果を出力する。そして出力された第Ｎ行の書込み推定結果は、遅延回路２４９ｃを経てＬＵＴ参照部２４９ａに入力される。このため、ＬＵＴ参照部２４９ａに第Ｎ行の階調値Ｐ_Ｎが入力される際には、第Ｎ−１行の書込み推定結果として遅延回路２４９ｃを経てＬＵＴ参照部２４９ａに入力されることとなる。

そしてＬＵＴ参照部２４９ａは、第Ｎ行の階調値Ｐ_Ｎと、第Ｎ−１行の書込み推定結果と、補正階調値Ｐ_Ｎ＋ΔＰ_Ｎとを対応づけたＬＵＴを参照することにより、２つの入力から補正階調値Ｐ_Ｎ＋ΔＰ_Ｎを取得する。

第３の実施形態の変形例１においては、第Ｎ行の補正階調信号電圧を生成する際に、第Ｎ行の階調値と、第Ｎ−１行の書込み電位推定結果とに基づいている。そしてこの第Ｎ−１行の書込み電位推定結果は、第Ｎ−１行の階調値と、第Ｎ−２行の書込み電位推定結果に基続いて出力される。したがって、結果的に、第Ｎ行の補正階調信号電圧は、第Ｎ行の階調値Ｐ_Ｎや第Ｎ−１行の階調値Ｐ_Ｎ−１のみならず、第Ｎ行よりも前の複数の画素の階調値に基づいて生成されると言える。

なお、本発明の実施形態は、上記実施形態だけに限らない。

なお、注目画素の階調値が「２５５」であり且つ注目画素の一つ上の（すなわち、一つ前の）画素の階調値が「０」である場合については、例えば以下のようにする補正階調信号電圧を設定する。具体的には、「２５５」の階調値が共通電極１６の電位Ｖ_ＣＯＭに対してプラスの極性となる場合には、補正階調信号電圧Ｖ＋ΔＶは、最大階調を表す階調値「２５５」に対応する電圧を超える電圧としてよい。逆に、「２５５」の階調値が共通電極１６の電位に対してマイナスの極性となる場合には、補正階調信号電圧Ｖ＋ΔＶは、「２５５」に対応する電圧よりも低い電圧としてよい。

また、注目画素の階調値が、「０」であり且つ注目画素の一つ上の画素階調値が「２５５」である場合については、例えば、以下のように補正階調信号電圧を設定する。具体的には、一つ上の画素の階調値がＶ_ＣＯＭに対して正極性となる場合には、補正階調信号電圧を共通電極１６の電位よりも低い電位にしてもよく、フレーム反転時において負極性となる階調値「０」〜「２５５」の範囲内の電位で設定してもよい。逆に、一つ上の画素の階調値がＶ_ＣＯＭに対して負極性の場合には、補正階調信号電圧を共通電極１６の電位よりも高い電位にしてもよく、フレーム反転時において正極性となる階調値「０」〜「２５５」の範囲内の電位で設定してもよい。つまり、補正階調信号電圧Ｖ＋ΔＶは、注目画素の一つ上の画素の階調値「２５５」に対応する電圧とは極性が異なる電圧としてよい。

また、上記各実施形態では、走査線駆動部８は、走査線ＧＬ_Ｎへのオン電圧の出力を、第Ｎ行より２行前の第Ｎ−２行に位置する画素に対応する映像信号電圧の出力がデータ線駆動部６によって行われているときに開始していたが、第Ｎ行より一行以上前の順番の画素に対応する映像信号電圧の出力が行われているときに開始してもよいのはいうまでもない。

また、上記の実施形態のように注目画素の階調値Ｐ_Ｎに基づいて補正階調信号電圧を生成するのではなく、注目画素の階調信号電圧に基づいて補正階調信号電圧を生成しても良い。このような場合も、階調値に基づいて補正階調信号電圧が生成されているといえる。

また、例えば、データ線駆動部６は、第１行に位置する画素、さらには、第２行に位置する画素の映像信号電圧を、他の行に位置する画素の映像信号電圧より長い期間、出力するようにしてもよい。例えば、リフレッシュレートが高い場合に、第１行以外の行に位置する画素の映像信号電圧が出力されるときの映像信号出力期間を例えば２４０分の１秒とし、第１行や第２行に位置する画素の映像信号電圧が出力されるときの映像信号出力期間を２倍の１２０分の１秒としてもよい。この場合、他の行に位置する画素の映像信号電圧より長く第１行に位置する画素の映像信号電圧が出力されるよう、制御部４がデータ線駆動部６を制御すればよい。

また、上記実施形態では、第２期間に出力される補正階調信号電圧Ｖ＋ΔＶを調整することにより、画素電極の電位Ｖ_Ｓを安定化して書込み不足が生じにくくなるようにしているが、補正階調信号電圧Ｖ＋ΔＶが出力される期間を制御する（第２期間の長さを制御する）ことにより、画素電極の電位Ｖ_Ｓを安定化するようにしてもよい。

なお、上記の各実施形態では、液晶表示装置の駆動方式をＩＰＳ（In Plane Switching）方式としているが、ＶＡ（Vertically Aligned）方式や、ＴＮ（Twisted Nematic）方式などの他の方式の駆動方式であってもよい。本発明は、その技術的思想を逸脱しない範囲内において、当業者によって適宜変更してもよい。

２ 液晶表示装置、４ 制御部、６ データ線駆動部、８ 走査線駆動部、１０ 表示領域、１１ 書込み電位検出部、１２ 薄膜トランジスタ（ＴＦＴ）、１４ 画素電極、１６ 共通電極、２０ 階調信号電圧生成部、２４ 補正部、２６ 補正階調信号電圧生成部、ＤＬ データ線、ＧＬ 走査線、ＤＴＬ 検出線。

Claims (8)

1. 画素電極と該画素電極にソース電極が接続されている薄膜トランジスタとを含む複数の画素と、
   前記複数の画素の各々に含まれる前記薄膜トランジスタのドレイン電極が接続された１つの映像信号線と、
   前記画素ごとに、所定の順番で、該画素に含まれる前記薄膜トランジスタをオンするためのオン電圧を、該薄膜トランジスタのゲート電極へと出力する出力手段と、
   前記所定の順番で、前記画素ごとに該画素に対応する映像信号電圧を、前記映像信号線を介して出力する映像信号出力手段と、
   を含む液晶表示装置であって、
   前記映像信号出力手段は、
   前記画素の映像信号電圧を出力する期間のうちの第１期間では、該画素の階調値に対応する電圧を有する階調信号電圧を該画素の映像信号電圧として出力し、前記期間のうちの前記第１期間より前の第２期間では、前記階調信号電圧とは異なる電圧を有する補正階調信号電圧を該画素の映像信号電圧として出力し、
   前記液晶表示装置は、
   前記画素の補正階調信号電圧を、該画素の階調値と、該画素とは異なる１又は複数行前の画素の階調値とに基づいて生成する制御手段をさらに含み、
   前記制御手段は、
   前記画素の階調値と、該画素より前の順番となる１又は複数の画素の階調値とに基づいて、該画素の補正階調値を出力する補正手段と、
   前記補正手段から出力された前記補正階調値に基づいて、前記補正階調信号電圧を生成する補正階調信号電圧生成手段と、を含み、
   前記補正手段は、
   前記画素の補正階調値を、該画素の階調値と、該画素の１つ前の順番となる画素の階調値と、該画素の１つ前の順番となる画素の補正階調値とに基づいて出力するのであって、
   該画素の１つ前の順番となる画素の補正階調値は、少なくとも、該画素の１つ前および該画素の２つ前の順番となる２つの画素の階調値に基づいて出力されること、
   を特徴とする液晶表示装置。
2. 請求項１に記載された液晶表示装置であって、
   前記制御手段は、
   前記画素の補正階調信号電圧を、該画素の１つ前と２つ前の順番となる２つの画素を含む複数の画素の階調値に基づいて生成すること、
   を特徴とする液晶表示装置。
3. 請求項１に記載された液晶表示装置であって、
   前記出力手段は、
   前記画素に含まれる前記薄膜トランジスタをオンするためのオン電圧の出力を、該画素より１つ以上前の順番の画素に対応する映像信号電圧が前記映像信号出力手段から出力されているときに、開始すること、
   を特徴とする液晶表示装置。
4. 請求項１に記載された液晶表示装置は、
   前記画素電極に書き込まれた電位に対応する信号線電位を検出する検出手段をさらに含み、
   前記制御手段は、
   前記画素の補正階調信号電圧を、該画素の階調値と、該画素より１つ前の順番となる画素の前記画素電極に書き込まれた電位に対応する信号線電位に基づいて生成すること、
   を特徴とする液晶表示装置。
5. 請求項１に記載された液晶表示装置であって、
   前記補正手段は、
   前記画素における前記画素電極に書き込まれた電位を、前記画素における階調値と、前記画素における補正階調値とに基づいて推定する推定手段を有し、
   前記補正手段は、
   前記画素の補正階調値を、該画素の階調値と、前記推定手段で推定された該画素の１つ前の順番となる画素における前記電位とに基づいて生成すること、
   を特徴とする液晶表示装置。
6. 請求項５に記載された液晶表示装置であって、
   前記推定手段は、
   前記画素の階調値と、該画素の補正階調値と、該画素における前記画素電極に書き込まれた電位とを関連づけたルックアップテーブルを参照することにより、該画素における前記画素電極に書き込まれた電位を推定すること、
   を特徴とする液晶表示装置。
7. 請求項４に記載された液晶表示装置であって、
   前記制御手段は、
   前記画素の補正階調信号電圧を、該画素の階調値と、該画素より１つ前の順番となる画素の階調値と、該画素より１つ前の順番となる画素の前記画素電極に書き込まれた電位に対応する信号線電位とに基づいて生成し、
   前記制御手段は、
   前記画素の補正階調信号電圧を、該画素より１つ前の順番となる画素の階調値と、該画
   素より１つ前の順番となる画素の前記画素電極に書き込まれた電位に対応する信号線電位とを比較した結果に基づいて、生成すること、
   を特徴とする液晶表示装置。
8. 請求項７に記載された液晶表示装置であって、
   前記制御手段は、少なくとも１つのルックアップテーブルを参照することにより、前記補正階調信号電圧を生成し、
   前記制御手段は、前記比較した結果に基づいて前記ルックアップテーブルを更新する更新手段を有すること、
   を特徴とする液晶表示装置。

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