JP2004212610A - 表示装置の駆動方法、表示装置の駆動装置、および、そのプログラム - Google Patents

Abstract

【課題】各フィールド毎に１フレーム分の画素群を駆動することによって輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって画素の応答速度を向上できるにも拘わらず、演算対象のズレに起因する誤変調の発生を防止し、表示品質の良い表示装置を実現する。
【解決手段】ラインメモリ３１は、インタレースの映像信号ＤＡＴの水平ライン間を補間して、１フレーム分の現フィールド映像信号ＤＡＴ１を生成する。フィールドメモリ３２は、現フィールドの映像信号を次のフィールドまで記憶すると共に、前フィールドの映像信号の水平ライン間を補間して、１フレーム分の前フィールド映像信号ＤＡＴ０を生成する。さらに、演算回路２３は、両映像信号ＤＡＴ１・ＤＡＴ０のうち、互いに同じ画素に対応する映像信号同士に基づいて、当該画素へ供給する補正映像信号ＤＡＴ２を生成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置の駆動方法、表示装置の駆動装置、および、そのプログラムに関するものである。
【０００２】
【従来の技術】
比較的少ない電力で駆動可能な液晶表示装置は、携帯機器のみならず、据え置き型の機器の表示装置として、広く使用されている。当該液晶表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ−Ｒａｙ Ｔｕｂｅ）などと比較すると、応答速度が遅く、遷移階調によって、通常のフレーム周波数（６０Ｈｚ）に対応した書き換え時間（１６．７ｍｓｅｃ）で応答が完了しないこともあるため、前回から今回への階調遷移を強調するように、駆動信号を変調して駆動する方法も採用されている（後述の特許文献１参照）。
【０００３】
具体的には、図１９に示すように、表示装置１０１へ入力された現フレームの映像データは、フレームメモリ１０２〜１０４のいずれかに入力され、次のフレームまで記憶される。一方、演算回路１０５は、フレームメモリ１０２〜１０５から、現フレームの映像信号のデータと、前フレームの映像信号のデータとを読み出し、前フレームから現フレームへの階調遷移を強調するように補正する。さらに、演算回路１０５から出力された補正映像信号は、液晶表示パネル１０６へ入力され、液晶表示パネル１０６は、当該補正映像信号に基づいて、各画素を駆動する。
【０００４】
例えば、前フレームＦＲ（ｋ−１） から現フレームＦＲ（ｋ） への階調遷移がライズ駆動の場合、前回から今回への階調遷移を強調するように、具体的には、現フレームＦＲ（ｋ） の映像データＤ（ｉ，ｊ，ｋ） が示す電圧レベルよりも高いレベルの電圧を画素へ印加する。
【０００５】
この結果、階調が遷移するとき、現フレームＦＲ（ｋ） の映像データＤ（ｉ，ｊ，ｋ） が示す電圧レベルを最初から印加する場合の輝度レベルと比較して、画素の輝度レベルは、より急峻に増大し、より短い期間で、上記現フレームＦＲ（ｋ） の映像データＤ（ｉ，ｊ，ｋ） に応じた輝度レベル近傍に到達する。これにより、液晶の応答速度が遅い場合であっても、液晶表示パネルの応答速度を向上できる。
【０００６】
一方、上記液晶表示パネルは、上記ＣＲＴとは異なり、自ら発光せず、バックライトなどの光源から入射される光の出射光量を変更して、各画素の輝度を設定しているため、暗表示時にも、光源は電力を消費している。
【０００７】
したがって、このような液晶表示パネルでは、インタレース信号に基づいて、各画素を駆動する際、現フィールドの映像信号に基づいて、全画素を駆動する駆動方法が採用されることが多い。
【０００８】
具体的には、図２０に示すように、液晶表示パネルにインタレース信号が入力された場合、液晶表示パネルのデータ信号線駆動回路は、現フィールドを構成する各水平ラインの映像データをサンプリングする。
【０００９】
一方、上記データ信号線駆動回路は、インタレース信号が入力された場合、１水平ライン分のサンプリング結果によって、２水平ライン分の画素を駆動している。これにより、２水平ラインに同じデータが書き込まれ、液晶表示パネルは、インタレース信号が入力されているにも拘わらず、現フィールドの映像信号に基づいて、全画素を駆動できる。この結果、現フィールドに対応する画素以外の画素を暗表示する構成よりも、表示装置の輝度を向上できる。
【００１０】
【特許文献１】
特開２００２−１１６７４３号公報（公開日：２００２年４月１９日）
【００１１】
【発明が解決しようとする課題】
しかしながら、図１９記載の液晶表示パネルとして、図２０に示すタイミングで動作する液晶表示パネルを使用し、演算回路が前フィールドから現フィールドへの階調遷移を強調して、補正映像信号を生成すると、階調遷移強調時の参照元の不一致に起因する誤変調が発生し、表示装置の表示品質を低下させる虞れがある。
【００１２】
具体的には、当該構成では、図２１に示すように、インタレース信号が入力されると、図１９に示す演算回路１０５は、前フィールドのＮ行目の水平ラインと、現フィールドのＮ行目の水平ラインとを演算して、前フィールドから現フィールドへの階調遷移を強調するように補正した補正映像信号を生成する。一方、図１９に示す液晶表示パネル１０６ａのデータ信号線駆動回路は、図２０と同様に、補正映像信号をサンプリングして、１水平ライン分のサンプリング結果を２回出力する。
【００１３】
ところが、現フィールドを構成する各行の位置は、前フィールドを構成する各行の位置と異なっており、図２２に示すように、奇数フィールドにおいて、Ｎ行目（例えば、２行目）の水平ラインは、フレームの２Ｎ−１行目（３行目）になり、偶数フィールドにおいて、Ｎ行目の水平ラインは、フレームの２Ｎ行目（４行目）になる。
【００１４】
したがって、上述したように、液晶表示パネル１０６ａのデータ信号線駆動回路が、１水平ライン分の映像信号を２回出力すると、図２３に示すように、奇数フィールドでは、フレームの１行目の水平ラインと２行目の水平ラインとが同じデータになり、偶数フィールドでは、２行目の水平ラインと３行目の水平ラインとが同じデータになる。
【００１５】
ところが、図２２に示すように、演算回路１０５は、前フィールドのＮ行目の水平ラインと、現フィールドのＮ行目の水平ラインとを演算して、現フィールドのＮ行目の水平ライン分の補正映像信号を生成している。
【００１６】
したがって、図２４に示すように、例えば、フレームの２行目の画素を駆動する補正映像信号は、奇数および偶数フィールドの双方において、現および前フィールドの１行目のデータ同士を演算して生成されるのに対して、フレームの３行目の画素は、奇数フィールドでは、２行目のデータ同士の演算により生成した補正映像信号によって駆動されているにも拘わらず、偶数フィールドでは、１行目のデータ同士の演算により生成した補正映像信号によって駆動される。なお、図２４では、同じ内容のデータを太線で囲って示している。
【００１７】
この結果、演算回路１０５は、２行目では、正しい映像信号を参照して、正しく階調遷移を強調できるが、３行目では、正しい映像信号を参照できないため、正しく階調遷移を強調できない。この結果、画素の階調遷移を誤って強調してしまい、本来の表示すべき階調とは異なる階調を表示する虞れがある。
【００１８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各フィールド毎に、１フレーム分の画素群を駆動することによって、輝度を増大すると共に、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、演算対象のズレに起因する誤変調の発生を防止し、表示品質の良い表示装置を実現することにある。
【００１９】
【課題を解決するための手段】
本発明に係る表示装置の駆動方法は、上記課題を解決するために、複数フィールドの映像信号から１フレームの映像が構成されるインタレース信号に基づいて、各フレームの映像を表示する画素群を駆動する駆動方法であり、現フィールドの映像信号に基づいて、１フレーム分の映像を表示する画素群を駆動するための駆動信号を生成する駆動信号生成工程と、前フィールドの映像信号を参照して、上記画素群の駆動信号を変調する変調工程とを含んでいる表示装置の駆動方法において、以下の手段を講じたことを特徴としている。
【００２０】
すなわち、上記変調工程の前に実施され、前フィールドの映像信号を補間して、１フレーム分の映像信号を生成する前フィールド補間工程と、上記変調工程の前に実施され、現フィールドの映像信号を補間して、１フレーム分の映像信号を生成する現フィールド補間工程とを含み、上記変調工程では、各画素の駆動信号を変調する際、前フィールドの映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する。
【００２１】
上記構成では、前フィールドの映像信号を参照しているものの、基本的には、現フィールドの映像信号に基づいて、１フレーム分の映像を表示する画素群が駆動される。したがって、他のフィールドの映像信号に対応する画素が消灯している場合と比較して、表示装置の輝度を増大できる。また、前フィールドの映像信号を参照して、現フィールドの駆動信号を変調しているので、現フィールドの映像信号のみに基づいて画素群を駆動する場合に比べて、画素の応答速度を向上できる。
【００２２】
さらに、上記構成では、変調工程の前に、前フィールドの映像信号および前フィールドの映像信号を補間して、それぞれ１フレーム分の映像信号が生成されており、変調工程では、前フィールドの映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する。
【００２３】
したがって、各フィールド毎に、１フレーム分の画素群が駆動されることによって、輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、比較対象のズレに起因する誤変調が発生しない。この結果、表示品質の良い表示装置を実現できる。
【００２４】
さらに、上記構成では、前フィールドの映像信号を参照して変調しているので、変調によって画素の応答速度を向上できるにも拘わらず、前フレームの映像信号を参照して変調する場合よりも、変調に必要な記憶容量を削減できる。
【００２５】
また、回路構成の簡略化が特に求められる場合には、上記構成に加えて、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する行の映像信号と同一内容の映像信号によって補間してもよい。
【００２６】
当該構成では、補間対象のフィールドを構成する行の映像信号と同一内容の映像信号によって、他のフィールドのうち、当該行に連続する行を補間している。したがって、１行分の映像信号を記憶し、当該行分の映像信号を複数回出力するだけで、行間を補間でき、回路構成を簡略化できる。
【００２７】
一方、上記１フレームが２フィールドから構成されている場合は、同一内容の映像信号で補間する代わりに、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号を平均した映像信号によって補間してもよい。
【００２８】
当該構成では、補間対象のフィールドの前の行と現在の行とを平均することで、両者の間の行を生成する。したがって、同一内容の映像信号で補間する場合よりも滑らかな映像を表示できる。さらに、他の映像信号を参照する場合、あるいは、上記２つの行に基づく場合であっても、平均以外の演算を用いて生成する場合と比較して、簡単な回路構成で補間できる。この結果、比較的簡単な回路構成で、より表示品質の良い表示装置を実現できる。
【００２９】
さらに、上記１フレームが２フィールドから構成されている場合は、他の補間方法として、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、補間する行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号に基づいて、補間する行の映像信号を生成すると共に、上記２つの行の一方を構成する複数の画素への映像信号と、他方を構成する複数の画素への映像信号とに基づいて、補間する行の１つの画素への映像信号を生成してもよい。
【００３０】
当該構成では、補間対象のフィールドの２行のうちの一方を構成する複数の画素への映像信号と、他方を構成する複数の画素への映像信号とに基づいて、補間する行の１画素への映像信号が生成されるので、同一内容の映像信号によって補間する場合や平均によって補間する場合よりも滑らかに、補間対象のフィールドの各行間を補間できる。この結果、より表示品質の良い表示装置を実現できる。
【００３１】
また、上記１フレームが２フィールドから構成されている場合は、他の補間方法として、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号と、補間対象に隣接するフィールドの映像信号とに基づいて補間してもよい。
【００３２】
当該構成では、補間対象のフィールドの映像信号だけではなく、補間対象に隣接するフィールドの映像信号も参照して、補間対象のフィールドの各行間が補間されるため、より滑らかに補間対象のフィールドの各行間を補間できる。この結果、より表示品質の良い表示装置を実現できる。
【００３３】
さらに、補間方法に拘わらず、上記構成に加えて、１フレームは、２フィールドから構成されており、２フィールド前の映像信号と、現フィールドの映像信号との比較結果を参照して、上記変調工程における変調の程度を調整する調整工程を含んでいてもよい。
【００３４】
ところで、補間方法に拘わらず、上記表示装置の駆動方法では、前フィールドの映像信号を参照しているものの、基本的には、現フィールドの映像信号に基づいて、１フレーム分の映像を表示する画素群が駆動されている。したがって、フレーム単位で比較すると、同じ階調に保たれている画素であっても、補間後の前フィールドの映像信号と補間後の現フィールドの映像信号とが相違する可能性がある。
【００３５】
ここで、前フィールドの映像信号と現フィールドの映像信号とが相違していても、画素の応答速度が遅ければ、フリッカーとして認識されることがないが、上記変調工程によって、階調遷移が強調され、画素の応答速度が向上していると、画素の不所望な往復駆動に起因するフリッカーが、表示装置のユーザに認識される虞れがある。
【００３６】
これに対して、上記構成では、２フィールド前の映像信号と現フィールドの映像信号との比較結果を参照して、上記変調工程における変調の程度を調整している。したがって、比較結果に応じて上記変調工程における変調の程度を調整することによって、画素の往復駆動時の階調遷移量を抑制できる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できる。
【００３７】
上記構成に加えて、上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号とが概ね同じであれば、上記変調工程における変調を阻止してもよい。当該構成では、上記両映像信号が概ね同じであれば、変調が阻止されるので、往復駆動が発生しても、階調遷移量が最小限に保たれる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できる。
【００３８】
また、上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号との差が予め定められた範囲であれば、両者の差に応じて、変調を抑制する程度を、変調を抑制しないレベルから、変調を阻止するレベルにまで徐々に変化させてもよい。
【００３９】
当該構成では、２フィールド前の映像信号と現フィールドの映像信号との差が予め定められた範囲であれば、変調を抑制する程度が両映像信号の差に応じて、徐々に変化する。したがって、変調抑制の程度の変化が映像に顕れてしまい、表示品位を低下させてしまうという現象の発生を防止できる。
【００４０】
また、上記調整工程を設ける代わりに、上記変調工程では、前フィールドから現フィールドへの階調遷移を強調するように、上記画素群の駆動信号が変調されており、さらに、上記変調工程における階調遷移強調の程度は、第１の階調から第２の階調への階調遷移を最も強調したときの応答速度と、第２の階調から第１の階調への階調遷移を最も強調したときの応答速度とのうちの速い方を、遅い方に近づけることによって、ある画素の前フィールドから現フィールドへの階調遷移が、上記第１の階調から第２の階調への階調遷移と第２の階調から第１の階調への階調遷移とを繰り返すときに、当該画素の時間的積分輝度が上記第１の階調から第２の階調までの間の値になるように設定されていてもよい。
【００４１】
ところで、階調遷移を強調する程度は、駆動回路の回路構成や画素の駆動方法、あるいは、映像信号として表現可能な階調の範囲などによって制限されており、階調遷移を最も強調した場合、第１の階調から第２の階調へ階調遷移する際の応答速度は、第２の階調から第１の階調へ階調遷移する際の応答速度と一致しないことが多い。一方、両者の応答速度が大きく異なっていると、ある画素が往復駆動されたときに、当該画素の時間的平均輝度が、上記両階調の間から外れ、周囲から浮いて見えてしまう。
【００４２】
これに対して、上記構成では、変調工程における階調遷移強調の程度が上記のように設定されている。したがって、前フィールドの映像信号を参照しているものの、基本的には、現フィールドの映像信号に基づいて、１フレーム分の映像を表示する画素群を駆動した結果、画素が第１の階調と第２の階調との間で、不所望に往復駆動される場合であっても、当該画素の時間的積分輝度は、上記両階調の間の値になる。
【００４３】
したがって、各フィールド毎に、１フレーム分の画素群が駆動されることによって、輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、往復駆動された画素が周囲から浮いて見えるという現象の発生を防止でき、表示装置の表示品質を向上できる。
【００４４】
また、上記構成に加えて、上記変調工程では、上記変調工程における階調遷移強調の程度が、各階調遷移のうち、最も強調しても一番遅い階調遷移の応答速度に、他の階調遷移の応答速度が略一致するように、他の階調遷移強調の程度が抑えて設定されていてもよい。
【００４５】
当該構成では、全ての階調間の応答速度が概ね等しくなるので、各階調間の応答速度がバラバラの場合に発生する不具合、すなわち、動いている物体を表示している際に、高速に応答する画素と低速に応答する画素とが混在すると、上記物体が透けて見えるという不具合の発生を防止できる。
【００４６】
一方、本発明に係る表示装置の駆動装置は、上記課題を解決するために、複数フィールドの映像信号から１フレームの映像が構成されるインタレース信号に基づいて、現フィールドの映像信号と前フィールドの映像信号とを生成する現および前フィールドの映像信号生成手段と、１フレームの映像を表示する画素群を駆動するための駆動信号として、上記現フィールド映像信号に応じた駆動信号であって、上記前フィールド映像信号に応じて変調された駆動信号を生成する駆動信号生成手段とを有する表示装置の駆動装置において、以下の手段を講じたことを特徴としている。
【００４７】
すなわち、上記現および前フィールドの映像信号生成手段は、前フィールドを構成する各行の間を補間して、上記前フィールド映像信号として、１フレーム分の前フィールド映像信号を生成する前フィールド補間手段と、現フィールドを構成する各行の間を補間して、上記現フィールド映像信号として、１フレーム分の現フィールド映像信号を生成する現フィールド補間手段とを備えている。また、上記駆動信号生成手段は、上記各画素の駆動信号を生成する際、上記前フィールド映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する。
【００４８】
上記構成では、両フィールド補間手段の出力に基づいて、駆動信号生成手段が駆動信号を生成するので、当該表示装置の駆動装置は、上述の表示装置の駆動方法で表示装置の画素群を駆動できる。
【００４９】
したがって、上記表示装置の駆動方法と同様に、各フィールド毎に、１フレーム分の画素群が駆動されることによって、輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、比較対象のズレに起因する誤変調が発生せず、表示品質の良い表示装置を実現できる。
【００５０】
さらに、上記構成では、前フィールドの映像信号を参照して変調しているので、変調によって画素の応答速度を向上できるにも拘わらず、前フレームの映像信号を参照して変調する場合よりも、変調に必要な記憶容量を削減できる。
【００５１】
また、上記構成に加えて、上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力するラインメモリを備え、上記前フィールド補間手段は、現フィールドを構成する各行の映像信号を格納し、次のフィールドまで記憶するフィールドメモリと、上記ラインメモリの出力に基づいて、現フィールドを構成する各行の映像信号を上記フィールドメモリに格納すると共に、前のフィールドを構成する各行の映像信号を、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で２回出力させる制御手段とを備えていてもよい。
【００５２】
当該構成では、前フィールドの映像データを出力するために必要なフィールドメモリが、前フィールド補間手段としても動作しており、当該フィールドメモリが、前フィールド映像信号として、前フィールドの１行分の映像データを２回出力している。したがって、前フィールド補間手段とフィールドメモリとを別に設けた構成、例えば、フィールドメモリがインタレース信号と同じ周波数で映像信号を出力し、フィールドメモリの後段に設けられたラインメモリが、フィールドメモリの出力を１行分記憶して、１水平ライン分の映像データを２回出力する構成と比較して、ラインメモリの数を削減できる。この結果、小さな回路規模で、表示装置の駆動装置を実現できる。
【００５３】
一方、フィールドメモリが前フィールド補間手段として動作する代わりに、上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、上記現および前フィールドの映像信号生成手段は、上記インタレース信号を１フィールド分遅らせて出力するフィールドメモリを備え、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備えていてもよい。
【００５４】
当該構成では、フィールドメモリが前フィールド補間手段として動作する構成と比較して、フィールドメモリが出力する映像信号のドットクロックの周波数は、インタレース信号のドットクロックの周波数に抑えられている。したがって、フィールドメモリの動作周波数を抑制できる。この結果、比較的回路設計が容易で、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策しやすい表示装置の駆動装置を実現できる。
【００５５】
さらに、上記各構成に加えて、現フィールドの映像信号を、現フィールドと映像信号の位置が同一の近接するフィールドまで記憶し、同一位置フィールド映像信号として出力する同一位置フィールド映像信号生成手段を備え、上記駆動信号生成手段は、上記同一位置フィールド映像信号と現フィールド映像信号とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更して、駆動信号を生成してもよい。
【００５６】
当該構成では、上記駆動信号生成手段が同一位置フィールド映像信号と現フィールド映像とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更している。したがって、上述の表示装置の駆動方法のうち、比較結果に応じて階調遷移強調の程度を調整する駆動方法と同様に、比較結果に応じて画素の往復駆動時の階調遷移量を抑制できる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できる。
【００５７】
また、上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されている場合、上記構成に加えて、以下の手段を備えていてもよい。すなわち、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備えている。さらに、表示装置の駆動装置には、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段と、上記フィールドメモリが出力する前々フィールドの映像信号を１行分記憶すると共に、上記前々フィールド映像信号として、上記現フィールドラインメモリと同じ周波数で当該１行分の映像信号を２回出力する前々フィールドラインメモリとが設けられている。また、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、上記駆動信号生成手段は、上記現フィールド補間手段が出力する現フィールド映像信号と上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果に基づいて、各画素の駆動信号の変調の程度を調整する調整手段とを備えている。
【００５８】
当該構成では、前々フィールド映像信号生成手段のフィールドメモリが、前フィールドの映像信号と前々フィールドの映像信号とを交互に出力し、現および前フィールドの映像信号生成手段の前フィールド補間手段が、当該フィールドメモリの出力に基づいて前フィールド映像信号を生成している。
【００５９】
したがって、上記フィールドメモリとは別に、前フィールドの映像信号を記憶するフィールドメモリを設け前フィールド映像信号を生成する構成よりも少ない記憶容量で表示装置の駆動装置を実現できる。
【００６０】
なお、上記フィールドメモリが出力する前フィールドおよび前々フィールドの映像信号は、それぞれ用のラインメモリによって、それぞれの行間が補間されるので、それぞれの映像信号を記憶するためのフィールドメモリが共用され、当該フィールドメモリがインタレース信号のドットクロックの２倍の周波数で、各映像信号を出力しているにも拘わらず、駆動信号生成手段は、前フィールド映像信号を正しく参照して、駆動信号を変調できると共に、比較手段は、各画素毎に前々フィールド映像信号と現フィールド映像信号とを比較できる。
【００６１】
また、上記インタレース信号が２フィールドの映像から１フレームの映像が構成されている場合には、フィールドメモリの出力する前々フィールドの映像信号を補間する代わりに、以下の構成を備えていてもよい。すなわち、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備えている。さらに、表示装置の駆動装置には、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段とが設けられている。また、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、上記駆動信号生成手段は、上記現フィールド補間手段が出力するフィールド映像信号を構成する各行の映像信号のうち、１行おきの映像信号と、上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果を１行分記憶すると共に、１行分の比較結果を、上記現フィールドラインメモリと同じ周波数で２回出力する比較結果ラインメモリと、当該比較結果ラインが出力する各画素の比較結果に応じて、当該画素の駆動信号の変調の程度を調整する調整手段とを備えていてもよい。
【００６２】
当該構成では、フィールドメモリの出力する前々フィールドの映像信号の行間を前々フィールドラインメモリが補間する代わりに、比較結果ラインメモリが、比較結果の行間を補間している。ここで、多くの場合、比較結果の記憶に必要な記憶容量は、映像データ自体の記憶に必要な記憶容量よりも少ない。したがって、前々フィールドの映像信号自体ではなく、比較結果の行間を補間することによって、表示装置の駆動装置に必要な記憶容量を削減でき、回路規模を縮小できる。
【００６３】
なお、前々フィールドは、１フレーム前のフィールドなので、前々フィールドを構成する各行は、現フィールドを構成する各行と同じ位置の行である。したがって、比較結果を補間したとしても、比較対象がズレることはなく、調整手段は、何ら支障なく、当該画素の駆動信号の変調の程度を調整できる。
【００６４】
また、本発明に係るプログラムは、上述の各工程をコンピュータに実行させるプログラムである。したがって、当該プログラムがコンピューで実行されると、当該コンピュータは、表示装置を上記駆動方法で駆動できる。この結果、上記表示装置の駆動方法と同様に、各フィールド毎に、１フレーム分の画素群が駆動されることによって、輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、比較対象のズレに起因する誤変調が発生しない。この結果、表示品質の良い表示装置を実現できる。
【００６５】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。すなわち、本実施形態に係る画像表示装置（表示装置）１は、各フィールド毎に１フレーム分の画素群を駆動することによって輝度を増大すると共に、前フィールドの映像信号を参照して駆動信号を変調することによって画素の応答速度を向上しているにも拘わらず、演算対象のズレに起因する誤変調の発生を防止可能な画像表示装置１である。
【００６６】
当該画像表示装置１のパネル１１は、図２に示すように、マトリクス状に配された画素ＰＩＸ（１，１） 〜ＰＩＸ（ｎ，ｍ） を有する画素アレイ２と、画素アレイ２のデータ信号線ＳＬ１〜ＳＬｎを駆動するデータ信号線駆動回路３と、画素アレイ２の走査信号線ＧＬ１〜ＧＬｍを駆動する走査信号線駆動回路４とを備えている。また、画像表示装置１には、両駆動回路３・４へ制御信号を供給する制御回路１２と、入力される映像信号に基づいて、上記階調遷移を強調するように、上記制御回路１２へ与える映像信号を変調する変調駆動処理部２１とが設けられている。なお、これらの回路は、電源回路１３からの電力供給によって動作している。
【００６７】
以下では、変調駆動処理部２１の詳細構成について説明する前に、画像表示装置１全体の概略構成および動作を説明する。また、説明の便宜上、例えば、ｉ番目のデータ信号線ＳＬｉのように、位置を特定する必要がある場合にのみ、位置を示す数字または英字を付して参照し、位置を特定する必要がない場合や総称する場合には、位置を示す文字を省略して参照する。
【００６８】
上記画素アレイ２は、複数（この場合は、ｎ本）のデータ信号線ＳＬ１〜ＳＬｎと、各データ信号線ＳＬ１〜ＳＬｎに、それぞれ交差する複数（この場合は、ｍ本）の走査信号線ＧＬ１〜ＧＬｍとを備えており、１からｎまでの任意の整数および１からｍまでの任意の整数をｊとすると、データ信号線ＳＬｉおよび走査信号線ＧＬｊの組み合わせ毎に、画素ＰＩＸ（ｉ，ｊ） が設けられている。
【００６９】
本実施形態の場合、各画素ＰＩＸ（ｉ，ｊ） は、隣接する２本のデータ信号線ＳＬ（ｉ−１） ・ＳＬｉと、隣接する２本の走査信号線ＧＬ（ｊ−１） ・ＧＬｊとで囲まれた部分に配されている。
【００７０】
一例として、画像表示装置１が液晶表示装置の場合について説明すると、上記画素ＰＩＸ（ｉ，ｊ） は、例えば、図３に示すように、スイッチング素子として、ゲートが走査信号線ＧＬｊへ、ドレインがデータ信号線ＳＬｉに接続された電界効果トランジスタＳＷ（ｉ，ｊ） と、当該電界効果トランジスタＳＷ（ｉ，ｊ） のソースに、一方電極が接続された画素容量Ｃｐ（ｉ，ｊ） とを備えている。また、画素容量Ｃｐ（ｉ，ｊ） の他端は、全画素ＰＩＸ…に共通の共通電極線に接続されている。上記画素容量Ｃｐ（ｉ，ｊ） は、液晶容量ＣＬ（ｉ，ｊ） と、必要に応じて付加される補助容量Ｃｓ（ｉ，ｊ） とから構成されている。
【００７１】
上記画素ＰＩＸ（ｉ，ｊ） において、走査信号線ＧＬｊが選択されると、電界効果トランジスタＳＷ（ｉ，ｊ） が導通し、データ信号線ＳＬｉに印加された電圧が画素容量Ｃｐ（ｉ，ｊ） へ印加される。一方、当該走査信号線ＧＬｊの選択期間が終了して、電界効果トランジスタＳＷ（ｉ，ｊ） が遮断されている間、画素容量Ｃｐ（ｉ，ｊ） は、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣＬ（ｉ，ｊ） に印加される電圧によって変化する。したがって、走査信号線ＧＬｊを選択し、当該画素ＰＩＸ（ｉ，ｊ） への映像データＤに応じた電圧をデータ信号線ＳＬｉへ印加すれば、当該画素ＰＩＸ（ｉ，ｊ） の表示状態を、映像データＤに合わせて変化させることができる。
【００７２】
本実施形態に係る上記液晶表示装置は、液晶セルとして、垂直配向モードの液晶セル、すなわち、電圧無印加時には、液晶分子が基板に対して略垂直に配向し、画素ＰＩＸ（ｉ，ｘ） の液晶容量ＣＬ（ｉ，ｊ） への印加電圧に応じて、液晶分子が垂直配向状態から傾斜する液晶セルを採用しており、当該液晶セルをノーマリブラックモード（電圧無印加時には、黒表示となるモード）で使用している。
【００７３】
上記構成において、図２に示す走査信号線駆動回路４は、各走査信号線ＧＬ１〜ＧＬｍへ、例えば、電圧信号など、選択期間か否かを示す信号を出力している。また、走査信号線駆動回路４は、選択期間を示す信号を出力する走査信号線ＧＬｊを、例えば、制御回路１２から与えられるクロック信号ＧＣＫやスタートパルス信号ＧＳＰなどのタイミング信号に基づいて変更している。これにより、各走査信号線ＧＬ１〜ＧＬｍは、予め定められたタイミングで、順次選択される。
【００７４】
さらに、データ信号線駆動回路３は、映像信号ＤＡＴとして、時分割で入力される各画素ＰＩＸ…への映像データＤ…を、所定のタイミングでサンプリングすることで、それぞれ抽出する。さらに、データ信号線駆動回路３は、走査信号線駆動回路４が選択中の走査信号線ＧＬｊに対応する各画素ＰＩＸ（１，ｊ） 〜ＰＩＸ（ｎ，ｊ） へ、各データ信号線ＳＬ１〜ＳＬｎを介して、それぞれへの映像データＤ…に応じた出力信号を出力する。
【００７５】
なお、データ信号線駆動回路３は、制御回路１２から入力される、クロック信号ＳＣＫおよびスタートパルス信号ＳＳＰなどのタイミング信号に基づいて、上記サンプリングタイミングや出力信号の出力タイミングを決定している。
【００７６】
一方、各画素ＰＩＸ（１，ｊ） 〜ＰＩＸ（ｎ，ｊ） は、自らに対応する走査信号線ＧＬｊが選択されている間に、自らに対応するデータ信号線ＳＬ１〜ＳＬｎに与えられた出力信号に応じて、発光する際の輝度や透過率などを調整して、自らの明るさを決定する。
【００７７】
ここで、走査信号線駆動回路４は、走査信号線ＧＬ１〜ＧＬｍを順次選択している。したがって、画素アレイ２の全画素ＰＩＸ（１，１） 〜ＰＩＸ（ｎ，ｍ） を、それぞれへの映像データＤが示す明るさに設定でき、画素アレイ２へ表示される画像を更新できる。
【００７８】
本実施形態に係る画像表示装置１は、インタレースの映像信号ＤＡＴを表示する表示装置であって、映像信号源Ｓ０から変調駆動処理部２１へ与えられる映像信号ＤＡＴは、１フレームを複数のフィールド（例えば、２フィールド）に分割すると共に、当該フィールド単位で伝送されている。
【００７９】
具体的には、信号源Ｓ０は、映像信号線ＶＬを介して、画像表示装置１の変調駆動処理部２１に映像信号ＤＡＴを伝送する際、あるフィールドＦ（ｋ） 用の映像データを全て伝送した後に、次のフィールドＦ（ｋ＋１） 用の映像データを伝送するなどして、各フィールド用の映像データを時分割伝送している。
【００８０】
また、上記フィールドは、複数の水平ラインから構成されており、上記映像信号線ＶＬでは、例えば、あるフィールドＦ（ｋ） において、ある水平ラインＬ（ｊ） 用の映像データＤ（１，ｊ，ｋ） 〜Ｄ（ｎ，ｊ，ｋ） 全てが伝送された後に、次に伝送する水平ライン（例えば、Ｌ（ｊ＋２） ）用の映像データＤ（１，ｊ＋２，ｋ） 〜Ｄ（ｎ，ｊ＋２，ｋ） を伝送するなどして、各水平ライン用の映像データが時分割伝送されている。なお、以下では、水平ラインＬ（ｊ） 用の映像データ全てを、Ｄ（＊，ｊ，ｋ） で参照する。
【００８１】
本実施形態では、２フィールドから１フレームを構成しており、偶数フィールドでは、１フレームを構成する各水平ラインのうち、偶数行目の水平ラインの映像データが伝送される。また、奇数フィールドでは、奇数行目の水平ラインの映像データが伝送される。
【００８２】
さらに、上記信号源Ｓ０は、１水平ライン分の映像データＤ（＊，ｊ，ｋ） を伝送する際も上記映像信号線ＶＬを時分割駆動しており、予め定められた順番で、各映像データが順次伝送される。
【００８３】
また、本実施形態では、映像信号源Ｓ０からの映像信号ＤＡＴがインタレース信号であるにも拘わらず、画像表示装置１は、現フィールドの映像データに基づいて、画素アレイ２の全画素ＰＩＸを駆動している。また、画像表示装置１の変調駆動処理部２１は、現フィールドの映像データに基づいて各画素ＰＩＸへの駆動信号を生成する際、前フィールドの映像データを参照し、前フィールドから現フィールドへの階調遷移を強調するように、駆動信号を変調している。
【００８４】
より詳細には、本実施形態に係る変調駆動処理部２１は、図１に示すように、インタレースの映像信号ＤＡＴに基づいて、現フィールドの映像データからなる現フィールド映像信号ＤＡＴ１を出力すると共に、現フィールドの映像データを次フィールドまで記憶し、当該記憶された映像データに基づいて、前フィールドの映像データからなる前フィールド映像信号ＤＡＴ０を出力する現＆前フィールドの映像信号生成部２２と、両フィールド映像信号ＤＡＴ０・ＤＡＴ１に基づいて、前フィールドから現フィールドへの階調遷移を強調するように、現フィールドの映像信号を変調した信号（補正映像信号ＤＡＴ２）を生成し、当該補正映像信号ＤＡＴ２を出力する演算回路２３とを備えている。
【００８５】
上記構成では、フィールド毎に全画素ＰＩＸを駆動しているので、現フィールド以外のフィールドに対応する画素ＰＩＸを暗表示にする場合よりも、画像表示装置１全体の輝度を向上できる。なお、画像表示装置１が光源（バックライトなど）を有する液晶表示装置の場合、光源は、暗表示中も点灯しており、当該光源からの光がユーザに到達することを、画素ＰＩＸが妨げることによって、暗表示する。この結果、暗表示しても、明表示と同程度の電力を消費する。したがって、フィールド毎に全画素ＰＩＸを駆動することによって、電力消費を余り増加させずに、画像表示装置１全体の輝度を向上でき、特に好適である。
【００８６】
また、上記構成では、前フィールドから現フィールドへの階調遷移が強調されるので、応答速度が比較的遅い画素ＰＩＸを利用している場合であっても、画像表示装置１の応答速度を向上できる。さらに、前フィールドの映像データを参照しているものの、基本的には、現フィールドの映像データに基づいて、画素アレイ２の全画素ＰＩＸを駆動している。したがって、階調遷移の強調によって応答速度を向上しているにも拘わらず、前フレームの映像データを参照して、現フレームの駆動信号を変調する構成に比べて、画像表示装置１が記憶すべき映像データの数を削減でき、比較的小さな回路規模で画像表示装置１を実現できる。
【００８７】
さらに、本実施形態に係る変調駆動処理部２１では、現フィールドの映像データを、前フィールドの映像データに応じて変調することによって、応答速度向上と回路規模の削減との双方を実現しているにも拘わらず、参照先の不一致に起因する誤変調を避けるために、演算回路２３の後段ではなく、前段の回路（例えば、現＆前フィールドの映像信号生成部２２）において、前フィールドの映像データの補間と現フィールドの映像データの補間とを行っている。
【００８８】
具体的には、本実施形態に係る現＆前フィールドの映像信号生成部２２は、インタレースの映像信号ＤＡＴとして印加される映像データを１水平ライン分蓄積した後、２倍の周波数で１水平ライン分の映像データを２回出力するラインメモリ３１と、現フィールドの各映像データを次のフィールドまで記憶するフィールドメモリ３２と、当該ラインメモリ３１の出力に基づいて、現フィールドの各映像データをフィールドメモリ３２へ書き込むと共に、フィールドメモリ３２に記憶された各映像データの１水平ライン分を、上記ラインメモリ３１と同じ周波数で２回読み出して出力する調停回路３３とを備え、上記ラインメモリ３１および調停回路３３の出力は、それぞれ、各フィールド映像信号ＤＡＴ１・ＤＡＴ０として、演算回路２３に入力されている。
【００８９】
さらに、演算回路２３は、上記両フィールド映像信号ＤＡＴ０・ＤＡＴ１に基づいて補正映像信号ＤＡＴ２を生成する際、互いに同じ画素ＰＩＸ（ｉ，ｊ）に対応する映像データＤ（ｉ，ｊ，ｋ−１） およびＤ（ｉ，ｊ，ｋ） に基づいて、当該画素ＰＩＸ（ｉ，ｊ） へ供給される、補正後の映像データ、すなわち、補正映像データＤ２（ｉ，ｊ，ｋ） を生成する。
【００９０】
上記構成では、図４に示すステップ１（以下では、Ｓ１のように略称する）において、映像信号ＤＡＴが現＆前フィールドの映像信号生成部２２へ入力されると、当該映像信号生成部２２は、Ｓ２において、現フィールドＦ（ｋ） の映像データの水平ライン間を補間して、現フィールド映像信号ＤＡＴ１を生成する。また、上記Ｓ２において、上記映像信号生成部２２は、予め記憶していた前フィールドＦ（ｋ−１） の映像データに基づき、当該映像データの水平ライン間を補間して、前フィールド映像信号ＤＡＴ０を生成する。
【００９１】
例えば、本実施形態では、図５に示すように、１水平ライン分の映像データを２回出力することによって、水平ライン間を補間している。また、図５では、一例として、現＆前フィールドの映像信号生成部２２が映像信号ＤＡＴの１水平ライン分遅れて、現フィールド映像信号ＤＡＴ１を出力する例を示している。
【００９２】
したがって、期間Ｔ（ｊ−２） において、現＆前フィールドの映像信号生成部２２に入力された映像データＤ（＊，ｊ，ｋ） は、期間Ｔ（ｊ） に、現フィールド映像信号ＤＡＴ１の映像データＤ（＊，ｊ，ｋ） 、および、映像データＤ（＊，ｊ＋１，ｋ） として出力される。
【００９３】
また、現＆前フィールドの映像信号生成部２２は、前フィールドＦ（ｋ−１） において、蓄積した映像データに基づき、当該映像データの水平ライン間を補間して、前フィールド映像信号ＤＡＴ０を生成している。したがって、上記期間Ｔ（ｊ） において、映像信号生成部２２は、前フィールド映像信号ＤＡＴ０として、映像データＤ（＊，ｊ，ｋ−１） 、および、映像データＤ（＊，ｊ＋１，ｋ−１） を出力する。
【００９４】
上記Ｓ２において、現＆前フィールドの映像信号生成部２２から両フィールド映像信号ＤＡＴ０・ＤＡＴ１が出力されると、Ｓ３において、演算回路２３は、それぞれを構成する映像データのうち、互いに同じ画素ＰＩＸ（ｉ，ｊ） に対応する映像データの対に基づいて、当該画素ＰＩＸ（ｉ，ｊ） へ供給する補正映像データＤ２（ｉ，ｊ，ｋ） を生成する。
【００９５】
さらに、上記Ｓ３にて、変調駆動処理部２１の演算回路２３が補正映像信号ＤＡＴ２を生成すると、データ信号線駆動回路３は、次のフィールドＦ（ｋ＋１） において、当該補正映像信号ＤＡＴ２をサンプリングして、補正映像信号ＤＡＴ２の各映像データＤ２（＊，ｊ，ｋ） を抽出する（Ｓ４）。さらに、データ信号線駆動回路３は、Ｓ５において、上記Ｓ４にてサンプリングした各映像データＤ２（＊，ｊ，ｋ） に応じた駆動信号ＤＬ（＊，ｊ，ｋ）を、各データ信号線ＳＬ１〜ＳＬｎへ出力する。これにより、画像表示装置１の画素アレイ２には、映像信号ＤＡＴが示す画像が表示される。なお、図５では、一例として、データ信号線駆動回路３が補正映像信号ＤＡＴ２から補正映像信号ＤＡＴ２の２水平ライン分遅れて、各駆動信号ＤＬ（＊，ｊ，ｋ）を出力する場合を示している。
【００９６】
ここで、図２２に示すように、補正後に補間する構成では、ある補正映像データを生成するための映像データの対は、補間によって生成される他の補正映像データを生成するための映像データの対と一致してしまう。
【００９７】
一方、１フレームを複数のフィールドに分割して伝送する場合、そのフィールドにおいて伝送される水平ラインの位置は、連続して伝送されるフィールド間で互いに異なっているため、補間の際に基準となる水平ラインも、各フィールド間で変化する。したがって、フレームを構成する各水平ラインのうち、互いに同じ水平ラインを参照して補間される水平ラインの組同士の境界線も、各フィールド間で変化する。
【００９８】
これらの結果、あるフィールドにおいて、ある水平ラインの補正映像データを正しく生成可能な映像データの対を選択したとしても、当該映像データの対に基づいて生成される補正映像データを補間することによって生成された補正映像データの中には、当該映像データ対以外の映像データ対に基づいて生成すべき補正映像データが含まれてしまう。
【００９９】
例えば、図２４に示す、ある奇数フィールドＦ（ｋ−１） では、ある奇数をｊとするとき、水平ラインＬ（ｊ） の映像データＤ（＊，ｊ，ｋ−１） に基づいて、次の水平ラインＬ（ｊ＋１） の映像データＤ（＊，ｊ＋１，ｋ−１） が生成されるのに対して、次の偶数フィールドＦ（ｋ） では、水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ） に基づいて、水平ラインＬ（ｊ） の映像データＤ（＊，ｊ，ｋ） が生成されている。なお、図２４では、基準となる映像データが同じ水平ライン同士を、太線で囲っている。
【０１００】
したがって、上記偶数フィールドＦ（ｋ） において、上記水平ラインＬ（ｊ） の補正映像データＤ２（ｉ，ｊ，ｋ） は、映像データＤ（ｉ，ｊ，ｋ−１） ＝Ｄ（ｉ，ｊ＋１，ｋ−１） と、映像データＤ（ｉ，ｊ，ｋ） ＝Ｄ（ｉ，ｊ−１，ｋ） に基づいて生成すべきであるにも拘わらず、当該偶数フィールドＦ（ｋ） において、次の水平ラインＬ（ｊ＋１） の補正映像データＤ２（ｉ，ｊ＋１，ｋ） は、映像データＤ（ｉ，ｊ＋１，ｋ−１） ＝Ｄ（ｉ，ｊ，ｋ−１） と、映像データＤ（ｉ，ｊ＋１，ｋ） ＝Ｄ（ｉ，ｊ，ｋ） とに基づいて生成する必要があり、両補正映像データを正しく生成するために必要な映像データ対の内容は、互いに異なっている。
【０１０１】
この結果、補正後に補間する構成では、例えば、上記水平ラインＬ（ｊ） の補正映像データＤ２（ｉ，ｊ，ｋ） が正しく生成できるように、映像データＤ（ｉ，ｊ，ｋ−１） とＤ（ｉ，ｊ−１，ｋ） とに基づいて、補正映像データＤ２（ｉ，ｊ，ｋ） を生成すると、次の水平ラインＬ（ｊ＋１） の補正映像データＤ２（ｉ，ｊ＋１，ｋ） は、正しく生成できなくなってしまう。
【０１０２】
これに対して、本実施形態では、演算回路２３による補正映像信号ＤＡＴ２の生成前に水平ライン間が補間されているので、演算回路２３は、各補正映像データのそれぞれについて、両フィールド映像信号ＤＡＴ０・ＤＡＴ１を構成する映像データの中から当該補正映像データを正しく生成するための映像データの対を選択できる。
【０１０３】
例えば、図５の期間Ｔ（ｊ−２） の間、現フィールド映像信号ＤＡＴ１では、映像データＤ（＊，ｊ−２，ｋ） およびＤ（＊，ｊ−１，ｋ） として、ある水平ラインＬ（ｊ−２） の映像データＤ（＊，ｊ−，ｋ） が２回出力され、期間Ｔ（ｊ） の間、映像データＤ（＊，ｊ，ｋ） およびＤ（＊，ｊ＋１，ｋ） として、ある水平ラインＬ（ｊ） の映像データＤ（＊，ｊ，ｋ） が２回出力されている。一方、前フィールド映像信号ＤＡＴ０では、当該期間Ｔ（ｊ） と比較して、現＆前フィールドの映像信号生成部２２が１水平ライン分の映像データを１回出力する期間だけ前の期間Ｔ０（ｊ−１） の間、映像データＤ（＊，ｊ−１，ｋ−１） およびＤ（＊，ｊ，ｋ−１） として、ある水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ） が２回出力されており、同じ分だけ後の期間Ｔ０（ｊ＋１） の間、映像データＤ（＊，ｊ＋１，ｋ−１） およびＤ（＊，ｊ＋２，ｋ−１） として、ある水平ラインＬ（ｊ＋１） の映像データＤ（＊，ｊ＋１，ｋ） が２回出力されている。
【０１０４】
さらに、演算回路２３は、前フィールド映像信号ＤＡＴ０の映像データＤ（＊，ｊ，ｋ−１） と、現フィールド映像信号ＤＡＴ１の映像データＤ（＊，ｊ，ｋ） とに基づいて、補正映像データＤ２（＊，ｊ，ｋ） を生成し、前フィールド映像信号ＤＡＴ０の映像データＤ（＊，ｊ＋１，ｋ−１） と、現フィールド映像信号ＤＡＴ１の映像データＤ（＊，ｊ＋１，ｋ） とに基づいて、補正映像データＤ２（＊，ｊ＋１，ｋ） を生成する。
【０１０５】
ここで、上記期間Ｔ（ｊ） と、期間Ｔ０（ｊ−１） およびＴ０（ｊ＋１） とは、一致していない。したがって、期間Ｔ（ｊ） において、現フィールド映像信号ＤＡＴ１では、互いに同じ内容の映像データＤ（＊，ｊ，ｋ） とＤ（＊，ｊ＋１，ｋ） とが出力されているのに対して、前フィールド映像信号ＤＡＴ０では、期間Ｔ（ｊ） の前半に出力される映像データＤ（＊，ｊ，ｋ−１） の内容、すなわち、Ｄ（＊，ｊ−１，ｋ−１） の内容と、後半に出力される映像データＤ（＊，ｊ＋１，ｋ） の内容とが互いに異なっている。
【０１０６】
ところが、上記構成では、補間後に補正しているので、前半と後半とで互いに異なる映像データを参照して、現フィールド映像信号ＤＡＴ１に応じた駆動信号を変調する場合であっても、双方で、正しく階調遷移を強調する変調が可能になる。この結果、補正後に補間する構成と異なり、参照先の不一致に起因する誤変調が発生せず、当該誤変調による画像表示装置１の表示品位の低下を防止できる。
【０１０７】
以下では、ラインメモリ３１およびフィールドメモリ３２のさらに詳細な構成の一例について説明する。すなわち、本実施形態に係るラインメモリ３１は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）型のメモリとして実現されており、入力された映像信号ＤＡＴのドットクロックの周波数が１３．５〔ＭＨｚ〕とすると、２７〔ＭＨｚ〕の周波数で映像データを出力する。当該構成では、１水平ライン分の映像データを、入力されたときの半分の時間で出力できるので、１水平ライン分の映像データを２回出力しているにも拘わらず、１水平ライン分の映像データを入力する周期と、１水平ライン分の映像データを２回ずつ出力する周期とが一致している。この結果、両者の相違に起因するオーバーフローが発生せず、ラインメモリ３１は、上述の図５に示すように、何ら支障なく、１水平ライン分の映像データを２回出力できる。
【０１０８】
上記ラインメモリ３１は、例えば、図６に示すように、それぞれ１水平ライン分の映像データを蓄積可能な２ラインのＦＩＦＯ型メモリ３１ａ・３１ｂと、入力される各映像データを両ラインの一方へ順次蓄積させると共に、当該ラインのＦＩＦＯ型メモリへ１水平ライン分の映像データが入力される間に、他方のラインのＦＩＦＯ型メモリから１水平ライン分の映像データを２回出力させ、さらに、１水平ライン分の映像データの入力が終了すると、両ラインの役割を交換する制御回路３１ｃとを備えている。
【０１０９】
一方、上記フィールドメモリ３２には、調停回路３３によって、ラインメモリ３１から出力される映像データが１フィールド分蓄積され、調停回路３３は、次のフィールドにおいて、フィールドメモリ３２に蓄積された前フィールドの映像データを出力できる。
【０１１０】
本実施形態に係るラインメモリ３１は、１水平ライン分の映像データを２回出力しているので、本実施形態に係る調停回路３３は、フィールドメモリ３２に１水平ライン分の映像データを蓄積した後、例えば、次の水平ラインの映像データの蓄積を休止したり、次の水平ラインの映像データを、前の水平ラインの映像データが記憶された記憶領域に上書きするなどして、１フィールド分の映像データをフィールドメモリ３２に記憶している。これにより、上記ラインメモリ３１が、１水平ライン分の映像データと同じ内容の映像データを再度出力しているにも拘わらず、フィールドメモリ３２の記憶容量は、１フィールド分の映像データの蓄積に十分な容量に抑えられている。
【０１１１】
さらに、上記調停回路３３は、前フィールドの映像データを出力する際、上記ラインメモリ３１が映像データを出力する場合と同じ周波数で、１水平ライン分の映像データを出力した後、当該映像データを、次の水平ライン分の映像データとして再度出力する。
【０１１２】
上記構成では、ある水平ラインの映像データと次の水平ラインの映像データとが、上記ラインメモリ３１が映像データを出力する場合と同じ周波数で出力されるので、ラインメモリ３１に１水平ライン分の映像データが入力される周期と、調停回路３３が１水平ライン分の映像データを２回ずつ出力する周期とが一致している。この結果、両者の相違に起因するオーバーフローが発生せず、調停回路３３は、上述の図５に示すように、何ら支障なく、前フィールドの映像データとして、１水平ライン分の映像データを２回出力できる。
【０１１３】
〔第２の実施形態〕
上記第１の実施形態では、ラインメモリ３１の出力に基づいて、フィールドメモリ３２へ現フィールドの映像データが蓄積される構成について説明した。これに対して、本実施形態では、ラインメモリ３１と同様に、映像信号ＤＡＴに基づいて、現フィールドの映像データがフィールドメモリ３２へ蓄積される構成について説明する。
【０１１４】
すなわち、本実施形態に係る変調駆動処理部２１ａでは、図７に示すように、現＆前フィールドの映像信号生成部２２に代えて現＆前フィールドの映像信号生成部２２ａが設けられている。当該映像信号生成部２２ａは、第１の実施形態に係るラインメモリ３１と同様の構成のラインメモリ４１と、現フィールドの各映像データを次のフィールドまで記憶するフィールドメモリ４２と、映像信号ＤＡＴに基づいて、現フィールドの各映像データをフィールドメモリ４２に書き込むと共に、次のフィールドにおいて、フィールドメモリ４２に蓄積された各映像データを映像信号ＤＡＴと同じ周波数で読み出して出力する調停回路４３と、ラインメモリ４１と同様の構成で、フィールドメモリ４２の出力を入力とするラインメモリ４４とを備えている。
【０１１５】
当該構成では、ラインメモリ４１は、上記ラインメモリ３１と同様に、水平ライン間が補間された現フィールド映像信号ＤＡＴ１を出力する。また、ラインメモリ４４は、前フィールドの映像データであって、映像信号ＤＡＴと同じ周波数で調停回路４３から出力される映像データに基づいて、上記ラインメモリ３１と同様に、前フィールドの水平ライン間を補間する。これにより、ラインメモリ４４は、第１の実施形態に係る現＆前フィールドの映像信号生成部２２と同様に、水平ライン間が補間された前フィールド映像信号ＤＡＴ０を出力できる。
【０１１６】
当該構成でも、第１の実施形態と同様に、演算回路２３による補正映像信号ＤＡＴ２の生成前に水平ライン間が補間されており、演算回路２３は、各補正映像データのそれぞれについて、両フィールド映像信号ＤＡＴ０・ＤＡＴ１を構成する映像データの中から当該補正映像データを正しく生成するための映像データの対を選択し、当該映像データ対に基づいて、補正映像データを生成する。
【０１１７】
したがって、第１の実施形態と同様に、補正映像データの生成時における参照先の不一致、および、当該不一致に起因する誤変調が発生せず、当該誤変調による画像表示装置１の表示品位の低下を防止できる。
【０１１８】
さらに、本実施形態では、第１の実施形態とは異なり、調停回路４３が映像信号ＤＡＴに基づいて、現フィールドの映像データをフィールドメモリ４２へ記憶し、フィールドメモリ４２の後段に設けたラインメモリ４４によって水平ライン間が補間されている。したがって、第１の実施形態のように、調停回路（３３）がラインメモリ（３１）の出力に基づいて現フィールドの映像データをフィールドメモリ（３２）へ記憶する構成に比べて、調停回路４３およびフィールドメモリ４２の動作周波数を下げることができる。
【０１１９】
例えば、映像信号ＤＡＴにおける映像データの周波数（ドットクロック）が１３．５〔ＭＨｚ〕とすると、第１の実施形態の場合、現＆前フィールドの映像信号生成部２２を構成するラインメモリの数が１つですむ代わりに、フィールドメモリ３２に入力される映像データの周波数、および、フィールドメモリ３２が出力する映像データの周波数は、それぞれ２７〔ＭＨｚ〕になる。したがって、フィールドメモリ３２が入出力を同時に、すなわち、入力および出力をそれぞれの周波数で処理するためには、フィールドメモリ３２は、５４〔ＭＨｚ〕で動作する必要がある。これに対して、本実施形態の構成では、フィールドメモリ４２の入出力周波数は、それぞれ、１３．５〔ＭＨｚ〕なので、フィールドメモリ４２の動作周波数を２７〔ＭＨｚ〕にまで抑えることができる。この結果、比較的容易に回路設計可能で、しかも、比較的容易にＥＭＩノイズの発生を抑えることができる。
【０１２０】
〔第３の実施形態〕
ところで、第１および第２の実施形態に係る画像表示装置１は、前フィールドから現フィールドへの階調遷移を強調するように、現フィールドの映像データに応じた駆動信号を変調することによって、画素ＰＩＸの応答速度を向上させているが、基本的には、現フィールドの映像データに基づいて、現フィールドの映像データに対応する画素ＰＩＸだけではなく、他のフィールドの映像データに対応する画素ＰＩＸも駆動している。
【０１２１】
したがって、例えば、静止画を表示している場合など、前フレームと現フレームとの間で、互いに同一の画素ＰＩＸに対応する映像データ同士を比較したときに殆ど差がない場合であっても、当該画素ＰＩＸは、前フィールドの映像データによっても駆動されている。また、変調駆動処理部（２１・２１ａ）は、画素ＰＩＸの応答速度を向上させるために前フィールドから現フィールドへの階調遷移を強調している。これらの結果、上記前フレームと現フレームとの映像データ同士に殆ど差がない場合であっても、当該画素ＰＩＸの表示に不所望な階調遷移が発生し、当該階調遷移が画像表示装置のユーザにフリッカーとして視認される虞れがある。
【０１２２】
以下では、図８に示すように、ある階調（例えば、１９６）の背景に、他の階調（例えば、６４）の箱が表示されている例を参照して、フリッカーの発生について、さらに詳細に説明する。すなわち、箱の上端付近の領域Ａのように、水平ラインに沿ったエッジ付近の領域では、奇数フィールドと偶数フィールドから構成される１フレーム全体でみると、図中、Ａ０に示すように、ある水平ライン（例えば、ｊ行目）を境に、それより上の水平ラインの階調（１９６）は、１９６階調、当該水平ライン、および、それより下の水平ラインの階調（６４）と異なっている。
【０１２３】
ただし、映像信号ＤＡＴは、インタレース信号なので、上記１フレームの映像データは、偶数フィールドと奇数フィールドとに分けて伝送されている。ここで、上記ｊ行目が奇数行目とすると、奇数フィールドＦ（ｋ） では、上記Ａ０に示す各水平ラインのうち、ｊ−２行目、ｊ行目、ｊ＋２行目…が伝送され、現＆前フィールドの映像信号生成部（２２・２２ａ）は、これらの水平ラインの映像データに基づいて、水平ライン間を補間し、図中Ａ１に示すように、ｊ−１行目、ｊ＋１行目を生成する。なお、図では、補間によって、基準となる水平ライン（ｊ−２行目など）と同じ階調の水平ライン（ｊ−１行目など）を生成する場合を示している。一方、偶数フィールドＦ（ｋ＋１） では、上記Ａ０に示す各水平ラインのうち、ｊ−１行目、ｊ＋１行目…が伝送され、上記映像信号生成部は、図中Ａ２に示すように、これらの水平ライン間の補間によって、ｊ行目、ｊ＋２行目を生成する。
【０１２４】
上述したように、ｊ行目は、境界線なので、フレーム単位で見ると、一定の階調（６４）であるにも拘わらず、各フィールド間における補間の基準となる水平ラインの変化によって、フィールド単位で見ると、本来の階調（６４）と、他の階調（１９６）との間の往復応答が発生してしまう。
【０１２５】
なお、画素ＰＩＸの応答速度が遅く、フィールド毎の往復応答に追従できない場合は、上記往復応答が視認されることがないが、上記各実施形態に係る画像表示装置１は、階調遷移を強調して、画素ＰＩＸの応答速度を向上させているので、上記往復応答がフリッカーとして視認される虞れがある。
【０１２６】
これに対して、本実施形態に係る変調駆動処理部２１ｂは、上記フリッカーの発生を抑制するため、現フレームの映像信号と、映像信号位置が同一の近接するフィールド（本実施形態では、前々フィールド）の映像信号とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更している。より詳細には、変調駆動処理部２１ｂは、現フィールドの映像データと、前フレームにおいて、それと同じ画素ＰＩＸへの映像データとを比較して、両者が概ね同じであれば、当該画素ＰＩＸを駆動する際、前フィールドから現フィールドへの階調遷移を強調する程度（変調の程度）を弱めている。
【０１２７】
すなわち、本実施形態に係る変調駆動処理部２１ｂには、図９に示すように、上記各実施形態に係る変調駆動処理部２１または２１ａの構成に加え、現フィールド（例えば、偶数フィールド）の映像データを、次のフレームにおいて、当該フィールドに対応するフィールド（偶数フィールド）まで記憶すると共に、これらの記憶した映像データからなる映像信号（本実施形態では、前々フィールドの映像信号）を出力する前々フィールド映像信号生成回路５１が設けられている。
【０１２８】
さらに、上記変調駆動処理部２１ｂには、演算回路２３に代えて、演算回路２３ｂが設けられており、当該演算回路２３ｂは、現フィールドの映像信号と前々フィールドの映像信号とに基づいて、現フィールドの各映像データと、前々フィールドにおいて、それと同じ画素ＰＩＸへの映像データとを比較し、ある画素ＰＩＸへの映像データ同士が概ね同じであると判定した場合、変調の程度を弱める。また、上記映像データ同士が全く異なると判定した場合、演算回路２３ｂは、変調の程度を弱めず、前フィールドから現フィールドへの階調遷移を強調する。
【０１２９】
なお、本実施形態に係る演算回路２３ｂは、水平ライン間を補間した後の現フィールド映像信号ＤＡＴ１と、前々フィールドの映像信号とに基づいて、上記両映像データ同士を比較しているので、上記前々フィールド映像信号生成回路５１は、映像信号位置が同一の近接するフィールド（前々フィールド）を構成する映像データの水平ライン間を補間し、補間後の映像データを、前々フィールド映像信号ＤＡＴ００として出力している。
【０１３０】
上記構成では、変調駆動処理部２１ｂは、現フィールドの映像データと、前々フィールドにおいて、それと同じ画素ＰＩＸへの映像データとを比較し、上記映像データ同士が概ね同じであれば、当該画素ＰＩＸを駆動する際、前フィールドから現フィールドへの階調遷移を強調する程度（変調の程度）を弱めている。
【０１３１】
したがって、補間後の前フィールド映像信号ＤＡＴ０と現フィールド映像信号ＤＡＴ１とを比較すると、前フィールドから現フィールドへの階調遷移が発生していても、上記映像データ同士が概ね同じであれば、現フィールドの駆動信号において、当該階調遷移を強調する程度が抑えられる。この結果、映像信号位置が同一の近接するフィールド（前々フィールド）から、現フィールドまでの階調遷移は、通常（階調遷移の強調を弱めない場合）と比べて強調されず、階調遷移の量が抑えられる。
【０１３２】
これにより、フリッカーの原因となる現象、すなわち、各フィールド毎に異なった水平ラインを基準に補間した結果、フレーム単位では、映像データが変化していないにも拘わらず、フィールド単位でみると、階調が遷移しているという現象が発生しても、階調遷移の量が抑えられるため、フリッカーによる表示品位の低下を抑制できる。
【０１３３】
ここで、映像データにノイズがなければ、現フィールドの映像データと、前フレームにおいて、それと同じ画素ＰＩＸへの映像データとが同一のときに、演算回路２３ｂによる階調遷移強調を停止すればよい。ところが、実際には、映像信号源Ｓ０から演算回路２３ｂまでのノイズだけではなく、映像信号源Ｓ０が生成する映像信号ＤＡＴ自体にもノイズが含まれる。したがって、本実施形態に係る変調駆動処理部２１ｂは、上記映像データ同士が概ね同じときに階調遷移を強調する程度（変調の程度）を抑えている。
【０１３４】
以下では、演算回路２３ｂによる変調の程度変更方法の例について説明する。第１の変更方法は、図１０に示すように、上記両映像データ同士の差｜Ｓ−Ｅ｜が、予め定められた閾値Ａを下回っているか否かを判定し、下回っている場合に、現フィールドの映像データをそのまま出力する方法である。
【０１３５】
より詳細には、演算回路２３ｂが出力する補正映像データＤ２を、現フィールドの映像データＤ＋α・補正量Ｃとする。なお、補正量Ｃは、現フィールドの映像データと前フィールドの映像データとに応じて予め決定されている。
【０１３６】
通常時、すなわち、上記両映像データ同士の差｜Ｓ−Ｅ｜が上記閾値Ａを下回っている場合、演算回路２３ｂは、現フィールドの映像データＤ（ｉ，ｊ，ｋ） と前フィールドの映像データＤ（ｉ，ｊ，ｋ−１） とに基づいて、例えば、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ ）を参照するなどして、それぞれの組み合わせに応じた補正量Ｃを求め、さらに、変調の程度α＝１として、上記補正映像データＤ２を算出する。一方、上記両映像データ同士の差｜Ｓ−Ｅ｜が上記閾値Ａを下回っている場合、演算回路２３ｂは、α＝０として、上記補正映像データＤ２を算出する。
【０１３７】
なお、上記では、補正量Ｃを算出した後、補正映像データＤ２を算出する場合を例にして説明したが、閾値Ａを下回っているか否かに応じて、α＝０としたときの補正映像データＤ２、または、α＝１としたときの補正映像データＤ２とを出力できれば、例えば、それぞれを求めるためのＬＵＴを設け、それらを参照して、各補正映像データＤ２を出力してもよい。
【０１３８】
ここで、上記閾値Ａとしては、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）信号の場合、２５６階調表示なので、Ａ＝８であれば、概ね良好な表示が得られることを確認した。ただし、適切な閾値Ａは、映像信号ＤＡＴの質によって変化するので、映像信号ＤＡＴの質を判定し、それに応じて閾値Ａを変更してもよい。映像信号ＤＡＴの質の判定基準としては、例えば、映像信号源Ｓ０が受像機の場合、電波状況が挙げられる。また、映像信号ＤＡＴの入力がアナログであるかデジタルであるか、映像信号源Ｓ０がビデオ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｃ）あるいはゲーム機であるかなども判定基準として利用できる。なお、ユーザの指示に応じて、演算回路２３ｂが閾値Ａを調整してもよいが、上記判定基準に基づいて、映像信号ＤＡＴの質を判定する回路を画像表示装置１に設け、演算回路２３ｂが判定結果に応じて閾値Ａを調整すれば、ユーザの手間を軽減できる。
【０１３９】
ところで、上記第１の変更方法では、回路を簡略化するために、両映像データ同士の差｜Ｓ−Ｅ｜が閾値Ａを下回っているか否かによって、変調するか否か（α＝０か１か）を選択した。これに対して、第２の変更方法は、両映像データ同士の差｜Ｓ−Ｅ｜に応じて、αが０または１の２値だけではなく、その中間の値も取るように変更する方法である。
【０１４０】
例えば、図１１の例では、両映像データ同士の差｜Ｓ−Ｅ｜が閾値Ａを下回っている場合、α＝０、閾値Ｂを上回っている場合は、α＝１に設定し、｜Ｓ−Ｅ｜がＡからＢまでの間は、値域が０〜１までの関数ｆ（｜Ｓ−Ｅ｜）によって、αを設定している。なお、図１１では、Ａ＝８、Ｂ＝１６であり、α＝ｆ（｜Ｓ−Ｅ｜）として、以下のように、
｜Ｓ−Ｅ｜＝９ → α＝１／８ ；｜Ｓ−Ｅ｜＝１０ → α＝２／８
｜Ｓ−Ｅ｜＝１１ → α＝３／８ ；｜Ｓ−Ｅ｜＝１２ → α＝４／８
｜Ｓ−Ｅ｜＝１３ → α＝５／８ ；｜Ｓ−Ｅ｜＝１４ → α＝６／８
｜Ｓ−Ｅ｜＝１５ → α＝７／８
に設定されている場合を例示している。また、このように設定した演算回路２３ｂを有する画像表示装置１の画質を評価したところ、第１の変更方法と同様、ＮＴＳＣ信号の場合に、極めて良好な表示品位を得ることができることを確認した。
【０１４１】
なお、上記では、閾値Ａが０でない場合を例にして説明したが、第２の変更方法の場合は、閾値Ａが０であってもよい。この場合であっても、両映像データ同士の差｜Ｓ−Ｅ｜が閾値Ｂを超えている場合のαよりも、超えていない場合のαの方が小さくなるように設定されていれば、略同様の効果が得られる。
【０１４２】
ただし、閾値Ａが０か否かに拘わらず、両映像データ同士の差｜Ｓ−Ｅ｜が０のときに、α＝０になるように設定されていれば、最も変調の程度を抑制できるので、フリッカーによる表示品位の低下をより確実に抑制できる。このような関数ｆ（｜Ｓ−Ｅ｜）としては、例えば、（Ｓ−Ｅ）^２ が挙げられる。
【０１４３】
当該構成では、第１の変更方法と異なり、閾値Ａと閾値Ｂとが同じ値ではなく、両映像データ同士の差｜Ｓ−Ｅ｜が閾値Ａから閾値Ｂまでの間は、関数ｆ（｜Ｓ−Ｅ｜）によって、αを設定している。したがって、第１の変更方法のように、閾値Ａ＝閾値Ｂの場合と比較して、αをなだらかに変化させることができる。
【０１４４】
この結果、第１の変更方法の場合のように、閾値Ａの境界で、αが０になるか１になるかが切り換わり、変調の有無による擬似輪郭が発生する場合と異なり、第２の変更方法では、αがなだらかに変化しているので、上記擬似輪郭の発生を抑制でき、特に、人の皮膚のようなグラデーションが存在する映像を表示する場合であっても、表示品位を高いレベルに維持できる。なお、第２の変更方法であっても、第１の変更方法と略同様に、映像信号ＤＡＴの質を判定し、それに応じて閾値Ａ・Ｂおよび関数ｆ（｜Ｓ−Ｅ｜）を変更してもよい。
【０１４５】
以下では、図１２を参照しながら、第２の実施形態の変調駆動処理部２１ａに、前々フィールド映像信号生成回路５１を追加し、演算回路２３を演算回路２３ｂに入れ換えた場合を例にして、変調駆動処理部２１ｂの構成例を詳細に説明する。
【０１４６】
すなわち、本構成例では、前々フィールド映像信号生成回路５１が現フィールド（例えば、偶数フィールド）の映像データを映像信号位置が同一の近接するフィールド（偶数フィールド）まで記憶する機能と、現＆前フィールドの映像信号生成部２２ａが現フィールドの映像データを次のフィールドまで記憶する機能とが、１つのフィールドメモリによって実現されており、図７に示すフィールドメモリ４２に代えて、２フィールド分の映像データを記憶するフィールドメモリ４２ｂが設けられている。
【０１４７】
また、調停回路４３に代えて、フィールドメモリ４２ｂへ読み書きする調停回路４３ｂが設けられており、当該調停回路４３ｂは、映像信号ＤＡＴに基づいて、現フィールドＦ（ｋ） の映像データを、フィールドメモリ４２ｂに記憶できる。さらに、また、調停回路４３ｂは、次のフィールドＦ（ｋ＋１） では、フィールドメモリ４２ｂの記憶領域のうち、前フィールドＦ（ｋ） の映像データを記憶した記憶領域とは別の記憶領域に、当該フィールドＦ（ｋ＋１） の映像データを記憶できる。さらに、調停回路４３ｂは、前々フィールドＦ（ｋ−２） の各映像データと、前フィールドＦ（ｋ−１） の各映像データとをフィールドメモリ４２ｂから読み出して、映像信号ＤＡＴのドットクロックの２倍の周波数で出力できる。
【０１４８】
一方、前々フィールド映像信号生成回路５１には、ラインメモリ５２が設けられており、当該ラインメモリ５２は、調停回路４３ｂを介して出力されるフィールドメモリ４２ｂの出力信号ＦＭのうち、前々フィールドＦ（ｋ−２） の各映像データに基づいて、水平ライン間を補間し、補間後の信号を前々フィールド映像信号ＤＡＴ００として出力できる。なお、図１２の例では、フィールドメモリ４２ｂと調停回路４３ｂとラインメモリ５２とが図９に示す前々フィールド映像信号生成回路５１に対応している。
【０１４９】
また、ラインメモリ４４は、第２の実施形態と同様に、フィールドメモリ４２ｂの出力信号ＦＭのうち、前フィールドＦ（ｋ−１） の各映像データに基づいて、水平ライン間を補間し、補間後の信号を、前フィールド映像信号ＤＡＴ０として出力できる。
【０１５０】
ただし、上記各ラインメモリ５２・４４では、入力信号の周波数と出力信号の周波数とが同一である。また、調停回路４３ｂは、両ラインメモリ５２・４４の一方に１水平ライン分の映像データを出力した後、他方に１水平ライン分の映像データを出力するので、１水平ライン分の入力信号が入力された後、それと同じ期間の間、入力信号を取得する必要がない。したがって、図１３に示すように、１水平ライン分を記憶するＦＩＦＯ型ラインメモリ５２ａと、ＦＩＦＯ型ラインメモリのデータを２回出力する制御回路５２ｂとを設けるだけで、各ラインメモリ５２・４４を構成できる。
【０１５１】
一方、演算回路２３ｂには、演算回路２３と同様に、現フィールド映像信号ＤＡＴ１および前フィールド映像信号ＤＡＴ０のうち、互いに同じ画素ＰＩＸ（ｉ，ｊ） に対応する映像データＤ（ｉ，ｊ，ｋ） およびＤ（ｉ，ｊ，ｋ−１） の対に基づいて、当該映像データ対に対応する補正量Ｃ（ｉ，ｊ，ｋ） を出力する演算処理部６１と、現フィールド映像信号ＤＡＴ１および前々フィールド映像信号ＤＡＴ００を比較する比較回路６２と、比較回路６２による比較結果と、演算処理部６１が出力する補正量Ｃ（ｉ，ｊ，ｋ） からなる補正映像信号ＤＡＴ２ｂと、現フィールド映像信号ＤＡＴ１とに基づいて、補正映像信号ＤＡＴ２を生成する変調量調整回路６３とを備えている。
【０１５２】
上記構成では、図１４に示すように、ラインメモリ４１は、図５と同様に、映像信号ＤＡＴの水平ライン間を補間して、現フィールド映像信号ＤＡＴ１を出力している。
【０１５３】
一方、フィールドメモリ４２ｂは、図５とは異なり、各フィールドＦ（ｋ） の映像データが入力されている期間Ｔ（ｊ） の半分の期間Ｔ２（ｊ） において、前フィールドＦ（ｋ−１） の映像データを記憶した領域から、映像信号ＤＡＴのドットクロックの２倍の周波数で、前フィールドＦ（ｋ−１） の各映像データを出力する。
【０１５４】
なお、図１４では、ラインメモリ４４および５２が、それぞれ映像信号ＤＡＴの１水平ライン分だけ遅れて各映像データを出力する場合を例示している。したがって、調停回路４３ｂは、演算処理部６１および比較回路６２に到着した時点で、各映像信号ＤＡＴ１・ＤＡＴ０・ＤＡＴ００が同期するように、期間Ｔ１（ｊ） に、前々フィールドＦ（ｋ−２） の映像データＤ（＊，ｊ＋２，ｋ−２） を出力し、期間Ｔ２（ｊ） に、前フィールドＦ（ｋ−１） の映像データＤ（＊，ｊ＋３，ｋ−２） を出力している。
【０１５５】
さらに、ラインメモリ４４は、上記フィールドメモリ４２ｂの出力信号ＦＭのうち、上記期間Ｔ２に出力された映像データに基づいて、水平ライン間を補間し、前フィールド映像信号ＤＡＴ０を出力する。上記両フィールド映像信号ＤＡＴ０・ＤＡＴ１は、演算処理部６１に入力され、各画素ＰＩＸ（ｉ，ｊ）への補正量Ｃ（ｉ，ｊ，ｋ） からなる補正映像信号ＤＡＴ２ｂが生成される。
【０１５６】
一方、ラインメモリ５２は、上記フィールドメモリ４２ｂの出力信号ＦＭのうち、上記期間Ｔ２（ｊ） 以外の期間Ｔ１（ｊ） に出力された映像データに基づいて、水平ライン間を補間し、前々フィールド映像信号ＤＡＴ００を出力する。
【０１５７】
さらに、比較回路６２は、上記両映像信号ＤＡＴ１・ＤＡＴ００のうち、互いに同一の画素ＰＩＸ（ｉ，ｊ） に対応する映像データＤ（ｉ，ｊ，ｋ） およびＤ（ｉ，ｊ，ｋ−２） の対を比較して、変調の程度α（ｉ，ｊ，ｋ） を決定する。また、変調量調整回路６３は、ある画素ＰＩＸ（ｉ，ｊ） に対応する補正量Ｃ（ｉ，ｊ，ｋ） と、当該画素ＰＩＸ（ｉ，ｊ） に対応する変調の程度α（ｉ，ｊ，ｋ） および現フィールド映像信号ＤＡＴ１の映像データＤ（ｉ，ｊ，ｋ） とに基づいて、補正映像データＤ２（ｉ，ｊ，ｋ） を生成する。
【０１５８】
例えば、上述した第１の変更方法を採用する構成では、比較回路６２は、上記両映像データ対の差｜Ｄ（ｉ，ｊ，ｋ） −Ｄ（ｉ，ｊ，ｋ−２） ｜≦Ａの場合、α（ｉ，ｊ，ｋ） ＝０と決定する。さらに、演算処理部６１は、α（ｉ，ｊ，ｋ） ＝０なので、補正映像データＤ２（ｉ，ｊ，ｋ） として、現フィールド映像信号ＤＡＴ１の映像データＤ（ｉ，ｊ，ｋ） を出力する。一方、上記両映像データ対の差｜Ｄ（ｉ，ｊ，ｋ） −Ｄ（ｉ，ｊ，ｋ−２） ｜＞Ａの場合、比較回路６２は、α（ｉ，ｊ，ｋ） ＝１を演算処理部６１に指示し、演算処理部６１は、Ｃ（ｉ，ｊ，ｋ） ＋Ｄ（ｉ，ｊ，ｋ） を補正映像データＤ２（ｉ，ｊ，ｋ） として出力する。
【０１５９】
これにより、本実施形態に係る変調駆動処理部２１ｂは、上記映像データ同士が概ね同じときに階調遷移を強調する程度（変調の程度）を抑えることができ、フリッカーの発生を抑制できる。
【０１６０】
なお、上記では、演算処理部６１へ各画素ＰＩＸ（ｉ，ｊ） 毎の変調の程度α（ｉ，ｊ，ｋ） を通知するために、水平ライン間を補間するラインメモリ５２を比較回路６２の前段に設け、比較回路６２が、各画素ＰＩＸ（ｉ，ｊ） 毎に、前々フィールド映像信号ＤＡＴ００と現フィールド映像信号ＤＡＴ１とを比較して、変調の程度α（ｉ，ｊ，ｋ） を出力する構成について説明したが、図１５に示すように、水平ライン間を補間するラインメモリを、比較回路６２の後段に設けてもよい。
【０１６１】
図１５に示す構成例は、第１の実施形態の変調駆動処理部２１に、前々フィールド映像信号生成回路５１を追加し、演算回路２３を演算回路２３ｂに入れ換えた構成である。
【０１６２】
本構成例に係る変調駆動処理部２１ｃでも、図１２に示す変調駆動処理部２１ｂと同様に、前々フィールド映像信号生成回路５１と現＆前フィールドの映像信号生成部２２との間で、フィールドメモリ４２ｂが共用されており、ラインメモリ４４は、フィールドメモリ４２ｂが期間Ｔ２（ｊ） に出力した映像データに基づいて、水平ライン間を補間し、前フィールド映像信号ＤＡＴ０を生成している。
【０１６３】
また、本構成例に係る変調駆動処理部２１ｃの演算回路２３ｃは、図１２に示す変調駆動処理部２１ｂと略同様の演算処理部６１、比較回路６２ｃおよび変調量調整回路６３を備えている。ただし、本構成例では、図１２に示すラインメモリ５２が省略されており、比較回路６２に代えて設けられた比較回路６２ｃは、図１６に示すように、期間Ｔ１（ｊ） に現＆前フィールドの映像信号生成部２２ａから出力された現フィールドＦ（ｋ） の映像データ（例えば、Ｄ（＊，ｊ，ｋ−２） ）と、当該期間Ｔ１（ｊ） に、フィールドメモリ４２ｂから出力された前々フィールドＦ（ｋ−２） の映像データであって、上記現フィールドＦ（ｋ） の各映像データと同じ画素ＰＩＸに対応する映像データ（この場合は、Ｄ（＊，ｊ，ｋ−２） ）とを比較し、変調の程度α（＊，ｊ，ｋ−２） を出力する。
【０１６４】
さらに、演算回路２３ｃには、ラインメモリ５２と略同様のラインメモリ６４が設けられており、比較回路６２ｃの出力信号に基づいて、水平ライン間を補間し、演算回路２３ｂへ比較結果を供給する。なお、ラインメモリ６４のビット数は、ラインメモリ５２とは異なり、映像データの記憶に必要なビット数ではなく、比較結果の記憶に十分なビット数に設定されている。
【０１６５】
ここで、調停回路４３ｂは、図１５に示すように、期間Ｔ２（ｊ） 中、前フィールドＦ（ｋ−１） の映像データ（例えば、Ｄ（＊，ｊ＋３，ｋ−１） ）を出力しており、前々フィールドＦ（ｋ−２） の映像データを出力していないので、比較回路６２ｃは、前々フィールド映像信号ＤＡＴ００と現フィールド映像信号ＤＡＴ１とを比較できない。
【０１６６】
ところが、前々フィールド映像信号ＤＡＴ００と現フィールド映像信号ＤＡＴ１とは、フレームは異なっているが、互いに同じフィールドの映像信号である。したがって、上記期間Ｔ１（ｊ） に印加された両映像データを比較することによって得られた１水平ライン分の比較結果α（＊，ｊ，ｋ） は、次の水平ライン分の比較結果α（＊，ｊ＋１，ｋ） と同じである。この結果、ラインメモリ６４が、ラインメモリ５２と同様に、１水平ライン分の比較結果を記憶し、当該１水平ライン分の比較結果を２回出力することによって、演算回路２３ｃは、正しい補正映像信号ＤＡＴ２を出力できる。
【０１６７】
ところで、上記では、図６に示すように、ラインメモリ３１（４１）が２つのＦＩＦＯ型メモリ３１ａ・３１ｂを備え、映像信号ＤＡＴの１水平ライン分だけ遅れて、映像データを出力する場合を例にして説明したが、これに限るものではない。
【０１６８】
例えば、図１３に示すラインメモリ５２（４４）と同様に、１水平ライン分の映像データを記憶するＦＩＦＯ型メモリ７１と、映像信号ＤＡＴのドットクロックの２倍の周波数で、ＦＩＦＯ型メモリ７１に蓄積された映像データのうちの１つを選択し、出力する制御回路７２とを備えていてもよい。
【０１６９】
この場合、図１７に示すように、ＦＩＦＯ型メモリ７１が１水平ライン分の映像データＤ（＊，ｊ，ｋ） の出力を１回目に開始する時点では、映像信号ＤＡＴの方が、映像信号ＤＡＴの１／２水平ライン分だけ、現フィールド映像信号ＤＡＴ１よりも先行している。ここで、上記位相差は、ラインメモリ３１ｃが映像データを出力する度に、ドットクロックの周期の１／２ずつ無くなっていく。ところが、上述したように、１回目の開始時点で、１／２水平ライン分だけ、映像信号ＤＡＴが先行しているので、ＦＩＦＯ型メモリ７１は、何ら支障なく、１水平ライン分の映像データＤ（＊，ｊ，ｋ） を蓄積しながら、１水平ライン分の映像データＤ（＊，ｊ，ｋ） を出力できる。
【０１７０】
ここで、ＦＩＦＯ型メモリ７１へ１水平ライン分の映像データＤ（＊，ｊ，ｋ） が入力された後、次の水平ラインの映像データＤ（＊，ｊ＋１，ｋ） がＦＩＦＯ型メモリ７１へ順次入力されていく。ところが、ＦＩＦＯ型メモリ７１の出力のドットクロックの方が映像信号ＤＡＴのドットクロックよりも高い。したがって、例えば、ＦＩＦＯ型メモリ７１の記憶容量を、１水平ラインよりも１映像データ分大きく設定するなどして、最初の映像データＤ（１，ｊ，ｋ） が上書きされるよりも前に、２回目の最初の映像データＤ（１，ｊ，ｋ） を出力できれば、ＦＩＦＯ型メモリ７１は、各映像データＤ（＊，ｊ，ｋ） の記憶領域が上書きされるよりも前に、２回目の各映像データＤ（＊，ｊ，ｋ） を出力できる。
【０１７１】
〔第４の実施形態〕
ところで、上記第３の実施形態では、現フィールドの映像データと、映像信号位置が同一の近接するフィールドにおいて、それと同じ画素ＰＩＸへの映像データとを比較して、両者が概ね同じであれば、当該画素ＰＩＸを駆動する際、前フィールドから現フィールドへの階調遷移を強調する程度（変調の程度）を弱める構成によって、フレーム単位では、映像データが殆ど変化していない場合の階調遷移の量を抑え、フリッカーによる表示品位の低下を抑制できる。
【０１７２】
これに対して、本実施形態に係る変調駆動処理部２１ｄ（図１または図７参照）では、他の構成によって、フリッカーが発生した場合に発生する現象のうち、表示品位を特に低下させる現象の発生を抑制している。
【０１７３】
具体的には、画素ＰＩＸ（ｉ，ｊ） の応答速度が最速になるように、演算回路（２３〜２３ｃ）が、前フィールドから現フィールドへの階調遷移を強調した場合、往復応答が発生したときに、往路の応答速度と復路の応答速度とのうちの一方が他方よりも速くなることが多い。
【０１７４】
例えば、図１８に示すように、階調レベル（輝度）ＴＡからＴＢへの階調遷移の方が、階調レベルＴＢからＴＡへの階調遷移よりも速くなった場合、往復応答が発生すると、階調レベルの平均値は、階調レベルＴＡとＴＢとの間の中間値よりも大きくなってしまう。特に、上記両階調遷移の速度差が大きくなると、階調レベルの平均値が、高い方の階調レベルＴＡを超える現象が発生する。
【０１７５】
この現象が発生した場合、その画素ＰＩＸの階調レベルは、上記各階調レベルＴＡおよびＴＢのいずれよりも大きいので、ユーザの目につきやすく、画像表示装置の表示品位を大きく低下させてしまう。例えば、図８と同様に、階調レベルＴＡの背景に階調レベルＴＢの箱を表示しているとき、両者のエッジ領域Ａの画素ＰＩＸが、背景および箱のいずれよりも高い階調レベルになるので、光って見えてしまう。
【０１７６】
本実施形態に係る変調駆動処理部２１ｄは、上記現象の発生を防止するために、往復応答の往路および復路のうち、より速く階調遷移する方において、階調遷移を強調する程度を抑制し、より遅く階調遷移する方の速度に近づけている。
【０１７７】
また、上記階調遷移強調を抑制する程度は、画素ＰＩＸが、ある輝度ＴＡおよびＴＢの間で往復駆動された場合に、当該画素ＰＩＸの時間的積分輝度が、上記輝度ＴＡからＴＢまでの範囲に入るように設定されている。
【０１７８】
上記構成では、変調駆動処理部２１ｄは、画素ＰＩＸが、ある輝度ＴＡおよびＴＢの間で往復駆動された場合に当該画素ＰＩＸの時間的積分輝度が上記輝度ＴＡからＴＢまでの範囲に入る程度に、前フィールドから現フィールドへの階調遷移を強調している。
【０１７９】
したがって、現フィールドの映像データを前フィールドの映像データに応じて変調しながら、全フレームの画素ＰＩＸを駆動した結果、フィールド単位で見ると、ある画素ＰＩＸ（ｉ，ｊ） が往復駆動される場合であっても、当該画素ＰＩＸ（ｉ，ｊ ）の輝度は、各フィールドの映像データＤ（ｉ，ｊ，ｋ） …が示す輝度のうちの最大値と最小値との間に収まる。
【０１８０】
この結果、当該画素ＰＩＸ（ｉ，ｊ） の輝度が、自分自身への映像データＤ（ｉ，ｊ，ｋ） 、および、近隣の映像データＤ（ｉ，ｊ，ｋ） よりも、明るくなったり、暗くなったりする現象を回避できる。これにより、画像表示装置の表示品位低下を抑制できる。
【０１８１】
また、上記構成では、演算回路２３が両フィールド映像信号ＤＡＴ０・ＤＡＴ１、それぞれの映像データＤ（ｉ，ｊ，ｋ−１） およびＤ（ｉ，ｊ，ｋ） を参照して、補正映像データＤ２（ｉ，ｊ，ｋ） を導出しており、上記階調遷移強調の程度は、補正映像データＤ２（ｉ，ｊ，ｋ） を導出する時の計算方法、あるいは、導出時に参照するデータを設定することによって設定されている。
【０１８２】
したがって、第３の実施形態と異なり、第１および第２の実施形態の構成に、フリッカーに起因する表示品位低下を抑制するための部材を特に追加することなく、当該表示品位低下を抑制できる。
【０１８３】
さらに、本実施形態では、上記階調遷移強調の程度は、全ての階調間の応答速度が概ね一致するように設定されている。より詳細には、各階調遷移のうち、最も強調しても一番遅い階調遷移の応答速度に、他の階調遷移の応答速度が略一致するように、他の階調遷移強調の程度が抑えて設定されている。
【０１８４】
当該構成では、全ての階調間の応答速度が概ね等しくなるので、各階調間の応答速度がバラバラの場合に発生する不具合、すなわち、動いている物体を表示している際に、高速に応答する画素と低速に応答する画素とが混在すると、上記物体が透けて見えるという不具合の発生を防止でき、表示品位低下を抑制できる。
【０１８５】
〔第５の実施形態〕
上記第１ないし第４の実施形態では、現フィールドの各映像データの水平ライン間を補間して、現フィールド映像信号ＤＡＴ１を生成する際、および、前フィールドの各映像データの水平ライン間を補間して、前フィールド映像信号ＤＡＴ０を生成する際、ある水平ラインの映像データＤ（＊，ｊ，ｋ） と同じ映像データを次の水平ラインの映像データＤ（＊，ｊ＋１，ｋ） として出力することによって補間する場合を例にして説明した。
【０１８６】
これに対して、本実施形態では、他の補間方法によって、現フィールドの映像データおよび前フィールドの映像データを補間する構成について説明する。なお、当該構成は、上述の各構成の変調駆動処理部（２１〜２１ｄ）に適用できるが、以下では、一例として、図９に適用した場合を例にして説明する。
【０１８７】
すなわち、本実施形態に係る変調駆動処理部２１ｅでは、現＆前フィールドの映像信号生成部（２２〜２２ａ）に代えて、現および前フィールドを構成する２つの行の映像信号を平均した映像信号によって補間する映像信号生成部２２ｅが設けられている。
【０１８８】
上記映像信号生成部２２ｅは、前フィールドＦ（ｋ−１） の水平ラインＬ（ｊ−２） およびＬ（ｊ） 間を補間して、水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ−１） を生成する際、映像データＤ（ｉ，ｊ−２，ｋ−１） と、映像データＤ（ｉ，ｊ，ｋ−１） とを平均して、映像データＤ（ｉ，ｊ−１，ｋ−１） を生成する。
【０１８９】
同様に、現フィールドＦ（ｋ） の水平ラインＬ（ｊ−２） およびＬ（ｊ） 間を補間して、水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ） を生成する際、映像データＤ（ｉ，ｊ，ｋ） は、映像データＤ（ｉ，ｊ，ｋ） と、映像データＤ（ｉ，ｊ，ｋ） とを平均することによって生成される。
【０１９０】
当該構成では、各フィールドにおいて、直前の水平ラインと現在の水平ラインとを平均することで、両者の間の水平ラインを生成する。したがって、同一内容の映像データによって、水平ライン間を補間する場合よりも、滑らかな映像を表示できる。さらに、他の映像信号を参照する場合、あるいは、上記２つの水平ラインに基づく場合であっても、平均以外の演算を用いて生成する場合と比較して、簡単な回路構成で補間できる。この結果、比較的簡単な回路構成で、より表示品質の良い画像表示装置１を実現できる。
【０１９１】
また、上記現＆前フィールドの映像信号生成部２２ｅに代えて、現フィールドの映像データに基づいて、現フィールドをインタレース−プログレッシブ変換すると共に、前フィールドの映像データに基づいて、前フィールドをインタレース−プログレッシブ変換することによって、現および前フィールド映像信号ＤＡＴ１・ＤＡＴ０を生成する映像信号生成部２２ｆを設けてもよい。
【０１９２】
上記映像信号生成部２２ｆは、前フィールドＦ（ｋ−１） の水平ラインＬ（ｊ−２） およびＬ（ｊ） 間を補間して、水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ−１） を生成する際、水平ラインＬ（ｊ−１） を構成する映像データのうちの複数と、水平ラインＬ（ｊ） を構成する映像データのうちの複数とに基づいて、ある画素ＰＩＸ（ｉ，ｊ−１） への映像データＤ（ｉ，ｊ，ｋ−１） を生成する。
【０１９３】
同様に、現フィールドＦ（ｋ） の水平ラインＬ（ｊ−２） およびＬ（ｊ） 間を補間して、水平ラインＬ（ｊ−１） の映像データＤ（＊，ｊ−１，ｋ） を生成する際、ある画素ＰＩＸ（ｉ，ｊ−１） への映像データＤ（ｉ，ｊ，ｋ） は、水平ラインＬ（ｊ−１） を構成する映像データのうちの複数と、水平ラインＬ（ｊ） を構成する映像データのうちの複数とに基づいて生成される。
【０１９４】
当該構成では、フィールドを構成する２つの水平ラインのうちの一方を構成する複数の画素への映像データと、他方を構成する複数の画素への映像データとに基づいて、補間する水平ラインの１画素への映像信号が生成される。このように、前後水平ラインの左右複数画素も補間演算の対象となり、例えば、表示に斜め線があるか否かなどの判定に基づく補間が可能になる。したがって、同一内容の映像データによって補間する場合や平均によって補間する場合よりも滑らかに、前および現フィールドの各水平ライン間を補間できる。この結果、より表示品質の良い画像表示装置１を実現できる。
【０１９５】
さらに、上記現＆前フィールドの映像信号生成部２２ｆに代えて、現フィールドの前後のフィールドの映像データに基づいて、現フィールドをインタレース−プログレッシブ変換すると共に、前フィールドの前後のフィールドの映像データに基づいて、前フィールドをインタレース−プログレッシブ変換することによって、現および前フィールド映像信号ＤＡＴ１・ＤＡＴ０を生成する映像信号生成部２２ｇを設けてもよい。
【０１９６】
当該構成では、複数フィールドの映像データを参照して、前および現フィールドの映像データの水平ライン間が補間される。したがって、より滑らかに前および現フィールドの各水平ライン間を補間できる。この結果、より表示品質の良い画像表示装置１を実現できる。また、複数フィールドの映像データを補間演算の対象とするので、静止画か否かを判定でき、静止画であれば、補間すべき映像データとして、前フィールドと同じ映像データを用いることができる。この場合は、フリッカーの発生を抑えることができる。
【０１９７】
なお、上記各実施形態では、各フィールドにおいて、映像データが水平ライン毎に時分割伝送される場合を例にして説明したが、ライン毎に伝送されれば、略同様の効果が得られる。また、上記各実施形態では、垂直配向モードかつノーマリブラックモードの液晶セルを表示素子として用いた場合を例にして説明したが、これに限るものではない。応答速度を向上するために、階調遷移を強調するように変調して駆動することが望まれると共に、輝度を向上するために、フィールド毎に全画素ＰＩＸを駆動することが望まれる表示素子であれば、略同様の効果が得られる。
【０１９８】
ただし、液晶セルは、ＣＲＴに比べて応答速度が遅く、遷移階調によって、通常のフレーム周波数（６０Ｈｚ）に対応した書き換え時間（１６．７ｍｓｅｃ）で応答が完了しないこともあるため、前回から今回への階調遷移を強調するように、駆動信号を変調することが望まれる。また、液晶セルでは、暗表示時にも光源が電力を消費しているので、フィールド毎に全画素ＰＩＸを駆動することによって、消費電力を増大させずに輝度を向上できる。したがって、表示素子として、液晶セルを採用すると、特に効果が大きい。
【０１９９】
また、上記各実施形態では、変調駆動処理部を構成する各部材がハードウェアのみで実現されている場合を例にして説明したが、これに限るものではない。各部材の全部または一部を、上述した機能を実現するためのプログラムと、そのプログラムを実行するハードウェア（コンピュータ）との組み合わせで実現してもよい。一例として、画像表示装置１に接続されたコンピュータが、画像表示装置１を駆動する際に使用されるデバイスドライバとして、変調駆動処理部（２１〜２１ｅ）を実現してもよい。また、画像表示装置１に内蔵あるいは外付けされる変換基板として、変調駆動処理部が実現され、ファームウェアなどのプログラムの書き換えによって、当該変調駆動処理部を実現する回路の動作を変更できる場合には、当該ソフトウェアを配布して、当該回路の動作を変更することによって、当該回路を、上記各実施形態の変調駆動処理部として動作させてもよい。
【０２００】
これらの場合は、上述した機能を実行可能なハードウェアが用意されていれば、当該ハードウェアに、上記プログラムを実行させるだけで、上記各実施形態に係る変調駆動処理部を実現できる。
【０２０１】
【発明の効果】
本発明に係る表示装置の駆動方法は、以上のように、変調工程の前に実施され、前フィールドの映像信号を補間して、１フレーム分の映像信号を生成する前フィールド補間工程と、上記変調工程の前に実施され、現フィールドの映像信号を補間して、１フレーム分の映像信号を生成する現フィールド補間工程とを含み、上記変調工程では、各画素の駆動信号を変調する際、前フィールドの映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する構成である。また、本発明に係るプログラムは、以上のように、上述の各工程をコンピュータに実行させるプログラムであり、当該プログラムがコンピューで実行されると、当該コンピュータは、表示装置を上記駆動方法で駆動できる。
【０２０２】
これらの構成では、変調工程の前に、前フィールドの映像信号および前フィールドの映像信号を補間して、それぞれ１フレーム分の映像信号が生成されており、変調工程では、前フィールドの映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する。
【０２０３】
したがって、各フィールド毎に１フレーム分の絵素群が駆動されることによって輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって、画素の応答速度を向上できるにも拘わらず、比較対象のズレに起因する誤変調が発生しない。この結果、表示品質の良い表示装置を実現できるという効果を奏する。
【０２０４】
さらに、上記構成では、前フィールドの映像信号を参照して変調しているので、変調によって画素の応答速度を向上できるにも拘わらず、前フレームの映像信号を参照して変調する場合よりも、変調に必要な記憶容量を削減できるという効果を併せて奏する。
【０２０５】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する行の映像信号と同一内容の映像信号によって補間する構成である。
【０２０６】
当該構成では、補間対象のフィールドを構成する行の映像信号と同一内容の映像信号によって、他のフィールドのうち、当該行に連続する行を補間している。したがって、１行分の映像信号を記憶し、当該行分の映像信号を複数回出力するだけで、行間を補間でき、回路構成を簡略化できるという効果を奏する。
【０２０７】
本発明に係る表示装置の駆動方法は、以上のように、同一内容の映像信号で補間する代わりに、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号を平均した映像信号によって補間する構成である。
【０２０８】
当該構成では、補間対象のフィールドの前の行と現在の行とを平均することで、両者の間の行を生成する。したがって、同一内容の映像信号で補間する場合よりも滑らかな映像を表示できる。さらに、他の映像信号を参照する場合、あるいは、上記２つの行に基づく場合であっても、平均以外の演算を用いて生成する場合と比較して、簡単な回路構成で補間できる。この結果、比較的簡単な回路構成で、より表示品質の良い表示装置を実現できるという効果を奏する。
【０２０９】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、補間する行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号に基づいて、補間する行の映像信号を生成すると共に、上記２つの行の一方を構成する複数の画素への映像信号と、他方を構成する複数の画素への映像信号とに基づいて、補間する行の１つの画素への映像信号を生成する構成である。
【０２１０】
当該構成では、補間対象のフィールドの２行のうちの一方を構成する複数の画素への映像信号と、他方を構成する複数の画素への映像信号とに基づいて、補間する行の１画素への映像信号が生成されるので、同一内容の映像信号によって補間する場合や平均によって補間する場合よりも滑らかに補間対象のフィールドの各行間を補間できる。この結果、より表示品質の良い表示装置を実現できるという効果を奏する。
【０２１１】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号と補間対象に隣接するフィールドの映像信号とに基づいて補間する構成である。
【０２１２】
当該構成では、補間対象のフィールドの映像信号だけではなく、補間対象に隣接するフィールドの映像信号も参照して、補間対象のフィールドの各行間が補間されるため、より滑らかに補間対象のフィールドの各行間を補間できる。この結果、より表示品質の良い表示装置を実現できるという効果を奏する。
【０２１３】
本発明に係る表示装置の駆動方法は、上記構成に加えて、１フレームは、２フィールドから構成されており、２フィールド前の映像信号と、現フィールドの映像信号との比較結果を参照して、上記変調工程における変調の程度を調整する調整工程を含んでいる構成である。
【０２１４】
当該構成では、２フィールド前の映像信号と現フィールドの映像信号との比較結果を参照して、上記変調工程における変調の程度を調整している。したがって、比較結果に応じて上記変調工程における変調の程度を調整することによって、画素の往復駆動時の階調遷移量を抑制できる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できるという効果を奏する。
【０２１５】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号とが概ね同じであれば、上記変調工程における変調を阻止する構成である。
【０２１６】
当該構成では、上記両映像信号が概ね同じであれば、変調が阻止されるので、往復駆動が発生しても、階調遷移量が最小限に保たれる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できるという効果を奏する。
【０２１７】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号との差が予め定められた範囲であれば、両者の差に応じて、変調を抑制する程度を、変調を抑制しないレベルから、変調を阻止するレベルにまで徐々に変化させる構成である。
【０２１８】
当該構成では、２フィールド前の映像信号と現フィールドの映像信号との差が予め定められた範囲であれば、変調を抑制する程度が両映像信号の差に応じて徐々に変化する。したがって、変調抑制の程度の変化が映像に顕れてしまい、表示品位を低下させてしまうという現象の発生を防止できるという効果を奏する。
【０２１９】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記変調工程では、前フィールドから現フィールドへの階調遷移を強調するように、上記画素群の駆動信号が変調されており、さらに、上記変調工程における階調遷移強調の程度は、第１の階調から第２の階調への階調遷移を最も強調したときの応答速度と、第２の階調から第１の階調への階調遷移を最も強調したときの応答速度とのうちの速い方を、遅い方に近づけることによって、ある画素の前フィールドから現フィールドへの階調遷移が、上記第１の階調から第２の階調への階調遷移と第２の階調から第１の階調への階調遷移とを繰り返すときに、当該画素の時間的積分輝度が上記第１の階調から第２の階調までの間の値になるように設定されている構成である。
【０２２０】
当該構成では、変調工程における階調遷移強調の程度が上記のように設定されているので、各フィールド毎に１フレーム分の絵素群が駆動されることによって輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって画素の応答速度を向上できるにも拘わらず、往復駆動された画素が周囲から浮いて見えるという現象の発生を防止でき、表示装置の表示品質を向上できるという効果を奏する。
【０２２１】
本発明に係る表示装置の駆動方法は、以上のように、上記構成に加えて、上記変調工程では、上記変調工程における階調遷移強調の程度が、各階調遷移のうち、最も強調しても一番遅い階調遷移の応答速度に、他の階調遷移の応答速度が略一致するように、他の階調遷移強調の程度が抑えて設定されている構成である。
【０２２２】
当該構成では、全ての階調間の応答速度が概ね等しくなるので、各階調間の応答速度がバラバラの場合に発生する不具合、すなわち、動いている物体を表示している際に、高速に応答する画素と低速に応答する画素とが混在すると、上記物体が透けて見えるという不具合の発生を防止できるという効果を奏する。
【０２２３】
本発明に係る表示装置の駆動装置は、以上のように、現および前フィールドの映像信号生成手段は、前フィールドを構成する各行の間を補間して、上記前フィールド映像信号として、１フレーム分の前フィールド映像信号を生成する前フィールド補間手段と、現フィールドを構成する各行の間を補間して、上記現フィールド映像信号として、１フレーム分の現フィールド映像信号を生成する現フィールド補間手段とを備え、駆動信号生成手段は、上記各画素の駆動信号を生成する際、上記前フィールド映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調する構成である。
【０２２４】
上記構成では、両フィールド補間手段の出力に基づいて、駆動信号生成手段が駆動信号を生成するので、当該表示装置の駆動装置は、上述の表示装置の駆動方法で表示装置の画素群を駆動できる。したがって、上記表示装置の駆動方法と同様、各フィールド毎に１フレーム分の絵素群が駆動されることによって輝度を増大し、前フィールドの映像信号を参照して駆動信号を変調することによって画素の応答速度を向上できるにも拘わらず、比較対象のズレに起因する誤変調が発生せず、表示品質の良い表示装置を実現できるという効果を奏する。
【０２２５】
さらに、上記構成では、前フィールドの映像信号を参照して変調しているので、変調によって画素の応答速度を向上できるにも拘わらず、前フレームの映像信号を参照して変調する場合よりも、変調に必要な記憶容量を削減できるという効果を併せて奏する。
【０２２６】
本発明に係る表示装置の駆動装置は、以上のように、上記構成に加えて、上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力するラインメモリを備え、上記前フィールド補間手段は、現フィールドを構成する各行の映像信号を格納し、次のフィールドまで記憶するフィールドメモリと、上記ラインメモリの出力に基づいて、現フィールドを構成する各行の映像信号を上記フィールドメモリに格納すると共に、前のフィールドを構成する各行の映像信号を、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で２回出力させる制御手段とを備えている構成である。
【０２２７】
当該構成では、前フィールドの映像データを出力するために必要なフィールドメモリが、前フィールド補間手段としても動作しており、当該フィールドメモリが、前フィールド映像信号として、前フィールドの１行分の映像データを２回出力している。したがって、前フィールド補間手段とフィールドメモリとを別に設けた構成、例えば、フィールドメモリがインタレース信号と同じ周波数で映像信号を出力し、フィールドメモリの後段に設けられたラインメモリが、フィールドメモリの出力を１行分記憶して、１水平ライン分の映像データを２回出力する構成と比較して、ラインメモリの数を削減できる。この結果、小さな回路規模で、表示装置の駆動装置を実現できるという効果を奏する。
【０２２８】
本発明に係る表示装置の駆動装置は、以上のように、上記現および前フィールドの映像信号生成手段は、上記インタレース信号を１フィールド分遅らせて出力するフィールドメモリを備え、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備えている構成である。
【０２２９】
当該構成では、フィールドメモリが前フィールド補間手段として動作する構成と比較して、フィールドメモリが出力する映像信号のドットクロックの周波数は、インタレース信号のドットクロックの周波数に抑えられている。したがって、フィールドメモリの動作周波数を抑制できる。この結果、比較的回路設計が容易で、ＥＭＩ対策しやすい表示装置の駆動装置を実現できるという効果を奏する。
【０２３０】
本発明に係る表示装置の駆動装置は、以上のように、上記各構成に加えて、現フィールドの映像信号を、現フィールドと映像信号の位置が同一の近接するフィールドまで記憶し、同一位置フィールド映像信号として出力する同一位置フィールド映像信号生成手段を備え、上記駆動信号生成手段は、上記同一位置フィールド映像信号と現フィールド映像信号とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更して、駆動信号を生成する構成である。
【０２３１】
当該構成では、上記駆動信号生成手段が同一位置フィールド映像信号と現フィールド映像とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更している。したがって、上述の表示装置の駆動方法のうち、比較結果に応じて階調遷移強調の程度を調整する駆動方法と同様に、比較結果に応じて画素の往復駆動時の階調遷移量を抑制できる。この結果、フリッカーの発生を防止でき、表示装置の表示品質を向上できるという効果を奏する。
【０２３２】
本発明に係る表示装置の駆動装置は、以上のように、上記構成に加えて、上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、さらに、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段と、上記フィールドメモリが出力する前々フィールドの映像信号を１行分記憶すると共に、上記前々フィールド映像信号として、上記現フィールドラインメモリと同じ周波数で当該１行分の映像信号を２回出力する前々フィールドラインメモリとが設けられ、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、上記駆動信号生成手段は、上記現フィールド補間手段が出力する現フィールド映像信号と上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果に基づいて、各画素の駆動信号の変調の程度を調整する調整手段とを備えている構成である。
【０２３３】
当該構成では、前々フィールド映像信号生成手段のフィールドメモリが、前フィールドの映像信号と前々フィールドの映像信号とを交互に出力し、現および前フィールドの映像信号生成手段の前フィールド補間手段が、当該フィールドメモリの出力に基づいて前フィールド映像信号を生成している。
【０２３４】
したがって、上記フィールドメモリとは別に、前フィールドの映像信号を記憶するフィールドメモリを設け前フィールド映像信号を生成する構成よりも少ない記憶容量で表示装置の駆動装置を実現できるという効果を奏する。
【０２３５】
本発明に係る表示装置の駆動装置は、以上のように、上記インタレース信号が２フィールドの映像から１フレームの映像が構成されている場合に、フィールドメモリの出力する前々フィールドの映像信号を補間する代わりに、上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、さらに、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段とが設けられ、上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、上記駆動信号生成手段は、上記現フィールド補間手段が出力するフィールド映像信号を構成する各行の映像信号のうち、１行おきの映像信号と、上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果を１行分記憶すると共に、１行分の比較結果を、上記現フィールドラインメモリと同じ周波数で２回出力する比較結果ラインメモリと、当該比較結果ラインが出力する各画素の比較結果に応じて、当該画素の駆動信号の変調の程度を調整する調整手段とを備えている構成である。
【０２３６】
当該構成では、フィールドメモリの出力する前々フィールドの映像信号の行間を前々フィールドラインメモリが補間する代わりに、比較結果ラインメモリが、比較結果の行間を補間している。ここで、多くの場合、比較結果の記憶に必要な記憶容量は、映像データ自体の記憶に必要な記憶容量よりも少ない。したがって、前々フィールドの映像信号自体ではなく、比較結果の行間を補間することによって、表示装置の駆動装置に必要な記憶容量を削減でき、回路規模を縮小できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すものであり、画像表示装置の変調駆動処理部の要部構成を示すブロック図である。
【図２】上記画像表示装置の要部構成を示すブロック図である。
【図３】上記画像表示装置に設けられた画素の構成例を示す回路図である。
【図４】上記画像表示装置の動作を示すフローチャートである。
【図５】上記画像表示装置の動作を示すタイミングチャートである。
【図６】上記変調駆動処理部に設けられたラインメモリの構成例を示すブロック図である。
【図７】本発明の他の実施形態を示すものであり、変調駆動処理部の要部構成を示すブロック図である。
【図８】フリッカーが発生する原因を示す図面である。
【図９】本発明のさらに他の実施形態を示すものであり、変調駆動処理部の要部構成を示すブロック図である。
【図１０】上記変調駆動処理部による変調の程度変更方法を示すものであり、映像データの差と、変調の程度との関係を示すグラフである。
【図１１】他の変調の程度変更方法を示すものであり、映像データの差と、変調の程度との関係を示すグラフである。
【図１２】上記変調駆動処理部の構成例を示すブロック図である。
【図１３】上記変調駆動処理部に設けられたラインメモリの構成例を示すブロック図である。
【図１４】上記変調駆動処理部の動作を示すタイミングチャートである。
【図１５】上記変調駆動処理部の他の構成例を示すブロック図である。
【図１６】上記変調駆動処理部の動作を示すタイミングチャートである。
【図１７】上記変調駆動処理部の他の構成例を示すものであり、変調駆動処理部の動作を示すタイミングチャートである。
【図１８】往復応答時に応答速度がバラついた状態を示す図面である。
【図１９】従来技術を示すものであり、表示装置の要部構成を示すブロック図である。
【図２０】他の従来技術を示すものであり、液晶表示パネルの動作を示すタイミングチャートである。
【図２１】上記両従来技術を組み合わせた場合の動作を示すタイミングチャートである。
【図２２】ＣＲＴのインタレース表示を示す図面である。
【図２３】液晶表示装置のインタレース表示を示す図面である。
【図２４】上記両従来技術を組み合わせた場合に発生する演算対象の不一致を示す図面である。
【符号の説明】
１ 画像表示装置（表示装置）
２２〜２２ｇ 現＆前フィールドの映像信号生成部（映像信号生成手段）
２３〜２３ｃ 演算回路（駆動信号生成手段）
３１ ラインメモリ（現フィールドラインメモリ；現フィールド補間手段）
４１ ラインメモリ（現フィールドラインメモリ；現フィールド補間手段）
３２・４２〜４２ｂ フィールドメモリ
３３・４３〜４３ｂ 調停回路（制御手段）
４４ ラインメモリ（前フィールドラインメモリ；前フィールド補間手段）
５１・５１ｃ 前々フィールド映像信号生成回路（同一位置フィールド映像信号生成手段）
５２ ラインメモリ（前々フィールドラインメモリ）
６２・６２ｃ 比較回路（比較手段）
６３ 変調量調整回路（調整手段）
６４ ラインメモリ（比較結果ラインメモリ）
ＰＩＸ 画素

Claims (17)

1. 複数フィールドの映像信号から１フレームの映像が構成されるインタレース信号に基づいて、各フレームの映像を表示する画素群を駆動する駆動方法であり、
   現フィールドの映像信号に基づいて、１フレーム分の映像を表示する画素群を駆動するための駆動信号を生成する駆動信号生成工程と、
   前フィールドの映像信号を参照して、上記画素群の駆動信号を変調する変調工程とを含んでいる表示装置の駆動方法において、
   上記変調工程の前に実施され、前フィールドの映像信号を補間して、１フレーム分の映像信号を生成する前フィールド補間工程と、
   上記変調工程の前に実施され、現フィールドの映像信号を補間して、１フレーム分の映像信号を生成する現フィールド補間工程とを含み、
   上記変調工程では、各画素の駆動信号を変調する際、前フィールドの映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調することを特徴とする表示装置の駆動方法。
2. 上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する行の映像信号と同一内容の映像信号によって補間することを特徴とする請求項１記載の表示装置の駆動方法。
3. 上記１フレームは、２フィールドから構成されており、
   上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号を平均した映像信号によって補間することを特徴とする請求項１記載の表示装置の駆動方法。
4. 上記１フレームは、２フィールドから構成されており、
   上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、補間する行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号に基づいて、補間する行の映像信号を生成すると共に、上記２つの行の一方を構成する複数の画素への映像信号と、他方を構成する複数の画素への映像信号とに基づいて、補間する行の１つの画素への映像信号を生成することを特徴とする請求項１記載の表示装置の駆動方法。
5. 上記１フレームは、２フィールドから構成されており、
   上記両補間工程の少なくとも１つでは、他のフィールドを構成する各行の映像信号を補間する際、当該行に連続する行であって、しかも、補間対象のフィールドを構成する２つの行の映像信号と、補間対象に隣接するフィールドの映像信号とに基づいて補間することを特徴とする請求項１記載の表示装置の駆動方法。
6. １フレームは、２フィールドから構成されており、
   ２フィールド前の映像信号と、現フィールドの映像信号との比較結果を参照して、上記変調工程における変調の程度を調整する調整工程を含んでいることを特徴とする請求項１記載の表示装置の駆動方法。
7. 上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号とが概ね同じであれば、上記変調工程における変調を阻止することを特徴とする請求項６記載の表示装置の駆動方法。
8. 上記調整工程では、２フィールド前の映像信号と現フィールドの映像信号との差が予め定められた範囲であれば、両者の差に応じて、変調を抑制する程度を、変調を抑制しないレベルから、変調を阻止するレベルにまで徐々に変化させることを特徴とする請求項６記載の表示装置の駆動方法。
9. 上記変調工程では、前フィールドから現フィールドへの階調遷移を強調するように、上記画素群の駆動信号が変調されており、
   さらに、上記変調工程における階調遷移強調の程度は、第１の階調から第２の階調への階調遷移を最も強調したときの応答速度と、第２の階調から第１の階調への階調遷移を最も強調したときの応答速度とのうちの速い方を、遅い方に近づけることによって、ある画素の前フィールドから現フィールドへの階調遷移が、上記第１の階調から第２の階調への階調遷移と第２の階調から第１の階調への階調遷移とを繰り返すときに、当該画素の時間的積分輝度が上記第１の階調から第２の階調までの間の値になるように設定されていることを特徴とする請求項１記載の表示装置の駆動方法。
10. 上記変調工程では、上記変調工程における階調遷移強調の程度が、各階調遷移のうち、最も強調しても一番遅い階調遷移の応答速度に、他の階調遷移の応答速度が略一致するように、他の階調遷移強調の程度が抑えて設定されていることを特徴とする請求項９記載の表示装置の駆動方法。
11. 複数フィールドの映像信号から１フレームの映像が構成されるインタレース信号に基づいて、現フィールドの映像信号と前フィールドの映像信号とを生成する現および前フィールドの映像信号生成手段と、
    １フレームの映像を表示する画素群を駆動するための駆動信号として、上記現フィールド映像信号に応じた駆動信号であって、上記前フィールド映像信号に応じて変調された駆動信号を生成する駆動信号生成手段とを有する表示装置の駆動装置において、
    上記現および前フィールドの映像信号生成手段は、前フィールドを構成する各行の間を補間して、上記前フィールド映像信号として、１フレーム分の前フィールド映像信号を生成する前フィールド補間手段と、
    現フィールドを構成する各行の間を補間して、上記現フィールド映像信号として、１フレーム分の現フィールド映像信号を生成する現フィールド補間手段とを備え、
    上記駆動信号生成手段は、上記各画素の駆動信号を生成する際、上記前フィールド映像信号のうち、当該画素への駆動信号を生成するための映像信号を参照して、当該画素の駆動信号を変調することを特徴とする表示装置の駆動装置。
12. 上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、
    上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力するラインメモリを備え、
    上記前フィールド補間手段は、現フィールドを構成する各行の映像信号を格納し、次のフィールドまで記憶するフィールドメモリと、
    上記ラインメモリの出力に基づいて、現フィールドを構成する各行の映像信号を上記フィールドメモリに格納すると共に、前のフィールドを構成する各行の映像信号を、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で２回出力させる制御手段とを備えていることを特徴とする請求項１１記載の表示装置の駆動装置。
13. 上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、
    上記現および前フィールドの映像信号生成手段は、上記インタレース信号を１フィールド分遅らせて出力するフィールドメモリを備え、
    上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、
    上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備えていることを特徴とする請求項１１記載の表示装置の駆動装置。
14. 現フィールドの映像信号を、現フィールドと映像信号の位置が同一の近接するフィールドまで記憶し、同一位置フィールド映像信号として出力する同一位置フィールド映像信号生成手段を備え、
    上記駆動信号生成手段は、上記同一位置フィールド映像信号と現フィールド映像信号とを比較し、比較結果に応じて、前フィールドから現フィールドへの階調遷移強調の程度を変更して、駆動信号を生成することを特徴とする請求項１１記載の表示装置の駆動装置。
15. 上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、
    上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、
    さらに、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段と、上記フィールドメモリが出力する前々フィールドの映像信号を１行分記憶すると共に、上記前々フィールド映像信号として、上記現フィールドラインメモリと同じ周波数で当該１行分の映像信号を２回出力する前々フィールドラインメモリとが設けられ、
    上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、
    上記駆動信号生成手段は、上記現フィールド補間手段が出力する現フィールド映像信号と上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果に基づいて、各画素の駆動信号の変調の程度を調整する調整手段とを備えていることを特徴とする請求項１１記載の表示装置の駆動装置。
16. 上記インタレース信号では、２フィールドの映像から１フレームの映像が構成されており、
    上記現フィールド補間手段は、現フィールドを構成する各行の映像信号を１行分記憶し、１行分の映像信号を、上記インタレース信号のドットクロックの２倍の周波数で２回出力する現フィールドラインメモリを備え、
    さらに、現フィールドの映像信号を２つ後のフィールドまで記憶するフィールドメモリと、当該フィールドメモリから、上記現フィールドラインメモリと同じ周波数で、前フィールドの１行分の映像信号と前々フィールドの１行分の映像信号とを交互に出力させる制御手段とが設けられ、
    上記前フィールド補間手段は、上記フィールドメモリが出力する映像信号を１行分記憶すると共に、当該１行分の映像信号を、上記現フィールドラインメモリと同じ周波数で２回出力する前フィールドラインメモリを備え、
    上記駆動信号生成手段は、上記現フィールド補間手段が出力するフィールド映像信号を構成する各行の映像信号のうち、１行おきの映像信号と、上記前々フィールド映像信号とを上記各画素毎に比較して、上記各画素毎に、比較結果を出力する比較手段と、比較結果を１行分記憶すると共に、１行分の比較結果を、上記現フィールドラインメモリと同じ周波数で２回出力する比較結果ラインメモリと、当該比較結果ラインが出力する各画素の比較結果に応じて、当該画素の駆動信号の変調の程度を調整する調整手段とを備えていることを特徴とする請求項１１記載の表示装置の駆動装置。
17. 請求項１記載の各工程をコンピュータに実行させるプログラム。

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