CN106448603B - 控制电路、控制装置、栅极驱动器、显示装置及驱动方法 - Google Patents

Abstract

本发明公开了一种控制电路，其中，所述控制电路包括信号输入端、信号输出端、存储单元和选择单元，所述存储单元的输入端与所述信号输入端相连，所述存储单元的输出端与所述选择单元的第一输入端相连；所述信号输入端与所述选择单元的第二输入端相连；所述选择单元包括反馈控制端和至少一个时序控制端，所述选择单元的输出端与所述信号输出端相连。本发明提供的控制电路能够避免显示装置发生显示错误的现象发生。本发明还提供了一种栅极驱动器控制装置、栅极驱动器、显示装置及显示装置的栅极驱动方法。

Description

控制电路、控制装置、栅极驱动器、显示装置及驱动方法

技术领域

本发明涉及显示技术领域，尤其涉及一种控制电路、包括该控制电路的栅极驱动器控制装置、包括该栅极驱动器控制装置的栅极驱动器、包括该栅极驱动器的显示装置及显示装置的栅极驱动方法。

背景技术

现有的液晶显示器在进行显示时，通过液晶显示器内部的栅极驱动器输出信号，对液晶显示器的像素单元进行逐行扫描，以显示图像。栅极驱动器输入的时钟信号需要通过电平位移器获得，目前的电平位移器没有输出错误保护功能，在一些情况下，例如在栅极驱动器逐行开启过程中，由于程序上出现一些问题，导致栅极驱动器开启中断，而此时的电平位移器也中断输出时钟信号，若要重新启动栅极驱动器时，由于此时的电平位移器已经没有相应输出信号给出，使得栅极驱动器无法继续开启，因而像素单元也没有完全开启，最终导致液晶显示器的显示发生错误。

发明内容

本发明旨在解决现有技术中存在的技术问题之一，提供一种控制电路、栅极驱动器控制装置、栅极驱动器、显示装置及显示装置的栅极驱动方法。

作为本发明的第一个方面，提供一种控制电路，其中，所述控制电路包括信号输入端、信号输出端、存储单元和选择单元，

所述存储单元的输入端与所述信号输入端相连，所述存储单元的输出端与所述选择单元的第一输入端相连，所述存储单元用于存储所述信号输入端输入到所述存储单元的信号；

所述信号输入端与所述选择单元的第二输入端相连；

所述选择单元包括反馈控制端和至少一个时序控制端，所述选择单元的输出端与所述信号输出端相连，所述时序控制端用于接收时序信号，当所述反馈控制端以及所有所述时序控制端均接收到无效电平信号时，将所述选择单元的第一输入端与所述选择单元的输出端导通，以将所述存储单元存储的信号输出，当所述反馈控制端和多个所述时序控制端中的至少一者接收到有效电平信号时，将所述选择单元的第二输入端与所述选择单元的输出端导通。

优选地，所述选择单元包括逻辑单元和控制单元，所述逻辑单元包括所述时序控制端、所述反馈控制端和选择信号输出端，所述控制单元包括第一开关晶体管、第二开关晶体管和第一反相器，所述第一开关晶体管的栅极与所述选择信号输出端连接，所述第一开关晶体管的第一极与所述存储单元的输出端连接，所述第一开关晶体管的第二极与所述信号输出端连接，当所述第一开关晶体管的栅极接收到有效电平信号时，所述第一开关晶体管的第一极和所述第一开关晶体管的第二极导通；所述第一反相器的输入端与所述选择信号输出端连接，所述第一反相器的输出端与所述第二开关晶体管的栅极连接，所述第一反相器用于将所述第一反相器的输入端的有效电平信号转换为无效电平信号或将所述第一反相器的输入端的无效电平信号转换为有效电平信号；所述第二开关晶体管的第一极与所述信号输入端连接，所述第二开关晶体管的第二极与所述信号输出端连接，当所述第二开关晶体管的栅极接收到有效电平信号时，所述第二开关晶体管的第一极与所述第二开关晶体管的第二极导通。

优选地，所述第一开关晶体管和所述第二开关晶体管均为N型开关晶体管，所述有效电平信号为高电平信号。

优选地，所述逻辑单元包括时序信号判断单元、或运算单元和第二反相器，所述时序信号判断单元包括多个所述时序控制端，并且能够在多个所述时序控制端均接收到无效信号时输出无效信号，在至少一个时序控制端接收到有效信号时输出有效信号，所述时序信号判断单元的输出端与所述或运算单元的第一输入端相连，所述反馈控制端与所述或运算单元的第二输入端相连，以对所述时序信号判断单元输出的信号和所述反馈控制端输出的信号进行或运算，所述第二反相器的输入端与所述或运算单元的输出端相连，且所述第二反相器的输出端形成所述逻辑单元的输出端。

作为本发明的第二个方面，提供一种栅极驱动器控制装置，包括电平位移器和控制电路，其中，所述控制电路包括前文所述的控制电路，所述信号输入端与所述电平位移器的输出端连接。

作为本发明的第三个方面，提供一种栅极驱动器，包括栅极驱动器控制装置、级联的多级移位寄存单元和初始时钟信号生成器，所述初始时钟信号生成器包括多个初始时钟信号输出端，其中，所述栅极驱动器控制装置包括前文所述的栅极驱动器控制装置，多个所述初始时钟信号输出端与所述选择单元内的多个所述时序控制端一一对应的连接，所述移位寄存单元的时钟信号端与所述信号输出端连接，所述反馈控制端与最后一级所述移位寄存单元的输出端连接。

作为本发明的第四个方面，提供一种显示装置，包括栅极驱动器，其特征在于，所述栅极驱动器包括前文所述的栅极驱动器。

作为本发明的第五个方面，提供一种显示装置的栅极驱动方法，其中，所述栅极驱动方法包括：

存储上一个阶段的最终时钟信号；

判断所有用于生成所述最终时钟信号的初始时钟信号的状态；

判断最后一行栅线接收到的信号的状态；

当所有用于生成所述最终时钟信号的初始时钟信号以及最后一行栅线接收到的信号均为无效信号时，将存储的上一个阶段的最终时钟信号作为本阶段的最终时钟信号输出。

本发明提供的控制电路能够根据选择单元的反馈控制端和时序控制端的电平信号选择性的输出，且由于设置了存储单元能够存储信号输入端输入的信号，在出现程序错误等问题时，通过输出存储单元中存储的信号保证控制电路有正常的输出，当该控制电路应用于栅极驱动器控制装置中时，能够保证栅极驱动器控制装置在出现程序错误等问题时，仍能够有正常的输出，当该栅极驱动器控制装置应用于栅极驱动器时，能够保证与该栅极驱动器控制装置连接的移位寄存单元全部扫描，能够避免显示装置发生显示错误的现象发生。

本发明提供的显示装置的栅极驱动方法，由于栅极驱动器中采用了前文所述的控制电路，可以通过对最后一级栅线接收到的信号的状态进行判断决定所述控制电路的输出，这样可以避免由于一些程序等错误导致时钟信号的中断，而使得栅极驱动器在没有时钟信号的情况下所有栅线没有完全开启的现象发生，保证了所有栅线的全部开启，同时避免了显示错误的发生，提高了显示装置的显示效果。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为本发明提供的控制电路的结构示意图；

图2为本发明提供的控制电路中选择单元的结构框图；

图3为本发明提供的栅极驱动器控制装置的具体结构示意图；

图4为本发明提供的控制电路中的逻辑单元的结构框图；

图5为本发明提供的逻辑单元的一种具体结构示意图；

图6为本发明提供的逻辑单元的另一种具体结构示意图；

图7为本发明提供的栅极驱动器控制装置的结构框图；

图8为本发明提供的栅极驱动器的结构框图；

图9为本发明提供的栅极驱动器的具体结构示意图；

图10为本发明提供的移位寄存单元n的电路结构示意图；

图11为本发明提供的栅极驱动器控制装置的时序图；

图12为本发明提供的显示装置的栅极驱动方法流程图。

其中，1、栅极驱动器控制装置；2、初始时钟信号发生器；3、移位寄存单元；10、存储单元；11、选择单元；111、逻辑单元；1111、时序信号判断单元；1112、或运算单元；112、控制单元；12、电平位移器；Vin、信号输入端；Vout、信号输出端；V1、选择单元的第一输入端；V2、选择单元的第二输入端；C1、反馈控制端；C2、时序控制端；CKn、初始时钟信号；CLKn、最终时钟信号；LSout、电平位移器的输出端；G1、第一反相器；G2、第二反相器；G3、时序信号判断单元中的或门；G4、或运算单元中的或门；M1、第一开关管；M2、第二开关管。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的第一个方面，提供一种控制电路，其中，如图1所示，所述控制电路包括信号输入端Vin、信号输出端Vout、存储单元10和选择单元11，存储单元10的输入端与信号输入端Vin相连，存储单元10的输出端与选择单元11的第一输入端V1相连，存储单元10用于存储信号输入端Vin输入到存储单元10的信号；

信号输入端Vin与选择单元11的第二输入端V2相连；

选择单元11包括反馈控制端C1和至少一个时序控制端C2，选择单元11的输出端与信号输出端Vout相连，时序控制端C2用于接收时序信号，当反馈控制端C1以及所有时序控制端C2均接收到无效电平信号时，将选择单元11的第一输入端V1与选择单元11的输出端导通，以将存储单元10存储的信号输出，当反馈控制端C1和多个时序控制端C2中的至少一者接收到有效电平信号时，将选择单元11的第二输入端V2与选择单元11的输出端导通。

本发明提供的控制电路能够根据选择单元的反馈控制端和时序控制端的电平信号选择性的输出，且由于设置了存储单元能够存储信号输入端输入的信号，在出现程序错误等问题时，通过输出存储单元中存储的信号保证控制电路有正常的输出，当该控制电路应用于栅极驱动器控制装置中时，能够保证栅极驱动器控制装置在出现程序错误等问题时，仍能够有正常的输出，当该栅极驱动器控制装置应用于栅极驱动器时，能够保证与该栅极驱动器控制装置连接的移位寄存单元全部扫描，能够避免显示装置发生显示错误的现象发生。

具体地，所述控制电路中设置的选择单元11中包括两部分电路，这两部分电路根据需要选择性的导通，其中一部分电路与存储单元10连接，而哪一部分电路导通是由选择单元11的反馈控制端C1和时序控制端C2所接收到的电平信号决定的。当且仅当反馈控制端C1和时序控制端C2均接收到无效电平信号时，与存储单元10连接的这一部分电路才会导通，而在反馈控制端C1和时序控制端C2在接收到其它电平信号的情况下，均是另一部分电路导通。由于在电路正常工作情况下，反馈控制端C1通常是先接收到无效电平信号后接收到有效电平信号，而当所述控制电路应用于栅极驱动器中，由于栅极驱动器中的一些程序异常导致的移位寄存器单元并未全部开启时，反馈控制端C1会一直接收到无效电平信号，这种情况下，为了保证所述控制电路中仍能有时钟输出信号，所述控制电路中设置有存储单元10，存储单元10能够存储所述控制电路上一阶段的最终的时钟输出信号，所以当选择单元11中与存储单元10连接的这一部分电路导通时，所述控制电路最终的时钟输出信号与上一周期的最终的时钟输出信号相同，这样在所述控制电路应用于栅极驱动器中时，只要是移位寄存单元没有全部开启完毕，所述控制电路就会一直有时钟输出信号，能够保证移位寄存单元的全部开启，保证栅极驱动器的正常工作，避免显示错误现象的发生。

前文所述的选择单元11包括两部分电路，为了能够实现选择单元11的具体选择功能，作为一种具体地实施方式，如图2和图3所示，选择单元11包括逻辑单元111和控制单元112，逻辑单元111包括时序控制端C2、反馈控制端C1和选择信号输出端Lout，控制单元112包括第一开关晶体管M1、第二开关晶体管M2和第一反相器G1，第一开关晶体管M1的栅极与选择信号输出端Lout连接，第一开关晶体管M1的第一极与存储单元10的输出端连接，第一开关晶体管M1的第二极与信号输出端Vout连接，当第一开关晶体管M1的栅极接收到有效电平信号时，第一开关晶体管M1的第一极和第一开关晶体管M1的第二极导通；第一反相器G1的输入端与选择信号输出端Lout连接，第一反相器G1的输出端与第二开关晶体管M2的栅极连接，第一反相器G1用于将第一反相器G1的输入端的有效电平信号转换为无效电平信号或将第一反相器G1的输入端的无效电平信号转换为有效电平信号；第二开关晶体管M2的第一极与信号输入端Vin连接，第二开关晶体管M2的第二极与信号输出端Vout连接，当第二开关晶体管M2的栅极接收到有效电平信号时，第二开关晶体管M2的第一极与第二开关晶体管M2的第二极导通。

优选地，第一开关晶体管M1和第二开关晶体管M2均为N型开关晶体管，所述有效电平信号为高电平信号。

可以理解的是，当第一开关晶体管M1和第二开关晶体管M2均为N型开关晶体管，有效电平信号为高电平信号时，前文所述的选择单元11中，当反馈控制端C1和所有时序控制端C2均接收到低电平信号时，选择单元11能够将存储单元10的信号输出。前文所述的当第一开关晶体管M1的栅极接收到高电平信号时，第一开关晶体管M1的第一极和第一开关晶体管M1的第二极导通；第一反相器G1用于将第一反相器G1的输入端的高电平信号转换为低电平信号或将第一反相器G1的输入端的低电平信号转换为高电平信号；第二开关晶体管M2的栅极接收到高电平信号时，第二开关晶体管M2的第一极与第二开关晶体管M2的第二极导通。

作为选择单元11的一种更具体地实施方式，如图4所示，逻辑单元111包括时序信号判断单元1111、或运算单元1112和第二反相器G2，时序信号判断单元1111包括多个时序控制端C2，并且能够在多个时序控制端C2均接收到无效信号时输出无效信号，在至少一个时序控制端C2接收到有效信号时输出有效信号，时序信号判断单元1111的输出端与或运算单元1112的第一输入端相连，反馈控制端C1与或运算单元1112的第二输入端相连，以对时序信号判断单元1111输出的信号和反馈控制端C1输出的信号进行或运算，第二反相器G2的输入端与或运算单元1112的输出端相连，且第二反相器G2的输出端形成逻辑单元111的输出端Lout。

具体地，逻辑单元111包括的时序信号判断单元1111能够针对当有多个时序控制端C2分别接收到多个时序信号时得到时序信号判断单元1111的输出结果，对于有多个时序控制端C2的情况，可以通过对多个所述时序控制信号进行或运算得到一个结果，例如，图5所示为逻辑单元111的一种具体地结构示意图，有两个时序控制端C2，这两个时序控制端C2分别与一个或门G3的两个输入端连接，通过或门G3进行或运算后得到输出结果，该输出结果即为时序信号判断单元1111的输出结果；若有四个时序控制端C2，如图6所示，则每两个时序控制端C2与一个或门G3的两个输入端连接，这样两个或门G3分别进行或运算后的结果再与一个或门G3的两个输入端连接，该或门进行或运算后的结果即为时序信号判断单元1111的输出结果。根据或门的运算特点，有一个输入信号为有效电平信号，输出信号即为有效电平信号，所以时序信号判断单元1111的多个时序控制端C2中只要有一个时序控制端C2接收到的时序控制信号为有效电平信号，则时序信号判断单元1111的输出结果即为有效电平信号，当且仅当所有时序控制端C2接收到的所述时序控制信号均为无效电平信号时，时序信号判断单元1111的输出结果为无效电平信号。

或运算单元1112是将时序信号判断单元1111的输出结果与反馈控制端C1接收到的电平信号进行或运算，此处，如图5和图6所示，无论有多少个时序控制端C2，最终都会得到一个输出结果，该输出结果与反馈控制端C1通过一个或门G4即可进行或运算，即时序信号判断单元1111的输出端和反馈控制端C1分别与同一个或门G4的两个输入端连接，得到的结果即为或运算单元1112的输出结果，同样，根据或运算的运算特点，只要有一个输入端接收到的电平信号为有效电平信号，则输出的电平信号为有效电平信号，所以当时序信号判断单元1111的输出结果和反馈控制端C1接收到的电平信号均为无效电平信号时，或运算单元1112的输出结果为无效电平信号。

第二反相器G2将或运算单元1112的输出结果进行反相，即若或运算单元1112的输出结果无效电平信号，则第二反相器G2的输出结果为有效电平信号，若或运算单元1112的输出结果为有效电平信号，则第二反相器G2的输出结果为无效电平信号。

本发明提供的控制电路，设置有选择单元和存储单元，通过选择单元中的逻辑单元得到选择的信号，然后控制选择单元中的控制单元的工作，当逻辑单元得到有效电平信号时，控制单元中与存储单元连接的电路导通，能够将存储单元中存储的信号输出，由于逻辑单元的输出结果与连接到逻辑单元输入端的时序控制信号和反馈控制端的反馈信号相关，当且仅当时序控制信号和反馈信号均为无效电平信号时，逻辑单元才能得到有效电平信号，这样所述控制电路才能输出存储单元中储存的信号，而在时序控制信号和反馈信号为其它电平信号时，逻辑单元均输出无效电平信号，所述控制电路直接输出信号输入端输入的信号，所以本发明提供的控制电路无论在控制电路的信号输入端是否有输入信号的情况下，控制电路的输出端均能够有信号输出，当该控制电路应用于栅极驱动器中时，能够保证移位寄存器单元的全部开启，避免显示错误的发生。

作为本发明的第二个方面，提供一种栅极驱动器控制装置，包括电平位移器和控制电路，其中，所述控制电路包括前文所述的控制电路，所述信号输入端与所述电平位移器的输出端连接。

具体地，如图3和图7所示，所述栅极驱动器控制装置包括了电平位移器12和前文所述的控制电路，所述控制电路的信号输入端Vin与电平位移器12的输出端LSout连接，即电平位移器12的输出端LSout输出的信号直接作为所述控制电路的输入信号。

应当理解的是，电平位移器12的功能是对其输入的信号进行电压的改变，例如，电平位移器12的输入的信号电压为3V，则经过电平位移器12后得到的输出的信号电压为5V。

本发明提供的栅极驱动器控制装置，由于采用前文所述的控制电路，当该栅极驱动器控制装置应用于栅极驱动器中时，能够保证栅极驱动器中的所有移位寄存单元全部开启，避免了由于移位寄存单元未全部开启造成的显示不良的现象的发生。

作为本发明的第三个方面，提供一种栅极驱动器，包括栅极驱动器控制装置、级联的多级移位寄存单元和初始时钟信号生成器，所述初始时钟信号生成器包括多个初始时钟信号输出端，其中，所述栅极驱动器控制装置包括前文所述的栅极驱动器控制装置，多个所述初始时钟信号输出端与所述选择单元内的多个所述时序控制端一一对应的连接，所述移位寄存单元的时钟信号端与所述信号输出端连接，所述反馈控制端与最后一级所述移位寄存单元的输出端连接。

具体地，如图8和图9所示，所述栅极驱动器包括了前文所述的栅极驱动器控制装置1，以及连接在栅极驱动器控制装置1输入端的初始时钟信号发生器2和连接在栅极驱动器控制装置1输出端的级联的多级移位寄存单元3，初始时钟信号发生器2能够为栅极驱动器控制装置1中的电平位移器12的输入端提供时序控制信号(即图9中所示的初始时钟信号CK1，CK2…CKn)，所述时序控制信号在电平位移器12中经过电压值的改变输出后作为所述控制电路的信号输入端Vin的输入信号，同时电压值改变后的时序控制信号还作为逻辑单元的时序控制端C2的输入信号。栅极驱动器控制装置1的信号输出端Vout输出的信号(即图9中所示的最终时钟信号CLK1，CLK2…CLKn)作为级联的多级移位寄存单元3的时钟输入信号。由于栅极驱动器控制装置1采用前文所述的控制电路，反馈控制端C1与最后一级的移位寄存单元n的输出端连接，所以在最后一级的移位寄存单元n没有开启时，反馈控制端C1会一直接收无效电平信号，直到最后一级移位寄存单元n开启，反馈控制端C1接收到有效电平信号，所以本发明提供的栅极驱动器能够保证所有移位寄存器单元全部开启。

图10为最后一级的移位寄存单元n的电路结构示意图，应当理解的是，每一级的移位寄存单元的电路结构图与图10中所示的相同，只是在移位寄存器X8的输出端OUTPUT的连接上有区别，还应当理解的是，图10中所示的移位寄存器X8为11T1C的集成结构，且图10所示的移位寄存单元的结构仅作为示例，本发明的栅极驱动器控制装置1并不限于图10所示的移位寄存单元结构，还可以是其它结构。

下面结合时序信号图对栅极驱动器的工作过程进行说明，如图11所示，以接收4个时序信号为例，图中的CK1至CK4为所述电平位移器得到的时序控制信号，该时序控制信号作为所述控制电路的输入信号以及所述控制电路中的所述时序控制端的时序控制信号，CLK1至CLK4作为所述控制电路的信号输出端输出的时钟信号，该时钟信号作为所述移位寄存单位的时钟输入信号。以有效电平为高电平为例，由图中可以看出，当CK1至CK4信号变为低电平信号，而此时所述反馈控制端接收到的反馈信号仍为低电平信号时，由前文所述可知所述反馈控制端与最后一级的所述移位寄存单元连接，说明所述移位寄存单元并未完全开启，而由前文所述的控制电路可知，当所述反馈控制端接收到低电平信号且所有所述时序控制端接收到的时序控制信号也为低电平信号时，所述控制电路中的信号输出端会将所述存储单元存储的上一阶段的输出信号进行输出，所以此时的所述控制电路仍然有信号输出，所以与所述控制电路输出端连接的移位寄存单元仍然会有时钟信号输入，所以可以继续开启移位寄存单元，直到最后一级所述移位寄存单元开启，所述反馈控制端接收到的电平信号变为了高电平信号，则由前文所述的控制电路可知，所述反馈控制端和多个所述时序控制端中的至少一者为高电平信号时，所述控制电路的信号输出端与所述控制电路的信号输入端连接，输出所述控制电路的信号输入端的信号，而此时的所述控制电路的信号输入端输入的信号CK1至CK4均为低电平信号，所以图中可以看出此时的输出信号CLK1至CLK4也为低电平信号。

因此，本发明提供的栅极驱动器由于采用了前文所述的控制电路，能够保证在电平位移器中断输出而此时的移位寄存单元尚未完全开启的情况下能够有时钟信号输出，使得移位寄存单元全部开启，避免由于移位寄存单元未全部开启造成的显示错误的问题出现。

作为本发明的第四个方面，提供一种显示装置，包括栅极驱动器，其中，所述栅极驱动器包括前文所述的栅极驱动器。

具体地，所述显示装置可以为手机、平板电脑、电视机、显示器和笔记本电脑等具有显示功能的产品。

本发明提供的显示装置由于采用了前文所述的栅极驱动器，所以避免了由于栅极驱动器中的移位寄存单元未全部开启造成的显示错误的现象的发生，保证了显示效果。

作为本发明的第五个方面，提供了一种显示装置的栅极驱动方法，其中，如图12所示，所述栅极驱动方法包括：

S101、存储上一个阶段的最终时钟信号；

具体地，所述栅极驱动器包括前文所述的控制电路，在所述控制电路不断接收时钟信号时，所述控制电路中的存储单元能够对上一个阶段的最终时钟信号进行存储。

S102、判断所有用于生成所述最终时钟信号的初始时钟信号的状态；

具体地，当所述控制电路中的所述时序控制端接收所述初始时钟信号(即前文所述的时序信号)时，所述逻辑单元中的时序信号判断单元对所有所述初始时钟信号的最终得到的电平状态进行判断，只有当所有所述初始时钟信号均为无效电平信号时，所述时序信号判断单元的输出结果为无效电平信号，其它状态下的输出结果均为有效电平信号。关于所述时序信号判断单元的具体描述可以参照前文所述，此处不再赘述。

S103、判断最后一行栅线接收到的信号的状态；

具体地，由前文所述可知，所述控制电路的反馈控制端与最后一级所述以为寄存单元的输出端连接，最后一级的以为寄存单元的信号的状态(即最后一行栅线接收到的信号的状态)与所述时序信号判断单元的输出结果进行或运算后的结果决定所述控制电路的输出，因此，需要对最后一行栅线接收到的信号的状态进行判断，具体的判断过程也可以参照前文所述或运算单元的描述。

S104、当所有用于生成所述最终时钟信号的初始时钟信号以及最后一行栅线接收到的信号均为无效信号时，将存储的上一个阶段的最终时钟信号作为本阶段的最终时钟信号输出。

具体地，当所有所述初始时钟信号经过所述时序信号判断单元的输出结果为无效电平信号，且最后一行栅线接收到的信号也为无效电平信号时，所述或运算单元的输出结果为无效电平信号，由前文所述可知，当所述反馈控制端以及所述所有时序控制端均接收到无效电平信号时，所述选择单元的第一输入单与所述选择单元的输出端导通，以将所述存储单元存储的信号输出，因此，在该情况下所述控制电路的最终输出结果为存储的上一个阶段的最终时钟信号。

关于显示装置的栅极驱动方法的具体工作过程和工作原理还可以参照前文栅极驱动器中的描述，此处不再赘述。

本发明提供的显示装置的栅极驱动方法，由于栅极驱动器中采用了前文所述的控制电路，可以通过对最后一级栅线接收到的信号的状态进行判断决定所述控制电路的输出，这样可以避免由于一些程序等错误导致时钟信号的中断，而使得栅极驱动器在没有时钟信号的情况下所有栅线没有完全开启的现象发生，保证了所有栅线的全部开启，同时避免了显示错误的发生，提高了显示装置的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种应用于栅极驱动器中的控制电路，其特征在于，所述控制电路包括信号输入端、信号输出端、存储单元和选择单元，

所述存储单元的输入端与所述信号输入端相连，所述存储单元的输出端与所述选择单元的第一输入端相连，所述存储单元用于存储所述信号输入端输入到所述存储单元的信号；

所述信号输入端与所述选择单元的第二输入端相连；

所述选择单元包括反馈控制端和多个时序控制端，所述选择单元的输出端与所述信号输出端相连，多个所述时序控制端用于接收多个时序信号，当所述反馈控制端以及所有所述时序控制端均接收到无效电平信号时，将所述选择单元的第一输入端与所述选择单元的输出端导通，以将所述存储单元存储的信号输出，当所述反馈控制端和多个所述时序控制端中的至少一者接收到有效电平信号时，将所述选择单元的第二输入端与所述选择单元的输出端导通，所述反馈控制端用于与栅极驱动器的最后一级移位寄存单元的输出端连接。

2.根据权利要求1所述的控制电路，其特征在于，所述选择单元包括逻辑单元和控制单元，所述逻辑单元包括所述时序控制端、所述反馈控制端和选择信号输出端，所述控制单元包括第一开关晶体管、第二开关晶体管和第一反相器，所述第一开关晶体管的栅极与所述选择信号输出端连接，所述第一开关晶体管的第一极与所述存储单元的输出端连接，所述第一开关晶体管的第二极与所述信号输出端连接，当所述第一开关晶体管的栅极接收到有效电平信号时，所述第一开关晶体管的第一极和所述第一开关晶体管的第二极导通；所述第一反相器的输入端与所述选择信号输出端连接，所述第一反相器的输出端与所述第二开关晶体管的栅极连接，所述第一反相器用于将所述第一反相器的输入端的有效电平信号转换为无效电平信号或将所述第一反相器的输入端的无效电平信号转换为有效电平信号；所述第二开关晶体管的第一极与所述信号输入端连接，所述第二开关晶体管的第二极与所述信号输出端连接，当所述第二开关晶体管的栅极接收到有效电平信号时，所述第二开关晶体管的第一极与所述第二开关晶体管的第二极导通。

3.根据权利要求2所述的控制电路，其特征在于，所述第一开关晶体管和所述第二开关晶体管均为N型开关晶体管，所述有效电平信号为高电平信号。

4.根据权利要求2所述的控制电路，其特征在于，所述逻辑单元包括时序信号判断单元、或运算单元和第二反相器，所述时序信号判断单元包括多个所述时序控制端，并且能够在多个所述时序控制端均接收到无效信号时输出无效信号，在至少一个时序控制端接收到有效信号时输出有效信号，所述时序信号判断单元的输出端与所述或运算单元的第一输入端相连，所述反馈控制端与所述或运算单元的第二输入端相连，以对所述时序信号判断单元输出的信号和所述反馈控制端输出的信号进行或运算，所述第二反相器的输入端与所述或运算单元的输出端相连，且所述第二反相器的输出端形成所述逻辑单元的输出端。

5.一种栅极驱动器控制装置，包括电平位移器和控制电路，其特征在于，所述控制电路包括权利要求1至4中任意一项所述的控制电路，所述信号输入端与所述电平位移器的输出端连接。

6.一种栅极驱动器，包括栅极驱动器控制装置、级联的多级移位寄存单元和初始时钟信号生成器，所述初始时钟信号生成器包括多个初始时钟信号输出端，其特征在于，所述栅极驱动器控制装置包括权利要求5所述的栅极驱动器控制装置，多个所述初始时钟信号输出端与所述选择单元内的多个所述时序控制端一一对应的连接，所述移位寄存单元的时钟信号端与所述信号输出端连接，所述反馈控制端与最后一级所述移位寄存单元的输出端连接。

7.一种显示装置，包括栅极驱动器，其特征在于，所述栅极驱动器包括权利要求6所述的栅极驱动器。

8.一种显示装置的栅极驱动方法，其特征在于，所述栅极驱动方法包括：

存储上一个阶段的最终时钟信号；

判断所有用于生成所述最终时钟信号的初始时钟信号的状态；

判断最后一行栅线接收到的信号的状态；

当所有用于生成所述最终时钟信号的初始时钟信号以及最后一行栅线接收到的信号均为无效信号时，将存储的上一个阶段的最终时钟信号作为本阶段的最终时钟信号输出。