JP2001022328A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示素子に表示される表示画面の表示品
質を向上させ、かつ、高速動作を可能とし、液晶表示素
子の大画面化を可能とする液晶表示装置を提供する。 【解決手段】 液晶表示素子と、少なくとも１個の半導
体集積回路装置で構成され、前記液晶表示素子の各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段を具備する液晶表示装置であって、前記
半導体集積回路装置は、複数の階調電圧の中から入力さ
れる表示データに対応する階調電圧を選択する複数の階
調電圧選択手段と、前記各階調電圧選択手段で選択され
た階調電圧を増幅して各映像信号線に出力する複数のア
ンプ回路と、前記各階調電圧選択手段と前記各アンプ回
路との間に設けられるプリチャージコントロール回路と
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、多階調表示が可能な液晶表示装置の映像信
号線駆動手段（ドレインドライバ）に適用して有効な技
術に関する。

【０００２】

【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。

【０００３】このアクティブマトリクス型液晶表示装置
は、能動素子を介して画素電極に映像信号電圧（表示デ
ータに対応する階調電圧；以下、階調電圧と称する。）
を印加するため、各画素間のクロストークがなく、単純
マトリックス形液晶表示装置のようにクロストークを防
止するための特殊な駆動方法を用いる必要がなく、多階
調表示が可能である。このアクティブマトリクス型液晶
表示装置の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）と、液晶表示パネルの上側に配置されるドレイン
ドライバと、液晶表示パネルの側面に配置されるゲ−ト
ドライバおよびインタフェース部とを備えるＴＦＴ方式
の液晶表示モジュールが知られている。このＴＦＴ方式
の液晶表示モジュールにおいては、ドレインドライバ内
に階調電圧生成回路と、この階調電圧生成回路で生成さ
れた複数の階調電圧の中から、表示データに対応する１
つの階調電圧を選択する階調電圧選択回路（デコーダ回
路）と、階調電圧選択回路で選択された１つの階調電圧
が入力されるアンプ回路とを備えている。なお、このよ
うな技術は、例えば、特願平８−８６６６８号に記載さ
れている。

【０００４】

【発明が解決しようとする課題】近年、ＴＦＴ方式の液
晶表示モジュール等の液晶表示装置においては、液晶表
示パネルの大画面化の要求に伴って、液晶表示パネルの
解像度として、ＸＧＡ表示モードの１０２４×７６８画
素、ＳＸＧＡ表示モードの１２８０×１０２４画素、Ｕ
ＸＧＡ表示モードの１６００×１２００画素とさらなる
高解像度化が要求されている。このため、１垂直走査期
間内の水平走査数が増加し、それに伴い１水平走査当た
りの書き込み時間はだんだん短くなり、ドレインドライ
バの出力遅延時間（ｔＤＤ）が大きな問題となってきて
いる。

【０００５】例えば、ＸＧＡ表示モードでは、１水平走
査当たりの書き込み時間が２０μｓ程度であるが、ドレ
インドライバの出力遅延時間（ｔＤＤ）が、１０〜２０
μｓに達する場合もある。このような場合には、画素書
き込み電圧が不足し、液晶表示パネルに表示される表示
画面の表示品質が著しく劣化する。

【０００６】他方、液晶表示装置においては、液晶表示
パネルの大型化、高解像度化（多画素化）の傾向にあ
り、その上、無駄なスペースをなくし、表示装置として
の美観を惹起せしめるために、液晶表示装置の表示領域
以外の領域、即ち、額縁部分を少しでも小さくする（狭
額縁化）ことが要望されている。そのため、ドレインド
ライバを構成する半導体チップのチップサイズをより縮
小する必要があり、それに伴い、前記階調電圧選択回路
は最小サイズの電界効果型トランジスタ（ＭＯＳトラン
ジスタ）で構成されるようになってきている。その結
果、前記階調電圧選択回路の電流駆動能力が低くなり、
前記階調電圧選択回路で表示データに対応する階調電圧
が確定するまでの時間（出力遅延時間）が大きくなり、
これが前記したドレインドライバの出力遅延時間（ｔＤ
Ｄ）の大きな要因となっている。さらに、液晶表示装置
においては、６４階調表示から２５６階調表示へとより
多階調表示が進みつつあり、前記階調電圧生成回路で生
成される複数の階調電圧の、１階調当たりの電圧幅（即
ち、隣接する階調電圧間の電位差）が小さくなってい
る。

【０００７】一方、アンプ回路は、アンプ回路を構成す
る能動素子の特性のばらつきにより、オフセット電圧が
生じるが、前記アンプ回路にオフセット電圧が生じる
と、前記アンプ回路の出力電圧に誤差が生じ、前記アン
プ回路の出力電圧は目標値（正規の階調電圧）と異なる
電圧となる。これにより、液晶表示パネルに表示される
表示画面中に、黒または白の縦筋が発生し、表示品質を
著しく損なわせるという問題点があった。

【０００８】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、液晶表示素子に表示される表示画面の
表示品質を向上させることが可能となる技術を提供する
ことにある。本発明の他の目的は、液晶表示装置におい
て、高速動作を可能とし、液晶表示素子の大画面化を可
能となる技術を提供することにある。本発明の前記目的
と新規な特徴は、本明細書の記述及び添付図面によって
明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１０】即ち、本発明は、マトリクス状に設けられ
る複数の画素と、前記複数の画素の中の列（または行）
方向の各画素に表示データに対応する階調電圧を印加す
る複数の映像信号線とを有する液晶表示素子と、少なく
とも１個の半導体集積回路装置で構成され、前記各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段とを具備する液晶表示装置であって、前
記半導体集積回路装置は、複数の階調電圧の中から入力
される表示データに対応する階調電圧を選択するととも
に、前記半導体集積回路装置の中の最小サイズのトラン
ジスタで構成される複数の階調電圧選択手段と、前記各
階調電圧選択手段で選択された階調電圧を増幅して各映
像信号線に出力する複数のアンプ回路と、前記各階調電
圧選択手段と前記各アンプ回路との間に設けられる第１
のスイッチング手段と、所定の充電電圧が供給される電
源線と、前記各アンプ回路との間に設けられる第２のス
イッチング手段と、一水平走査期間の初めの所定期間内
に、前記第１のスイッチング手段をオフとし、また、前
記第２のスイッチング手段をオンとするスイッチング制
御手段とを有することを特徴とする。

【００１１】また、本発明は、マトリクス状に設けられ
る複数の画素と、前記複数の画素の中の列（または行）
方向の各画素に表示データに対応する階調電圧を印加す
る複数の映像信号線とを有する液晶表示素子と、少なく
とも１個の半導体集積回路装置で構成され、前記各映像
信号線に表示データに対応する階調電圧を供給する映像
信号線駆動手段とを具備する液晶表示装置であって、前
記半導体集積回路装置は、複数の階調電圧の中から入力
される表示データに対応する階調電圧を選択するととも
に、前記半導体集積回路装置の中で最小サイズのトラン
ジスタで構成される複数の階調電圧選択手段と、前記各
階調電圧選択手段で選択された階調電圧を増幅して各映
像信号線に出力する複数のアンプ回路で、当該各アンプ
回路が、一対の入力端子の中の一方を、反転入力端子あ
るいは非反転入力端子に、一対の入力端子の中の他方
を、非反転入力端子あるいは反転入力端子に切り替える
切替手段を有する複数のアンプ回路と、前記各階調電圧
選択手段と前記各アンプ回路との間に設けられる第１の
スイッチング手段と、所定の充電電圧が供給される電源
線と、前記各アンプ回路との間に設けられる第２のスイ
ッチング手段と、一水平走査期間の初めの所定期間内
に、前記第１のスイッチング手段をオフとし、また、前
記第２のスイッチング手段をオンとするスイッチング制
御手段と、前記アンプ回路の一対の入力端子の一方を反
転入力端子、他方を非反転入力端子、あるいは前記アン
プ回路の一対の入力端子の一方を非反転入力端子、他方
を反転入力端子に切り替えさせる切替制御信号を、所定
の周期毎に前記アンプ回路の切替手段に対して、出力す
る切替指示手段とを有することを特徴とする。

【００１２】また、本発明は、前記スイッチング制御手
段が、前記第２のスイッチング手段をオンとする前に前
記第１のスイッチング手段をオフとし、また、前記第２
のスイッチング手段をオフとした後に前記第１のスイッ
チング手段をオンとすることを特徴とする。また、本発
明は、前記スイッチング制御手段が、出力タイミング制
御用クロック、および表示データラッチ用クロックに基
づいて、前記第１および第２のスイッチング手段を制御
することを特徴とする。また、本発明は、前記所定の充
電電圧が、前記複数の階調電圧の中のいずれかの電圧で
あることを特徴とする。また、本発明は、前記半導体集
積回路装置は、外部から供給される複数の階調基準電圧
に基づき複数の階調電圧を生成し、前記各階調電圧選択
手段に供給する階調電圧生成手段を有し、前記所定の充
電電圧が、前記外部から供給される複数の階調基準電圧
の中のいずれかの電圧であることを特徴とする。また、
本発明は、前記複数の画素の液晶層の一方に印加される
前記複数の階調電圧の中で、前記複数の画素の液晶層の
他方に印加される対向電圧に対して最も電位差が大きい
階調電圧を最大階調電圧、前記対向電圧に対して最も電
位差が小さい階調電圧を最小階調電圧とするとき、前記
所定の充電電圧は、前記最大階調電圧と最小階調電圧と
の間の中間電圧よりも前記最大階調電圧に偏った電圧で
あることを特徴とする。

【００１３】また、本発明は、前記複数のアンプ回路
が、一対が正極性の階調電圧を出力する第１のアンプ回
路と、負極性の階調電圧を出力する第２のアンプ回路と
で構成される複数対のアンプ回路対で構成され、前記各
アンプ回路対の第１のアンプ回路と接続される階調電圧
選択手段は、正極性の複数の階調電圧の中から入力され
る表示データに対応する階調電圧を選択し、また、前記
各アンプ回路対の第２のアンプ回路と接続される階調電
圧選択手段は、負極性の複数の階調電圧の中から入力さ
れる表示データに対応する階調電圧を選択し、かつ、前
記各アンプ回路対の第１のアンプ回路と接続される階調
電圧選択手段、および前記各アンプ回路対の第２のアン
プ回路と接続される階調電圧選択手段に入力される任意
の一対の表示データを交互に切り替える表示データ切替
手段と、前記各アンプ回路対から出力される一対の階調
電圧を、前記表示データ切替手段での切り替えに応じて
交互に切り替えて、任意の一対の映像信号線に出力する
映像信号線切替手段とを有することを特徴とする。

【００１４】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。

【００１５】［実施の形態１］ 〈本発明が適用される表示装置の基本構成〉図１は、本
発明が適用されるＴＦＴ方式の液晶表示モジュールの概
略構成を示すブロック図である。図１に示す液晶表示モ
ジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）１０の上側にドレインドライバ１３０が配置され、
また、液晶表示パネル１０の側面に、ゲートドライバ１
４０、インタフェース部１００が配置される。インタフ
ェース部１００はインタフェース基板に実装され、ま
た、ドレインドライバ１３０、ゲートドライバ１４０
も、それぞれ専用のＴＣＰ（Ｔａｐｅ Ｃａｒｅｅｉｅ
ｒ Ｐａｃｋａｇｅ）または直接液晶表示パネルに実装
される。

【００１６】〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回
路を示す図である。

【００１７】この図２に示すように、液晶表示パネル１
０は、マトリクス状に形成される複数の画素を有する。

【００１８】各画素は、隣接する２本の信号線（ドレイ
ン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接す
る２本の信号線（ゲート信号線（Ｇ）またはドレイン信
号線（Ｄ））との交差領域内に配置される。各画素は薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素
の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電
極は、画素電極（ＩＴＯ１）に接続される。また、画素
電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液
晶層が設けられるので、画素電極（ＩＴＯ１）とコモン
電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価
的に接続される。さらに、薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のソース電極と前段のゲート信号線
（Ｇ）との間には、付加容量（ＣADD）が接続される。

【００１９】図３は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。図２に示す例では、
全段のゲート信号線（Ｇ）とソース電極との間に付加容
量（ＣADD）が形成されているが、図３に示す例の等価
回路では、共通信号線（ＣＯＭ）とソース電極との間に
保持容量（ＣＳＴＧ）が形成されている点が異なってい
る。

【００２０】本発明は、どちらにも適用可能であるが、
前者の方式では、全段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図２、図３は、縦
電界方式の液晶表示パネルの等価回路を示しており、図
２、図３において、ＡＲは表示領域である。また、図
２、図３は回路図であるが、実際の幾何学的配置に対応
して描かれている。図２、図３に示す液晶表示パネル１
０において、列方向に配置された各画素の薄膜トランジ
スタ（ＴＦＴ）のドレイン電極は、それぞれドレイン信
号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列
方向の各画素の液晶に階調電圧を印加するドレインドラ
イバ１３０に接続される。また、行方向に配置された各
画素における薄膜トランジスタ（ＴＦＴ）のゲート電極
は、それぞれゲート信号線（Ｇ）に接続され、各ゲート
信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄
膜トランジスタ（ＴＦＴ）のゲート電極に走査駆動電圧
（正のバイアス電圧あるいは負のバイアス電圧）を供給
するゲートドライバ１４０に接続される。

【００２１】〈図１に示すインタフェース部１００の構
成と動作概要〉図１に示すインタフェース部１００は、
表示制御装置１１０と電源回路１２０とから構成され
る。表示制御装置１１０は、１個の半導体集積回路（Ｌ
ＳＩ）から構成され、コンピュータ本体側から送信され
てくるクロック信号、ディスプレイタイミング信号、水
平同期信号、垂直同期信号の各表示制御信号および表示
用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３
０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス（表示データ取込開始信号）を信号線１３５を介
して第１番目のドレインドライバ１３０に出力し、さら
に、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。その際、表示制御装置１１０は、各ドレインド
ライバ１３０のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称
する。）を信号線１３１を介して出力する。

【００２２】本体コンピュータ側からの表示データは６
ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の各データを１つの組にして単位時間毎に転送さ
れる。また、第１番目のドレインドライバ１３０に入力
されたスタートパルスにより第１番目のドレインドライ
バ１３０におけるデータラッチ回路のラッチ動作が制御
される。この第１番目のドレインドライバ１３０におけ
るデータラッチ回路のラッチ動作が終了すると、第１番
目のドレインドライバ１３０からスタートパルスが、第
２番目のドレインドライバ１３０に入力され、第２番目
のドレインドライバ１３０におけるデータラッチ回路の
ラッチ動作が制御される。以下、同様にして、各ドレイ
ンドライバ１３０におけるデータラッチ回路のラッチ動
作が制御され、誤った表示データがデータラッチ回路に
書き込まれるのを防止している。

【００２３】表示制御装置１１０は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、各
ドレインドライバ１３０におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル１０のドレイン信
号線（Ｄ）に出力するための表示制御信号である出力タ
イミング制御用クロック（ＣＬ１）（以下、単にクロッ
ク（ＣＬ１）と称する。）を信号線１３２を介して各ド
レインドライバ１３０に出力する。

【００２４】また、表示制御装置１１０は、垂直同期信
号入力後に、第１番目のディスプレイタイミング信号が
入力されると、これを第１番目の表示ラインと判断して
信号線１４２を介してゲートドライバ１４０にフレーム
開始指示信号を出力する。さらに、表示制御装置１１０
は、水平同期信号に基づいて、１水平走査時間毎に、順
次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバ
イアス電圧を印加するように、信号線１４１を介してゲ
ートドライバ１４０へ１水平走査時間周期のシフトクロ
ックであるクロック（ＣＬ３）を出力する。これによ
り、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続
された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走
査時間の間導通する。以上の動作により、液晶表示パネ
ル１０に画像が表示される。

【００２５】〈図１に示す電源回路１２０の構成〉図１
に示す電源回路１２０は、正電圧生成回路１２１、負電
圧生成回路１２２、コモン電極（対向電極）電圧生成回
路１２３、ゲート電極電圧生成回路１２４から構成され
る。正電圧生成回路１２１、負電圧生成回路１２２は、
それぞれ直列抵抗分圧回路で構成され、正電圧生成回路
１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”
４）を、負電圧生成回路１２２は負極性の５値の階調基
準電圧（Ｖ”５〜Ｖ”９）を出力する。この正極性の階
調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基
準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３
０に供給される。

【００２６】また、各ドレインドライバ１３０には、表
示制御装置１１０からの交流化信号（交流化タイミング
信号；Ｍ）も、信号線１３４を介して供給される。コモ
ン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に
印加する駆動電圧を、ゲート電極電圧生成回路１２４は
薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆
動電圧（正のバイアス電圧および負のバイアス電圧）を
生成する。

【００２７】〈図１に示す液晶表示モジュールの交流化
駆動方法〉一般に、液晶層は、長時間同じ電圧（直流電
圧）が印加されていると、液晶層の傾きが固定化され、
結果として残像現象を引き起こし、液晶層の寿命を縮め
ることになる。これを防止するために、液晶表示モジュ
ールおいては、液晶層に印加する電圧をある一定時間毎
に交流化、即ち、コモン電極に印加する電圧を基準にし
て、画素電極に印加する電圧を、一定時間毎に正電圧側
／負電圧側に変化させるようにしている。

【００２８】この液晶層に交流電圧を印加する駆動方法
として、コモン対称法とコモン反転法の２通りの方法が
知られている。コモン反転法とは、コモン電極に印加さ
れる電圧と画素電極に印加する電圧とを、交互に正、負
に反転させる方法である。また、コモン対称法とは、コ
モン電極に印加される電圧を一定とし、画素電極に印加
する電圧を、コモン電極に印加される電圧を基準にし
て、交互に正、負に反転させる方法である。コモン対称
法は、画素電極（ＩＴＯ１）に印加される電圧の振幅
が、コモン反転法の場合に比べ２倍となり、しきい値電
圧が低い液晶が開発されない限り低耐圧のドライバが使
用できないと言う欠点があるが、低消費電力と表示品質
の点で優れているドット反転法あるいはＮライン反転法
が使用可能である。図１に示す液晶表示モジュールで
は、その駆動方法として、前記ドット反転法を使用して
いる。

【００２９】図４は、液晶表示モジュールの駆動方法と
して、ドット反転法を使用した場合において、ドレイン
ドライバ１３０からドレイン信号線（Ｄ）に出力される
液晶駆動電圧（即ち、画素電極（ＩＴＯ１）に印加され
る階調電圧）の極性を説明するための図である。液晶表
示モジュールの駆動方法として、ドット反転法を使用す
る場合に、図４に示すように、例えば、奇数フレームの
奇数ラインでは、ドレインドライバ１３０から、奇数番
目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）
に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性
の液晶駆動電圧（図４では●で示す）が、また、偶数番
目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）
に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極生
の液晶駆動電圧（図４では○で示す）が印加される。さ
らに、奇数フレームの偶数ラインでは、ドレインドライ
バ１３０から、奇数番目のドレイン信号線（Ｄ）に正極
性の液晶駆動電圧が、また、偶数番目のドレイン信号線
（Ｄ）に負極生の液晶駆動電圧が印加される。

【００３０】また、各ライン毎の極性はフレーム毎に反
転され、即ち、図４に示すように、偶数フレームの奇数
ラインでは、ドレインドライバ１３０から、奇数番目の
ドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、ま
た、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆
動電圧が印加される。さらに、偶数フレームの偶数ライ
ンでは、ドレインドライバ１３０から、奇数番目のドレ
イン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧
が印加される。このドット反転法を使用することによ
り、隣り合うドレイン信号線（Ｄ）に印加される電圧が
逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トラ
ンジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志
で打ち消し合い、消費電力を低減することができる。ま
た、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧
降下が大きくならないため、コモン電極（ＩＴＯ２）の
電圧レベルが安定し、表示品質の低下を最小限に抑える
ことができる。

【００３１】〈図１に示すドレインドライバ１３０の構
成〉図５は、図１に示すドレインドライバ１３０の一例
の概略構成示すブロック図である。なお、ドレインドラ
イバ１３０は、１個の半導体集積回路（ＬＳＩ）から構
成される。同図において、正極性階調電圧生成回路１５
１ａは、正電圧生成回路１２１から入力される正極性の
５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正
極性の６４階調の階調電圧を生成し、電圧バスライン１
５８ａを介して出力回路１５７に出力する。

【００３２】負極性階調電圧生成回路１５１ｂは、負電
圧生成回路１２２から入力される負極性の５値の階調基
準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階
調の階調電圧を生成し、電圧バスライン１５８ｂを介し
て出力回路１５７に出力する。また、ドレインドライバ
１３０の制御回路１５２内のシフトレジスタ回路１５３
は、表示制御装置１１０から入力されるクロック（ＣＬ
２）に基づいて、入力レジスタ回路１５４のデータ取り
込み用信号を生成し、入力レジスタ回路１５４に出力す
る。

【００３３】入力レジスタ回路１５４は、シフトレジス
タ回路１５３から出力されるデータ取り込み用信号に基
づき、表示制御装置１１０から入力されるクロック（Ｃ
Ｌ２）に同期して、各色毎６ビットの表示データを出力
本数分だけラッチする。ストレージレジスタ回路１５５
は、表示制御装置１１０から入力されるクロック（ＣＬ
１）に応じて、入力レジスタ回路１５４内の表示データ
をラッチする。このストレージレジスタ回路１５５に取
り込まれた表示データは、レベルシフト回路１５６を介
して出力回路１５７に入力される。出力回路１５７は、
正極性の６４階調の階調電圧、あるいは負極性の６４階
調の階調電圧に基づき、表示データに対応した１つの階
調電圧（６４階調の中の１つの階調電圧）を選択して、
各ドレイン信号線（Ｄ）に出力する。

【００３４】図６は、出力回路１５７の構成を中心に、
図５に示すドレインドライバ１３０の構成を説明するた
めのブロック図である。同図において、１５３は図５に
示す制御回路１５２内のシフトレジスタ回路、１５６は
図５に示すレベルシフト回路であり、また、データラッ
チ部２６５は、図５に示す入力レジスタ回路１５４とス
トレージレジスタ回路１５５とを表し、さらに、デコー
ダ部（階調電圧選択回路）２６１、アンプ回路対２６
３、アンプ回路対２６３の出力を切り替えるスイッチ部
（２）２６４が、図５に示す出力回路１５７を構成す
る。ここで、スイッチ部（１）２６２およびスイッチ部
（２）２６４は、交流化信号（Ｍ）に基づいて制御され
る。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、そ
れぞれ第１番目、第２番目、第３番目、第４番目、第５
番目、第６番目のドレイン信号線（Ｄ）を示している。

【００３５】図６に示すドレインドライバ１３０におい
ては、スイッチ部（１）２６２により、データラッチ部
２６５（より詳しくは、図５に示す入力レジスタ１５
４）に入力されるデータ取り込み用信号を切り替えて、
各色毎の表示データを各色毎の隣合うデータラッチ部２
６５に入力する。デコーダ部２６１は、階調電圧生成回
路１５１ａから電圧バスライン１５８ａを介して出力さ
れる正極性の６４階調の階調電圧の中から、各データラ
ッチ部２６５（より詳しくは、図５に示すストレージレ
ジスタ１５５）から出力される表示用データに対応する
正極性の階調電圧を選択する高電圧用デコーダ回路２７
８と、階調電圧生成回路１５１ｂから電圧バスライン１
５８ｂを介して出力される負極性の６４階調の階調電圧
の中から、各データラッチ部２６５から出力される表示
用データに対応する負極性の階調電圧を選択する低電圧
用デコーダ回路２７９とから構成される。

【００３６】この高電圧用デコーダ回路２７８と低電圧
用デコーダ回路２７９とは、隣接するデータラッチ部２
６５毎に設けられる。アンプ回路対２６３は、高電圧用
アンプ回路２７１と低電圧用アンプ回路２７２とにより
構成される。高電圧用アンプ回路２７１には高電圧用デ
コーダ回路２７８で生成された正極性の階調電圧が入力
され、高電圧用アンプ回路２７１は正極性の階調電圧を
出力する。低電圧用アンプ回路２７２には低電圧用デコ
ーダ回路２７９で生成された負極性の階調電圧が入力さ
れ、低電圧用アンプ回路２７２は負極性の階調電圧を出
力する。

【００３７】ドット反転法では、隣接する各色の階調電
圧は互いに逆極性となり、また、アンプ回路対２６３の
高電圧用アンプ回路２７１および低電圧用アンプ回路２
７２の並びは、高電圧用アンプ回路２７１→低電圧用ア
ンプ回路２７２→高電圧用アンプ回路２７１→低電圧用
アンプ回路２７２となるので、スイッチ部（１）２６２
により、データラッチ部１６５に入力されるデータ取り
込み用信号を切り替えて、各色毎の表示データを、各色
毎の隣り合うデータラッチ部２６５に入力し、それに合
わせて、高電圧用アンプ回路２７１あるいは低電圧用ア
ンプ回路２７２から出力される出力電圧をスイッチ部
（２）２６４により切り替え、各色毎の階調電圧が出力
されるドレイン信号線（Ｄ）、例えば、第１番目のドレ
イン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ
４）とに出力することにより、各ドレイン信号線（Ｄ）
に正極性あるいは負極性の階調電圧を出力することが可
能となる。

【００３８】〈本実施の形態の液晶表示モジュールの特
徴的構成〉図７は、本実施の形態の液晶表示モジュール
のドレインドライバ１３０の概略構成を示す図である。
なお、この図７では、高電圧用デコーダ回路２７８、低
電圧用デコーダ回路２７９、高電圧用アンプ回路２７１
および低電圧用アンプ回路２７２のみ、また、各色毎の
隣接するドレイン信号（Ｄ）、例えば、第１番目のドレ
イン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ
４）に出力される出力系統のみを図示している。

【００３９】この図７において、トランスファゲート回
路（ＴＧ１〜ＴＧ４）は、図６に示すスイッチ部（２）
２６４の一スイッチ回路を構成する。また、出力ＰＡＤ
（２１，２２）は、例えば、第１番目のドレイン信号線
（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力さ
れる半導体チップ（ドレインドライバ）の出力パッドを
示す。同図に示すように、本実施の形態の液晶表示モジ
ュールは、高電圧用デコーダ回路２７８と高電圧用アン
プ回路２７１との間、および低電圧用デコーダ回路２７
９と低電圧用アンプ回路２７２との間に、プリチャージ
コントロール回路（以下、単に、プリチャージ回路と称
する。）３０を設けたことを特徴とする。

【００４０】このプリチャージ回路３０は、高電圧用デ
コーダ回路２７８と高電圧用アンプ回路２７１との間に
接続されるトランスファゲート回路（ＴＧ３１）と、低
電圧用デコーダ回路２７９と低電圧用アンプ回路２７２
との間に接続されるトランスファゲート回路（ＴＧ３
２）とを有する。このトランスファゲート回路（ＴＧ３
１，ＴＧ３２）は、（ＤＥＣＴ，ＤＥＣＮ）の制御信号
により制御され、プリチャージ期間内に、高電圧用デコ
ーダ回路２７８と低電圧用デコーダ回路２７９とを、高
電圧用アンプ回路２７１および低電圧用アンプ回路２７
２から切り離す。また、プリチャージ回路３０は、トラ
ンスファゲート回路（ＴＧ３３）とトランスファゲート
回路（ＴＧ３４）とを有する。このトランスファゲート
回路（ＴＧ３３，ＴＧ３３）は、（ＰＲＥＴ，ＰＲＥ
Ｎ）の制御信号により制御され、プリチャージ期間内
に、高電圧用アンプ回路２７１に高電圧用プリチャージ
電圧（例えば、任意の階調基準電圧、任意の正極性の階
調電圧）（ＶＨｐｒｅ）を、また、低電圧用アンプ回路
２７２に低電圧用プリチャージ電圧（例えば、任意の階
調基準電圧、任意の負極性の階調電圧）（ＶＬｐｒｅ）
を供給する。

【００４１】〈本実施の形態のドレインドライバ１３０
の出力遅延時間（ｔＤＤ）特性〉図８は、図１に示す液
晶表示モジュールのドレインドライバ１３０の出力遅延
時間（ｔＤＤ）特性を説明するための図である。なお、
この図８（ａ）では、１系統の出力系統のみ図示し、か
つ、図６に示すスイッチ部（２）２６４は省略してい
る。即ち、図８（ａ）において、デコーダ回路３１は、
図６に示す高電圧用デコーダ回路２７８または低電圧用
デコーダ回路２７９を、アンプ回路３２は、図６に示す
高電圧用アンプ回路２７１または低電圧用アンプ回路２
７２を、また、出力パッド３３は、図７に示す出力ＰＡ
Ｄ（２０）または出力ＰＡＤ（２１）を示している。

【００４２】図９は、図６に示す高電圧用デコーダ回路
２７８および低電圧用デコーダ回路２７９の一例の概略
構成を示す図である。図９に示すように、図６に示す高
電圧用デコーダ回路２７８または低電圧用デコーダ回路
２７９は、エンハンスメントＭＯＳトランジスタおよび
デプレッションＭＯＳトランジスタが直列接続されたト
ランジスタ列（ＴＲＰ２，ＴＲＰ３）で構成される。

【００４３】前記した如く、狭額縁化のために、ドレイ
ンドライバ１３０を構成する半導体チップのチップサイ
ズはより縮小され、それに伴い、高電圧用デコーダ回路
２７８および低電圧用デコーダ回路２７９は、ドレイン
ドライバ１３０を構成する半導体チップの最小サイズの
ＭＯＳトランジスタで構成されている。その結果とし
て、高電圧用デコーダ回路２７８および低電圧用デコー
ダ回路２７９の電流駆動能力が低くなる。

【００４４】また、高電圧用デコーダ回路２７８および
低電圧用デコーダ回路２７９の出力には、高電圧用アン
プ回路２７１および低電圧用アンプ回路２７２が接続さ
れているが、この高電圧用アンプ回路２７１および低電
圧用アンプ回路２７２は入力インピーダンスが大きい。
そのため、高電圧用デコーダ回路２７８および低電圧用
デコーダ回路２７９の出力が確定するまでの時間（以
下、単に、デコーダの出力遅延時間と称する。）が大き
くなり、このデコーダの出力遅延時間が、高電圧用アン
プ回路２７１および低電圧用アンプ回路２７２でさらに
増大される。その結果として、図８（ｂ）に示すよう
に、ドレイン信号線（Ｄ）に、表示データに対応した階
調電圧（ＶＬＣＨ）が出力されるまでの時間（以下、単
に、ドレインドライバの出力遅延時間（ｔＤＤ）と言
う。）が大きくなる。

【００４５】図１０は、本実施の形態の液晶表示モジュ
ールのドレインドライバ１３０の出力遅延時間（ｔＤ
Ｄ）特性を説明するための図である。なお、この図１０
（ａ）でも、１系統の出力系統のみ図示し、かつ、図６
に示すスイッチ部（２）２６４は省略している。即ち、
図１０（ａ）において、デコーダ回路３１は、図７に示
す高電圧用デコーダ回路２７８または低電圧用デコーダ
回路２７９を、アンプ回路３２は、図７に示す高電圧用
アンプ回路２７１または低電圧用アンプ回路２７２を、
また、出力パッド３３は、図７に示す出力ＰＡＤ（２
０）または出力ＰＡＤ（２１）を示している。

【００４６】本実施の形態の液晶表示モジュールでは、
プリチャージ期間内に、高電圧用デコーダ回路２７８と
低電圧用デコーダ回路２７９とが、高電圧用アンプ回路
２７１および低電圧用アンプ回路２７２から切り離さ
れ、高電圧用デコーダ回路２７８と低電圧用デコーダ回
路２７９の出力には、トランスファゲート回路（ＴＧ３
１）とトランスファゲート回路（ＴＧ３２）とが接続さ
れる。このトランスファゲート回路（ＴＧ３１，ＴＧ３
２）のオフ時の入力インピーダンスは、高電圧用アンプ
回路２７１および低電圧用アンプ回路２７２の入力イン
ピーダンスよりはるかに小さい。したがって、高電圧用
デコーダ回路２７８および低電圧用デコーダ回路２７９
の出力は、図８に示す場合よりも早い時間で確定し、結
果として、デコーダの出力遅延時間を小さくすることが
できる。

【００４７】また、プリチャージ期間内に、高電圧用ア
ンプ回路２７１および低電圧用アンプ回路２７２には、
高電圧用プリチャージ電圧（ＶＨｐｒｅ）および低電圧
用プリチャージ電圧（ＶＬｐｒｅ）が供給されるので、
ドレイン信号線（Ｄ）は予め高電圧用プリチャージ電圧
（ＶＨｐｒｅ）および低電圧用プリチャージ電圧（ＶＬ
ｐｒｅ）に充電される。この高電圧用アンプ回路２７１
および低電圧用アンプ回路２７２からドレイン信号線
（Ｄ）に対するプリチャージは、高電圧用デコーダ回路
２７８および低電圧用デコーダ回路２７９と並列的に行
われる。そして、プリチャージ期間終了後に、高電圧用
アンプ回路２７１および低電圧用アンプ回路２７２は、
高電圧用デコーダ回路２７８および低電圧用デコーダ回
路２７９の出力に追随し、ドレイン信号線（Ｄ）に、表
示データに対応した階調電圧（ＶＬＣＨ）を出力する。
その結果として、図１０（ｂ）に示すように、本実施の
形態では、ドレインドライバの出力遅延時間（ｔＤＤ）
を、図８に示す場合よりも小さくすることができる。

【００４８】ドット反転法では、各画素の液晶層に印加
される階調電圧の極性は、１フレーム毎に反転する。し
たがって、本実施の形態のように、プリチャージ期間内
にドレイン信号線（Ｄ）を、高電圧用プリチャージ電圧
（ＶＨｐｒｅ）あるいは低電圧用プリチャージ電圧（Ｖ
Ｌｐｒｅ）で充電することにより、プリチャージ期間終
了後に、ドレイン信号線（Ｄ）の電位は、速やかに表示
データに対応した階調電圧（ＶＬＣＨ）に追随すること
ができる。

【００４９】なお、本実施の形態では、図１０（ｂ）に
示すように、ドレイン信号線（Ｄ）に、表示データに対
応した階調電圧（ＶＬＣＬ）でも、ドレインドライバの
出力遅延時間（ｔＤＤ）を、図８に示す場合よりも小さ
くすることができる。なお、アンプ回路の前段にプリチ
ャージ回路を設けた液晶表示装置は、特開平６−３３７
４００号公報、特開平１０−１８７１００号公報に記載
されている。しかしながら、前記公報に記載されている
ものは、サンプリング容量への充放時間が不足するのを
防止するために、プリチャージ回路を設けるものであっ
て、本願発明のように、狭額縁化により、高電圧用デコ
ーダ回路２７８および低電圧用デコーダ回路２７９を最
小サイズのＭＯＳトランジスタで構成する必要があり、
その結果として、高電圧用デコーダ回路２７８および低
電圧用デコーダ回路２７９の電流駆動能力が低くなり、
ドレインドライバの出力遅延時間（ｔＤＤ）が大きくな
るのを防止するものでない。さらに、前記公報には、前
記した課題については何ら言及されていない。

【００５０】〈本実施の形態のプリチャージ回路３０の
動作概要〉図１１は、図７に示すプリチャージ回路３０
の動作を説明するためのタイミングチャートの一例であ
る。図１１に示す制御信号（ＨＩＺＣＮＴ）は、各トラ
ンスファゲート回路（ＴＧ１〜ＴＧ４）のゲート電極に
印加される制御信号（ＡＣＫＥＰ，ＡＣＫＯＰ，ＡＣＫ
ＥＮ，ＡＣＫＯＮ）を生成するための制御信号であり、
この制御信号（ＨＩＺＣＮＴ）は、クロック（ＣＬ１）
のＨｉｇｈレベル（以下、単に、Ｈレベルと言う。）期
間内で、クロック（ＣＬ２）の８周期分の間、Ｈレベル
となる信号である。

【００５１】走査ラインの切り替わり時には、高電圧用
アンプ回路２７１と低電圧用アンプ回路２７２とも不安
定の状態にある。この制御信号（ＨＩＺＣＮＴ）は、走
査ラインの切り替わり期間内に、各アンプ回路（２７
１，２７２）の出力が、各ドレイン信号線（Ｄ）に出力
されるのを防止するために設けられている。この制御信
号（ＨＩＺＣＮＴ）がＨレベルの間、制御信号（ＡＣＫ
ＥＰ，ＡＣＫＯＰ）は、Ｌｏｗレベル（以下、単に、Ｌ
レベルと言う。）となり、また、制御信号（ＡＣＫＥ
Ｎ，ＡＣＫＯＮ）はＨレベルとなる。これにより、各ト
ランスファゲート回路（ＴＧ１〜ＴＧ４）は、全てオフ
となる。

【００５２】図１１に示す制御信号（ＰＲＥＣＮＴ）
は、各トランスファゲート回路（ＴＧ３１〜ＴＧ３４）
のゲート電極に印加される制御信号（ＰＲＥＴ，ＰＲＥ
Ｎ，ＤＥＣＴ，ＤＥＣＮ）を生成するための制御信号で
あり、この制御信号（ＰＲＥＣＮＴ）は、制御信号（Ｈ
ＩＺＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の
４周期後にＨレベルとなり、クロック（ＣＬ１）の立ち
下がり時にＬレベルとなる信号である。制御信号（ＤＥ
ＣＴ）は、制御信号（ＰＲＥＮ）の前にＨレベルからＬ
レベルに変化し、また、制御信号（ＤＥＣＮ）は、制御
信号（ＰＲＥＴ）の前にＬレベルからＨレベルに変化す
る。

【００５３】これにより、先ずトランスファゲート回路
（ＴＧ３１，ＴＧ３２）がオフとなり、その後、（ｔＤ
１）時間遅れて、トランスファゲート回路（ＴＧ３３，
ＴＧ３４）がオンとなる。また、制御信号（ＰＲＥＮ）
は、制御信号（ＤＥＣＴ）の前にＬレベルからＨレベル
に、また、制御信号（ＰＲＥＴ）は、制御信号（ＤＥＣ
Ｎ）の前にＨレベルからＬレベルに変化する。これによ
り、先ずトランスファゲート回路（ＴＧ３３，ＴＧ３
４）がオフとなり、その後、（ｔＤ２）時間遅れて、ト
ランスファゲート回路（ＴＧ３１，ＴＧ２４）がオンと
なる。

【００５４】図１２は、図１１に示す制御信号（ＨＩＺ
ＣＮＴ）および制御信号（ＰＲＥＣＮＴ）を生成するた
めの回路構成の一例を示す図である。図１２に示す回路
では、Ｄ型フリップ・フロップ回路（Ｆ３０）により、
クロック（ＣＬ２）に同期してクロック（ＣＬ１）を取
り込み、このＤ型フリップ・フロップ回路（Ｆ３０）の
正相出力を、クロック（ＣＬ２）に同期して、各Ｄ型フ
リップ・フロップ回路（Ｆ３１〜Ｆ３８）で順次取り込
む。このＤ型フリップ・フロップ回路（Ｆ３８）の正相
出力は、ナンド回路（ＮＡＮＤ３１）の一方の入力端子
に入力され、また、ナンド回路（ＮＡＮＤ３１）の他方
の入力端子には、Ｄ型フリップ・フロップ回路（Ｆ３
０）の正相出力が入力されている。したがって、ナンド
回路（ＮＡＮＤ３１）から、クロック（ＣＬ１）のＨレ
ベル期間内で、クロック（ＣＬ２）の８周期分の間、Ｌ
レベルとなる出力が得られる。

【００５５】このナンド回路（ＮＡＮＤ３１）の出力
を、インバータ回路（ＩＮＶ）で反転することにより、
図１１に示す制御信号（ＨＩＺＣＮＴ）が得られる。ま
た、Ｄ型フリップ・フロップ回路（Ｆ３４）の出力は、
Ｄ型フリップ・フロップ回路（Ｆ３９）のクロック入力
端子に入力されるので、Ｄ型フリップ・フロップ回路
（Ｆ３９）は、Ｄ型フリップ・フロップ回路（Ｆ３４）
の正相出力に同期してＨレベルとなる。また、Ｄ型フリ
ップ・フロップ回路（Ｆ３９）のリセット端子には、ク
ロック（ＣＬ１）が入力されるので、Ｄ型フリップ・フ
ロップ回路（Ｆ３９）は、クロック（ＣＬ１）の立ち下
がりに同期してＬレベルとなる。これにより、Ｄ型フリ
ップ・フロップ回路（Ｆ３９）から、制御信号（ＨＩＺ
ＣＮＴ）の立ち上がり時からクロック（ＣＬ２）の４周
期後にＨレベルとなり、クロック（ＣＬ１）の立ち下が
り時にＬレベルとなる信号が得られる。この信号を、イ
ンバータ回路群３５により所定時間遅延して、図１１に
示す制御信号（ＰＲＥＣＮＴ）が得られる。

【００５６】図１３は、図１１に示す制御信号（ＰＲＥ
Ｔ，ＰＲＥＮ，ＤＥＣＴ，ＤＥＣＮ）を生成するための
回路構成の一例を示す図である。図１３に示す回路で
は、制御信号（ＰＲＥＣＮＴ）と、インバータ回路群３
６により（ｔＤ１）時間だけ遅延された制御信号（ＰＲ
ＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３２）に入力す
ることにより、制御信号（ＰＲＥＴ）が生成され、ま
た、この制御信号（ＰＲＥＴ）をインバータ回路（ＩＮ
Ｖ）で反転することにより、制御信号（ＰＲＥＮ）が得
られる。また、インバータ回路（ＩＮＶ）で反転された
制御信号（／ＰＲＥＣＮＴ）と、インバータ回路群３７
により（ｔＤ２）時間だけ遅延された制御信号（／ＰＲ
ＥＣＮＴ）とを、ナンド回路（ＮＡＮＤ３３）に入力す
ることにより、制御信号（ＤＥＣＮ）が生成され、ま
た、この制御信号（ＤＥＣＮ）をインバータ回路（ＩＮ
Ｖ）で反転することにより、制御信号（ＤＥＣＴ）が得
られる。

【００５７】図１４は、図１１に示す制御信号（ＡＣＫ
ＥＰ，ＡＣＫＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成す
るための回路構成の一例を示す図である。なお、図１４
において、ＬＳ１〜ＬＳ４はレベルシフト回路である。
図１４に示す回路において、ナンド回路（ＮＡＮＤ１）
とノア回路（ＮＯＲ１）には、交流化信号（Ｍ）が、ナ
ンド回路（ＮＡＮＤ２）およびノア回路（ＮＯＲ２）に
は、インバータ（ＩＮＶ）で反転された交流化信号
（Ｍ）が入力される。また、ナンド回路（ＮＡＮＤ１，
ＮＡＮＤ２）には、制御信号（ＨＩＺＣＮＴ）が、ノア
回路（ＮＯＲ１，ＮＯＲ２）には、インバータ（ＩＮ
Ｖ）で反転された制御信号（ＨＩＺＣＮＴ）が入力され
る。表１に、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）と
ノア回路（ＮＯＲ１，ＮＯＲ２）の真理値表と、その時
の各トランスファゲート回路（ＴＧ１〜ＴＧ４）のオン
・オフ状態を示す。

【００５８】

【表１】

【００５９】表１から分かるように、制御信号（ＨＩＺ
ＣＮＴ）がＨレベルの時に、ナンド回路（ＮＡＮＤ１，
ＮＡＮＤ２）はＨレベル、ノア回路（ＮＯＲ１，ＮＯＲ
２）はＬレベルとなり、各トランスファゲート回路（Ｔ
Ｇ１〜ＴＧ４）はオフ状態となる。また、表１から分か
るように、制御信号（ＨＩＺＣＮＴ）がＬレベルの時に
は、交流化信号（Ｍ）のＨレベルあるいはＬレベルに応
じて、各ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）がＨレ
ベルあるいはＬレベル、各ノア回路（ＮＯＲ１，ＮＯＲ
２）がＨレベルあるいはＬレベルとなる。これにより、
トランスファゲート回路（ＴＧ１）およびトランスファ
ゲート回路（ＴＧ２）がオフあるいはオン、トランスフ
ァゲート回路（ＴＧ３）およびトランスファゲート回路
（ＴＧ４）がオンあるいはオフとなる。

【００６０】本実施の形態の液晶表示モジュール（ＬＣ
Ｍ）では、各画素の液晶層に印加される階調電圧の電圧
範囲は、負極性側で０〜５Ｖ、正極性側で５〜１０Ｖで
あり、したがって、低電圧用アンプ回路２７２からは０
〜５Ｖの負極性の階調電圧が出力され、高電圧用アンプ
回路２７１からは５〜１０Ｖの正極性の階調電圧が出力
される。この場合に、例えば、トランスファゲート回路
（ＴＧ１）がオフで、トランスファゲート回路（ＴＧ
４）がオンの場合に、トランスファゲート回路（ＴＧ
１）を構成するＭＯＳトランジスタのソース・ドレイン
間には、最大１０Ｖの電圧が印加される。そのため、各
トランスファゲート回路（ＴＧ１〜ＴＧ４）を構成する
ＭＯＳトランジスタは、ソース・ドレイン間耐圧が１０
Ｖの高耐圧ＭＯＳトランジスタが使用される。

【００６１】〈本実施の形態の液晶表示モジュールの変
形例〉図１５は、本発明の実施の形態の液晶表示モジュ
ールの他の例の概略構成を示す図である。なお、この図
１５でも、高電圧用デコーダ回路２７８、低電圧用デコ
ーダ回路２７９、高電圧用アンプ回路２７１および低電
圧用アンプ回路２７２のみ、また、各色毎の隣接するド
レイン信号（Ｄ）、例えば、第１番目のドレイン信号線
（Ｙ１）と第４番目のドレイン信号線（Ｙ４）に出力さ
れる出力系統のみを図示している。

【００６２】図１５に示す液晶表示モジュールは、プリ
チャージ電圧選択スイッチ３８を設け、このプリチャー
ジ電圧選択スイッチ３８により、第１の高電圧用プリチ
ャージ電圧（ＶＨ１ｐｒｅ）、または第２の高電圧用プ
リチャージ電圧（ＶＨ２ｐｒｅ）を選択し、当該選択し
た電圧を高電圧用プリチャージ電圧として、プリチャー
ジ期間内に、高電圧用アンプ回路２７１に印加するよう
にしたものである。同様、低電圧用アンプ回路２７２に
おいても、プリチャージ電圧選択スイッチ３８により、
第１の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）、ま
たは第２の低電圧用プリチャージ電圧（ＶＬ１ｐｒｅ）
を選択し、当該選択した電圧を低電圧用プリチャージ電
圧として、プリチャージ期間内に、低電圧用アンプ回路
２７２に印加する。

【００６３】〈本実施の形態のプリチャージ電圧の電圧
値〉本実施の形態において、高電圧用アンプ回路２７１
に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）
は、正極性の６４階調の階調電圧のいずれでもよく、低
電圧用アンプ回路２７２に供給する低電圧用プリチャー
ジ電圧（ＶＬｐｒｅ）は、負極性の６４階調の階調電圧
のいずれでもよい。また、本実施の形態において、高電
圧用アンプ回路２７１に供給する高電圧用プリチャージ
電圧（ＶＨｐｒｅ）は、図１に示す正電圧生成回路１２
１から供給される正極性の５値の階調基準電圧（Ｖ”０
〜Ｖ”４）のいずれでもよく、低電圧用アンプ回路２７
２に供給する低電圧用プリチャージ電圧（ＶＬｐｒｅ）
は、図１に示す負電圧生成回路１２２から供給される負
極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）のいずれ
でもよい。

【００６４】しかしながら、高電圧用アンプ回路２７１
に供給する高電圧用プリチャージ電圧（ＶＨｐｒｅ）
は、正極性の６４階調の階調電圧の中で、コモン電極に
印加する駆動電圧（対向電圧）に対して最も電位差が大
きい最大階調電圧と、コモン電極に印加する駆動電圧に
対して最も電位差が小さい最小階調電圧との中間の電圧
（以下、正極性の中間電圧と称する。）より、最大階調
電圧に偏った電圧が最も好ましく、低電圧用アンプ回路
２７２に供給する低電圧用プリチャージ電圧（ＶＬｐｒ
ｅ）は、負極性の６４階調の階調電圧の中で、コモン電
極に印加する駆動電圧に対して最も電位差が大きい最大
階調電圧と、コモン電極に印加する駆動電圧に対して最
も電位差が小さい最小階調電圧との中間の電圧（以下、
負極性の中間電圧と称する。）より、最大階調電圧に偏
った電圧が最も好ましい。

【００６５】図１６（ａ）は、一本のドレイン信号線
（Ｄ）において、ドレインドライバ１３０に近傍部分
と、ドレインドライバ１３０から最も遠い遠端部分で
の、プリチャージ期間内の電位変動を説明するためのグ
ラフである。この図１６（ａ）から分かるように、プリ
チャージ期間内に、一本のドレイン信号線（Ｄ）にプリ
チャージ電圧（例えば、高電圧用プリチャージ電圧（Ｖ
Ｈｐｒｅ）、あるいは低電圧用プリチャージ電圧（ＶＬ
ｐｒｅ））を印加しても、その電位変動は、ドレインド
ライバ１３０の近傍部分と、ドレインドライバ１３０か
ら最も遠い遠端部分で相違する。

【００６６】一般に、高電圧用プリチャージ電圧（ＶＨ
ｐｒｅ）としては、正極性の中間電圧が好ましい。しか
しながら、高電圧用プリチャージ電圧（ＶＨｐｒｅ）と
して、正極性の中間電圧を選択した場合、図１６（ａ）
に示すように、前記ドレインドライバ１３０から最も遠
い遠端部分では、正極性の中間電圧とはならない。した
がって、図１６（ｂ）に示すように、高電圧用プリチャ
ージ電圧（ＶＨｐｒｅ）としては、正極性の中間電圧よ
り最大階調電圧に偏った電圧で、ドレインドライバ１３
０の近傍部分のプリチャージ電圧と正極性の中間電圧と
の電位差（Ｖs1）と、ドレインドライバ１３０から最も
遠い遠端部分のプリチャージ電圧と正極性の中間電圧と
の電位差（Ｖs2）との絶対値が等しくなる電圧（Ｖs1＝
Ｖs2）が最も好ましい。同様に、低電圧用プリチャージ
電圧（ＶＬｐｒｅ）としては、負極性の中間電圧より、
最大階調電圧に偏った電圧が最も好ましい。

【００６７】〈本実施の形態のアンプ回路の特徴的構
成〉従来、図６に示す高電圧用アンプ回路２７１、およ
び低電圧用アンプ回路２７２としては、例えば、図１７
に示すような、オペアンプ（ＯＰ）の反転入力端子
（−）と出力端子とが直結され、その非反転入力端子
（＋）が入力端子とされるボルテージホロワ回路で構成
される。また、低電圧用アンプ回路２７２に使用される
オペアンプ（ＯＰ）は、例えば、図１８に示すような差
動増幅回路で構成され、さらに、高電圧用アンプ回路２
７１に使用されるオペアンプ（ＯＰ）は、例えば、図１
９に示すような差動増幅回路で構成される。

【００６８】しかしながら、一般に、前記オペアンプ
（ＯＰ）はオフセット電圧（Ｖｏｆｆ）を有している。
前記オペアンプ（ＯＰ）の基本増幅回路が、例えば、図
１８または図１９に示す差動増幅回路により構成される
ものである場合には、前記オフセット電圧（Ｖｏｆｆ）
は、図１８または図１９に示す差動増幅回路における、
入力段のＰＭＯＳトランジスタ（ＰＭ５１，ＰＭ５２）
またはＮＭＯＳトランジスタ（ＮＭ６１，ＮＭ６２）、
あるいは能動負荷回路を構成するＮＭＯＳトランジスタ
（ＮＭ６３，ＮＭ６４）またはＰＭＯＳトランジスタ
（ＰＭ５３，ＰＭ５４）の対称性の微妙なアンバランス
が原因で発生する。

【００６９】前記対称性の微妙なアンバランスは、製造
工程におけるイオン打ち込み／イオン注入工程、または
ホトリソグラフィ工程のばらつきにより、ＭＯＳトラン
ジスタのしきい値電圧（Ｖｔｈ）、またはＭＯＳトラン
ジスタのゲート幅／ゲート長（Ｗ／Ｌ）等が変化してし
まうことに起因しているが、工程管理を厳しくしても前
記オフセット電圧（Ｖｏｆｆ）を零にすることは不可能
である。

【００７０】そして、図２０に示すように、前記オペア
ンプ（ＯＰ）がオフセット電圧（Ｖｏｆｆ）を有してい
ない理想的なオペアンプであれば、入力電圧（Ｖｉｎ）
と出力電圧（Ｖｏｕｔ）とは等しくなる（Ｖｉｎ＝Ｖｏ
ｕｔ）に対して、前記オペアンプ（ＯＰ）がオフセット
電圧（Ｖｏｆｆ）を有している場合には、入力電圧（Ｖ
ｉｎ）と出力電圧（Ｖｏｕｔ）とは等しくならず、出力
電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）にオフセット電
圧（Ｖｏｆｆ）が加算（Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ）
されたものとなる。なお、図２０は、オフセット電圧
（Ｖｏｆｆ）を考慮したオペアンプの等価回路を示す図
であり、図２０において、ＲＯＰはオフセット電圧（Ｖ
ｏｆｆ）を有していない理想的なオペアンプ、ＶＯＳ
は、その電圧値がオセット電圧（Ｖｏｆｆ）と等しい電
圧源である。

【００７１】したがって、ドレインドライバの出力回路
（図５に示す１５７）の高電圧用アンプ回路（図６に示
す２７１）、および低電圧用アンプ回路（図６に示す２
７２）として、前記図１７に示すボルテージホロワ回路
を使用する従来の液晶表示モジュールでは、ボルテージ
ホロワ回路の入力電圧と出力電圧とが一致せず、ボルテ
ージホロワ回路からドレインド信号線（Ｄ）に出力され
る液晶駆動電圧は、ボルテージホロワ回路に入力される
階調電圧に、オペアンプのオフセット電圧が加算された
ものとなる。これにより、従来の液晶表示モジュールで
は、液晶表示パネルに表示される表示画面中に、黒また
は白の縦筋が発生し、表示品質を著しく損なわせるとい
う問題点があった。

【００７２】図２１は、本実施の形態のドレインドライ
バ１３０における低電圧用アンプ回路２７２の基本回路
構成を示す回路図、図２２は、本実施の形態のドレイン
ドライバ１３０における高電圧用アンプ回路２７１の基
本回路構成を示す回路図である。図２１に示す本実施の
形態の低電圧用アンプ回路２７２は、下記の点で、図１
８に示す差動増幅回路と相違する。（１）図１８に示す
差動増幅回路に、入力段のＰＭＯＳトランジスタ（ＰＭ
５１）のゲート電極（制御電極）を、（＋）入力端子あ
るいは（−）入力端子に接続するスイッチングトランジ
スタ（ＮＡ１，ＮＢ１）と、入力段のＰＭＯＳトランジ
スタ（ＰＭ５２）のゲート電極を、（＋）入力端子ある
いは（−）入力端子に接続するスイッチングトランジス
タ（ＮＡ２，ＮＢ２）と、出力段のＮＭＯＳトランジス
タ（ＮＭ６５）のゲート電極を、入力段のＰＭＯＳトラ
ンジスタ（ＰＭ５１）のドレイン電極（第２の電極）、
あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５２）の
ドレイン電極に接続するスイッチングトランジスタ（Ｎ
Ａ３，ＮＢ３）と、能動負荷回路を構成するＮＭＯＳト
ランジスタ（ＮＭ６３，ＮＭ６４）のゲート電極を、入
力段のＰＭＯＳトランジスタ（ＰＭ５１）のドレイン電
極、あるいは入力段のＰＭＯＳトランジスタ（ＰＭ５
２）のドレイン電極に接続するスイッチングトランジス
タ（ＮＡ４，ＮＢ４）とが付加されている。（２）出力
端子と電源２との間に接続されるＮＭＯＳトランジスタ
（ＮＭ１）と、このＮＭＯＳトランジスタ（ＮＭ１）の
ゲート電極を制御する、ＰＭＯＳトランジスタ（ＰＭ
４）、ＮＭＯＳトランジスタ（ＮＭ２）およびＮＭＯＳ
トランジスタ（ＮＭ３）の直列回路が接続されている。
この、ＮＭＯＳトランジスタ（ＮＭ１）は、出力端子の
電圧（ドレイン信号線（Ｄ）の電圧）が、差動増幅回路
の（＋）入力端子に印加される電圧よりも低い場合にオ
ンとなり、ドレイン信号線（Ｄ）に電流を流して、ドレ
イン信号線（Ｄ）の電圧を上昇させる（所謂、オフバッ
ファ機能を実現する。）。

【００７３】図２２に示す本実施の形態の高電圧用アン
プ回路２７１は、下記の点で、図１９に示す差動増幅回
路と相違する。 （１）図２１に示す低電圧用アンプ回路２７２と同様、
図１９に示す差動増幅回路に、スイッチングトランジス
タ（ＰＡ１〜ＰＡ４，ＰＢ１〜ＰＢ４）が付加されてい
る。 （２）出力端子と電源１との間に接続されるＰＭＯＳト
ランジスタ（ＰＭ１）と、このＰＭＯＳトランジスタ
（ＰＭ１）のゲート電極を制御する、ＰＭＯＳトランジ
スタ（ＰＭ３）、ＰＭＯＳトランジスタ（ＰＭ２）およ
びＮＭＯＳトランジスタ（ＮＭ４）の直列回路が接続さ
れている。この、ＮＭＯＳトランジスタ（ＮＭ４）は、
出力端子の電圧（ドレイン信号線（Ｄ）の電圧）が、差
動増幅回路の（＋）入力端子に印加される電圧よりも高
い場合にオンとなり、ドレイン信号線（Ｄ）から電流を
引き抜き、ドレイン信号線（Ｄ）の電圧を低減させる
（所謂、オフバッファ機能を実現する。）。ここで、ス
イッチングトランジスタ（ＮＡ１〜ＮＡ４，ＰＡ１〜Ｐ
Ａ４）のゲート電極には、制御信号（Ａ）が印加され、
また、スイッチングトランジスタ（ＮＢ１〜ＮＢ４，Ｐ
Ｂ１〜ＰＢ４）のゲート電極には、制御信号（Ｂ）が印
加される。

【００７４】図２１に示す本実施の形態の低電圧用アン
プ回路２７２において、制御信号（Ａ）がＨレベル、制
御信号（Ｂ）がＬレベルの場合の回路構成を図２３に、
また、制御信号（Ａ）がＬレベル、制御信号（Ｂ）がＨ
レベルの場合の回路構成を図２４に示す。なお、図２
３、図２４には、図２３、図２４に示すアンプ回路を、
一般のオペアンプ記号を使用して表現した場合の回路構
成も合わせて図示してある。

【００７５】また、図２３、図２４では、オフバッファ
機能を実現する、ＮＭＯＳトランジスタ（ＮＭ１）と、
このＮＭＯＳトランジスタ（ＮＭ１）のゲート電極を制
御する、ＰＭＯＳトランジスタ（ＰＭ１）、ＮＭＯＳト
ランジスタ（ＮＭ２）およびＮＭＯＳトランジスタ（Ｎ
Ｍ３）の直列回路は省略している。この図２３、図２４
から理解できるように、本実施の形態の低電圧用アンプ
回路２７２では、入力電圧（Ｖｉｎ）が印加される入力
段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰
還される入力段のＭＯＳトランジスタとを交互に切り替
えるようにしたものである。それにより、図２３の回路
構成では、下記（１）式に示すように、出力電圧（Ｖｏ
ｕｔ）は、入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏ
ｆｆ）が加算されたものとなる。

【００７６】

【数１】 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ ・・・・・・・・（１） また、図２４の回路構成では、下記（２）式に示すよう
に、出力電圧（Ｖｏｕｔ）は、入力電圧（Ｖｉｎ）から
オフセット電圧（Ｖｏｆｆ）が減算されたものとなる。

【００７７】

【数２】 Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ ・・・・・・・・（２） 図２５は、本実施の形態のドレインドライバ１３０の動
作を説明するためのタミングチャートである。図２５に
示す出力電圧は、Ｖｏｆｈのオフセット電圧を持つ高電
圧用アンプ回路２７１と、Ｖｏｆｌのオフセット電圧を
持つ低電圧用アンプ回路２７２とに接続されるドレイン
信号線（Ｄ）に対して、当該高電圧用アンプ回路２７１
および低電圧用アンプ回路２７２から出力される出力電
圧を示すものである。この出力電圧において、ＶＨは高
電圧用アンプ回路２７１がオフセット電圧を持たない時
に、高電圧用アンプ回路２７１から出力される正規の階
調電圧、ＶＬは低電圧用アンプ回路２７２がオフセット
電圧を持たない時に、低電圧用アンプ回路２７２から出
力される正規の階調電圧である。

【００７８】また、図２５のタイムチャートに示すよう
に、制御信号（Ａ）および制御信号（Ｂ）は、２フレー
ム毎にその位相が反転される。したがって、図２５に示
すように、Ｖｏｆｈのオフセット電圧を持つ高電圧用ア
ンプ回路２７１と、Ｖｏｆｌのオフセット電圧を持つ低
電圧用アンプ回路２７２とに接続されるドレイン信号線
（Ｄ）には、１フレーム目の１ライン目に、高電圧用ア
ンプ回路２７１から（ＶＨ＋Ｖｏｆｈ）の電圧が出力さ
れるが、３フレーム目の１ライン目に、高電圧用アンプ
回路２７１から（ＶＨ−Ｖｏｆｈ）の電圧が出力される
ので、対応する画素において、高電圧用アンプ回路２７
１のオフセット電圧（Ｖｏｆｈ）により生じる輝度の上
昇および減少は相殺される。

【００７９】また、２フレーム目の１ライン目に、低電
圧用アンプ回路２７２から（ＶＬ＋Ｖｏｆｌ）の電圧が
出力されるが、４フレーム目の１ライン目に、低電圧用
アンプ回路２７２から（ＶＬ−Ｖｏｆｌ）の電圧が出力
されるので、対応する画素において、低電圧用アンプ回
路２７２のオフセット電圧（Ｖｏｆｌ）により生じる輝
度の上昇および減少は相殺される。これにより、図２６
に示すように、高電圧用アンプ回路２７１および低電圧
用アンプ回路２７２のオフセット電圧（Ｖｏｆｈ，Ｖｏ
ｆｌ）により生じる輝度の上昇および減少は、連続する
４フレーム毎に相殺されるので、図２５に示す出力電圧
が印加される画素の輝度は、階調電圧に対応する通常の
輝度となる。

【００８０】なお、前記図２５に示すタイムチャートで
は、制御信号（Ａ）および制御信号（Ｂ）の位相を、２
フレーム毎に反転するようにしたが、制御信号（Ａ）お
よび制御信号（Ｂ）の位相を、各フレーム内で２ライン
毎、かつ２フレーム毎に反転させるようにしてもよい。
この場合の画素の輝度を、図２７、図２８に示す。図２
７は、制御信号（Ａ）がＨレベルの時に、高電圧用アン
プ回路２７１が（＋）のオフセット電圧（Ｖｏｆｈ）
を、低電圧用アンプ回路２７２が（＋）のオフセット電
圧（Ｖｏｆｌ）を持つ場合である。また、図２８は、制
御信号（Ａ）がＨレベルの時に、高電圧用アンプ回路２
７１が（＋）のオフセット電圧（Ｖｏｆｈ）を、低電圧
用アンプ回路２７２が（−）のオフセット電圧（Ｖｏｆ
ｌ）を持つ場合である。いずれの場合においても、高電
圧用アンプ回路２７１および低電圧用アンプ回路２７２
のオフセット電圧（Ｖｏｆｈ，Ｖｏｆｌ）により生じる
輝度の上昇および減少は、連続する４フレーム毎に相殺
されるので、画素の輝度は、階調電圧に対応する通常の
輝度となる。

【００８１】しかしながら、制御信号（Ａ）および制御
信号（Ｂ）の位相を、各フレーム内で２ライン毎に反転
させることにより、図２７、図２８に示すように、列方
向の画素の輝度は、２ライン毎に、黒→白（または白→
黒）と変化するので、より液晶表示パネル１０に表示さ
れる表示画面中に縦筋が目立たなくなる。なお、図２７
または図２８では、１フレーム内で２ライン毎に制御信
号（Ａ）および制御信号（Ｂ）の位相を反転させて列方
向の画素の輝度を変化させ、それにより縦筋を目立たな
くしているが、２ライン毎でなくてもよいことはいうま
でもない。さらに、この制御信号（Ａ）および制御信号
（Ｂ）の切替えタイミングを、前記したプリチャージ期
間内に行うことにより、不安定の状態にある各アンプ回
路（２７１，２７２）の出力が、各ドレイン信号線
（Ｄ）に出力されなくなるので好ましい。

【００８２】〈本実施の形態における制御信号（Ａ）と
制御信号（Ｂ）の生成方法〉以下、本実施の形態におい
て、制御信号（Ａ）、および制御信号（Ｂ）を生成する
方法を説明する。図２９は、本実施の形態のドレインド
ライバ１３０内の制御回路１５２内の要部回路構成を示
すブロック図である。同図に示すように、本実施の形態
のドレインドライバ１３０内の制御回路１５２内には、
シフトレジスタ１５３、制御信号生成回路４００、フレ
ーム認識信号生成回路４１０、シフトクロックイネーブ
ル信号生成回路４２０、シフト用クロック生成回路４３
０、パルス生成回路４４０、およびパルス選択回路４５
０が設けられる。

【００８３】図３０は、図２９に示す制御信号生成回路
４００の回路構成を示す回路図であり、図３１は、図３
０に示す制御信号生成回路４００の動作を説明するため
のタイムチャートである。制御信号生成回路４００には
クロック（ＣＬ１）が入力され、このクロック（ＣＬ
１）は、図３１に示すように、Ｄ型フリップ・フロップ
回路（Ｆ１）で２分周されてクロック（ＨＣＬ１）とな
り、さらに、このクロック（ＨＣＬ１）はＤ型フリップ
・フロップ回路（Ｆ２）で２分周されて、クロック（Ｃ
Ｌ１）が４分周されたクロック（ＱＣＬ１）となる。

【００８４】また、この制御信号生成回路４００には、
各フレームを認識するためのフレーム認識信号（ＦＬＭ
Ｎ）が入力される。なお、このフレーム認識信号（ＦＬ
ＭＮ）の生成方法については後述する。フレーム認識信
号（ＦＬＭＮ）は、インバータ（ＩＮＶ）で反転されて
信号（ＦＬＭＩＰ）となる。この信号（ＦＬＭＩＰ）
は、図３１に示すように、Ｄ型フリップ・フロップ回路
（Ｆ３）で２分周されて信号（ＨＣＬ１）となり、さら
に、この信号（ＨＣＬ１）は、Ｄ型フリップ・フロップ
回路（Ｆ４）で２分周されて、フレーム認識信号（ＦＬ
ＭＮ）が４分周された信号（ＱＦＬＭ）となる。そし
て、クロック（ＱＣＬ１）と、信号（ＱＦＬＭ）とは、
排他的論理和回路（ＥＸＯＲ１）に入力され、排他的論
理和回路（ＥＸＯＲ１）から信号（ＣＨＯＰＡ）が出力
され、この信号（ＣＨＯＰＡ）をインバータ（ＩＮＶ）
で反転することにより信号（ＣＨＯＰＢ）が生成され
る。この信号（ＣＨＯＰＡ，ＣＨＯＰＢ）はレベルシフ
ト回路でレベルシフトされて制御信号（Ａ）および制御
信号（Ｂ）となる。

【００８５】これにより、制御信号（Ａ）および制御信
号（Ｂ）の位相を、各フレーム内で２ライン毎、かつ２
フレーム毎に反転させることができる。なお、制御信号
（Ａ）および制御信号（Ｂ）の位相を、２フレーム毎に
反転させる場合には、フレーム認識信号（ＦＬＭＮ）を
４分周した信号（ＱＦＬＭ）を、信号（ＣＨＯＰＡ）と
し、また、この信号（ＣＨＯＰＡ）をインバータ（ＩＮ
Ｖ）で反転して信号（ＣＨＯＰＢ）とすればよい。この
場合には、図３０に示す制御信号生成回路４００におい
て、Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）、およ
び排他的論理和回路（ＥＸＯＲ１）は必要としない。

【００８６】また、この制御信号生成回路４００では、
Ｄ型フリップ・フロップ回路（Ｆ１，Ｆ２）は、フレー
ム認識信号（ＦＬＭＮ）で初期化される。一方、Ｄ型フ
リップ・フロップ回路（Ｆ３，Ｆ４）は、ＰＯＲＮ信号
生成回路４０１からの信号（ＰＯＲＮ）で初期化され
る。このＰＯＲＮ信号生成回路４０１は、高電圧の電源
電圧（ＶＤＤ）を分圧する分圧回路４０２と、この分圧
回路４０２の出力が入力されるインバータ回路群４０３
とで構成される。この電源電圧（ＶＤＤ）は、図１に示
す電源回路１２０内のＤＣ／ＤＣコンバータ（図示せ
ず）で生成される電圧であり、この電源電圧（ＶＤＤ）
は、液晶表示モジュールに電源が投入された時点からし
ばらくして立ち上がる。したがって、液晶表示モジュー
ルの電源投入後、このＰＯＲＮ信号生成回路４０１の信
号（ＰＯＲＮ）は、しばらくの間Ｌレベルとなるので、
Ｄ型フリップ・フロップ回路（Ｆ３，Ｆ４）は、液晶表
示モジュールの電源投入時に確実に初期化されることに
なる。

【００８７】〈本実施の形態におけるフレーム認識信号
の生成方法〉次に、本実施の形態において、フレーム認
識信号（ＦＬＭＮ）を生成する方法を説明する。前記フ
レーム認識信号（ＦＬＭＮ）を生成するには、フレーム
の切り替わりを認識するための信号が必要である。そし
て、前記ゲートドライバ１４０には、表示制御装置１１
０からフレーム開始指示信号が出力されるので、このフ
レーム開始指示信号をドレインドライバ１３０にも入力
するようにすれば、容易にフレーム認識信号（ＦＬＭ
Ｎ）を生成することが可能となる。

【００８８】しかしながら、この方法では、ドレインド
ライバ１３０を構成する半導体集積回路（半導体チッ
プ）の入力ピン数を増加させる必要があり、これによ
り、プリント配線基板の配線パターンを変更する必要が
ある。そして、プリント配線基板の配線パターンの変更
に伴い、液晶表示モジュールが発する高周波ノイズ特性
が変化し、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｉ
ｎｔｅｒｆｅｒｅｎｃｅ）レベル低下等が懸念される。

【００８９】さらに、半導体集積回路の入力ピン数を増
加させることは、入力ピンのコンパチビリティがなくな
る。そのため、本実施の形態では、表示制御装置１１０
からドレインドライバ１３０に出力するスタートパルス
のパルス幅を、各フレーム毎に、フレーム内で最初のス
タートパルス（以下、フレーム用スタートパルスと称す
る。）と、それ以外のスタートパルス（以下、フレーム
内スタートパルスと称する。）とで異ならせ、それによ
り、各フレームの切り替わりを認識し、フレーム認識信
号（ＦＬＭＮ）を生成するようにしている。

【００９０】図３２は、図２９に示すフレーム認識信号
生成回路４１０の回路構成を示す回路図であり、図３３
は、図３２に示すフレーム認識信号生成回路４１０の動
作を説明するためのタイムチャートである。本実施の形
態では、フレーム用スタートパルスは、クロック信号
（ＣＬ２）の４周期分のパルス幅、フレーム内スタート
パルスは、クロック信号（ＣＬ２）の１周期分のパルス
幅を持つものとする。

【００９１】図３２において、Ｄ型フリップ・フロップ
回路（Ｆ１１〜Ｆ１３）は、クロック信号入力端子にク
ロック（ＣＬ２）が入力される。したがって、スタート
パルスは、クロック（ＣＬ２）に同期してＤ型フリップ
・フロップ回路（Ｆ１１）にラッチされ、信号（ＳＴＥ
ＩＯ）となる。この信号（ＳＴＥＩＯ）は、クロック
（ＣＬ２）に同期してＤ型フリップ・フロップ回路（Ｆ
１２）にラッチされ、信号（Ｑ１）となり、さらに、こ
の信号（Ｑ１）は、クロック（ＣＬ２）に同期してＤ型
フリップ・フロップ回路（Ｆ１３）にラッチされ、信号
（Ｑ２）となる。この信号（Ｑ２）は、Ｄ型フリップ・
フロップ回路（Ｆ１４）のクロック信号入力端子に入力
され、また、Ｄ型フリップ・フロップ回路（Ｆ１４）の
データ入力端子（Ｄ）には、信号（ＳＴＥＩＯ）が入力
される。

【００９２】したがって、スタートパルスがクロック信
号（ＣＬ２）の４周期分のパルス幅を持つフレーム用ス
タートパルスであれば、このＤ型フリップ・フロップ回
路（Ｆ１４）のＱ出力はＨレベルとなる。ここで、Ｄ型
フリップ・フロップ回路（Ｆ１４）のＱ出力が、次ドレ
インドライバ用のスタートパルス選択信号（ＦＳＴＥＮ
ＢＰ）となるので、スタートパルス選択信号（ＦＳＴＥ
ＮＢＰ）はＨレベルとなる。また、Ｄ型フリップ・フロ
ップ回路（Ｆ１４）のＱ出力と、信号（ＳＴＥＩＯ）と
は、ナンド回路（ＮＡＮＤ１１）に入力され、このナン
ド回路（ＮＡＮＤ１１）の出力が、フレーム認識信号
（ＦＬＭＮ）となるので、フレーム認識信号（ＦＬＭ
Ｎ）は、クロック（ＣＬ２）の２周期分だけＬレベルと
なる。

【００９３】一方、スタートパルスがクロック信号（Ｃ
Ｌ２）の１周期分のパルス幅を持つフレーム内スタート
パルスであれば、このＤ型フリップ・フロップ回路（Ｆ
１４）のＱ出力はＬレベルとなる。これにより、スター
トパルス選択信号（ＦＳＴＥＮＢＰ）はＬレベルとな
り、また、フレーム認識信号（ＦＬＭＮ）は、Ｈレベル
を維持する。なお、各Ｄ型フリップ・フロップ回路（Ｆ
１１〜Ｆ１４）は、信号（ＲＥＳＥＴＮ）により初期化
される。本実施の形態においては、この信号（ＲＥＳＥ
ＴＮ）として、クロック（ＣＬ１）の反転信号を使用し
ている。

【００９４】また、本実施の形態では、フレーム用スタ
ートパルスは、クロック信号（ＣＬ２）の４周期分のパ
ルス幅を持つ場合について説明したが、これに限定され
るものではなく、フレーム用スタートパルスが入力され
た時にのみ、所定期間Ｌレベルとなるフレーム認識信号
（ＦＬＭＮ）が生成可能であれば、フレーム用スタート
パルスのパルス幅は任意に設定可能である。本実施の形
態において、第１番目のドレインドライバ１３０には、
表示制御装置１１０からフレーム用スタートパルスおよ
びフレーム内スタートパルスが入力され、前記した動作
が行われる。しかし、第２番目以降のドレインドライバ
１３０には、表示制御装置１１０からフレーム用スター
トパルスおよびフレーム内スタートパルスが入力されな
いので、第２番目以降のドレインドライバ１３０におい
ても、前記した動作を行わせるためには、入力されるス
タートパルスと同じパルス幅を持つパルスをスタートパ
ルスとして、次ドレインドライバ１３０へ出力する必要
がある。そのため、本実施の形態では、図２９に示すパ
ルス生成回路４４０で、クロック信号（ＣＬ２）の４周
期分のパルス幅を持つフレーム用スタートパルスを生成
し、入力されるスタートパルスがフレーム用スタートパ
ルスである場合に、当該パルス生成回路４４０で生成さ
れたフレーム用スタートパルスを次ドレインドライバ１
３０へ送出するようにしている。

【００９５】〈本実施の形態におけるフレーム用スター
トパルスの生成方法〉以下、ドレインドライバ１３０内
で、フレーム用スタートパルスおよびフレーム内スター
トパルスを生成する方法について説明する。図３４は、
図２９に示す本実施の形態のドレインドライバ１３０内
の制御回路１５２の動作を説明するためのタイムチャー
トである。図３４に示すように、シフトクロックイネー
ブル信号生成回路４２０は、スタートパルスが入力され
ると、Ｈレベルのイネーブル信号（ＥＥＮＢ）をシフト
用クロック生成回路４３０に出力する。これにより、シ
フト用クロック生成回路４３０は、クロック（ＣＬ２）
に同期したシフト用クロックを生成し、シフトレジスタ
回路１５３に出力する。

【００９６】シフトレジスタ回路１５３の各フリップ・
フロップ回路は、データ取り込み用信号（ＳＦＴ１〜Ｓ
ＦＴｎ＋３）を順次出力し、これにより、入力レジスタ
１５４に表示データがラッチされる。また、ＳＦＴｎの
データ取り込み用信号は、クロック（ＣＬ２）の１周期
分のパルス幅を持つ、次段のドレインドライバ１３０の
フレーム内スタートパルスとなる。

【００９７】ここで、ＳＦＴ１〜ＳＦＴｎのデータ取り
込み用信号は、入力レジスタ１５４に１番目〜ｎ番目の
表示データをラッチするために使用されるが、ＳＦＴｎ
＋１〜ＳＦＴｎ＋３のデータ取り込み用信号は、入力レ
ジスタ１５４に表示データをラッチするためには使用さ
れない。このＳＦＴｎ＋１〜ＳＦＴｎ＋３のデータ取り
込み用信号は、次段のドレインドライバ１３０のフレー
ム用スタートパルスを生成するために使用される。即
ち、図３４に示すように、クロック生成回路４５０で、
ＳＦＴｎ〜ＳＦＴｎ＋３のデータ取り込み用信号に基づ
き、クロック（ＣＬ２）の４周期分のパルス幅を持つフ
レーム用スタートパルスを生成する。

【００９８】前記したように、スタートパルスがフレー
ム内スタートパルスであれば、スタートパルス選択信号
（ＦＳＴＥＮＢＰ）はＬレベルとなるので、パルス選択
回路４５０は、フレーム内スタートパルス（即ち、ＳＦ
Ｔｎのデータ取り込み用信号）を選択して、次ドレイン
ドライバ１３０に出力する。一方、スタートパルスがフ
レーム用スタートパルスであれば、スタートパルス選択
信号（ＦＳＴＥＮＢＰ）はＨレベルとなので、パルス選
択回路４５０は、フレーム用スタートパルスを選択し
て、次ドレインドライバ１３０に出力する。

【００９９】ここで、クロック生成回路４５０として
は、例えば、図３５に示すようなものが使用可能であ
る。この図３５に示すクロック生成回路４５０は、ＳＦ
Ｔｎのデータ取り込み用信号に基づき、Ｄ型フリップフ
ロップ回路（Ｆ２１）のＱ出力を反転させ、また、イン
バータ（ＩＮＶ）で反転されたＳＦＴｎ＋３のデータ取
り込み用信号に基づき、Ｄ型フリップフロップ回路（Ｆ
２２）のＱ出力を反転させる。さらに、Ｄ型フリップフ
ロップ回路（Ｆ２１）とＤ型フリップフロップ回路（Ｆ
２２）のＱ出力を排他的論理和回路（ＥＸＯＲ２）に入
力し、この排他的論理和回路（ＥＸＯＲ２）からクロッ
ク（ＣＬ２）の４周期分のパルス幅を持つフレーム用ス
タートパルスを生成するようにしたものである。このよ
うに、本実施の形態では、各ドレインドライバ１３０内
において、フレーム用スタートパルスと、フレーム内ス
タートパルスとを生成するようにしたので、これによ
り、ドレインドライバ１３０を構成する半導体集積回路
の入力ピン数を増加させず、入力ピンのコンパチビリテ
ィを保ったまま、各ドレインドライバ１３０において、
各フレームの切り替わりを認識することが可能となる。

【０１００】〈本実施の形態のアンプ回路の変形例〉例
えば、図２１に示す低電圧用アンプ回路２７２では、そ
の特性上、出力端子の電圧を、電源１の電圧にすること
は困難である。同様に、図２２に示す高電圧用アンプ回
路２７１では、出力端子の電圧を、電源２の電圧にする
ことは困難である。したがって、この電源１の電圧、あ
るいは電源２の電圧が６４階調の階調電圧の一つであれ
ば、この階調電圧をドレイン信号線（Ｄ）に出力するこ
とは困難となる。

【０１０１】図３６は、本発明の実施の形態のアンプ回
路の変形例を示す回路図である。なお、この図３６で
は、１系統の出力系統のみ図示し、かつ、図７に示すプ
リチャージ回路３０および図６に示すスイッチ部（２）
２６４は省略している。即ち、図３６において、デコー
ダ回路３１は、図６に示す高電圧用デコーダ回路２７８
または低電圧用デコーダ回路２７９を、アンプ回路３２
は、図６に示す高電圧用アンプ回路２７１または低電圧
用アンプ回路２７２を示している。一般に、電源１の電
圧、あるいは電源２の電圧の階調電圧は、表示データの
ビット値が全て「０」、あるいは全て「１」の場合に相
当する。

【０１０２】そこで、図３６に示すアンプ回路では、表
示データのビット値が全て「１」の場合を、ナンド回路
（ＮＡＮＤ４１）で検出し、これにより、ドレイン信号
線（Ｄ）に電源２の電圧を出力するようにしたものであ
る。即ち、表示データのビット値が全て「１」の場合、
ナンド回路（ＮＡＮＤ４１）の出力がＬレベルとなり、
このＬレベルがインバータ（ＩＮＶ３１）で反転されて
Ｈレベルとなって、ＰＭＯＳトランジスタ（ＰＭ３１）
のソース電極に印加され、ＰＭＯＳトランジスタ（ＰＭ
３１）がオンし、ドレイン信号線（Ｄ）に電源２の電圧
が供給される。

【０１０３】同様に、表示データのビット値が全て
「０」の場合、ノア回路（ＮＯＲ４１）の出力がＨレベ
ルとなり、このＨレベルがインバータ（ＩＮＶ３２）で
反転されてＬレベルとなって、ＮＭＯＳトランジスタ
（ＮＭ３１）のソース電極に印加され、ＮＭＯＳトラン
ジスタ（ＮＭ３１）がオンし、ドレイン信号線（Ｄ）に
電源１の電圧が供給される。なお、インバータ（ＩＮＶ
３１，ＩＮＶ３２）の電源電圧は、電源１の電圧および
電源２の電圧であることはいうまでもない。また、イン
バータ（ＩＮＶ３１，ＩＮＶ３２）の電源電圧を変える
ことで、表示データのビット値が全て「０」、および
「１」の場合にドレイン信号線（Ｄ）に供給する駆動電
圧を変えることも可能である。さらに、表示データのビ
ット値が全て「１」の場合を、アンド回路（ＡＮＤ４
１）で、また、表示データのビット値が全て「０」の場
合を、ノア回路（ＮＯＲ４２）で検出し、このアンド回
路（ＡＮＤ４１）とノア回路（ＮＯＲ４２）の出力を、
オア回路（ＯＲ４１）を介して、トランスファゲート回
路（ＴＧ４１）に入力することにより、アンプ回路３２
を、ドレイン信号線（Ｄ）から切り離すようにしてい
る。

【０１０４】このように、図３６に示すアンプ回路で
は、６４階調の階調電圧の中の、例えば、表示データの
ビット値が全て「１」の場合の最上位階調電圧、およ
び、例えば、表示データのビット値が全て「０」の場合
の最下位階調電圧が、電源電圧である場合に、この階調
電圧を確実にドレイン信号線（Ｄ）に出力することがで
きる。この図３６に示すアンプ回路では、表示データの
ビット値が全て「１」、および全て「０」の場合に、ト
ランスファゲート回路（ＴＧ４１）がオフとなるので、
この期間にアンプ回路３２の動作を停止させることによ
り、消費電力を低減することも可能である。これは、例
えば、アンプ回路３２が図１８に示す回路構成のアンプ
回路である場合には、図３７に示す回路構成で可能とな
る。

【０１０５】この図３７に示す回路では、表示データの
ビット値が全て「１」の場合を、アンド回路（ＡＮＤ５
１）で、また、表示データのビット値が全て「０」の場
合を、ノア回路（ＮＯＲ５１）で検出し、このアンド回
路（ＡＮＤ５１）とノア回路（ＮＯＲ５１）の出力を、
ノア回路（ＮＯＲ５２）を介して、ＰＭＯＳトランジス
タ（ＰＭ１１）のゲート電極およびＮＭＯＳトランジス
タ（ＭＭ１１）のゲート電極に印加するようにしたもの
である。したがって、図３７に示す回路では、表示デー
タのビット値が全て「１」、および全て「０」の場合
に、ノア回路（ＮＯＲ５２）が「０」となるので、この
場合には、ＰＭＯＳトランジスタ（ＰＭ１１）がオンと
なりアンプ回路３２のバイアス端子に電源２が印加され
るので、アンプ回路３２の動作が停止する。また、表示
データのビット値が全て「１」、および全て「０」の場
合以外は、ノア回路（ＮＯＲ５２）が「１」となるの
で、この場合には、ＮＭＯＳトランジスタ（ＮＭ１１）
がオンとなりアンプ回路３２のバイアス端子に、バイア
ス１が印加されるので、アンプ回路３２は通常の動作を
行う。なお、前記説明では、縦電界方式の液晶表示パネ
ルに本発明を適用した実施の形態について説明したが、
これに限定されず、本発明は、横電界方式の液晶表示パ
ネルにも適用可能である。

【０１０６】図３８は、横電界方式の液晶表示パネルの
等価回路を示す図である。図２または図３に示す縦電界
方式の液晶表示パネルでは、カラーフィルタ基板にコモ
ン電極（ＩＴＯ２）が設けられるのに対して、横電界方
式の液晶表示パネルでは、ＴＦＴ基板に対向電極（Ｃ
Ｔ）、および対向電極（ＣＴ）に駆動電圧（ＶＣＯＭ）
を印加するための対向電極信号線（ＣＬ）が設けられ
る。そのため、液晶容量（Ｃpix）は、画素電極（Ｐ
Ｘ）と対向電極（ＣＴ）と間に等価的に接続される。ま
た、画素電極（ＰＸ）と対向電極（ＣＴ）と間には蓄積
容量（Ｃstg）も形成される。

【０１０７】また、前記各実施の形態では、駆動方法と
してドット反転方式が適用される実施の形態について説
明したが、これに限定されず、本発明は、１ライン毎、
あるいは１フレーム毎に、画素電極（ＩＴＯ１）および
コモン電極（ＩＴＯ２）に印加する駆動電圧を反転する
コモン反転法にも適用可能である。以上、本発明者によ
ってなされた発明を、前記発明の実施の形態に基づき具
体的に説明したが、本発明は、前記発明の実施の形態に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。

【０１０８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なく
することができるので、液晶表示素子に表示される表示
画面の表示品質を向上させることが可能となる。 （２）本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置の出力遅延時間（ｔＤＤ）を少なく
することができるので、高速動作が可能となり、液晶表
示素子の大画面化が可能となる。 （３）本発明によれば、映像信号線駆動手段を構成する
半導体集積回路装置内のアンプ回路のオフセット電圧に
より、液晶表示素子の表示画面中に黒または白の縦筋が
生じるのを防止して、液晶表示素子に表示される表示画
面の表示品質を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明が適用されるＴＦＴ方式の液晶表示モジ
ュールの概略構成を示すブロック図である。

【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。

【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。

【図４】液晶表示モジュールの駆動方法として、ドット
反転法を使用した場合において、ドレインドライバから
ドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性
を説明するための図である。

【図５】図１に示すドレインドライバの一例の概略構成
示すブロック図である。

【図６】出力回路の構成を中心に、図５に示すドレイン
ドライバの構成を説明するためのブロック図である。

【図７】本実施の形態の液晶表示モジュールのドレイン
ドライバの概略構成を示す図である。

【図８】図１に示す液晶表示モジュールのドレインドラ
イバの出力遅延時間（ｔＤＤ）特性を説明するための図
である。

【図９】図６に示す高電圧用デコーダ回路および低電圧
用デコーダ回路の一例の概略構成を示す図である。

【図１０】本発明の実施の形態の液晶表示モジュールの
ドレインドライバの出力遅延時間（ｔＤＤ）特性を説明
するための図である。

【図１１】図７に示すプリチャージ回路の動作を説明す
るためのタイミングチャートの一例である。

【図１２】図１１に示す制御信号（ＨＩＺＣＮＴ）およ
び制御信号（ＰＲＥＣＮＴ）を生成するための回路構成
の一例を示す図である。

【図１３】図１１に示す制御信号（ＰＲＥＴ，ＰＲＥ
Ｎ，ＤＥＣＴ，ＤＥＣＮ）を生成するための回路構成の
一例を示す図である。

【図１４】図１１に示す制御信号（ＡＣＫＥＰ，ＡＣＫ
ＯＰ，ＡＣＫＥＮ，ＡＣＫＯＮ）を生成するための回路
構成の一例を示す図である。

【図１５】本発明の実施の形態の液晶表示モジュールの
他の例の概略構成を示す図である。

【図１６】一本のドレイン信号線（Ｄ）において、ドレ
インドライバの近接部分と、ドレインドライバから最も
遠い遠端部分での、プリチャージ期間内の電位変動を説
明するためのグラフである。

【図１７】図６に示す高電圧用アンプ回路、および低電
圧用アンプ回路として使用されるボルテージホロワ回路
を示す回路図である。

【図１８】図６に示す低電圧用アンプ回路に使用される
オペアンプを構成する差動増幅回路の一例を示す回路図
である。

【図１９】図６に示す高電圧用アンプ回路に使用される
オペアンプを構成する差動増幅回路の一例を示す回路図
である。

【図２０】図１１は、オフセット電圧（Ｖｏｆｆ）を考
慮したオペアンプの等価回路を示す図である。

【図２１】本実施の形態１の低電圧用アンプ回路の回路
構成を示す回路図である。

【図２２】本実施の形態１の高電圧用アンプ回路の回路
構成を示す回路図である。

【図２３】本実施の形態１の低電圧用アンプ回路におい
て、制御信号（Ａ）がＨレベルの場合の回路構成を示す
回路図である。

【図２４】本実施の形態１の低電圧用アンプ回路におい
て、制御信号（Ｂ）がＨレベルの場合の回路構成を示す
回路図である。

【図２５】本実施の形態１のドレインドライバの動作を
説明するためのタイミングチャートである。

【図２６】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。

【図２７】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。

【図２８】本実施の形態１において、オフセット電圧
（Ｖｏｆｆ）により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するための図である。

【図２９】本実施の形態１のドレインドライバ内の制御
回路の要部回路構成を示すブロック図である。

【図３０】図２９に示す制御信号生成回路の回路構成を
示す回路図である。

【図３１】図３０に示す制御信号生成回路の動作を説明
するためのタイミングチャートである。

【図３２】図２９に示すフレーム認識信号生成回路の回
路構成を示す回路図である。

【図３３】図３２に示すフレーム認識信号生成回路の動
作を説明するためのタイミングチャートである。

【図３４】本実施の形態１の制御回路の動作を説明する
ためのタイミングチャートである。

【図３５】図２９に示すクロック生成回路の一例を示す
回路図である。

【図３６】本発明の実施の形態のアンプ回路の変形例を
示す回路図である。

【図３７】本発明の実施の形態のアンプ回路の変形例を
示す回路図である。

【図３８】横電界方式の液晶表示パネルの等価回路を示
す図である。

【符号の説明】

１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２１，２
２，３３…出力パッド、３０…プリチャージコントロー
ル回路、３１，２７８，２７９…デコーダ回路、３２…
アンプ回路、３５，３６，３７，４０３…インバータ回
路群、３８…プリチャージ電圧選択スイッチ、１００…
インタフェース部、１１０…表示制御装置、１２０…電
源回路、１２１，１２２…電圧生成回路、１２３…コモ
ン電極電圧生成回路、１２４…ゲート電極電圧生成回
路、１３０…ドレインドライバ、１３１，１３２，１３
４，１３５，１４１，１４２…信号線、１３３…表示デ
ータのバスライン、１４０…ゲートドライバ、１５１
ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、
１５３…シフトレジスタ回路、１５４…入力レジスタ回
路、１５５…ストレージレジスタ回路、１５６…レベル
シフト回路、１５７…出力回路、１５８ａ，１５８ｂ…
電圧バスライン、２６１…デコーダ部、２６２，２６４
…スイッチ部、２６３…アンプ回路対、２６５…データ
ラッチ部、２７１…高電圧用アンプ回路、２７２…低電
圧用アンプ回路、４００…制御信号生成回路、４０１…
ＰＯＲＮ信号生成回路、４０２…分圧回路、４１０…フ
レーム認識信号生成回路、４２０…シフトクロックイネ
ーブル信号生成回路、４３０…シフト用クロック生成回
路、４４０…パルス生成回路、４５０…パルス選択回
路、Ｄ…ドレイン信号線（映像信号線または垂直信号
線）、Ｇ…ゲート信号線（走査信号線または水平信号
線）、ＩＴＯ１，ＣＸ…画素電極、ＩＴＯ２…コモン電
極、ＣＴ…対向電極、ＣＬ…対向電極信号線、ＴＦＴ…
薄膜トランジスタ、ＣLC，Ｃpix…液晶容量、ＣＳＴＧ
…保持容量、ＣADD…付加容量、Ｃstg…蓄積容量、Ｐ
Ｍ，ＰＡ，ＰＢ…ＰＭＯＳトランジスタ、ＮＭ，ＮＡ，
ＮＢ…ＮＭＯＳトランジスタ、ＴＧ…トランスファゲー
ト回路、ＬＳ…レベルシフト回路、ＴＲＰ…トランジス
タ列、ＮＡＮＤ…ナンド回路、ＡＮＤ…アンド回路、Ｎ
ＯＲ…ノア回路、ＩＮＶ…インバータ、ＯＰ…オペアン
プ、Ｆ…フリップ・フロップ回路、ＥＸＯＲ…排他的論
理和回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片岡 登 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 小倉 明 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA31 NA55 NC22 NC23 NC26 ND01 ND32 ND43 ND52 5C006 AA16 AC11 AC21 AF43 AF44 AF52 AF82 BB16 BC06 BC12 BC23 BF25 BF34 FA14 FA22 5C080 AA10 BB05 DD05 EE29 FF11 JJ01 JJ02 JJ03 JJ04 JJ05

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数の画素と、前記複数の画素に表示デ
   ータに対応する階調電圧を印加する複数の映像信号線と
   を有する液晶表示素子と、 少なくとも１個の半導体集積回路装置で構成され、前記
   各映像信号線に表示データに対応する階調電圧を供給す
   る映像信号線駆動手段とを具備する液晶表示装置であっ
   て、 前記半導体集積回路装置は、複数の階調電圧の中から入
   力される表示データに対応する階調電圧を選択するとと
   もに、前記半導体集積回路装置の中の最小サイズのトラ
   ンジスタで構成される複数の階調電圧選択手段と、 前記各階調電圧選択手段で選択された階調電圧を増幅し
   て各映像信号線に出力する複数のアンプ回路と、 前記各階調電圧選択手段と前記各アンプ回路との間に設
   けられる第１のスイッチング手段と、 所定の充電電圧が供給される電源線と、前記各アンプ回
   路との間に設けられる第２のスイッチング手段と、 一水平走査期間の初めの所定期間内に、前記第１のスイ
   ッチング手段をオフとし、また、前記第２のスイッチン
   グ手段をオンとするスイッチング制御手段とを有するこ
   とを特徴とする液晶表示装置。
2. 【請求項２】 複数の画素と、前記複数の画素に表示デ
   ータに対応する階調電圧を印加する複数の映像信号線と
   を有する液晶表示素子と、 少なくとも１個の半導体集積回路装置で構成され、前記
   各映像信号線に表示データに対応する階調電圧を供給す
   る映像信号線駆動手段とを具備する液晶表示装置であっ
   て、 前記半導体集積回路装置は、複数の階調電圧の中から入
   力される表示データに対応する階調電圧を選択するとと
   もに、前記半導体集積回路装置の中で最小サイズのトラ
   ンジスタで構成される複数の階調電圧選択手段と、 前記各階調電圧選択手段で選択された階調電圧を増幅し
   て各映像信号線に出力する複数のアンプ回路で、当該各
   アンプ回路が、一対の入力端子の中の一方を、反転入力
   端子あるいは非反転入力端子に、一対の入力端子の中の
   他方を、非反転入力端子あるいは反転入力端子に切り替
   える切替手段を有する複数のアンプ回路と、 前記各階調電圧選択手段と前記各アンプ回路との間に設
   けられる第１のスイッチング手段と、 所定の充電電圧が供給される電源線と、前記各アンプ回
   路との間に設けられる第２のスイッチング手段と、 一水平走査期間の初めの所定期間内に、前記第１のスイ
   ッチング手段をオフとし、また、前記第２のスイッチン
   グ手段をオンとするスイッチング制御手段と、 前記アンプ回路の一対の入力端子の一方を反転入力端
   子、他方を非反転入力端子、あるいは前記アンプ回路の
   一対の入力端子の一方を非反転入力端子、他方を反転入
   力端子に切り替えさせる切替制御信号を、所定の周期毎
   に前記アンプ回路の切替手段に対して、出力する切替指
   示手段とを有することを特徴とする液晶表示装置。
3. 【請求項３】 前記スイッチング制御手段は、前記第２
   のスイッチング手段をオンとする前に前記第１のスイッ
   チング手段をオフとし、また、前記第２のスイッチング
   手段をオフとした後に前記第１のスイッチング手段をオ
   ンとすることを特徴とする請求項１または請求項２に記
   載の液晶表示装置。
4. 【請求項４】 前記スイッチング制御手段は、出力タイ
   ミング制御用クロック、および表示データラッチ用クロ
   ックに基づいて、前記第１および第２のスイッチング手
   段を制御することを特徴とする請求項１ないし請求項３
   のいずれか１項に記載の液晶表示装置。
5. 【請求項５】 前記所定の充電電圧は、前記複数の階調
   電圧の中のいずれかの電圧であることを特徴とする請求
   項１ないし請求項４のいずれか１項に記載の液晶表示装
   置。
6. 【請求項６】 前記半導体集積回路装置は、外部から供
   給される複数の階調基準電圧に基づき複数の階調電圧を
   生成し、前記各階調電圧選択手段に供給する階調電圧生
   成手段を有し、 前記所定の充電電圧は、前記外部から供給される複数の
   階調基準電圧の中のいずれかの電圧であることを特徴と
   する請求項１ないし請求項４のいずれか１項に記載の液
   晶表示装置。
7. 【請求項７】 前記複数の画素の液晶層の一方に印加さ
   れる前記複数の階調電圧の中で、前記複数の画素の液晶
   層の他方に印加される対向電圧に対して最も電位差が大
   きい階調電圧を最大階調電圧、前記対向電圧に対して最
   も電位差が小さい階調電圧を最小階調電圧とするとき、 前記所定の充電電圧は、前記最大階調電圧と最小階調電
   圧との間の中間電圧よりも前記最大階調電圧に偏った電
   圧であることを特徴とする請求項１ないし請求項４のい
   ずれか１項に記載の液晶表示装置。
8. 【請求項８】 前記複数のアンプ回路は、一対が正極性
   の階調電圧を出力する第１のアンプ回路と、負極性の階
   調電圧を出力する第２のアンプ回路とで構成される複数
   対のアンプ回路対で構成され、 前記各アンプ回路対の第１のアンプ回路と接続される階
   調電圧選択手段は、正極性の複数の階調電圧の中から入
   力される表示データに対応する階調電圧を選択し、 また、前記各アンプ回路対の第２のアンプ回路と接続さ
   れる階調電圧選択手段は、負極性の複数の階調電圧の中
   から入力される表示データに対応する階調電圧を選択
   し、 かつ、前記各アンプ回路対の第１のアンプ回路と接続さ
   れる階調電圧選択手段、および前記各アンプ回路対の第
   ２のアンプ回路と接続される階調電圧選択手段に入力さ
   れる任意の一対の表示データを交互に切り替える表示デ
   ータ切替手段と、 前記各アンプ回路対から出力される一対の階調電圧を、
   前記表示データ切替手段での切り替えに応じて交互に切
   り替えて、任意の一対の映像信号線に出力する映像信号
   線切替手段とを有することを特徴とする請求項１ないし
   請求項７のいずれか１項に記載の液晶表示装置。
9. 【請求項９】 前記第１のアンプ回路は、前記第１のア
   ンプ回路に接続される映像信号線の電圧が、前記第１の
   アンプ回路に入力される正極性の階調電圧より高電圧で
   ある場合に、前記第１のアンプ回路に接続される映像信
   号線から電流を流入させる電流流入手段を有することを
   特徴とする請求項８に記載の液晶表示装置。
10. 【請求項１０】 前記第２のアンプ回路は、前記第２の
    アンプ回路に接続される映像信号線の電圧が、前記第２
    のアンプ回路に入力される負極性の階調電圧より低電圧
    である場合に、前記第２のアンプ回路に接続される映像
    信号線に電流を供給する電流供給手段を有することを特
    徴とする請求項８に記載の液晶表示装置。
11. 【請求項１１】 前記各アンプ回路は差動増幅回路で構
    成され、 前記切替手段は、入力段の一対のトランジスタの一方の
    トランジスタの制御電極を、前記一対の入力端子の中の
    一方に接続する第１のスイッチング素子と、 前記入力段の一対のトランジスタの一方のトランジスタ
    の制御電極を、前記一対の入力端子の中の他方に接続す
    る第２のスイッチング素子と、 前記入力段の一対のトランジスタの他方のトランジスタ
    の制御電極を、前記一対の入力端子の中の他方に接続す
    る第３のスイッチング素子と、 前記入力段の一対のトランジスタの他方のトランジスタ
    の制御電極を、前記一対の入力端子の中の一方に接続す
    る第４のスイッチング素子と、 出力段のトランジスタの制御電極を、前記入力段の一対
    のトランジスタの他方のトランジスタの第２の電極に接
    続する第５のスイッチング素子と、 出力段のトランジスタの制御電極を、前記入力段の一対
    のトランジスタの一方のトランジスタの第２の電極に接
    続する第６のスイッチング素子と、 能動負荷回路を構成する一対のトランジスタの制御電極
    を、前記入力段の一対のトランジスタの一方のトランジ
    スタの第２の電極に接続する第７のスイッチング素子
    と、 能動負荷回路を構成する一対のトランジスタの制御電極
    を、前記入力段の一対のトランジスタの他方のトランジ
    スタの第２の電極に接続する第８のスイッチング素子と
    を有し、 前記第１のスイッチング素子、第３のスイッチング素
    子、第５のスイッチング素子、および第７のスイッチン
    グ素子と、前記第２のスイッチング素子、第４のスイッ
    チング素子、第６のスイッチング素子、および第８のス
    イッチング素子とは、前記切替指示手段から所定の周期
    毎に出力される切替制御信号により、交互にオンあるい
    はオフとされることを特徴とする請求項２ないし請求項
    １０のいずれか１項に記載の液晶表示装置。
12. 【請求項１２】 前記切替指示手段は、前記各アンプ回
    路の切替手段に対して、ｎフレーム毎に前記切替制御信
    号を出力することを特徴とする請求項２ないし請求項１
    １のいずれか１項に記載の液晶表示装置。
13. 【請求項１３】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号のハイレベル期間あるいはロ
    ウレベル期間の違いにより、各フレームの切り替わりを
    検出し、フレーム切替信号を出力するフレーム切替検出
    手段を有し、 前記切替指示手段は、前記フレーム切替検出手段からの
    フレーム切替信号に基づいて、前記各アンプ回路の切替
    手段に対して、前記切替制御信号を出力することを特徴
    とする請求項１２に記載の液晶表示装置。
14. 【請求項１４】 前記切替指示手段は、前記各アンプ回
    路の切替手段に対して、各フレーム内でｎライン毎、か
    つｎフレーム毎に前記切替制御信号を出力することを特
    徴とする請求項２ないし請求項１１のいずれか１項に記
    載の液晶表示装置。
15. 【請求項１５】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号のハイレベル期間あるいはロ
    ウレベル期間の違いにより、各フレームの切り替わりを
    検出し、フレーム切替信号を出力するフレーム切替検出
    手段を有し、 前記切替指示手段は、前記フレーム切替検出手段からの
    フレーム切替信号、および出力タイミング制御用のクロ
    ックに基づいて、前記各アンプ回路の切替手段に対し
    て、前記切替制御信号を出力することを特徴とする請求
    項１４に記載の液晶表示装置。
16. 【請求項１６】 前記半導体集積回路装置は、入力され
    る表示データ取込開始信号に基づき、ハイレベル期間あ
    るいはロウレベル期間が相違する表示データ取込開始信
    号を生成・出力する表示データ取込開始信号生成手段
    を、さらに有することを特徴とする請求項１３または請
    求項１５に記載の液晶表示装置。
17. 【請求項１７】 前記切替指示手段は、前記一水平走査
    期間の初めの所定期間内に、前記切替制御信号を前記各
    アンプ回路の切替手段に対して出力することを特徴とす
    る請求項２ないし請求項１６のいずれか１項に記載の液
    晶表示装置。
18. 【請求項１８】 前記各アンプ回路は、ボルテージホロ
    ワ回路で構成されることを特徴とする請求項７ないし請
    求項１６のいずれか１項に記載の液晶表示装置。
19. 【請求項１９】 前記表示データの各ビット値が全て
    「１」、あるいは全て「０」の場合に、当該表示データ
    に対応する階調電圧を出力し、各アンプ回路に接続され
    る映像信号線に供給する特定階調電圧生成手段と、 前記各アンプ回路と前記各映像信号線との間に設けら
    れ、前記表示データの各ビット値が全て「１」、あるい
    は全て「０」の場合に、前記各アンプ回路を、前記各映
    像信号線から切り離す第３のスイッチング手段を有する
    ことを特徴とする請求項１ないし請求項１８のいずれか
    １項に記載の液晶表示装置。
20. 【請求項２０】 前記特定階調電圧生成手段は、前記表
    示データの各ビット値が全て「１」、あるいは全て
    「０」の場合の階調電圧を電源電圧とし、 前記表示データの各ビット値が全て「１」、あるいは全
    て「０」の場合に、ＨレベルあるいはＬレベルの信号を
    出力する論理回路で構成されることを特徴とする請求項
    １９に記載の液晶表示装置。